(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023184342
(43)【公開日】2023-12-28
(54)【発明の名称】エンコーダ及びデコーダ
(51)【国際特許分類】
H03M 7/40 20060101AFI20231221BHJP
G06F 12/04 20060101ALI20231221BHJP
【ＦＩ】
H03M7/40
G06F12/04 530
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022098430
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】竹本 卓
【テーマコード（参考）】
5B160
5J064
【Ｆターム（参考）】
5B160DA08
5J064AA03
5J064BA09
5J064BC02
5J064BC09
(57)【要約】
【課題】メモリシステムのエンコーダ及びデコーダにおける符号化及び復号の処理速度を高速化させること。
【解決手段】エントロピー符号のエンコーダは、データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、入力されるシンボルの出現頻度に対応する第１値と、前記第１値に対する逆数である第２値と、をシンボルごとに保持するテーブルと、前記テーブルから出力された前記第２値と、前記レジスタから出力された前記内部ステートに基づく第３値と、を乗算して第４値を算出する演算処理ユニットと、を有する。前記テーブルから出力された前記第１値と、前記演算処理ユニットから出力された前記第４値と、を乗算した結果に基づいて、前記内部ステートを更新する。
【選択図】図２
【解決手段】エントロピー符号のエンコーダは、データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、入力されるシンボルの出現頻度に対応する第１値と、前記第１値に対する逆数である第２値と、をシンボルごとに保持するテーブルと、前記テーブルから出力された前記第２値と、前記レジスタから出力された前記内部ステートに基づく第３値と、を乗算して第４値を算出する演算処理ユニットと、を有する。前記テーブルから出力された前記第１値と、前記演算処理ユニットから出力された前記第４値と、を乗算した結果に基づいて、前記内部ステートを更新する。
【選択図】図２
【特許請求の範囲】
【請求項1】
エントロピー符号のエンコーダであって、
データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、
入力されるシンボルの出現頻度に対応する第１値と、前記第１値に対する逆数である第２値と、をシンボルごとに保持するテーブルと、
前記テーブルから出力された前記第２値と、前記レジスタから出力された前記内部ステートに基づく第３値と、を乗算して第４値を算出する演算処理ユニットと、を有し、
前記テーブルから出力された前記第１値と、前記演算処理ユニットから出力された前記第４値と、を乗算した結果に基づいて、前記内部ステートを更新するエンコーダ。
データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、
入力されるシンボルの出現頻度に対応する第１値と、前記第１値に対する逆数である第２値と、をシンボルごとに保持するテーブルと、
前記テーブルから出力された前記第２値と、前記レジスタから出力された前記内部ステートに基づく第３値と、を乗算して第４値を算出する演算処理ユニットと、を有し、
前記テーブルから出力された前記第１値と、前記演算処理ユニットから出力された前記第４値と、を乗算した結果に基づいて、前記内部ステートを更新するエンコーダ。
【請求項2】
セレクタをさらに有し、
前記演算処理ユニットは、
前記レジスタに接続され、前記内部ステートに対して第１演算処理を実行して第１出力を算出する第１演算処理ユニットと、
前記レジスタに対して前記第１演算処理ユニットと並列に接続され、データ列が所定のビット数シフトした前記内部ステートに対して第２演算処理を実行して第２出力を算出する第２演算処理ユニットと、を含み、
前記セレクタは、前記第１演算処理ユニットから出力された前記第１出力、及び前記第２演算処理ユニットから出力された前記第２出力を受信し、
前記セレクタは、前記内部ステートの値の大きさに基づいて、受信した前記第１出力及び前記第２出力のいずれか一方を選択して出力する、請求項１に記載のエンコーダ。
前記演算処理ユニットは、
前記レジスタに接続され、前記内部ステートに対して第１演算処理を実行して第１出力を算出する第１演算処理ユニットと、
前記レジスタに対して前記第１演算処理ユニットと並列に接続され、データ列が所定のビット数シフトした前記内部ステートに対して第２演算処理を実行して第２出力を算出する第２演算処理ユニットと、を含み、
前記セレクタは、前記第１演算処理ユニットから出力された前記第１出力、及び前記第２演算処理ユニットから出力された前記第２出力を受信し、
前記セレクタは、前記内部ステートの値の大きさに基づいて、受信した前記第１出力及び前記第２出力のいずれか一方を選択して出力する、請求項１に記載のエンコーダ。
【請求項3】
前記テーブルから出力された前記第１値と、前記演算処理ユニットから出力された前記第４値と、を乗じた値が、所定の基準を満たしているか否かの判定を行い、前記所定の基準を満たしていないと判定した場合に、前記第４値の補正を行う比較演算回路をさらに有する、請求項２に記載のエンコーダ。
【請求項4】
前記エントロピー符号にｒＡＮＳ方式が用いられている、請求項１乃至３のいずれか一に記載のエンコーダ。
【請求項5】
エントロピー符号のエンコーダであって、
データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、
入力されるシンボルの出現頻度に対応する第１値に基づいて、前記第１値に対する逆数である第２値を生成する逆数器と、
前記逆数器から出力された前記第２値と、前記レジスタから出力された前記内部ステートに基づく第３値と、を乗算して第４値を算出する演算処理ユニットと、を有し、
前記第１値と、前記演算処理ユニットから出力された前記第４値と、を乗算した結果に基づいて、前記内部ステートを更新するエンコーダ。
データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、
入力されるシンボルの出現頻度に対応する第１値に基づいて、前記第１値に対する逆数である第２値を生成する逆数器と、
前記逆数器から出力された前記第２値と、前記レジスタから出力された前記内部ステートに基づく第３値と、を乗算して第４値を算出する演算処理ユニットと、を有し、
前記第１値と、前記演算処理ユニットから出力された前記第４値と、を乗算した結果に基づいて、前記内部ステートを更新するエンコーダ。
【請求項6】
前記第１値の累積分布値を保持するテーブルをさらに有し、
前記第１値は、前記テーブルに保持された前記累積分布値のうち、隣接する前記累積分布値の差分に基づいて算出される、請求項５に記載のエンコーダ。
前記第１値は、前記テーブルに保持された前記累積分布値のうち、隣接する前記累積分布値の差分に基づいて算出される、請求項５に記載のエンコーダ。
【請求項7】
セレクタをさらに有し、
前記演算処理ユニットは、
前記レジスタに接続され、前記内部ステートに対して第１演算処理を実行して第１出力を算出する第１演算処理ユニットと、
前記レジスタに対して前記第１演算処理ユニットと並列に接続され、データ列が所定のビット数シフトした前記内部ステートに対して第２演算処理を実行して第２出力を算出する第２演算処理ユニットと、を含み、
前記セレクタは、前記第１演算処理ユニットから出力された前記第１出力、及び前記第２演算処理ユニットから出力された前記第２出力を受信し、
前記セレクタは、前記内部ステートの値の大きさに基づいて、受信した前記第１出力及び前記第２出力から１の出力を選択して出力する、請求項５又は６に記載のエンコーダ。
前記演算処理ユニットは、
前記レジスタに接続され、前記内部ステートに対して第１演算処理を実行して第１出力を算出する第１演算処理ユニットと、
前記レジスタに対して前記第１演算処理ユニットと並列に接続され、データ列が所定のビット数シフトした前記内部ステートに対して第２演算処理を実行して第２出力を算出する第２演算処理ユニットと、を含み、
前記セレクタは、前記第１演算処理ユニットから出力された前記第１出力、及び前記第２演算処理ユニットから出力された前記第２出力を受信し、
前記セレクタは、前記内部ステートの値の大きさに基づいて、受信した前記第１出力及び前記第２出力から１の出力を選択して出力する、請求項５又は６に記載のエンコーダ。
【請求項8】
前記エントロピー符号にｒＡＮＳ方式が用いられている、請求項５又は６に記載のエンコーダ。
【請求項9】
前記エントロピー符号にｒＡＮＳ方式が用いられている、請求項７に記載のエンコーダ。
【請求項10】
エントロピー符号のエンコーダであって、
データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、
前記レジスタに接続され、前記内部ステートに対して第１演算処理を実行して第１出力を算出する第１演算処理ユニットと、
前記レジスタに対して前記第１演算処理ユニットと並列に接続され、前記データ列が所定のビット数シフトした前記内部ステートに対して第２演算処理を実行して第２出力を算出する第２演算処理ユニットと、
前記第１演算処理ユニットから出力された前記第１出力に基づいて計算された値、及び前記第２演算処理ユニットから出力された前記第２出力に基づいて計算された値を受信するセレクタと、を有し、
前記セレクタは、前記内部ステートの値の大きさに基づいて、受信した前記第１出力及び前記第２出力から１の出力を選択して出力するエンコーダ。
データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、
前記レジスタに接続され、前記内部ステートに対して第１演算処理を実行して第１出力を算出する第１演算処理ユニットと、
前記レジスタに対して前記第１演算処理ユニットと並列に接続され、前記データ列が所定のビット数シフトした前記内部ステートに対して第２演算処理を実行して第２出力を算出する第２演算処理ユニットと、
前記第１演算処理ユニットから出力された前記第１出力に基づいて計算された値、及び前記第２演算処理ユニットから出力された前記第２出力に基づいて計算された値を受信するセレクタと、を有し、
前記セレクタは、前記内部ステートの値の大きさに基づいて、受信した前記第１出力及び前記第２出力から１の出力を選択して出力するエンコーダ。
【請求項11】
前記第１演算処理ユニットは、第１除算ユニット及び第１剰余算ユニットを含み、
前記第２演算処理ユニットは、第２除算ユニット及び第２剰余算ユニットを含む、請求項１０に記載のエンコーダ。
前記第２演算処理ユニットは、第２除算ユニット及び第２剰余算ユニットを含む、請求項１０に記載のエンコーダ。
【請求項12】
前記エントロピー符号にｒＡＮＳ方式が用いられている、請求項１０又は１１に記載のエンコーダ。
【請求項13】
エントロピー符号のデコーダであって、
データ列を用いて前記デコーダの状態を示す内部ステートを保持するレジスタと、
シンボルの出現頻度に対応する第１値の累積分布値を保持するテーブルと、
前記テーブルに保持される複数の前記累積分布値と前記内部ステートとの比較を行う複数の比較器と、
前記複数の比較器の結果に基づいて、前記テーブルに保持される複数の前記累積分布値のうち、隣接する２つの前記累積分布値を選択するセレクタ回路と、を有し、
前記セレクタ回路によって選択された２つの前記累積分布値の差分に基づいて前記第１値を算出した結果に基づいて、前記内部ステートを更新するデコーダ。
データ列を用いて前記デコーダの状態を示す内部ステートを保持するレジスタと、
シンボルの出現頻度に対応する第１値の累積分布値を保持するテーブルと、
前記テーブルに保持される複数の前記累積分布値と前記内部ステートとの比較を行う複数の比較器と、
前記複数の比較器の結果に基づいて、前記テーブルに保持される複数の前記累積分布値のうち、隣接する２つの前記累積分布値を選択するセレクタ回路と、を有し、
前記セレクタ回路によって選択された２つの前記累積分布値の差分に基づいて前記第１値を算出した結果に基づいて、前記内部ステートを更新するデコーダ。
【請求項14】
前記複数の比較器の結果に基づいて出力シンボルを出力する、請求項１３に記載のデコーダ。
【請求項15】
エントロピー符号のデコーダであって、
データ列を用いて前記デコーダの状態を示す内部ステートを保持するレジスタと、
シンボルの出現頻度に対応する第１値の累積分布値を保持するテーブルと、
前記テーブルに保持される複数の前記累積分布値と前記内部ステートとの比較を行う複数の第１比較器と、
前記複数の第１比較器の結果に基づいて、前記テーブルに保持される複数の前記累積分布値のうち、隣接する３つ以上の前記累積分布値を選択するセレクタ回路と、
前記セレクタ回路によって選択された３つ以上の前記累積分布値のうち隣接する前記累積分布値の差分に基づいて前記第１値を算出した結果に基づいて、前記内部ステートを更新するデコーダ。
データ列を用いて前記デコーダの状態を示す内部ステートを保持するレジスタと、
シンボルの出現頻度に対応する第１値の累積分布値を保持するテーブルと、
前記テーブルに保持される複数の前記累積分布値と前記内部ステートとの比較を行う複数の第１比較器と、
前記複数の第１比較器の結果に基づいて、前記テーブルに保持される複数の前記累積分布値のうち、隣接する３つ以上の前記累積分布値を選択するセレクタ回路と、
前記セレクタ回路によって選択された３つ以上の前記累積分布値のうち隣接する前記累積分布値の差分に基づいて前記第１値を算出した結果に基づいて、前記内部ステートを更新するデコーダ。
【請求項16】
前記セレクタ回路によって選択された３つ以上の前記累積分布値のうち少なくとも１つの前記累積分布値と前記内部ステートとの比較を行う第２比較器と、
前記複数の第１比較器による比較結果と前記第２比較器による比較結果とに基づいて、出力シンボルを生成するシンボル生成器と、をさらに有する、請求項１５に記載のデコーダ。
前記複数の第１比較器による比較結果と前記第２比較器による比較結果とに基づいて、出力シンボルを生成するシンボル生成器と、をさらに有する、請求項１５に記載のデコーダ。
【請求項17】
前記エントロピー符号にｒＡＮＳ方式が用いられている、請求項１３乃至１６のいずれか一に記載のデコーダ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の一実施形態は不揮発性メモリを備えるメモリシステムに設けられるエンコーダ及びデコーダに関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
【0003】
上記のメモリシステムにおいて、符号化テーブル及び復号テーブルを逐次更新しながらデータの符号化及び復号を行う算術符号化及び復号方式が用いられている。この方式をハードウェア実装するための技術が要求されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２０／０４１３１０６号明細書
【特許文献2】米国特許第６０２６１９８号明細書
【特許文献3】米国特許第５６３５９３８号明細書
【特許文献4】米国特許第７７９１５１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示は、メモリシステムのエンコーダ及びデコーダにおける符号化及び復号の処理速度を高速化させることを目的とする。
【課題を解決するための手段】
【0006】
一実施形態に係るエントロピー符号のエンコーダは、データ列を用いて前記エンコーダの状態を示す内部ステートを保持するレジスタと、入力されるシンボルの出現頻度に対応する第１値と、前記第１値に対する逆数である第２値と、をシンボルごとに保持するテーブルと、前記テーブルから出力された前記第２値と、前記レジスタから出力された前記内部ステートに基づく第３値と、を乗算して第４値を算出する演算処理ユニットと、を有する。前記テーブルから出力された前記第１値と、前記演算処理ユニットから出力された前記第４値と、を乗算した結果に基づいて、前記内部ステートを更新する。
【図面の簡単な説明】
【0007】
【図1】一実施形態に係るメモリシステムの構成を示すブロック図である。
【図2】一実施形態に係るエントロピー符号化装置の回路図である。
【図3】一実施形態に係る復号装置の回路図である。
【図4】一実施形態に係るエントロピー符号化装置の回路図である。
【図5】一実施形態に係るエントロピー符号化装置の回路図である。
【図6】一実施形態に係る復号装置の回路図である。
【図7】一実施形態に係る復号装置の回路図である。
【図8】一実施形態に係るセレクタ出力の一例を示す図である。
【発明を実施するための形態】
【0008】
以下、実施形態に係るメモリシステムについて、図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する構成要素について、同一符号が付されており、重複する説明が省略される場合がある。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術思想は、構成要素の材質、形状、構造、配置等を下記のものに限定しない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【0009】
以下の説明において、圧縮するためにエンコーダに入力されるデータ、及び圧縮されたデータがデコーダによって伸張されて出力されるデータを「シンボル」という。圧縮・伸張回路１６の符号化部に入力されるシンボルを「入力シンボル」という。圧縮・伸張回路１６の復号部から出力されるシンボルを「出力シンボル」という。「入力シンボル」と「出力シンボル」とを特に区別する必要がない場合、単に「シンボル」という。
【0010】
「圧縮する」とは、対象のデータ列の情報量（例えばビット数）を小さくすることを意味し、「符号化する」又は「エンコード処理を行う」ということもできる。「伸張する」とは、圧縮されたデータ列の情報量を圧縮前の状態に復元することを意味し、「復号する」又は「デコード処理を行う」ということもできる。「圧縮ストリーム」とは、圧縮されたデータ列を意味する。
【0011】
エンコード処理及びデコード処理において、「内部ステート」は、算術符号化によりシンボル列を対応する数値情報に変換したときの、その数値情報のうちエンコーダ又はデコーダ内部で保持している部分を意味する。すなわち、内部ステートはエンコーダ及びデコーダの状態を示すものである。内部ステートの一部は、圧縮ストリーム又は出力シンボルとして出力される。「左シフト」は対象データを上位ビット側にビットシフトすることを意味し、「右シフト」は対象データを下位ビット側にビットシフトすることを意味する。
【0012】
［１．第１実施形態］
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。本実施形態において、メモリコントローラは、データを圧縮・伸張する機能を有する。
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。本実施形態において、メモリコントローラは、データを圧縮・伸張する機能を有する。
【0013】
［１－１．メモリシステム１の全体構成］
図１は、一実施形態に係るメモリシステムの構成を説明するためのブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０と、複数のメモリセルを含む不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能である。図１では、メモリシステム１とホスト３０とが接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図１は、一実施形態に係るメモリシステムの構成を説明するためのブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０と、複数のメモリセルを含む不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能である。図１では、メモリシステム１とホスト３０とが接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0014】
不揮発性メモリ２０は、複数のメモリチップ２１を含む。メモリコントローラ１０は複数のメモリチップ２１の各々を制御する。具体的には、メモリコントローラ１０は、メモリチップ２１の各々に対してデータの書き込み動作及び読み出し動作を実行する。複数のメモリチップ２１の各々は、ＮＡＮＤバスを介してメモリコントローラ１０に接続されている。各々のメモリチップ２１は、複数のダイ２２を含む。ダイ２２は、メモリセルが形成されたウェハ単位を意味する。複数のダイ２２が積層されることでメモリチップ２１が構成されている。各々のダイ２２には、複数のメモリブロック２３が設けられている。メモリブロック２３は一括消去が可能な単位である。メモリブロック２３に設けられた全てのメモリセルトランジスタは同じソース線に接続されている。メモリブロック２３の１つの単位を「物理ブロック」という場合がある。メモリブロック２３は複数のページで構成されている。また、メモリ素子の最小単位であるメモリセルトランジスタを単に「メモリセル」という場合がある。物理ブロック中におけるメモリセルの位置を「物理アドレス」という場合がある。
【0015】
不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Resistance Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等のＮＡＮＤメモリ以外の半導体記憶装置を用いることができる。不揮発性メモリ２０が半導体記憶装置であることは必須ではない。半導体記憶装置以外の種々の記憶媒体に対して本実施形態を適用することができる。
【0016】
メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等であってもよく、ＳＳＤ（Solid State Drive）等であってもよい。
【0017】
メモリコントローラ１０は、例えばＳｏＣ（System-On-a-Chip）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の動作の一部又は全部はハードウェアによって実現されるが、ＣＰＵ（Central Processing Unit）がファームウェアを実行することによって実現されてもよい。
【0018】
メモリコントローラ１０は、ホスト３０からの書き込み要求に従って不揮発性メモリ２０への書き込み動作を制御し、ホスト３０からの読み出し要求に従って不揮発性メモリ２０からの読み出し動作を制御する。メモリコントローラ１０は、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、ランダマイザ１４、ＥＣＣ回路１５、圧縮・伸張回路１６、ホストインタフェース１７、及びメモリインタフェース１８を備える。これらの機能ブロックは内部バス１９で相互に接続されている。
【0019】
プロセッサ１１は、メモリシステム１の各機能ブロックを統括的に制御する制御部である。プロセッサ１１は、ホスト３０からの要求をホストインタフェース１７経由で受け付けた場合に、その要求に応じた制御を行う。例えば、プロセッサ１１は、ホスト３０からの書き込み要求に応じて、不揮発性メモリ２０へのデータの書き込み動作をメモリインタフェース１８へ指示する。プロセッサ１１は、ホスト３０からの読み出し要求に応じて、不揮発性メモリ２０からのデータの読み出し動作をメモリインタフェース１８へ指示する。
【0020】
プロセッサ１１は、ホスト３０から書き込み要求を受信した場合、ＲＡＭ１２に保持されているデータに対して、不揮発性メモリ２０上の記憶領域（メモリ領域）を決定する。すなわち、プロセッサ１１は、データの書き込み先を管理する。ホスト３０から受信したデータの論理アドレスと当該データが記憶された不揮発性メモリ２０上の記憶領域を示す物理アドレスとの対応はアドレス変換テーブルに記憶される。プロセッサ１１は、書き込み要求に応じた書き込み動作を実行する際に、書き込み動作が行われた時刻又はある基準時からの時間をＲＡＭ１２の書き込み時間テーブルに記憶してもよい。
【0021】
プロセッサ１１は、ホスト３０から読み出し要求を受信した場合、読み出し要求によって指定された論理アドレスを、上述のアドレス変換テーブルを用いて物理アドレスに変換し、当該物理アドレスからの読み出し動作をメモリインタフェース１８へ指示する。
【0022】
ＮＡＮＤメモリでは、一般に、「ページ」と呼ばれるデータ単位で書き込み動作及び読み出し動作が行われ、上記の物理ブロックのデータ単位で消去が行われる。以下の説明において、「ページ」は書き込み動作における最小単位を意味する。同一のワード線に接続される複数のメモリセルを「メモリセルグループ」という。メモリセルがＳＬＣ（Single Level Cell）である場合は、１つのメモリセルグループによって１ページが構成される。１つのメモリセルグループによって２ページが構成されるＭＬＣ（Multi Level Cell）、１つのメモリセルグループによって３ページが構成されるＴＬＣ（Triple Level Cell）、又は１つのメモリセルグループによって４ページが構成されるＱＬＣ（Quad Level Cell）などの多ビットセルである場合、１つのメモリセルグループが複数ページに対応する。各メモリセルはワード線及びビット線の両方に接続される。したがって、ワード線を識別するアドレスとビット線を識別するアドレスとを用いて各メモリセルを識別することが可能である。
【0023】
ＲＡＭ１２は、例えばデータバッファとして使用され、メモリコントローラ１０がホスト３０から受信したデータを不揮発性メモリ２０へ記憶させるまでに一時的に保持する。ＲＡＭ１２は、不揮発性メモリ２０から読み出したデータをホスト３０へ送信するまでの間に一時的に保持する。ＲＡＭ１２として、例えば、ＳＲＡＭ（Static Random Access Memory）又はＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリを用いることができる。
【0024】
ＲＯＭ１３は、メモリコントローラ１０を動作させるための種々のプログラムやパラメータ等を記憶する。ＲＯＭ１３に格納されているプログラムやパラメータ等は、必要に応じてプロセッサ１１に読み出されて実行される。
【0025】
ランダマイザ１４は、例えば線形帰還シフトレジスタ等を含み、入力されたシード値に対して一義的に求められる擬似乱数を生成する。ランダマイザ１４によって生成された擬似乱数は、例えばプロセッサ１１において書き込みデータとの排他的論理和が計算される。これにより、不揮発性メモリ２０に書き込まれる書き込みデータがランダマイズされる。また、ランダマイザ１４は不揮発性メモリ２０から読み出されたデータに対するランダマイズの解除を実行する。ランダマイズの解除とは、ランダマイズされたデータからランダマイズ前の元のデータを得ることである。
【0026】
ＥＣＣ回路１５は、プロセッサ１１からの指示に基づいて、書き込み動作時のＥＣＣ符号化（誤り訂正符号化）及び読み出し動作時のＥＣＣ復号（誤り訂正復号）を実行する。ＥＣＣ回路１５の符号化方式として、例えば、ＬＤＰＣ（Low-Density Parity-Check）符号、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、又はＲＳ（Reed-Solomon）符号を用いた符号化方式を採用することができる。
【0027】
圧縮・伸張回路１６は、不揮発性メモリ２０へ書き込むデータを圧縮する符号化部として動作する。圧縮・伸張回路１６は、不揮発性メモリ２０から読み出されたデータを伸張する復号部としても動作する。圧縮・伸張回路１６に係る詳細な説明は後述する。
【0028】
ホストインタフェース１７は、ホスト３０とホストインタフェース１７との間のインタフェース規格に従った処理を実行する。ホストインタフェース１７は、ホスト３０から受信した要求及び書き込み対象のデータなどを内部バス１９に出力する。ホストインタフェース１７は、不揮発性メモリ２０から読み出され、圧縮・伸張回路１６によって伸張されたデータをホスト３０へ送信する。ホストインタフェース１７は、プロセッサ１１からの応答などをホスト３０へ送信する。
【0029】
メモリインタフェース１８は、プロセッサ１１の指示に基づいて、不揮発性メモリ２０への書き込み動作を行う。メモリインタフェース１８は、プロセッサ１１の指示に基づいて、不揮発性メモリ２０からの読み出し動作を行う。
【0030】
以上のような構成を備えるメモリシステム１における書き込み動作では、プロセッサ１１は、不揮発性メモリ２０への書き込み動作実行時に、圧縮・伸張回路１６に対してデータの圧縮を指示する。その際、プロセッサ１１は、不揮発性メモリ２０における書き込みデータの記憶場所（記憶アドレス）を決定し、決定した記憶場所をメモリインタフェース１８へ指示する。圧縮・伸張回路１６は、プロセッサ１１からの指示に基づいて、ＲＡＭ１２上のデータを圧縮する。そして、ランダマイザ１４は、プロセッサ１１からの指示に基づいて、ＲＡＭ１２上の圧縮されたデータをランダマイズする。そして、ＥＣＣ回路１５は、プロセッサ１１からの指示に基づいて、ランダマイズされたデータをさらにＥＣＣ符号化する。これにより生成された書き込みデータは、メモリインタフェース１８を介して不揮発性メモリ２０の指定された記憶場所に書き込まれる。
【0031】
一方、読み出し動作では、プロセッサ１１は、不揮発性メモリ２０に対する読み出し動作時に、不揮発性メモリ２０上のアドレスを指定し、指定されたアドレスに応じてメモリセルの読み出し動作の条件を決定してメモリインタフェース１８へ読み出し動作の実行を指示する。プロセッサ１１は、ＥＣＣ回路１５へＥＣＣ復号の開始を指示するとともに、ランダマイザ１４へランダマイズの解除の開始を指示し、圧縮・伸張回路１６へ伸張の開始を指示する。メモリインタフェース１８は、プロセッサ１１の指示に従って、不揮発性メモリ２０の指定されたアドレスに対する読み出し動作を実行し、この読み出し動作によって得られた読み出しデータをＥＣＣ回路１５に入力する。ＥＣＣ回路１５は入力された読み出しデータをＥＣＣ復号する。ランダマイザ１４はＥＣＣ復号されたデータに対してランダマイズの解除を実行する。圧縮・伸張回路１６はランダマイズの解除が実行されたデータを伸張する。この伸張に成功した場合、プロセッサ１１は、伸張されたオリジナルのデータをＲＡＭ１２に格納する。一方、ＥＣＣ復号またはランダマイズの解除または伸張に失敗した場合、プロセッサ１１は、例えば、ホスト３０へリードエラーを通知する。
【0032】
［１－２．エントロピー符号化装置４０の構成］
図２を用いて、本発明の一実施形態に係るエントロピー符号化装置４０について説明する。このエントロピー符号化装置４０は圧縮・伸張回路１６に含まれる。エントロピー符号化装置４０は、算術符号化手法の一つであるｒＡＮＳ（Range variants Asymmetric Numeral System）方式がハードウェアに実装された装置である。
図２を用いて、本発明の一実施形態に係るエントロピー符号化装置４０について説明する。このエントロピー符号化装置４０は圧縮・伸張回路１６に含まれる。エントロピー符号化装置４０は、算術符号化手法の一つであるｒＡＮＳ（Range variants Asymmetric Numeral System）方式がハードウェアに実装された装置である。
【0033】
エントロピー符号化装置４０はエンコード処理（圧縮）を行う。エントロピー符号化装置４０は入力シンボルｓから圧縮ストリームＯＵＴを生成する。エントロピー符号化装置４０は、以下の演算Ｃ（ｘ，ｓ）を繰り返し行うように、ハードウェアに実装されている。入力シンボルｓは、例えば、圧縮・伸張回路１６がプロセッサ１１から圧縮を指示されたデータである。生成される圧縮ストリームＯＵＴは、例えば、プロセッサ１１からの指示を受けたランダマイザ１４によりランダマイズされる。
【0034】
【数1】
【0035】
ｘは内部ステート値である。ｓはエンコード対象である入力シンボルである。ｆ［ｓ］は、シンボルｓの出現確率を２ｎ倍した値であり、ｎビットの長さを有する（ｎは自然数である）。シンボルｓの出現確率はｆ［ｓ］／２ｎと表現される。ｆｌｏｏｒは切り捨てを意味する。／は除算（割り算）である。％は剰余算（割り算の余り）である。＋は加算である。ＣＤＦ［ｓ］は、ｆ［ｓ］の累積分布関数であり、以下の通り定義される。
【0036】
【数2】
【0037】
ｆ［ｓ］は、シンボルｓの出現確率を２ｎ倍した値なので、０以上２ｎ以下の値になる。したがって、ＣＤＦ［ｓ］は単調増加関数である。入力シンボルｓに対するｆ［ｓ］とＣＤＦ［ｓ］との値は、あらかじめ計算され、それぞれテーブル（以下のテーブル４１）に格納されている。入力シンボルｓに対するｆ［ｓ］を「入力されるシンボルの出現頻度に対応する値」という場合があり、例えば「第１値」という場合がある。入力シンボルｓに対するＣＤＦ［ｓ］を「累積分布値」という場合がある。
【0038】
Ｃ（ｘ，ｓ）は、内部ステートｘと入力シンボルｓとの関数であり、この値が次の内部ステートｘとして用いられる。つまり、エントロピー符号化装置４０では、Ｃ（ｘ，ｓ）の演算が繰り返し行われる。
【0039】
以上の数式で定義される演算を行う回路が実装される際に用いられる擬似コードは以下の通りである。
【0040】
【数3】
【0041】
上記のコードに示されているように、はじめに内部ステートｘに０が入力される。
【0042】
ｉｎｐｕｔ＿ｓｙｍｂｏｌ（）は、入力シンボル列から、順次、入力シンボルｓを取り込む処理を行う関数表示である。ｗｈｉｌｅ（ｓ＝ｉｎｐｕｔ＿ｓｙｍｂｏｌ（）！＝ＥＯＦ）は、入力シンボル列が空になるまで処理を繰り返すことを意味する。
【0043】
繰り返し対象となる処理は、以下に説明するように第１の処理及び第２の処理を含む。
【0044】
第１の処理において、まず、内部ステートｘがｆ［ｓ］＜＜（２＊ｍ－ｎ）以上か否かの判定が行われる。ｆ［ｓ］＜＜（２＊ｍ－ｎ）は、ｘのビット長である２＊ｍからｎを引いた値分だけｆ［ｓ］を左シフトさせることを意味する（ｍは自然数である）。内部ステートｘがｆ［ｓ］＜＜（２＊ｍ－ｎ）以上である場合、シンボルｓについて演算が行われると内部ステートｘがオーバーフローする。そこで、内部ステートｘの下位ｍビットを圧縮ストリームＯＵＴに出力する。そして、ｘ＞＞ｍをｘとして用いる。ｘ＞＞ｍは、ｘをｍビット右シフトさせることを意味する。このようにして、内部ステートｘをｍビット分だけ縮小する。
【0045】
第２の処理において、ｘ／ｆ［ｓ］が計算される。ｘ／ｆ［ｓ］では、整数除算が実行されるため、切り捨て処理に対応するｆｌｏｏｒ関数が適用される。同時にｘ％ｆ［ｓ］が計算される。ｘ％ｆ［ｓ］は、剰余算の実行を意味する。そして、ｘ／ｆ［ｓ］＜＜ｎとｘ％ｆ［ｓ］とＣＤＦ［ｓ］とが加算され、これが新たな内部ステートｘとして用いられる。ｘ／ｆ［ｓ］＜＜ｎは、ｘ／ｆ［ｓ］をｎビット左シフトさせることを意味する。
【0046】
図２は、以上で説明した擬似コードがハードウェアに実装された場合の回路図を示す。この回路では、内部ステートｘのオーバーフロー判定の比較と除算・剰余算とが同時に行われる。さらに、内部ステートｘがオーバーフローする場合としない場合の除算・剰余算が投機的に並行して行われる。その結果、動作周波数を高くすることが可能となる。
【0047】
図２に示すように、エントロピー符号化装置４０は、テーブル４１、レジスタ４２、比較器４３、除算・剰余算ユニット４４、４５、加算器４６、４７、セレクタ４８、及び出力器４９を有する。
【0048】
テーブル４１は、それぞれ入力シンボルｓをエントリとする、ＣＤＦ［ｓ］テーブルと、ｆ［ｓ］テーブルと、を含む。ＣＤＦ［ｓ］の出力はｍビットであり、ｆ［ｓ］の出力はｎビットである。
【0049】
レジスタ４２は、内部ステートｘを保持する。レジスタ４２は２＊ｍビットの長さを有する。
【0050】
比較器４３（ｃｍｐ）は、ｆ［ｓ］＜＜（２＊ｍ－ｎ）（ｆ［ｓ］を（２＊ｍ－ｎ）ビット左シフトさせた値）と内部ステートｘとを比較する。具体的には、比較器４３は、ｆ［ｓ］と内部ステートｘの上位（２＊ｍ－ｎ）ビットとを比較する。その結果、比較器４３によって（２＊ｍ－ｎ）ビットの比較が行われる。これは、内部ステートｘがｆ［ｓ］＜＜（２＊ｍ－ｎ）以上であれば、シンボルｓについて演算を行った場合に内部ステートｘがオーバーフローすることを意味する。
【0051】
エントロピー符号化装置４０には、２つの除算・剰余算ユニット４４、４５が設けられている。除算・剰余算ユニット４４は、ｘ／ｆ［ｓ］とｘ％ｆ［ｓ］との整数演算をそれぞれ行う。レジスタ４２と除算・剰余算ユニット４５との間に、ｍビット右にシフトさせる回路（＞＞ｍ）が設けられている。これは内部ステートｘのｍビット目以上のデータを除算・剰余算ユニット４５に入力するよう結線されていることを意味している。除算・剰余算ユニット４５は、（ｘ＞＞ｍ）／ｆ［ｓ］と（ｘ＞＞ｍ）％ｆ［ｓ］との整数演算をそれぞれ行う。上記の通り、ｘ＞＞ｍは、ｘをｍビット右シフトさせることを意味する。
【0052】
除算・剰余算ユニット４４を「第１演算処理ユニット」又は「第１除算ユニット及び第１剰余算ユニット」という場合がある。除算・剰余算ユニット４４はレジスタ４２に接続されている。除算・剰余算ユニット４４が内部ステートｘに対して実行する演算処理を「第１演算処理」という場合がある。除算・剰余算ユニット４４が内部ステートｘに対して第１演算処理を実行し、出力するものを「第１出力」という場合がある。
【0053】
除算・剰余算ユニット４５を「第２演算処理ユニット」又は「第２除算ユニット及び第２剰余算ユニット」という場合がある。除算・剰余算ユニット４５はレジスタ４２に接続されている。除算・剰余算ユニット４５が内部ステートｘに対して実行する演算処理を「第２演算処理」という場合がある。上記のように、除算・剰余算ユニット４５は、所定のビット数シフトした内部ステートｘに対して第２演算処理を実行する。除算・剰余算ユニット４５が内部ステートｘに対して第２演算処理を実行し、出力するものを「第２出力」という場合がある。
【0054】
除算・剰余算ユニット４４と除算・剰余算ユニット４５とは、レジスタ４２とセレクタ４８との間で並列に接続されている。
【0055】
加算器４６は、ｘ／ｆ［ｓ］＜＜ｎとｘ％ｆ［ｓ］とＣＤＦ［ｓ］とを加算する。除算・剰余算ユニット４４のｘ／ｆ［ｓ］の出力と加算器４６との間に、ｎビット左にシフトさせる回路（＜＜ｎ）が設けられている。これはｘ／ｆ［ｓ］をｎビットシフトさせたデータを加算器４６に入力するよう結線されていることを意味している。加算器４７は、（（ｘ＞＞ｍ）／ｆ［ｓ］）＜＜ｎと（ｘ＞＞ｍ）％ｆ［ｓ］とＣＤＦ［ｓ］とを加算する。図除算・剰余算ユニット４５の（ｘ＞＞ｍ）／ｆ［ｓ］の出力と加算器４７との間に、ｎビットシフトを行う回路（＜＜ｎ）が示されている。これは（ｘ＞＞ｍ）／ｆ［ｓ］をｎビットシフトさせたデータを加算器４７に入力するよう結線されていることを意味している。
【0056】
セレクタ４８は、加算器４６、４７に接続されており、除算・剰余算ユニット４４（第１演算処理ユニット）から出力された第１出力に基づき加算器４６によって計算された値、及び除算・剰余算ユニット４５（第２演算処理ユニット）から出力された第２出力に基づき加算器４７によって計算された値を受信する。セレクタ４８は、比較器４３の出力に応じて、内部ステートｘがオーバーフローするか否かを判断する。内部ステートｘがオーバーフローしない、とセレクタ４８が判断した場合、セレクタ４８は加算器４６の出力を選択する。一方、内部ステートｘがオーバーフローする、とセレクタ４８が判断した場合、セレクタ４８は加算器４７の出力を選択する。セレクタ４８は、選択された出力を新たな内部ステートｘとしてレジスタ４２に供給する。つまり、セレクタ４８は、内部ステートｘの値の大きさに基づいて、上記の第１出力に基づいて計算された値及び第２出力に基づいて計算された値のいずれか一方を選択して、レジスタ４２へ出力する。
【0057】
出力器４９は、比較器４３の出力に応じて、内部ステートｘがオーバーフローする場合に内部ステートｘの下位ｍビットを圧縮ストリームＯＵＴに出力する。圧縮ストリームＯＵＴに出力されたデータは、上記の通り、ランダマイザ１４によってランダマイズされ、ＥＣＣ回路１５により誤り訂正符号化され、メモリインタフェース１８を介して不揮発性メモリ２０に書き込まれる。
【0058】
［１－３．復号装置５０の構成］
図３を用いて、本発明の一実施形態に係る復号装置５０について説明する。復号装置５０は、エントロピー符号化装置４０によってエントロピー符号化された圧縮ストリームを復号する。この復号装置５０も圧縮・伸張回路１６に含まれる。復号装置５０は、算術符号化手法の一つであるｒＡＮＳ方式がハードウェアに実装された装置である。
図３を用いて、本発明の一実施形態に係る復号装置５０について説明する。復号装置５０は、エントロピー符号化装置４０によってエントロピー符号化された圧縮ストリームを復号する。この復号装置５０も圧縮・伸張回路１６に含まれる。復号装置５０は、算術符号化手法の一つであるｒＡＮＳ方式がハードウェアに実装された装置である。
【0059】
図３は復号装置５０の回路図である。復号装置５０は入力される圧縮ストリームＩＮから出力シンボルｓを生成する。復号装置５０は、以下の演算Ｄ（ｘ）を繰り返し行うように、ハードウェアに実装されている。圧縮ストリームＩＮは、例えば、圧縮・伸張回路１６がプロセッサ１１から伸張を指示されたデータである。生成される出力シンボルｓは、例えば、プロセッサ１１によりＲＡＭ１２に格納される。
【0060】
【数4】
【0061】
ここで、ｍａｓｋは２ｎ－１であり、下位に１がｎビット並んだ値である。ｘ＆ｍａｓｋは内部ステートｘから下位のｎビットを取り出す操作をすることを意味する。－は減算である。ｓｙｍｂｏｌ（ｙ）は、ｙに対応するシンボルを出力する関数であり、以下の条件を満たす出力シンボルｓを探す処理を意味する。
【0062】
【数5】
【0063】
前述した通り、ＣＤＦ［ｓ］は単調増加関数である。ｓｙｍｂｏｌ（ｙ）はＣＤＦ［ｓ］の逆関数に相当する。
【0064】
内部ステートｘは２＊ｍビットの長さを有する。復号器が繰り返し処理を進める度に内部ステートｘの値は小さくなる。内部ステートｘの値が下位ｍビットのみになると、内部ステートｘの値がｍビットだけ左シフトされ、空いた下位ｍビットに圧縮ストリームＩＮからｍビット分のデータが取り込まれる。
【0065】
以上の数式で定義される演算を行う回路が実装される際に用いる擬似コードは以下の通りである。
【0066】
【数6】
【0067】
Ｍを１＜＜ｍと定義する。Ｍは、例えば、００・・・０１０・・・００という値であり、最下位ビット（ＬＳＢ）からｍ＋１ビット目に１が存在する値である。ｍａｓｋは２ｎ－１である。ｍａｓｋは、例えば、００・・・００１・・・１１という値であり、ＬＳＢからｍビット全てに１が存在する値である。
【0068】
ｉｎｐｕｔ＿ｓｔｒｅａｍ（２＊ｍ）は、入力された圧縮ストリームＩＮからｍビット入力する処理を行う関数表示である。ｘ＝ｉｎｐｕｔ＿ｓｔｒｅａｍ（２＊ｍ）は、入力された圧縮ストリームＩＮから２＊ｍビットを取り出し内部ステートｘに設定する処理である。ｄｏ｛｝ｗｈｉｌｅ（ｓ！＝ＥＯＦ）は、出力シンボルｓがデータ末尾に達するまで処理を繰り返すことを意味する。
【0069】
繰り返し対象となる処理は、以下に説明するように第１の処理、第２の処理、及び第３の処理を含む。
【0070】
第１の処理において、まず、ｓｙｍｂｏｌ関数を用いて、内部ステートｘの下位ｍビット（ｘ＆ｍａｓｋ）に対応するシンボルｓの取得が行われる。
【0071】
第２の処理において、ｆ［ｓ］と、内部ステートｘをｎビット右シフトしたｘ＞＞ｎと、を乗じたものに対して、内部ステートｘの下位ｍビットを加算し、ＣＤＦ［ｓ］を減算することで、得られた値が新たな内部ステートｘとして更新される。
【0072】
第３の処理において、ｘがｍビット内に収まるか（アンダーフローするか）否かの判定が行われ、ｘがアンダーフローする場合には、内部ステートｘをｍビット左シフトさせ、内部ステートｘの空いた下位ｍビットに圧縮ストリームＩＮから取り込まれたｍビットが挿入される。そして、最後に、シンボルｓが出力される。
【0073】
以上説明した擬似コードがハードウェアに実装されたものが図３の復号装置５０の回路図である。
【0074】
図３に示すように、復号装置５０は、レジスタ５１、比較器５２、バイナリーエンコーダ５３、セレクタ５４、及び演算回路５５を有する。
【0075】
レジスタ５１の長さは２＊ｍビットである。レジスタ５１は内部ステートｘを保持する。復号装置５０の処理が繰り返される度に、内部ステートｘの値が減少する。内部ステートｘがｍビットより小さくなると、外部から入力される圧縮ストリームＩＮのｍビット分が内部ステートｘと結合される。
【0076】
復号装置５０は、（Ｇ－１）個の比較器５２とバイナリーエンコーダ５３とを有する。各比較器５２は、それぞれ、ＣＤＦ［１］～ＣＤＦ［Ｇ－１］と内部ステートｘの下位ｎビットとを比較する（Ｇは２以上の自然数）。Ｇはシンボルの種類の数を示す。例えば、８ｂｉｔのＡＳＣＩＩ（登録商標）文字列であれば、Ｇは２５６である。各比較器５２の出力は、バイナリーエンコーダ５３に入力され、バイナリーエンコーダ５３はシンボルｓを出力する。この回路がｓｙｍｂｏｌ関数の実装に対応する。
【0077】
セレクタ５４は、シンボルｓに応じて、ｆ［ｓ］とＣＤＦ［ｓ］とをそれぞれ出力する。
【0078】
演算回路５５は、ｆ［ｓ］に（ｘ＞＞ｎ）を乗じたものに対して、ｘの下位ｍビット（ｘ＆ｍａｓｋ）を加算し、ＣＤＦ［ｓ］を減算することで、暫定的内部ステートｘｔｍｐを算出し、出力する。ｘ＞＞ｎは、内部ステートｘをｎビット右シフトした値であることを意味する。
【0079】
比較演算回路５６は、暫定的内部ステートｘｔｍｐがＭよりも小さいか否かを比較する。比較演算回路５６は、この比較によって、暫定的内部ステートｘｔｍｐがｍビット以下か否かを判断している。暫定的内部ステートｘｔｍｐがｍビット以下の場合、比較演算回路５６は、暫定的内部ステートｘｔｍｐをｍビット左シフトさせ、空いたｍビットの領域に圧縮ストリームＩＮから取り込まれたｍビットのデータを挿入することで、内部ステートｘを更新する。暫定的内部ステートｘｔｍｐがｍビット以下ではない場合、暫定的内部ステートｘｔｍｐがそのまま内部ステートｘとして用いられる。そして、このようにして得られた内部ステートｘは、レジスタ５１に格納される。
【0080】
［２．第２実施形態］
第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステム１は、圧縮・伸張回路１６に含まれるエントロピー符号化装置６０の構成が、第１実施形態に係るメモリシステム１のエントロピー符号化装置４０と相違する。それ以外の構成は、第１実施形態の構成と同様なので、説明を省略する。
第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステム１は、圧縮・伸張回路１６に含まれるエントロピー符号化装置６０の構成が、第１実施形態に係るメモリシステム１のエントロピー符号化装置４０と相違する。それ以外の構成は、第１実施形態の構成と同様なので、説明を省略する。
【0081】
［２－１．エントロピー符号化装置６０の構成］
以下、本発明の一実施形態に係るエントロピー符号化装置６０について説明する。エントロピー符号化装置４０には除算回路及び剰余算回路が含まれている。除算回路及び剰余算回路の回路規模は大きく、これらの回路による遅延があるため、エントロピー符号化装置としての動作周波数向上の律速になる場合がある。エントロピー符号化装置６０では、除算回路及び剰余算回路を他の構成で代替することで、その動作周波数をさらに高めることが可能である。
以下、本発明の一実施形態に係るエントロピー符号化装置６０について説明する。エントロピー符号化装置４０には除算回路及び剰余算回路が含まれている。除算回路及び剰余算回路の回路規模は大きく、これらの回路による遅延があるため、エントロピー符号化装置としての動作周波数向上の律速になる場合がある。エントロピー符号化装置６０では、除算回路及び剰余算回路を他の構成で代替することで、その動作周波数をさらに高めることが可能である。
【0082】
エントロピー符号化装置６０は、除算回路の代わりに乗算回路を備える。そして、エントロピー符号化装置６０は、除算を乗算に代えることに伴って発生する誤差を補正する回路をさらに備えている。
【0083】
図４はエントロピー符号化装置６０の回路図である。エントロピー符号化装置６０は圧縮・伸張回路１６に含まれる。エントロピー符号化装置６０は、算術符号化手法の一つであるｒＡＮＳ方式がハードウェアに実装された装置である。エントロピー符号化装置６０はエンコード処理（圧縮）を行う。エントロピー符号化装置６０は入力シンボルｓから圧縮ストリームＯＵＴを生成する。
【0084】
ｘは内部ステート値である。ｓはエンコード対象である入力シンボルである。ｆ［ｓ］は、シンボルｓの出現確率を２ｎ倍した値であり、ｎビットの長さを有する。シンボルｓの出現確率はｆ［ｓ］／２ｎと表現される。＊は乗算（かけ算）である。ＣＤＦ［ｓ］は、ｆ［ｓ］の累積分布関数であり、単調増加関数である。入力シンボルｓに対するｆ［ｓ］とＣＤＦ［ｓ］との値はあらかじめ計算され、それぞれテーブルに格納されている。
【0085】
エントロピー符号化装置６０において、さらに、１／ｆ［ｓ］があらかじめ計算され、テーブルに格納されている。１／ｆ［ｓ］は浮動小数点形式のデータである。１／ｆ［ｓ］の有効桁は、（２＊ｍ－ｎ＋１）ビット以上である。
【0086】
図２に示すエントロピー符号化装置４０のｘ／ｆ［ｓ］をｘ＊（１／ｆ［ｓ］）に置き換え、ハードウェアに実装されたものが、図４に示すエントロピー符号化装置６０の回路図である。この回路でも、内部ステートｘのオーバーフロー判定の比較と乗算とが同時に行われる。さらに、内部ステートｘがオーバーフローする場合としない場合の乗算が投機的に並行して行われる。ただし、本実施形態では、当該投機的な計算（乗算）は必須ではない。
【0087】
図４に示すように、エントロピー符号化装置６０は、テーブル６１、レジスタ６２、比較器６３、乗算ユニット６４、６５、セレクタ６６、６７、比較演算回路６８、及び出力器６９を有する。
【0088】
テーブル６１は、それぞれ入力シンボルｓをエントリとする、ＣＤＦ［ｓ］テーブルと、ｆ［ｓ］テーブルと、１／ｆ［ｓ］テーブルと、を含む。ＣＤＦ［ｓ］の出力はｍビットであり、ｆ［ｓ］の出力はｎビットである。１／ｆ［ｓ］は、浮動小数点形式である。仮数部分の有効桁は、（２＊ｍ－ｎ＋１）ビット以上である。
【0089】
入力シンボルｓに対するｆ［ｓ］を「入力されるシンボルの出現頻度に対応する値」という場合があり、例えば「第１値」という場合がある。１／ｆ［ｓ］を「第１値に対する逆数」という場合があり、例えば「第２値」という場合がある。入力シンボルｓに対するＣＤＦ［ｓ］を「累積分布値」という場合がある。上記の表現を用いると、テーブル６１は、入力されるシンボルの出現頻度に対応する第１値と、当該第１値に対する逆数である第２値と、をシンボルごとに保持する、ということができる。
【0090】
レジスタ６２は、内部ステートｘを保持する。レジスタ６２は２＊ｍビットの長さを有する。
【0091】
比較器６３（ｃｍｐ）は、ｆ［ｓ］＜＜（２＊ｍ－ｎ）（ｆ［ｓ］を（２＊ｍ－ｎ）ビット左シフトさせた値）と内部ステートｘとを比較する。具体的には、比較器６３は、ｆ［ｓ］と内部ステートｘの上位（２＊ｍ－ｎ）ビットとを比較する。その結果、比較器６３によって（２＊ｍ－ｎ）ビットの比較が行われる。これは、内部ステートｘがｆ［ｓ］＜＜（２＊ｍ－ｎ）以上であれば、シンボルｓについて演算を行った場合に内部ステートｘがオーバーフローすることを意味する。
【0092】
エントロピー符号化装置６０には、２つの乗算ユニット６４、６５が設けられている。乗算ユニット６４はｘ＊（１／ｆ［ｓ］）の演算を行う。レジスタ６２と乗算ユニット６５との間に、ｍビット右にシフトさせる回路（＞＞ｍ）が設けられている。これは内部ステートｘのｍビット目以上のデータを乗算ユニット６５に入力するよう結線されていることを意味している。乗算ユニット６５は（ｘ＞＞ｍ）＊（１／ｆ［ｓ］）の演算を行う。
【0093】
上記のように、乗算ユニット６４に入力されるデータ及び乗算ユニット６５に入力されるデータを、レジスタ６２から出力された内部ステートｘに基づく「第３値」という場合がある。また、乗算ユニット６４、６５の演算処理によって算出されたデータを「第４値」という場合がある。乗算ユニット６４、６５を「演算処理ユニット」という場合がある。上記の表現を用いると、乗算ユニット６４、６５では、テーブル６１から出力された１／ｆ［ｓ］（第２値）と、レジスタ６２から出力された第３値と、を乗算して第４値を算出する、ということができる。
【0094】
乗算ユニット６４を「第１演算処理ユニット」という場合がある。乗算ユニット６４が内部ステートｘに対して実行する演算処理を「第１演算処理」という場合がある。乗算ユニット６４が内部ステートｘに対して第１演算処理を実行し、出力するものを「第１出力」という場合がある。
【0095】
乗算ユニット６５を「第２演算処理ユニット」という場合がある。乗算ユニット６５が内部ステートｘに対して実行する演算処理を「第２演算処理」という場合がある。乗算ユニット６５が内部ステートｘに対して第２演算処理を実行し、出力するものを「第２出力」という場合がある。
【0096】
乗算ユニット６４と乗算ユニット６５とは、レジスタ６２とセレクタ６６との間で並列に接続されている。
【0097】
エントロピー符号化装置６０には、２つのセレクタ６６、６７が設けられている。セレクタ６６は、比較器６３の出力に応じて、内部ステートｘがオーバーフローするか否かを判断する。内部ステートｘがオーバーフローしない、とセレクタ６６が判断した場合、セレクタ６６は、乗算ユニット６４の出力を選択し、乗算ユニット６４からの出力（第４値）を商ｑとして出力する。一方、内部ステートｘがオーバーフローする、とセレクタ６６が判断した場合、セレクタ６６は、乗算ユニット６５の出力を選択し、乗算ユニット６５からの出力を商ｑとして出力する。後述する誤差補正が正しく動作するためには、商qの有効桁は（２＊ｍ－ｎ）ビット以上必要である。換言すると、セレクタ６６は、内部ステートｘの値の大きさに基づいて、上記の第１出力に基づいて計算された値及び第２出力に基づいて計算された値のいずれか一方を選択して、比較演算回路６８へ出力する。
【0098】
ここで、ｑのデータの長さは（２＊ｍ－ｎ）ビットである。セレクタ６７は、比較器６３の出力に応じて、内部ステートｘがオーバーフローするか否かを判断する。内部ステートｘがオーバーフローしない、とセレクタ６７が判断した場合、セレクタ６７は、ｘを暫定的内部ステートｘｔｍｐとして選択する。一方、内部ステートｘがオーバーフローする、とセレクタ６７が判断した場合、セレクタ６７は、ｘ＞＞ｍを暫定的内部ステートｘｔｍｐとして選択する。暫定的内部ステートｘｔｍｐのデータの長さは２＊ｍビットである。
【0099】
エントロピー符号化装置６０は、さらに、比較演算回路６８を有する。比較演算回路６８は、まず、ｑ＊ｆ［ｓ］を計算することでｒを算出する。つまり、比較演算回路６８は、テーブル６１から出力されたｆ［ｓ］（第１値）と、乗算ユニット６４、６５（演算処理ユニット）から出力された商q（第４値）と、を乗算する。次いで、ｒが（ｘｔｍｐ－ｆ［ｓ］）以下か否かの判定が行われる。ｒが（ｘｔｍｐ－ｆ［ｓ］）以下の場合とは、ｆ［ｓ］による割り算と１／ｆ［ｓ］による乗算とを対比した結果、商ｑに－１の差が生じるということを意味する。したがって、正しい演算結果を得るためには、ｑに１を加算する必要がある。上記の構成を換言すると、比較演算回路６８は、ｆ［ｓ］（第１値）と商q（第４値）とを乗算した値（ｒ）が所定の基準を満たしているか否か（（ｘｔｍｐ－ｆ［ｓ］）以下か否か）の判定を行い、当該基準を満たしていないと判定された場合、補正（ｑに１を加算）を行う。
【0100】
ｒが（ｘｔｍｐ－ｆ［ｓ］）以下の場合（－１の誤差がある場合）、比較演算回路６８は、（ｑ＋１）をｎビット左にシフトしたものに対して、ｆ［ｓ］を減算し、ＣＤＦ［ｓ］を加算し、ｘｔｍｐを加算し、ｒを減算することで、内部ステートｘを算出する。一方、ｒが（ｘｔｍｐ－ｆ［ｓ］）以下でない場合（誤差がゼロである場合）、ｑをｎビット左にシフトしたものに対して、ＣＤＦ［ｓ］を加算し、ｘｔｍｐを加算し、ｒを減算することで、内部ステートｘを算出する。このように算出された内部ステートｘはレジスタ６２に格納される。つまり、上記のｆ［ｓ］（第１値）と商q（第４値）との乗算結果に基づいて、内部ステートｘが更新される。
【0101】
出力器６９は、比較器６３の出力に応じて、内部ステートｘがオーバーフローする場合に内部ステートｘの下位ｍビットを圧縮ストリームに出力する。
【0102】
以上のように、本実形態に係るエントロピー符号化装置６０によると、除算回路及び剰余算回路を用いずにｒＡＮＳをハードウェアに実装することができる。その結果、エントロピー符号化装置６０の動作周波数を向上させることができる。
【0103】
［３．第３実施形態］
第３実施形態に係るメモリシステムについて説明する。第３実施形態に係るメモリシステム１は、圧縮・伸張回路１６に含まれるエントロピー符号化装置７０の構成が、第１実施形態に係るメモリシステム１のエントロピー符号化装置４０と相違する。それ以外の構成は、第１実施形態の構成と同様なので、説明を省略する。
第３実施形態に係るメモリシステムについて説明する。第３実施形態に係るメモリシステム１は、圧縮・伸張回路１６に含まれるエントロピー符号化装置７０の構成が、第１実施形態に係るメモリシステム１のエントロピー符号化装置４０と相違する。それ以外の構成は、第１実施形態の構成と同様なので、説明を省略する。
【0104】
［３－１．エントロピー符号化装置７０の構成］
以下、本発明の一実施形態に係るエントロピー符号化装置７０について説明する。エントロピー符号化装置６０では、入力シンボルｓの全てのエントリに対して、それぞれｆ［ｓ］及び１／ｆ［ｓ］に係るテーブルが設けられていた。一方、エントロピー符号化装置７０では、これらのテーブルを省略することで、エントロピー符号化装置６０と同様に高い動作周波数を維持しつつ、回路規模の減少を図ることが可能である。
以下、本発明の一実施形態に係るエントロピー符号化装置７０について説明する。エントロピー符号化装置６０では、入力シンボルｓの全てのエントリに対して、それぞれｆ［ｓ］及び１／ｆ［ｓ］に係るテーブルが設けられていた。一方、エントロピー符号化装置７０では、これらのテーブルを省略することで、エントロピー符号化装置６０と同様に高い動作周波数を維持しつつ、回路規模の減少を図ることが可能である。
【0105】
エントロピー符号化装置７０は、図４のテーブル６１に相当するテーブルが省略されている代わりに、ｆ［ｓ］を算出する差分演算回路７１５、及び１／ｆ［ｓ］を算出する逆数器７１８を備えている。エントロピー符号化装置７０は、エントロピー符号化装置６０と同様に、除算を乗算に代えることに伴って発生する誤差を補正する回路を備えている。上記を換言すると、逆数器７１８は、入力されるシンボルの出現頻度に対応するｆ［ｓ］（第１値）に基づいて、その逆数である１／ｆ［ｓ］（第２値）を生成する、ということができる。
【0106】
図５はエントロピー符号化装置７０の回路図である。エントロピー符号化装置７０は圧縮・伸張回路１６に含まれる。エントロピー符号化装置７０は、算術符号化手法の一つであるｒＡＮＳ方式がハードウェアに実装された装置である。エントロピー符号化装置７０はエンコード処理（圧縮）を行う。エントロピー符号化装置７０は入力シンボルｓから圧縮ストリームＯＵＴを生成する。
【0107】
ｘは内部ステート値である。ｓはエンコード対象である入力シンボルである。ｆ［ｓ］はシンボルｓの出現確率を２ｎ倍した値でありｎビットの長さを有する。シンボルｓの出現確率はｆ［ｓ］／２ｎと表現される。＊は乗算（かけ算）である。ＣＤＦ［ｓ］はｆ［ｓ］の累積分布関数であり単調増加関数である。入力シンボルｓに対するＣＤＦ［ｓ］の値はあらかじめ計算され、ＣＤＦ［ｓ］テーブル７１０に格納されている。
【0108】
図５に示すように、エントロピー符号化装置７０は、テーブル７１０、セレクタ回路７１１、レジスタ７１２、７１３、７１６、７１７、セレクタ７１４、差分演算回路７１５、逆数器７１８を有する。これらは、内部ステートｘを更新するループの外に配置されている。エントロピー符号化装置７０は、上記の構成に加えて、レジスタ７２、比較器７３、乗算ユニット７４、７５、セレクタ７６、７７、比較演算回路７８、及び出力器７９を有する。これらは、内部ステートｘを更新するループ内に配置されている。
【0109】
レジスタ７２、比較器７３、乗算ユニット７４、７５、セレクタ７６、７７、比較演算回路７８、及び出力器７９の各々の構成及び機能は、図４に示すレジスタ６２、比較器６３、乗算ユニット６４、６５、セレクタ６６、６７、比較演算回路６８、及び出力器６９と同じなので、説明を省略する。
【0110】
セレクタ回路７１１は、入力シンボルｓに応じて、隣接するＣＤＦ［偶］とＣＤＦ［奇］とのペアを選択する。例えば、入力シンボルｓがｋ番目のシンボルであれば、ＣＤＦ［ｋ－１］とＣＤＦ［ｋ］とが選択される（ｋは２以上の自然数）。より具体的に、入力シンボルｓが８番目のシンボルであれば、ＣＤＦ［７］とＣＤＦ［８］とが選択され、入力シンボルｓが９番目のシンボルであればＣＤＦ［８］とＣＤＦ［９］とが選択される。
【0111】
選択されたＣＤＦ［偶］はレジスタ７１２に格納され、選択されたＣＤＦ［奇］はレジスタ７１３に格納される。レジスタ７１２及び７１３は、いずれもｎビットの長さを有するレジスタである。セレクタ７１４は、入力シンボルｓが奇数番目か偶数番目かに応じて、レジスタ７１２及び７１３のうち１つを選択してレジスタ７１６に出力する。この結果、レジスタ７１６にはＣＤＦ［ｓ］が格納される。レジスタ７１６もｎビットの長さを有するレジスタである。このように、ＣＤＦ［ｓ］テーブルを偶数エントリ（ｋ）と奇数エントリ（ｋ－１）の２つに分けて構成することで、セレクタの入力数を半分に減らすことができる。
【0112】
差分演算回路７１５は、レジスタ７１２に格納されたＣＤＦ［偶］とレジスタ７１３に格納されたＣＤＦ［奇］との差分を計算する。［数２］に示されたＣＤＦ［ｓ］の計算式から、ＣＤＦ［ｓ＋１］－ＣＤＦ［ｓ］＝ｆ［ｓ］なので、差分演算回路７１５は上記差分からｆ［ｓ］を算出することができる。このように算出されたｆ［ｓ］は、レジスタ７１７に格納される。レジスタ７１７の長さもｎビットである。このように、ＣＤＦ［偶］とＣＤＦ［奇］とのペアからｆ［ｓ］を算出することで、ｆ［ｓ］テーブルを省略することができる。
【0113】
逆数器７１８は、差分演算回路７１５から出力されたｆ［ｓ］の逆数（１／ｆ［ｓ］）を算出し、出力する。１／ｆ［ｓ］は浮動小数点形式のデータであり仮数部分の有効桁を（２＊ｍ－ｎ＋１）ビットとするのが望ましい。逆数器７１８が備えられていることによって、１／ｆ［ｓ］テーブルを省略することができる。さらに、逆数器７１８は、内部ステートｘを更新するループの外に配置することができる。したがって、逆数器７１８を独立にパイプライン化することが可能である。逆数器７１８の実装形態としていくつかの選択肢がある。例えば、ｍ＝１２、ｎ＝１１とすると、逆数器に必要な有効桁は１４ビット程度である。この場合、折れ線近似と補正テーブルの組合せによって面積効率よく実装できる。
【0114】
以上のように、本実形態に係るエントロピー符号化装置７０によると、エントロピー符号化装置６０において、ｆ［ｓ］及び１／ｆ［ｓ］に係るテーブルを省略することができるため、エントロピー符号化装置６０と同様に高い動作周波数を維持しつつ、回路規模を減少させることができる。
【0115】
［４．第４実施形態］
第４実施形態に係るメモリシステムについて説明する。第４実施形態に係るメモリシステム１は、圧縮・伸張回路１６に含まれる復号装置８０の構成が、第１実施形態に係るメモリシステム１の復号装置５０と相違する。それ以外の構成は、第１実施形態の構成と同様なので、説明を省略する。
第４実施形態に係るメモリシステムについて説明する。第４実施形態に係るメモリシステム１は、圧縮・伸張回路１６に含まれる復号装置８０の構成が、第１実施形態に係るメモリシステム１の復号装置５０と相違する。それ以外の構成は、第１実施形態の構成と同様なので、説明を省略する。
【0116】
［４－１．復号装置８０の構成］
以下、本発明の一実施形態に係るエントロピー符号化された圧縮ストリームを復号する復号装置８０について説明する。この復号装置８０は圧縮・伸張回路１６に含まれる。復号装置８０は、算術符号化手法の一つであるｒＡＮＳ方式がハードウェアに実装された装置である。
以下、本発明の一実施形態に係るエントロピー符号化された圧縮ストリームを復号する復号装置８０について説明する。この復号装置８０は圧縮・伸張回路１６に含まれる。復号装置８０は、算術符号化手法の一つであるｒＡＮＳ方式がハードウェアに実装された装置である。
【0117】
図６は復号装置８０の回路図である。復号装置８０は入力される圧縮ストリームＩＮから出力シンボルｓを生成する。図６に示すように、復号装置８０は、レジスタ８１、比較器８２、バイナリーエンコーダ８３、テーブル８４０、セレクタ回路８４１、セレクタ８４２、差分演算回路８４３、演算回路８５、及び比較演算回路８６を有する。テーブル８４０には、シンボルｓに対するＣＤＦ［ｓ］が格納されている。テーブル８４０には、総シンボル数Ｇに対するデータ（ＣＤＦ［１］～ＣＤＦ［Ｇ－１］）が格納されている。
【0118】
レジスタ８１、比較器８２、バイナリーエンコーダ８３、演算回路８５、及び比較演算回路８６の各々の構成及び機能は、図３に示すレジスタ５１、比較器５２、バイナリーエンコーダ５３、演算回路５５、及び比較演算回路５６と同じなので、説明を省略する。
【0119】
セレクタ回路８４１は、セレクタ回路８４１に入力されたシンボルｓに応じて、隣接するＣＤＦ［偶］とＣＤＦ［奇］とのペアを選択する。例えば、シンボルｓがｋ番目のシンボルであれば、ＣＤＦ［ｋ］とＣＤＦ［ｋ－１］とが選択される（ｋは２以上の自然数）。そして、選択されたＣＤＦ［偶］及び選択されたＣＤＦ［奇］はセレクタ８４２によって選択される。セレクタ８４２は、シンボルｓが奇数番目か偶数番目かに応じて、選択されたＣＤＦ［偶］及び選択されたＣＤＦ［奇］のいずれか１つを選択してＣＤＦ［ｓ］を出力する。このように、ＣＤＦ［ｓ］テーブルを偶数エントリ（ｋ）と奇数エントリ（ｋ－１）の２つに分けて構成することで、セレクタの入力数を半分に減らすことができる。
【0120】
差分演算回路８４３は、ＣＤＦ［偶］とＣＤＦ［奇］との差分を計算し、計算結果であるｆ［ｓ］を出力する。このようにして算出されたｆ［ｓ］に基づいて、演算回路８５によって内部ステートｘの更新が行われる。このように、ＣＤＦ［偶］とＣＤＦ［奇］とのペアからｆ［ｓ］を算出することで、ｆ［ｓ］テーブル及びそれらを選択するセレクタを省略することができる。
【0121】
以上のように、本実形態に係る復号装置８０によると、復号装置５０において、ｆ［ｓ］に係るテーブル及びセレクタを省略することができるため、回路規模を減少させることができる。
【0122】
［５．第５実施形態］
第５実施形態に係るメモリシステムについて説明する。第５実施形態に係るメモリシステム１は、圧縮・伸張回路１６に含まれる復号装置９０の構成が、第４実施形態に係るメモリシステム１の復号装置８０と相違する。それ以外の構成は、第４実施形態の構成と同様なので、説明を省略する。
第５実施形態に係るメモリシステムについて説明する。第５実施形態に係るメモリシステム１は、圧縮・伸張回路１６に含まれる復号装置９０の構成が、第４実施形態に係るメモリシステム１の復号装置８０と相違する。それ以外の構成は、第４実施形態の構成と同様なので、説明を省略する。
【0123】
［５－１．復号装置９０の構成］
以下、本発明の一実施形態に係るエントロピー符号化された圧縮ストリームを復号する復号装置９０について説明する。この復号装置９０も圧縮・伸張回路１６に含まれる。復号装置９０は、算術符号化手法の一つであるｒＡＮＳ方式がハードウェアに実装された装置である。
以下、本発明の一実施形態に係るエントロピー符号化された圧縮ストリームを復号する復号装置９０について説明する。この復号装置９０も圧縮・伸張回路１６に含まれる。復号装置９０は、算術符号化手法の一つであるｒＡＮＳ方式がハードウェアに実装された装置である。
【0124】
図７は復号装置９０の回路図である。復号装置９０は、入力される圧縮ストリームＩＮから出力シンボルｓを生成する。復号装置９０は、復号装置８０を元に、シンボルｓの値が偶数の場合と奇数の場合とについて、次の内部ステートを求める計算を投機的に行う。その結果、並列比較の数を低減することができる。これは２分岐探索と並列比較とを組み合わせた構成に相当する。
【0125】
図７に示すように、復号装置９０は、レジスタ９１、比較器９２、バイナリーエンコーダ９３、テーブル９４０、セレクタ９４１、９４２、９４３、９４４、９４５、演算回路９５１、セレクタ９５２、比較演算回路９５３、ビット連接器９５４、及び比較演算回路９６を有する。テーブル９４０には、シンボルｓに対するＣＤＦ［ｓ］が格納されている。テーブル９４０には、総シンボル数Ｇに対するデータ（ＣＤＦ［１］～ＣＤＦ［Ｇ－１］）が格納されている。比較器９２を「第１比較器」という場合がある。
【0126】
レジスタ９１の長さは２＊ｍビットである。レジスタ９１は内部ステートｘを保持する。復号装置９０の処理が繰り返される度に、内部ステートｘの値が減少する。内部ステートｘがｍビットより小さくなると、外部から入力される圧縮ストリームＩＮのｍビット分と結合される。
【0127】
復号装置９０は、（Ｇ／２－１）個の比較器９２とバイナリーエンコーダ９３とを有する。各比較器９２は、それぞれ、偶数のシンボルｓに対するＣＤＦ［２］～ＣＤＦ［Ｇ－２］と内部ステートｘの下位ｎビットとを比較する。各比較器９２の出力は、バイナリーエンコーダ９３に入力され、バイナリーエンコーダ９３はシンボルｓの下位１ビットを除いた値ｓｓを出力する。この回路が、ｓｙｍｂｏｌ関数の下位１ビットを除いた部分の実装に対応する。
【0128】
入力されたシンボルｓの下位１ビット（例えば、最下位ビット）を除いた値ｓｓに応じて、セレクタ９４１は奇数のシンボルｓに対するＣＤＦ［奇］を選択し、セレクタ９４２及び９４３はＣＤＦ［４ｉ］とＣＤＦ［４ｉ＋２］とを選択する（ｉは整数）。ＣＤＦ［奇］は、セレクタ９４１に入力されるＣＤＦのエントリ番号が奇数であることを意味する。ＣＤＦ［４ｉ］は、セレクタ９４２に入力されるＣＤＦのエントリ番号が４ｉ（４の倍数）であることを意味する。ＣＤＦ［４ｉ＋２］は、セレクタ９４３に入力されるＣＤＦのエントリ番号が４ｉ＋２（４の倍数に２を加算した数）であることを意味する。シンボルｓと値ｓｓとの具体的な関係は、図８に示すように、シンボルｓが０又は１のとき値ｓｓは０であり、シンボルｓが２又は３のとき値ｓｓは２である。
【0129】
ＣＤＦ［奇］のエントリ番号は、（ｓｓ＋１）である。ＣＤＦ［４ｉ］及びＣＤＦ［４ｉ＋２］の各々のエントリ番号は、（ｓｓ＋１）に隣接する値である。具体的には、図８に示すように、シンボルｓが０又は１であり値ｓｓが０のとき、ＣＤＦ［奇］のエントリ番号は１（ＣＤＦ［１］）であり、ＣＤＦ［４ｉ］のエントリ番号は０（ＣＤＦ［０］）であり、ＣＤＦ［４ｉ＋２］のエントリ番号は２（ＣＤＦ［２］）である。シンボルｓが２又は３であり値ｓｓが２のとき、ＣＤＦ［奇］のエントリ番号は３（ＣＤＦ［３］）であり、ＣＤＦ［４ｉ］のエントリ番号は４（ＣＤＦ［４］）であり、ＣＤＦ［４ｉ＋２］のエントリ番号は２（ＣＤＦ［２］）である。シンボルｓが４又は５であり値ｓｓが４のとき、ＣＤＦ［奇］のエントリ番号は５（ＣＤＦ［５］）であり、ＣＤＦ［４ｉ］のエントリ番号は４（ＣＤＦ［４］）であり、ＣＤＦ［４ｉ＋２］のエントリ番号は６（ＣＤＦ［６］）である。シンボルｓが６又は７であり値ｓｓが６のとき、ＣＤＦ［奇］のエントリ番号は７（ＣＤＦ［７］）であり、ＣＤＦ［４ｉ］のエントリ番号は８（ＣＤＦ［８］）であり、ＣＤＦ［４ｉ＋２］のエントリ番号は６（ＣＤＦ［６］）である。上記のように、本実施形態では、隣接した３つのＣＤＦ［ｓ］が選択される。ただし、選択されるＣＤＦ［ｓ］の数は４つ以上であってもよい。
【0130】
セレクタ９４４は、値ｓｓに応じて選択されたＣＤＦ［４ｉ］及びＣＤＦ［４ｉ＋２］のうち小さい方を選択し、ＣＤＦ０として出力する。セレクタ９４５は、値ｓｓに応じて選択されたＣＤＦ［４ｉ］及びＣＤＦ［４ｉ＋２］のうち大きい方を選択し、ＣＤＦ２として出力する。具体的には、図８に示すように、シンボルｓが０又は１であり値ｓｓが０のとき、ＣＤＦ０としてＣＤＦ［０］が出力され、ＣＤＦ１としてＣＤＦ［１］が出力され、ＣＤＦ２としてＣＤＦ［２］が出力される。シンボルｓが２又は３であり値ｓｓが２のとき、ＣＤＦ０としてＣＤＦ［２］が出力され、ＣＤＦ１としてＣＤＦ［３］が出力され、ＣＤＦ２としてＣＤＦ［４］が出力される。このように、ＣＤＦ［ｓ］テーブルを偶数エントリと奇数エントリとの２つに分けて構成することで、セレクタの入力数を半分に低減することができる。
【0131】
演算回路９５１は、２つの演算を同時に投機的に行う。ひとつは暫定的内部ステートｘｔｍｐ０を求める演算であり、もうひとつは暫定的内部ステートｘｔｍｐ１を求める演算である。
【0132】
演算回路９５１のひとつの演算ユニットは、ＣＤＦ１－ＣＤＦ０の値と内部ステートｘをｎビット右シフトした値とを乗じたものに対して、ｘの下位ｎビット（ｘ＆ｍａｓｋ）を加算し、ＣＤＦ０を減算することで、暫定的内部ステートｘｔｍｐ０を計算し、出力する。具体的には、図８に示すように、シンボルｓが０のとき、ｆ［０］はＣＤＦ［１］－ＣＤＦ［０］によって求められる。
【0133】
演算回路９５１のもうひとつの演算ユニットは、ＣＤＦ２－ＣＤＦ１の値と内部ステートｘをｎビット右シフトした値とを乗じたものに対して、ｘの下位ｎビット（ｘ＆ｍａｓｋ）を加算し、ＣＤＦ１を減算することで、暫定的内部ステートｘｔｍｐ１を計算し、出力する。具体的には、図８に示すように、シンボルｓが１のとき、ｆ［１］はＣＤＦ［２］－ＣＤＦ［１］によって求められる。
【0134】
比較演算回路９５３は、内部ステートｘの下位ｎビット（ｘ＆ｍａｓｋ）とＣＤＦ１とを比較する。比較演算回路９５３は、内部ステートｘの下位ｎビット（ｘ＆ｍａｓｋ）がＣＤＦ１以上であれば、シンボルｓの下位１ビットとして１を出力し、そうでなければ、シンボルｓの下位１ビットとして０を出力する。比較演算回路９５３を「第２比較器」という場合がある。比較演算回路９５３は、セレクタ９４１～９４５によって選択されたＣＤＦ０～ＣＤＦ２のうち少なくとも１つのＣＤＦと内部ステートｘとの比較を行う。
【0135】
ビット連接器９５４は、比較演算回路９５３によって出力された値と、バイナリーエンコーダ９３によって出力されたシンボルｓの下位１ビットを除いた値ｓｓと、を連接することで、シンボルｓを出力する。換言すると、ビット連接器９５４は、複数の比較器９２（第１比較器）による比較結果と、比較演算回路９５３（第２比較器）による比較結果とに基づいて、出力シンボルを生成する。ビット連接器９５４を「シンボル生成器」という場合がある。
【0136】
セレクタ９５２は、比較演算回路９５３によって出力されたシンボルｓの下位１ビットが０であれば暫定的内部ステートｘｔｍｐ０を選択し、当該シンボルｓの下位１ビットが１であれば暫定的内部ステートｘｔｍｐ１を選択し、暫定的内部ステートｘｔｍｐとして比較演算回路９６に供給する。
【0137】
比較演算回路９６は、暫定的内部ステートｘｔｍｐがＭよりも小さいか否かを比較する。比較演算回路９６は、この比較によって、暫定的内部ステートｘｔｍｐがｍビット以下か否かを判断している。暫定的内部ステートｘｔｍｐがｍビット以下の場合、比較演算回路９６は、暫定的内部ステートｘｔｍｐをｍビット左シフトさせ、空いたｍビットの領域に圧縮ストリームＩＮから取り込まれたｍビットのデータを挿入することで、内部ステートｘを更新する。暫定的内部ステートｘｔｍｐがｍビット以下ではない場合、暫定的内部ステートｘｔｍｐを内部ステートｘとする。そして、このようにして得られた内部ステートｘは、レジスタ９１に格納される。
【0138】
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の圧縮・伸張回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
【0139】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0140】
１：メモリシステム、 １０：メモリコントローラ、 １１：プロセッサ、 １２：ＲＡＭ、 １３：ＲＯＭ、 １４：ランダマイザ、 １５：ＥＣＣ回路、 １６：圧縮・伸張回路、 １７：ホストインタフェース、 １８：メモリインタフェース、 １９：内部バス、 ２０：不揮発性メモリ、 ２１：メモリチップ、 ２２：ダイ、 ２３：メモリブロック、 ３０：ホスト、 ４０：エントロピー符号化装置、 ５０：復号装置、 ５１：レジスタ、 ５２：比較器、 ５３：バイナリーエンコーダ、 ５４：セレクタ、 ５５：演算回路、 ５６：比較演算回路、 ６０：エントロピー符号化装置、 ６１：テーブル、 ６２：レジスタ、 ６３：比較器、 ６４、６５：乗算ユニット、 ６６、６７：セレクタ、 ６８：比較演算回路、 ６９：出力器、 ７０：エントロピー符号化装置、 ７２：レジスタ、 ７３：比較器、 ７４、７５：乗算ユニット、 ７６、７７：セレクタ、 ７８：比較演算回路、 ７９：出力器、 ８０：復号装置、 ８１：レジスタ、 ８２：比較器、 ８３：バイナリーエンコーダ、 ８５：演算回路、 ８６：比較演算回路、 ９０：復号装置、 ９１：レジスタ、 ９２：比較器、 ９３：バイナリーエンコーダ、 ９６：比較演算回路、 ７１０：テーブル、 ７１１：セレクタ回路、 ７１２、７１３、７１６、７１７：レジスタ、 ７１４：セレクタ、 ７１５：差分演算回路、 ７１８：逆数器、 ８４０：テーブル、 ８４１：セレクタ回路、 ８４２：セレクタ、 ８４３：差分演算回路、 ９４０：テーブル、 ９４１～９４５、９５２：セレクタ、 ９５１：演算回路、 ９５３：比較演算回路、 ９５４：ビット連接器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】