(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023184360
(43)【公開日】2023-12-28
(54)【発明の名称】半導体記憶装置及びその制御方法
(51)【国際特許分類】
G11C 16/34 20060101AFI20231221BHJP
G11C 16/14 20060101ALI20231221BHJP
G11C 16/04 20060101ALI20231221BHJP
H10B 43/27 20230101ALI20231221BHJP
H01L 21/336 20060101ALI20231221BHJP
【ＦＩ】
G11C16/34 103
G11C16/14
G11C16/04 170
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】22
【出願形態】ＯＬ
(21)【出願番号】P 2022098481
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】角 礼子
(72)【発明者】
【氏名】池上 一隆
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA08
5B225BA19
5B225DC08
5B225DC10
5B225EA05
5B225FA01
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA03
5F083LA10
5F083LA16
5F083LA21
5F083NA03
5F083ZA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD36
5F101BE02
5F101BE05
5F101BE06
5F101BH21
(57)【要約】
【課題】好適に動作する半導体記憶装置及びその制御方法を提供する。
【解決手段】半導体記憶装置は、第１方向に延伸する半導体層と、第２方向の一方側及び他方側から半導体層に対向する第１導電層及び第２導電層と、半導体層と第１導電層との間、及び、半導体層と第２導電層との間に設けられた部分を備える電荷蓄積層と、を備える。また、この半導体記憶装置は、消去動作と、第１書込動作と、第２書込動作と、を実行可能に構成されている。第１書込動作では、第１導電層及び第２導電層に第１プログラム電圧を供給する。第２書込動作では、第１導電層に第２プログラム電圧を、第２導電層に第２プログラム電圧よりも低い第２電圧を供給する。第２書込動作は、消去動作の実行後、第１書込動作の実行前に実行される。
【選択図】図２５
【解決手段】半導体記憶装置は、第１方向に延伸する半導体層と、第２方向の一方側及び他方側から半導体層に対向する第１導電層及び第２導電層と、半導体層と第１導電層との間、及び、半導体層と第２導電層との間に設けられた部分を備える電荷蓄積層と、を備える。また、この半導体記憶装置は、消去動作と、第１書込動作と、第２書込動作と、を実行可能に構成されている。第１書込動作では、第１導電層及び第２導電層に第１プログラム電圧を供給する。第２書込動作では、第１導電層に第２プログラム電圧を、第２導電層に第２プログラム電圧よりも低い第２電圧を供給する。第２書込動作は、消去動作の実行後、第１書込動作の実行前に実行される。
【選択図】図２５
【特許請求の範囲】
【請求項1】
第１方向に延伸する半導体層と、
前記第１方向と交差する第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第１導電層及び第２導電層と、
前記半導体層と前記第１導電層との間に設けられた第１部分、及び、前記半導体層と前記第２導電層との間に設けられた第２部分を備える電荷蓄積層と、
前記半導体層に電気的に接続されたビット線と、
前記半導体層に電気的に接続されたソース線と
を備え、
前記ビット線及び前記ソース線の少なくとも一方に消去電圧を供給し、前記第１導電層及び前記第２導電層に前記消去電圧よりも低い第１電圧を供給する消去動作と、
前記第１導電層及び前記第２導電層に前記第１電圧よりも高い第１プログラム電圧を供給する第１書込動作と、
前記第１導電層に前記第１電圧よりも高い第２プログラム電圧を供給し、前記第２導電層に前記第１電圧よりも高く前記第２プログラム電圧よりも低い第２電圧を供給する第２書込動作と
を実行可能に構成され、
前記第１書込動作は、前記消去動作の実行後に実行され、
前記第２書込動作は、前記消去動作の実行後、前記第１書込動作の実行前に実行される
半導体記憶装置。
前記第１方向と交差する第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第１導電層及び第２導電層と、
前記半導体層と前記第１導電層との間に設けられた第１部分、及び、前記半導体層と前記第２導電層との間に設けられた第２部分を備える電荷蓄積層と、
前記半導体層に電気的に接続されたビット線と、
前記半導体層に電気的に接続されたソース線と
を備え、
前記ビット線及び前記ソース線の少なくとも一方に消去電圧を供給し、前記第１導電層及び前記第２導電層に前記消去電圧よりも低い第１電圧を供給する消去動作と、
前記第１導電層及び前記第２導電層に前記第１電圧よりも高い第１プログラム電圧を供給する第１書込動作と、
前記第１導電層に前記第１電圧よりも高い第２プログラム電圧を供給し、前記第２導電層に前記第１電圧よりも高く前記第２プログラム電圧よりも低い第２電圧を供給する第２書込動作と
を実行可能に構成され、
前記第１書込動作は、前記消去動作の実行後に実行され、
前記第２書込動作は、前記消去動作の実行後、前記第１書込動作の実行前に実行される
半導体記憶装置。
【請求項2】
前記第２電圧は、書込パス電圧である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第３導電層及び第４導電層を備え、
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第２書込動作において、前記第３導電層及び前記第４導電層に、前記書込パス電圧を供給する
請求項２記載の半導体記憶装置。
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第２書込動作において、前記第３導電層及び前記第４導電層に、前記書込パス電圧を供給する
請求項２記載の半導体記憶装置。
【請求項4】
前記第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第３導電層及び第４導電層を備え、
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第２書込動作において、前記第３導電層に前記第２プログラム電圧を供給し、前記第４導電層に、前記書込パス電圧を供給する
請求項２記載の半導体記憶装置。
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第２書込動作において、前記第３導電層に前記第２プログラム電圧を供給し、前記第４導電層に、前記書込パス電圧を供給する
請求項２記載の半導体記憶装置。
【請求項5】
前記第１導電層に前記書込パス電圧を供給し、前記第２導電層に、前記書込パス電圧よりも高い第３プログラム電圧を供給する第３書込動作を実行可能に構成され、
前記第３書込動作は、前記第２書込動作の実行後、前記第１書込動作の実行前に実行される
請求項２記載の半導体記憶装置。
前記第３書込動作は、前記第２書込動作の実行後、前記第１書込動作の実行前に実行される
請求項２記載の半導体記憶装置。
【請求項6】
前記第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第３導電層及び第４導電層を備え、
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第３書込動作において、前記第３導電層及び前記第４導電層に、前記書込パス電圧を供給する
請求項５記載の半導体記憶装置。
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第３書込動作において、前記第３導電層及び前記第４導電層に、前記書込パス電圧を供給する
請求項５記載の半導体記憶装置。
【請求項7】
前記第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第３導電層及び第４導電層を備え、
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第３書込動作において、前記第３導電層に前記書込パス電圧を供給し、前記第４導電層に前記第３プログラム電圧を供給する
請求項５記載の半導体記憶装置。
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第３書込動作において、前記第３導電層に前記書込パス電圧を供給し、前記第４導電層に前記第３プログラム電圧を供給する
請求項５記載の半導体記憶装置。
【請求項8】
前記第１導電層に前記書込パス電圧よりも低い第１ベリファイ電圧を供給し、前記第２導電層に前記第１電圧よりも低い第３電圧を供給する第１ベリファイ動作と、
前記第１導電層に前記第３電圧を供給し、前記第２導電層に前記第１ベリファイ電圧を供給する第２ベリファイ動作と
を実行可能に構成され、
前記消去動作の実行後、前記第２書込動作の実行前に、前記第１ベリファイ動作及び前記第２ベリファイ動作が実行される
請求項２記載の半導体記憶装置。
前記第１導電層に前記第３電圧を供給し、前記第２導電層に前記第１ベリファイ電圧を供給する第２ベリファイ動作と
を実行可能に構成され、
前記消去動作の実行後、前記第２書込動作の実行前に、前記第１ベリファイ動作及び前記第２ベリファイ動作が実行される
請求項２記載の半導体記憶装置。
【請求項9】
前記第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第３導電層及び第４導電層を備え、
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第１ベリファイ動作において、前記第３導電層に、前記第１ベリファイ電圧よりも大きい読出パス電圧を供給し、
前記第２ベリファイ動作において、前記第４導電層に、前記読出パス電圧を供給する
請求項８記載の半導体記憶装置。
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第１ベリファイ動作において、前記第３導電層に、前記第１ベリファイ電圧よりも大きい読出パス電圧を供給し、
前記第２ベリファイ動作において、前記第４導電層に、前記読出パス電圧を供給する
請求項８記載の半導体記憶装置。
【請求項10】
前記第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第３導電層及び第４導電層を備え、
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第１ベリファイ動作において、前記第３導電層に前記第１ベリファイ電圧を供給し、
前記第２ベリファイ動作において、前記第４導電層に前記第１ベリファイ電圧を供給する
請求項８記載の半導体記憶装置。
前記第３導電層は、前記第１方向において前記第１導電層と並び、
前記第４導電層は、前記第１方向において前記第２導電層と並び、
前記第１ベリファイ動作において、前記第３導電層に前記第１ベリファイ電圧を供給し、
前記第２ベリファイ動作において、前記第４導電層に前記第１ベリファイ電圧を供給する
請求項８記載の半導体記憶装置。
【請求項11】
前記ソース線に電気的に接続された第１回路を備え、
前記第１回路は、
前記ソース線に電気的に接続された第１ノード及び第２ノードと、
前記第１ノードに接続された第１キャパシタと、
前記第２ノードに接続された第２キャパシタと、
前記第１ノードに接続された出力端子、及び、前記第２ノードに接続された入力端子を備える第１インバータと、
前記第２ノードに接続された出力端子、及び、前記第１ノードに接続された入力端子を備える第２インバータと
を備える請求項８記載の半導体記憶装置。
前記第１回路は、
前記ソース線に電気的に接続された第１ノード及び第２ノードと、
前記第１ノードに接続された第１キャパシタと、
前記第２ノードに接続された第２キャパシタと、
前記第１ノードに接続された出力端子、及び、前記第２ノードに接続された入力端子を備える第１インバータと、
前記第２ノードに接続された出力端子、及び、前記第１ノードに接続された入力端子を備える第２インバータと
を備える請求項８記載の半導体記憶装置。
【請求項12】
前記第１回路は、
前記ソース線と、前記第１ノードと、の間の電流経路に設けられた第１スイッチトランジスタと、
前記ソース線と、前記第２ノードと、の間の電流経路に設けられた第２スイッチトランジスタと
を備え、
前記第１ベリファイ動作において、
前記第１スイッチトランジスタのゲート電極に、前記第１スイッチトランジスタをＯＮ状態とする電圧が供給され、
前記第２スイッチトランジスタのゲート電極に、前記第２スイッチトランジスタをＯＦＦ状態とする電圧が供給され、
前記第２ベリファイ動作において、
前記第１スイッチトランジスタのゲート電極に、前記第１スイッチトランジスタをＯＦＦ状態とする電圧が供給され、
前記第２スイッチトランジスタのゲート電極に、前記第２スイッチトランジスタをＯＮ状態とする電圧が供給される
請求項１１記載の半導体記憶装置。
前記ソース線と、前記第１ノードと、の間の電流経路に設けられた第１スイッチトランジスタと、
前記ソース線と、前記第２ノードと、の間の電流経路に設けられた第２スイッチトランジスタと
を備え、
前記第１ベリファイ動作において、
前記第１スイッチトランジスタのゲート電極に、前記第１スイッチトランジスタをＯＮ状態とする電圧が供給され、
前記第２スイッチトランジスタのゲート電極に、前記第２スイッチトランジスタをＯＦＦ状態とする電圧が供給され、
前記第２ベリファイ動作において、
前記第１スイッチトランジスタのゲート電極に、前記第１スイッチトランジスタをＯＦＦ状態とする電圧が供給され、
前記第２スイッチトランジスタのゲート電極に、前記第２スイッチトランジスタをＯＮ状態とする電圧が供給される
請求項１１記載の半導体記憶装置。
【請求項13】
前記第２プログラム電圧の大きさを調整可能に構成されている
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項14】
前記第２プログラム電圧の大きさを、前記第２ベリファイ動作実行後の、前記第１ノード又は前記第２ノードの電圧の大きさに応じて調整可能に構成されている
請求項１２記載の半導体記憶装置。
請求項１２記載の半導体記憶装置。
【請求項15】
前記消去動作の実行後、前記第１書込動作の実行前に、前記第２書込動作及び前記第１ベリファイ動作が、複数回繰り返し実行される
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項16】
第１方向に延伸する半導体層と、
前記第１方向と交差する第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第１導電層及び第２導電層と、
前記半導体層と前記第１導電層との間に設けられた第１部分、及び、前記半導体層と前記第２導電層との間に設けられた第２部分を備える電荷蓄積層と、
前記半導体層に電気的に接続されたビット線と、
前記半導体層に電気的に接続されたソース線と
前記ソース線に電気的に接続された第１回路と
を備え、
前記第１回路は、
前記ソース線に電気的に接続された第１ノード及び第２ノードと、
前記第１ノードに接続された第１キャパシタと、
前記第２ノードに接続された第２キャパシタと、
前記第１ノードに接続された出力端子、及び、前記第２ノードに接続された入力端子を備える第１インバータと、
前記第２ノードに接続された出力端子、及び、前記第１ノードに接続された入力端子を備える第２インバータと
を備える半導体記憶装置。
前記第１方向と交差する第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第１導電層及び第２導電層と、
前記半導体層と前記第１導電層との間に設けられた第１部分、及び、前記半導体層と前記第２導電層との間に設けられた第２部分を備える電荷蓄積層と、
前記半導体層に電気的に接続されたビット線と、
前記半導体層に電気的に接続されたソース線と
前記ソース線に電気的に接続された第１回路と
を備え、
前記第１回路は、
前記ソース線に電気的に接続された第１ノード及び第２ノードと、
前記第１ノードに接続された第１キャパシタと、
前記第２ノードに接続された第２キャパシタと、
前記第１ノードに接続された出力端子、及び、前記第２ノードに接続された入力端子を備える第１インバータと、
前記第２ノードに接続された出力端子、及び、前記第１ノードに接続された入力端子を備える第２インバータと
を備える半導体記憶装置。
【請求項17】
第１方向に延伸する半導体層と、
前記第１方向と交差する第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第１導電層及び第２導電層と、
前記半導体層と前記第１導電層との間に設けられた第１部分、及び、前記半導体層と前記第２導電層との間に設けられた第２部分を備える電荷蓄積層と、
前記半導体層に電気的に接続されたビット線と、
前記半導体層に電気的に接続されたソース線と
を備え、
前記ビット線及び前記ソース線の少なくとも一方に消去電圧を供給し、前記第１導電層及び前記第２導電層に前記消去電圧よりも低い第１電圧を供給する消去動作と、
前記第１導電層及び前記第２導電層に前記第１電圧よりも高い第１プログラム電圧を供給する第１書込動作と、
前記第１導電層に前記第１電圧よりも高い第２プログラム電圧を供給し、前記第２導電層に前記第１電圧よりも高く前記第２プログラム電圧よりも低い第２電圧を供給する第２書込動作と
を実行可能に構成された半導体記憶装置の制御方法であって、
前記第１書込動作を、前記消去動作の実行後に実行し、
前記第２書込動作を、前記消去動作の実行後、前記第１書込動作の実行前に実行する
半導体記憶装置の制御方法。
前記第１方向と交差する第２方向に並び、前記第２方向の一方側及び他方側から前記半導体層に対向する第１導電層及び第２導電層と、
前記半導体層と前記第１導電層との間に設けられた第１部分、及び、前記半導体層と前記第２導電層との間に設けられた第２部分を備える電荷蓄積層と、
前記半導体層に電気的に接続されたビット線と、
前記半導体層に電気的に接続されたソース線と
を備え、
前記ビット線及び前記ソース線の少なくとも一方に消去電圧を供給し、前記第１導電層及び前記第２導電層に前記消去電圧よりも低い第１電圧を供給する消去動作と、
前記第１導電層及び前記第２導電層に前記第１電圧よりも高い第１プログラム電圧を供給する第１書込動作と、
前記第１導電層に前記第１電圧よりも高い第２プログラム電圧を供給し、前記第２導電層に前記第１電圧よりも高く前記第２プログラム電圧よりも低い第２電圧を供給する第２書込動作と
を実行可能に構成された半導体記憶装置の制御方法であって、
前記第１書込動作を、前記消去動作の実行後に実行し、
前記第２書込動作を、前記消去動作の実行後、前記第１書込動作の実行前に実行する
半導体記憶装置の制御方法。
【請求項18】
前記第２電圧は、書込パス電圧である
請求項１７記載の半導体記憶装置の制御方法。
請求項１７記載の半導体記憶装置の制御方法。
【請求項19】
前記半導体記憶装置は、
前記第１導電層に前記書込パス電圧を供給し、前記第２導電層に、前記書込パス電圧よりも高い第３プログラム電圧を供給する第３書込動作を実行可能に構成され、
前記第３書込動作を、前記第２書込動作の実行後、前記第１書込動作の実行前に実行する
請求項１８記載の半導体記憶装置の制御方法。
前記第１導電層に前記書込パス電圧を供給し、前記第２導電層に、前記書込パス電圧よりも高い第３プログラム電圧を供給する第３書込動作を実行可能に構成され、
前記第３書込動作を、前記第２書込動作の実行後、前記第１書込動作の実行前に実行する
請求項１８記載の半導体記憶装置の制御方法。
【請求項20】
前記半導体記憶装置は、
前記第１導電層に前記書込パス電圧よりも低い第１ベリファイ電圧を供給し、前記第２導電層に前記第１電圧よりも低い第３電圧を供給する第１ベリファイ動作と、
前記第１導電層に前記第３電圧を供給し、前記第２導電層に前記第１ベリファイ電圧を供給する第２ベリファイ動作と
を実行可能に構成され、
前記消去動作の実行後、前記第２書込動作の実行前に、前記第１ベリファイ動作及び前記第２ベリファイ動作を実行する
請求項１８記載の半導体記憶装置の制御方法。
前記第１導電層に前記書込パス電圧よりも低い第１ベリファイ電圧を供給し、前記第２導電層に前記第１電圧よりも低い第３電圧を供給する第１ベリファイ動作と、
前記第１導電層に前記第３電圧を供給し、前記第２導電層に前記第１ベリファイ電圧を供給する第２ベリファイ動作と
を実行可能に構成され、
前記消去動作の実行後、前記第２書込動作の実行前に、前記第１ベリファイ動作及び前記第２ベリファイ動作を実行する
請求項１８記載の半導体記憶装置の制御方法。
【請求項21】
前記第２プログラム電圧の大きさを、前記第１ベリファイ動作及び前記第２ベリファイ動作の結果に応じて調整する
請求項２０記載の半導体記憶装置の制御方法。
請求項２０記載の半導体記憶装置の制御方法。
【請求項22】
前記消去動作の実行後、前記第１書込動作の実行前に、前記第２書込動作及び前記第１ベリファイ動作を、複数回繰り返し実行する
請求項２０記載の半導体記憶装置の制御方法。
請求項２０記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
以下に記載された実施形態は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【0002】
半導体基板と、この半導体基板の表面と交差する方向に並ぶ複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－５４１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置及びその制御方法を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に延伸する半導体層と、第１方向と交差する第２方向に並び、第２方向の一方側及び他方側から半導体層に対向する第１導電層及び第２導電層と、半導体層と第１導電層との間に設けられた第１部分、及び、半導体層と第２導電層との間に設けられた第２部分を備える電荷蓄積層と、半導体層に電気的に接続されたビット線と、半導体層に電気的に接続されたソース線と、を備える。また、この半導体記憶装置は、消去動作と、第１書込動作と、第２書込動作と、を実行可能に構成されている。消去動作では、ビット線及びソース線の少なくとも一方に消去電圧を供給し、第１導電層及び第２導電層に消去電圧よりも低い第１電圧を供給する。第１書込動作では、第１導電層及び第２導電層に第１電圧よりも高い第１プログラム電圧を供給する。第２書込動作では、第１導電層に第１電圧よりも高い第２プログラム電圧を供給し、第２導電層に第１電圧よりも高く第２プログラム電圧よりも低い第２電圧を供給する。第１書込動作は、消去動作の実行後に実行される。第２書込動作は、消去動作の実行後、第１書込動作の実行前に実行される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【図3】同半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【図4】同半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図6】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図7】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図8】複数ビットのデータが記録されるメモリセルＭＣＩ，ＭＣＯのしきい値電圧について説明するための模式的なヒストグラムである。
【図9】読出動作について説明するための模式的な断面図である。
【図10】書込動作について説明するための模式的なフローチャートである。
【図11】プログラム動作について説明するための模式的な断面図である。
【図12】ベリファイ動作について説明するための模式的な断面図である。
【図13】消去動作について説明するためのフローチャートである。
【図14】消去電圧供給動作について説明するための模式的な断面図である。
【図15】消去ベリファイ動作について説明するための模式的な断面図である。
【図16】両面ＥＰ書込動作について説明するための模式的なヒストグラムである。
【図17】両面ＥＰ書込動作について説明するための模式的なヒストグラムである。
【図18】両面ＥＰ書込動作について説明するための模式的なフローチャートである。
【図19】両面ＥＰプログラム動作について説明するための模式的な断面図である。
【図20】両面ＥＰベリファイ動作について説明するための模式的な断面図である。
【図21】片面ＥＰ書込動作について説明するための模式的なヒストグラムである。
【図22】片面ＥＰ書込動作について説明するための模式的なヒストグラムである。
【図23】片面ＥＰ書込動作について説明するための模式的なヒストグラムである。
【図24】片面ＥＰ書込動作について説明するための模式的なヒストグラムである。
【図25】片面ＥＰ書込動作について説明するための模式的なフローチャートである。
【図26】表面ＥＰベリファイ動作について説明するための模式的な断面図である。
【図27】片面ＥＰ書込動作の一部について説明するための模式的な波形図である。
【図28】片面ＥＰ書込動作の一部について説明するための模式的な等価回路図である。
【図29】片面ＥＰ書込動作の一部について説明するための模式的な等価回路図である。
【図30】片面ＥＰ書込動作の一部について説明するための模式的な等価回路図である。
【図31】片面ＥＰ書込動作の一部について説明するための模式的な等価回路図である。
【図32】表面ＥＰプログラム動作について説明するための模式的な断面図である。
【図33】第２実施形態に係る片面ＥＰ書込動作の一部について説明するための模式的な波形図である。
【図34】第３実施形態に係る片面ＥＰ書込動作について説明するための模式的なフローチャートである。
【図35】第４実施形態に係る片面ＥＰ書込動作について説明するための模式的なフローチャートである。
【図36】第５実施形態に係る片面ＥＰ書込動作について説明するための模式的なフローチャートである。
【図37】第６実施形態に係る表面ＥＰプログラム動作について説明するための模式的な断面図である。
【図38】第７実施形態に係る表面ＥＰベリファイ動作について説明するための模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶ場合がある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
【0016】
図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
【0017】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、複数のストリングユニットＳＵを備える。ストリングユニットＳＵは、例えば図２に示す様に、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、２つのメモリストリングＭＳＩ，ＭＳＯを備える。これらメモリストリングＭＳＩ，ＭＳＯの一端は、それぞれドレイン側選択トランジスタＳＴＤ，ＳＴＤＴに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳＩ，ＭＳＯの他端は、共通のソース側選択トランジスタＳＴＳ，ＳＴＳＢに接続され、これらを介して共通のソース線ＳＬに接続される。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、複数のストリングユニットＳＵを備える。ストリングユニットＳＵは、例えば図２に示す様に、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、２つのメモリストリングＭＳＩ，ＭＳＯを備える。これらメモリストリングＭＳＩ，ＭＳＯの一端は、それぞれドレイン側選択トランジスタＳＴＤ，ＳＴＤＴに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳＩ，ＭＳＯの他端は、共通のソース側選択トランジスタＳＴＳ，ＳＴＳＢに接続され、これらを介して共通のソース線ＳＬに接続される。
【0018】
メモリストリングＭＳＩは、直列に接続された複数のメモリセルＭＣＩを備える。メモリストリングＭＳＯは、直列に接続された複数のメモリセルＭＣＯを備える。メモリセルＭＣＩ，ＭＣＯは、それぞれ、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁層は、データを記憶可能な電荷蓄積層を備える。メモリセルＭＣＩ，ＭＣＯのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。複数のメモリセルＭＣＩのゲート電極は、それぞれ、複数のワード線ＷＬＩに接続されている。また、複数のメモリセルＭＣＯのゲート電極は、それぞれ、ワード線ＷＬＯに接続されている。ワード線ＷＬＩ，ＷＬＯは、それぞれ、メモリブロックＢＬＫ中の全てのメモリユニットＭＵに接続されている。
【0019】
選択トランジスタ（ＳＴＤ、ＳＴＤＴ、ＳＴＳ、ＳＴＳＢ）は、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン側選択トランジスタＳＴＤＴのゲート電極は、ドレイン側選択ゲート線ＳＧＤＴに接続されている。ドレイン側選択ゲート線ＳＧＤＴは、メモリブロックＢＬＫ中の全てのメモリユニットＭＵに接続されている。ドレイン側選択トランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤに接続されている。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵ中の全てのメモリユニットＭＵに接続されている。ソース側選択トランジスタＳＴＳ，ＳＴＳＢのゲート電極は、それぞれ、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢに接続されている。ソース側選択ゲート線ＳＧＳ，ＳＧＳＢは、それぞれ、メモリブロックＢＬＫ中の全てのメモリユニットＭＵに接続されている。
【0020】
尚、以下の説明では、メモリストリングＭＳＩを表面のメモリストリングＭＳＩ、メモリストリングＭＳＯを裏面のメモリストリングＭＳＯ等と呼ぶ場合がある。また、メモリセルＭＣＩを表面のメモリセルＭＣＩ、メモリセルＭＣＯを裏面のメモリセルＭＣＯ等と呼ぶ場合がある。
【0021】
［周辺回路ＰＣ回路構成］
周辺回路ＰＣは、例えば図１に示す様に、メモリセルアレイＭＣＡに接続されたロウデコーダＲＤと、メモリセルアレイＭＣＡに接続されたセンスアンプモジュールＳＡＭと、ロウデコーダＲＤ及びセンスアンプモジュールＳＡＭに接続された電圧生成回路ＶＧと、を備える。また、周辺回路ＰＣは、図示しないシーケンサ、アドレスレジスタ、ステータスレジスタ等を備える。また、周辺回路ＰＣは、ソース線ＳＬに接続された電流比較回路（図４）を備える。
周辺回路ＰＣは、例えば図１に示す様に、メモリセルアレイＭＣＡに接続されたロウデコーダＲＤと、メモリセルアレイＭＣＡに接続されたセンスアンプモジュールＳＡＭと、ロウデコーダＲＤ及びセンスアンプモジュールＳＡＭに接続された電圧生成回路ＶＧと、を備える。また、周辺回路ＰＣは、図示しないシーケンサ、アドレスレジスタ、ステータスレジスタ等を備える。また、周辺回路ＰＣは、ソース線ＳＬに接続された電流比較回路（図４）を備える。
【0022】
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤ（図１）は、例えば、図示しないアドレスデコーダ中のロウアドレスに応じて、ワード線ＷＬＩ，ＷＬＯ、及び、選択ゲート線（ＳＧＤ、ＳＧＤＴ、ＳＧＳ、ＳＧＳＢ）に、動作電圧を転送する。ロウアドレスは、例えば、メモリセルアレイＭＣＡ、メモリブロックＢＬＫ、ストリングユニットＳＵ及びワード線ＷＬＩ，ＷＬＯを指定する情報を含む。
ロウデコーダＲＤ（図１）は、例えば、図示しないアドレスデコーダ中のロウアドレスに応じて、ワード線ＷＬＩ，ＷＬＯ、及び、選択ゲート線（ＳＧＤ、ＳＧＤＴ、ＳＧＳ、ＳＧＳＢ）に、動作電圧を転送する。ロウアドレスは、例えば、メモリセルアレイＭＣＡ、メモリブロックＢＬＫ、ストリングユニットＳＵ及びワード線ＷＬＩ，ＷＬＯを指定する情報を含む。
【0023】
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭは、例えば図３に示す様に、センスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、複数のビット線ＢＬに対応して、複数設けられている。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎ（ｎは自然数）と、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
センスアンプモジュールＳＡＭは、例えば図３に示す様に、センスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、複数のビット線ＢＬに対応して、複数設けられている。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎ（ｎは自然数）と、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
【0024】
センスアンプＳＡは、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
【0025】
また、センスアンプＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる。電圧転送回路は、ノードＮ１と、充電トランジスタ４６と、充電トランジスタ４９と、充電トランジスタ４７と、放電トランジスタ５０と、を備える。充電トランジスタ４６は、ノードＮ１及びセンスノードＳＥＮの間に接続される。充電トランジスタ４９は、ノードＮ１及びノードＣＯＭの間に接続される。充電トランジスタ４７は、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間に接続される。放電トランジスタ５０は、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間に接続される。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続される。
【0026】
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
【0027】
また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続される。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続される。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続される。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続される。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続される。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続される。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、図示しないシーケンサに接続される。
【0028】
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、インバータ５１と、インバータ５２と、スイッチトランジスタ５３と、スイッチトランジスタ５４と、を備える。インバータ５１は、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備える。インバータ５２は、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備える。スイッチトランジスタ５３は、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５４は、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、信号線ＳＴＬを介して図示しないシーケンサに接続される。スイッチトランジスタ５４のゲート電極は、信号線ＳＴＩを介して図示しないシーケンサに接続される。
【0029】
ラッチ回路ＤＬ０～ＤＬｎは、ラッチ回路ＳＤＬとほぼ同様に構成される。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎは、この点においてラッチ回路ＳＤＬと異なる。
【0030】
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続される。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳを介して図示しないシーケンサに接続される。
【0031】
［電流比較回路の回路構成］
電流比較回路は、図４に示す様に、スイッチトランジスタ６１を介してソース線ＳＬに接続されたノードＮ２と、スイッチトランジスタ６２を介してソース線ＳＬに接続されたノードＮ３と、ノードＮ２，Ｎ３にそれぞれ接続されたキャパシタＣＩ，ＣＯと、ノードＮ２，Ｎ３に接続されたインバータＩＮＶＩ，ＩＮＶＯと、を備える。
電流比較回路は、図４に示す様に、スイッチトランジスタ６１を介してソース線ＳＬに接続されたノードＮ２と、スイッチトランジスタ６２を介してソース線ＳＬに接続されたノードＮ３と、ノードＮ２，Ｎ３にそれぞれ接続されたキャパシタＣＩ，ＣＯと、ノードＮ２，Ｎ３に接続されたインバータＩＮＶＩ，ＩＮＶＯと、を備える。
【0032】
スイッチトランジスタ６１，６２は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。スイッチトランジスタ６１，６２のゲート電極は、それぞれ、信号線ＩＳＯＩ，ＩＳＯＯに接続される。
【0033】
インバータＩＮＶＩの出力端子及び入力端子は、それぞれ、ノードＮ２，Ｎ３に接続される。インバータＩＮＶＩは、トランジスタ６３，６４を備える。トランジスタ６３は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。トランジスタ６４は、例えば、ＰＭＯＳトランジスタである。トランジスタ６３のソース電極は、ノードＮ４に接続される。トランジスタ６４のソース電極は、電圧ＶＤＤが供給される電圧供給線に接続される。トランジスタ６３，６４のドレイン電極は、ノードＮ２に接続される。トランジスタ６３，６４のゲート電極は、ノードＮ３に接続される。
【0034】
インバータＩＮＶＯの出力端子及び入力端子は、それぞれ、ノードＮ３，Ｎ２に接続される。インバータＩＮＶＯは、トランジスタ６５，６６を備える。トランジスタ６５は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。トランジスタ６６は、例えば、ＰＭＯＳトランジスタである。トランジスタ６５のソース電極は、ノードＮ４に接続される。トランジスタ６６のソース電極は、電圧ＶＤＤが供給される電圧供給線に接続される。トランジスタ６５，６６のドレイン電極は、ノードＮ３に接続される。トランジスタ６５，６６のゲート電極は、ノードＮ２に接続される。
【0035】
ノードＮ４は、スイッチトランジスタ６７を介して、接地電圧ＶＳＳが供給される電圧供給線に接続される。スイッチトランジスタ６７は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。スイッチトランジスタ６７のゲート電極は、信号線Ｍ３に接続される。
【0036】
尚、ノードＮ２は、スイッチトランジスタ６８を介して、信号線Ｍ５に接続される。スイッチトランジスタ６８は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。スイッチトランジスタ６８のゲート電極は、信号線Ｍ４に接続される。
【0037】
［構造］
次に、図５～図７を参照して、本実施形態に係る半導体記憶装置の構成例を説明する。図５は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図７は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図５～図７を参照して、本実施形態に係る半導体記憶装置の構成例を説明する。図５は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図７は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
【0038】
図５に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられる。メモリセルアレイ領域ＲＭＣＡとＸ方向に並ぶ位置には、ロウデコーダ領域ＲＲＤが設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
【0039】
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板の上面には、Ｎ型の不純物を含むＮ型ウェルと、Ｐ型の不純物を含むＰ型ウェルと、が設けられている。尚、半導体基板１００の表面には、例えば、周辺回路ＰＣ（図１）の少なくとも一部を構成するトランジスタや配線等が設けられている。
【0040】
メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、図１等を参照して説明した様に、複数のストリングユニットＳＵを備えている。ストリングユニットＳＵは、例えば図６に示す様に、Ｙ方向に交互に並ぶ複数の積層体構造ＬＳＩ，ＬＳＯと、これら複数の積層体構造ＬＳＩ，ＬＳＯの間に設けられたトレンチ構造ＡＴと、を備える。積層体構造ＬＳＩは、例えば、Ｚ方向に積層された複数の導電層１１０Ｉを備える。積層体構造ＬＳＯは、例えば、Ｚ方向に積層された複数の導電層１１０Ｏを備える（図６及び図７参照）。トレンチ構造ＡＴは、Ｘ方向に並ぶ複数のメモリストリング構造ＭＳＳを備える。各メモリストリング構造ＭＳＳは、Ｚ方向に延伸する略円筒状の半導体層１２０と、積層体構造ＬＳＩ，ＬＳＯ及び半導体層１２０の間に設けられたゲート絶縁層１３０と、半導体層１２０の中心部分に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４０と、を備える。また、Ｘ方向に並ぶ複数のメモリストリング構造ＭＳＳの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１５０が設けられている。
【0041】
導電層１１０Ｉ，１１０Ｏは、Ｘ方向に延伸する略板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜、又は、不純物が注入された多結晶シリコン（Ｓｉ）等の導電層である。Ｚ方向に並ぶ複数の導電層１１０Ｉ，１１０Ｏの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0042】
最も下方に位置する一又は複数の導電層１１０Ｉ，１１０Ｏは、ソース側選択トランジスタＳＴＳＢのゲート電極及びソース側選択ゲート線ＳＧＳＢとして機能する。
【0043】
これよりも上方に位置する一又は複数の導電層１１０Ｉ，１１０Ｏは、ソース側選択トランジスタＳＴＳのゲート電極及びソース側選択ゲート線ＳＧＳとして機能する。
【0044】
これよりも上方に位置する複数の導電層１１０Ｉ，１１０Ｏは、それぞれ、メモリセルＭＣＩのゲート電極及びワード線ＷＬＩ、又は、メモリセルＭＣＯのゲート電極及びワード線ＷＬＯとして機能する。
【0045】
これよりも上方に位置する一又は複数の導電層１１０Ｉ，１１０Ｏは、ドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。
【0046】
これよりも上方に位置する一又は複数の導電層１１０Ｉ，１１０Ｏは、ドレイン側選択トランジスタＳＴＤＴのゲート電極及びドレイン側選択ゲート線ＳＧＤＴとして機能する。
【0047】
半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、上述の通り、略円筒状の形状を有する。尚、以下の説明では、半導体層１２０のうち、複数の導電層１１０Ｉと対向する領域を領域１２０Ｉ（図７）と呼び、複数の導電層１１０Ｏと対向する領域を領域１２０Ｏ（図７）と呼ぶ場合がある。領域１２０Ｉは、メモリストリングＭＳＩ（図２）に含まれる複数のメモリセルＭＣＩ及び選択トランジスタ（ＳＴＳＢ、ＳＴＳ、ＳＴＤ、ＳＴＤＴ）のチャネル領域として機能する。領域１２０Ｏは、メモリストリングＭＳＯ（図２）に含まれる複数のメモリセルＭＣＯ及び選択トランジスタ（ＳＴＳＢ、ＳＴＳ、ＳＴＤ、ＳＴＤＴ）のチャネル領域として機能する。
【0048】
半導体層１２０の下端には、半導体層１２１（図６）が接続されている。半導体層１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２１は、ソース線ＳＬ（図２）として機能する。
【0049】
また、図示は省略するものの半導体層１２０の上端には、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の不純物層が形成されている。半導体層１２０は、この不純物層を介して、ビット線ＢＬ（図２）に電気的に接続されている。
【0050】
ゲート絶縁層１３０は、略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。ゲート絶縁層１３０は、半導体層１２０側から導電層１１０Ｉ，１１０Ｏ側にかけて設けられた、酸化シリコン（ＳｉＯ２）等のトンネル絶縁層１３１と、窒化シリコン（ＳｉＮ）等の電荷蓄積層１３２と、酸化シリコン（ＳｉＯ２）等のブロック絶縁層１３３と、を備える。
【0051】
尚、以下の説明では、電荷蓄積層１３２のうち、導電層１１０Ｉと半導体層１２０の領域１２０Ｉとの間に設けられた領域を領域１３２Ｉ（図７）と呼び、導電層１１０Ｏと半導体層１２０の領域１２０Ｏとの間に設けられた領域を領域１３２Ｏ（図７）と呼ぶ場合がある。同様に、以下の説明では、トンネル絶縁層１３１のうち、上記領域１２０Ｉと領域１３２Ｉとの間に設けられた領域を領域１３１Ｉ（図７）と呼び、上記領域１２０Ｏと領域１３２Ｏとの間に設けられた領域を第２領域１３１Ｏ（図７）と呼ぶ場合がある。
【0052】
［メモリセルＭＣＩ，ＭＣＯのしきい値電圧］
次に、図８を参照して、メモリセルＭＣＩ，ＭＣＯのしきい値電圧について説明する。
次に、図８を参照して、メモリセルＭＣＩ，ＭＣＯのしきい値電圧について説明する。
【0053】
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣＩ，ＭＣＯを備える。これら複数のメモリセルＭＣＩ，ＭＣＯに書込動作が実行された場合、これらメモリセルＭＣＩ，ＭＣＯのしきい値電圧は複数通りのステートに制御される。
【0054】
図８は、複数ビットのデータが記録されるメモリセルＭＣＩ，ＭＣＯのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬＩ，ＷＬＯの電圧を示しており、縦軸はメモリセルＭＣＩ，ＭＣＯの数を示している。
【0055】
図８には、メモリセルＭＣＩ，ＭＣＯのしきい値電圧の分布を３つ図示している。例えば、Ｅｒステートに制御されたメモリセルＭＣＩ，ＭＣＯのしきい値電圧は、読出遮断電圧ＶＢＢよりも大きく、読出電圧ＶＣＧＡＲより小さい。尚、Ｅｒステートのしきい値分布は、最も小さいしきい値電圧の大きさがＥＰベリファイ電圧ＶＶＦＹＥＰ程度となる様に制御される。また、Ｅｒステートのしきい値分布は、最も大きいしきい値電圧の大きさが消去ベリファイ電圧ＶＶＦＹＥｒ程度となる様に制御される。また、Ａステートに制御されたメモリセルＭＣＩ，ＭＣＯのしきい値電圧は、読出電圧ＶＣＧＡＲよりも大きく、読出電圧ＶＣＧＢＲよりも小さい。尚、Ａステートのしきい値分布は、最も小さいしきい値電圧の大きさがベリファイ電圧ＶＶＦＹＡ程度となる様に制御される。また、Ｂステートに制御されたメモリセルＭＣＩ，ＭＣＯのしきい値電圧は、読出電圧ＶＣＧＢＲよりも大きい。尚、Ｂステートのしきい値分布は、最も小さいしきい値電圧がベリファイ電圧ＶＶＦＹＢ程度となる様に制御される。また、全てのメモリセルＭＣＩ，ＭＣＯのしきい値電圧は、読出パス電圧ＶＲＥＡＤよりも小さい。
【0056】
これらのしきい値分布には、それぞれ、１ビット又は複数ビットのデータが割り当てられる。
【0057】
例えばメモリセルＭＣＩ，ＭＣＯに３ビットのデータが割り当てられる場合、メモリセルＭＣＩ，ＭＣＯのしきい値電圧は、２３＝８通りのしきい値分布のいずれかに属する様に制御される。また、これら８通りのしきい値分布に、“０，０，０”，“０，０，１”，“０，１，０”，“０，１，１”，“１，０，０”，“１，０，１”，“１，１，０”，“１，１，１”のいずれかのデータが割り当てられる。
【0058】
また、例えばメモリセルＭＣＩ，ＭＣＯに１ビットのデータが割り当てられる場合、メモリセルＭＣＩ，ＭＣＯのしきい値電圧は、２１＝２通りのしきい値分布のいずれかに属する様に制御される。また、これら２通りのしきい値分布に、“０”，“１”のいずれかのデータが割り当てられる。
【0059】
［読出動作］
図９は、読出動作について説明するための模式的な断面図である。
図９は、読出動作について説明するための模式的な断面図である。
【0060】
尚、本実施形態に係る読出動作は、指定されたメモリブロックＢＬＫ中の指定されたストリングユニットＳＵに含まれ、且つ、指定されたワード線ＷＬＩ又はワード線ＷＬＯに接続された全てのメモリセルＭＣＩ，ＭＣＯに対して一括して実行される。以下、この様な複数のメモリセルＭＣＩ，ＭＣＯを含む構成を、ページ部と呼ぶ場合がある。
【0061】
また、以下の説明では、メモリストリングＭＳＩ（図２）に対応するページ部に対して読出動作を実行する例について説明する。また、以下の説明では、ドレイン側選択ゲート線ＳＧＤのうち、選択されたメモリストリングＭＳＩ（図２）に対応するものをドレイン側選択ゲート線ＳＧＤ＿ＳＥＬと呼び、選択されていないメモリストリングＭＳＯに対応するものをドレイン側選択ゲート線ＳＧＤ＿ＵＳＥＬと呼ぶ場合がある。
【0062】
読出動作に際しては、例えば図９に示す様に、ビット線ＢＬに電圧ＶＤＤを供給する。また、ソース線ＳＬに、電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、接地電圧ＶＳＳよりも大きい。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。
【0063】
また、ドレイン側選択ゲート線ＳＧＤＴ，ＳＧＤ＿ＳＥＬに、電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの差分は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤをＮＭＯＳトランジスタとして動作させる際のしきい値電圧よりも大きい。従って、選択されたメモリストリングＭＳＩに対応するドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には、電子のチャネルが形成される。
【0064】
また、ドレイン側選択ゲート線ＳＧＤ＿ＵＳＥＬに、電圧ＶＤＤを供給する。従って、選択されていないメモリストリングＭＳＯに対応するドレイン側選択トランジスタＳＴＤのチャネル領域には、チャネルが形成されない。
【0065】
また、Ｚ方向において選択ワード線ＷＬＩと隣り合う２つの非選択ワード線ＷＬＩに、読出パス電圧ＶＲＥＡＤｋを供給する。また、それ以外の非選択ワード線ＷＬＩに、読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤｋは、読出パス電圧ＶＲＥＡＤよりも大きい。これにより、複数の非選択メモリセルＭＣＩのチャネル領域に、電子のチャネルが形成される。
【0066】
また、選択ワード線ＷＬＩに、読出電圧ＶＣＧＲＶを供給する。読出電圧ＶＣＧＲＶは、例えば、図８を参照して説明した読出電圧ＶＣＧＡＲ，ＶＣＧＢＲ…のいずれかである。これにより、選択メモリセルＭＣＩに記録されたデータに応じて、選択メモリセルＭＣＩのチャネル領域に電子のチャネルが形成され、又は、形成されない。
【0067】
また、選択ワード線ＷＬＩとＹ方向において隣り合うワード線ＷＬＯ、及び、Ｚ方向においてこのワード線ＷＬＯと隣り合う２つの非選択ワード線ＷＬＯに、読出遮断電圧ＶＢＢを供給する。また、これら３つのワード線ＷＬＯの一つ上、及び、一つ下のワード線ＷＬＯに、接地電圧ＶＳＳを供給する。従って、これらに接続されたメモリセルＭＣＯのチャネル領域には、チャネルが形成されない。
【0068】
また、これら以外のワード線ＷＬＯに、読出パス電圧ＶＲＥＡＤを供給する。これにより、複数の非選択メモリセルＭＣＯのチャネル領域に、電子のチャネルが形成される。
【0069】
また、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢに、電圧ＶＳＧを供給する。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳＢのチャネル領域に、電子のチャネルが形成される。
【0070】
ここで、選択メモリセルＭＣＩのチャネル領域に電子のチャネルが形成されていた場合、ビット線ＢＬには電流が流れる。一方、選択メモリセルＭＣＩのチャネル領域に電子のチャネルが形成されていない場合、ビット線ＢＬには電流が流れない。読出動作においては、センスアンプモジュールＳＡＭ（図３）によってビット線ＢＬの電流を検出することにより、選択メモリセルＭＣＩのＯＮ／ＯＦＦ状態を示すデータを取得可能である。以下、この様な動作を、「センス動作」と呼ぶ。
【0071】
センス動作の実行に際しては、予め、図３を参照して説明したセンスノードＳＥＮが、充電トランジスタ４７を介して、電圧ＶＤＤまで充電される。また、充電トランジスタ５５を介して、配線ＬＢＵＳが充電される。
【0072】
センス動作では、例えば、ビット線ＢＬに電圧ＶＤＤを供給している状態において、信号線ＨＬＬの信号を“Ｌ”状態としてセンスノードＳＥＮをノードＮ１から電気的に切り離し、且つ、信号線ＸＸＬ，ＢＬＣ，ＢＬＳの信号を“Ｈ”状態としてセンスノードＳＥＮをビット線ＢＬと導通させる。また、内部制御信号線ＣＬＫＳＡの信号を立ち上げる。ここで、選択メモリセルＭＣＩのチャネル領域に電子のチャネルが形成されていた場合、センスノードＳＥＮの電荷が放電され、センスノードＳＥＮの電圧は低下する。一方、選択メモリセルＭＣＩのチャネル領域に電子のチャネルが形成されていない場合、センスノードＳＥＮの電荷は放電されず、センスノードＳＥＮの電圧は低下しない。センスノードＳＥＮを一定時間ビット線ＢＬと導通させた後、信号線ＸＸＬの信号を“Ｌ”状態としてセンスノードＳＥＮをビット線ＢＬから切り離す。尚、以下の説明では、センスノードＳＥＮをビット線ＢＬと導通させる時間を、「センス時間」と呼ぶ場合がある。
【0073】
また、センス動作では、例えば、内部制御信号線ＣＬＫＳＡの信号を立ち下げる。ここで、センスノードＳＥＮの電荷が放電されていた場合、センスノードＳＥＮの電圧は比較的低い状態となるため、センストランジスタ４１はＯＦＦ状態となる。一方、センスノードＳＥＮの電荷が放電されていなかった場合、センスノードＳＥＮの電圧は比較的高い状態に維持されるため、センストランジスタ４１はＯＮ状態に維持される。
【0074】
また、センス動作では、例えば、信号線ＳＴＢの信号を立ち上げて、スイッチトランジスタ４２をＯＮ状態とする。ここで、センストランジスタ４１がＯＦＦ状態だった場合、配線ＬＢＵＳ中の電荷が維持される。一方、センストランジスタ４１がＯＮ状態だった場合、配線ＬＢＵＳ中の電荷が放電される。従って、この状態でラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎのいずれかによって配線ＬＢＵＳの状態をラッチすることにより、選択メモリセルＭＣＩのＯＮ／ＯＦＦ状態を示すデータを取得することが可能である。
【0075】
例えば、選択メモリセルＭＣＩが１ビットのデータを記録している場合、このＯＮ／ＯＦＦ状態を示すデータが、選択メモリセルＭＣＩに記録されているデータとして読み出される。また、選択メモリセルＭＣＩが複数ビットのデータを記録している場合、必要に応じて、複数の読出電圧ＶＣＧＲＶに対応する複数のＯＮ／ＯＦＦ状態を示すデータが取得され、これら複数のＯＮ／ＯＦＦ状態を示すデータに対して演算処理が行われ、この演算処理の結果が選択メモリセルＭＣＩに記録されているデータとして読み出される。
【0076】
尚、図９では、一部のワード線ＷＬＯに読出遮断電圧ＶＢＢを供給し、一部のワード線ＷＬＯに接地電圧ＶＳＳを供給し、それ以外のワード線ＷＬＯに、読出パス電圧ＶＲＥＡＤを供給している。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、全てのワード線ＷＬＯに読出遮断電圧ＶＢＢを供給しても良い。
【0077】
［書込動作］
図１０は、書込動作について説明するための模式的なフローチャートである。
図１０は、書込動作について説明するための模式的なフローチャートである。
【0078】
尚、本明細書においては、選択ワード線ＷＬＩにプログラム電圧ＶＰＧＭを供給する動作を「プログラム動作」と呼び、プログラム動作及びベリファイ動作を少なくとも１回ずつ実行する動作を「書込動作」と呼ぶ。例えば、図１０の例では、フローチャート全体によって表される動作が「書込動作」であり、その中の、ステップＳ１０２の動作が「プログラム動作」である。
【0079】
以下の説明では、メモリストリングＭＳＩ（図２）に対応するページ部に対して読出動作を実行する例について説明する。
【0080】
ステップＳ１０１においては、ループ回数ｎＷが１に設定される。ループ回数ｎＷは、書込ループの回数を示す変数である。また、例えば、センスアンプユニットＳＡＵ（図３）のラッチ回路ＤＬ０～ＤＬｎに、選択メモリセルＭＣＩに書き込まれるユーザデータがラッチされる。
【0081】
ステップＳ１０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬＩにプログラム電圧ＶＰＧＭを供給して、メモリセルＭＣＩのしきい値電圧を増大させる動作である。
【0082】
ステップＳ１０３では、ベリファイ動作を行う。ベリファイ動作は、選択ワード線ＷＬＩにベリファイ電圧を供給し、メモリセルＭＣＩのＯＮ状態／ＯＦＦ状態を示すデータを取得して、選択メモリセルＭＣＩのしきい値電圧が目標値に達したか否かを検出するための動作である。
【0083】
ステップＳ１０４では、ベリファイ動作の結果を判定する。例えば、図示しないカウンタ回路を参照して、メモリセルＭＣＩのＯＮ状態／ＯＦＦ状態を示すデータ中の、ＯＮ状態を示すデータの数を取得する。また、ＯＮ状態を示すデータの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、ＯＮ状態を示すデータの数が一定数未満であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
【0084】
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
【0085】
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。従って、プログラム電圧ＶＰＧＭは、ループ回数ｎＷの増大と共に増大する。
【0086】
ステップＳ１０７では、図示しないステータスレジスタに、書込動作が正常に終了した旨のステータスデータを格納し、書込動作を終了する。
【0087】
ステップＳ１０８では、図示しないステータスレジスタに、書込動作が正常に終了しなかった旨のステータスデータを格納し、書込動作を終了する。
【0088】
［プログラム動作］
図１１は、プログラム動作について説明するための模式的な断面図である。
図１１は、プログラム動作について説明するための模式的な断面図である。
【0089】
プログラム動作においては、例えば、複数の選択メモリセルＭＣＩのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬに電圧ＶＳＲＣを供給する。また、図示は省略するものの、複数の選択メモリセルＭＣＩのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬに電圧ＶＤＤを供給する。例えば、一部のビット線ＢＬに対応するラッチ回路ＳＤＬ（図３）に“Ｌ”をラッチさせ、一部のビット線ＢＬに対応するラッチ回路ＳＤＬ（図３）に“Ｈ”をラッチさせる。また、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とする。以下、複数の選択メモリセルＭＣＩのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣＩ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣＩ」と呼ぶ場合がある。
【0090】
また、プログラム動作においては、ドレイン側選択ゲート線ＳＧＤＴ，ＳＧＤ＿ＳＥＬに、電圧ＶＳＧＤが供給される。
【0091】
電圧ＶＳＧＤは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧＤと電圧ＶＳＲＣとの電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、書込メモリセルＭＣＩに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0092】
一方、電圧ＶＳＧＤと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、禁止メモリセルＭＣＩに接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。
【0093】
また、プログラム動作においては、ソース線ＳＬに電圧ＶＳＲＣが供給され、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢに接地電圧ＶＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳＢはＯＦＦ状態となる。
【0094】
また、プログラム動作においては、非選択ワード線ＷＬＩ及びワード線ＷＬＯに、書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、読出パス電圧ＶＲＥＡＤよりも大きい。また、書込パス電圧ＶＰＡＳＳと電圧ＶＳＲＣとの電圧差は、メモリセルＭＣＩに記録されたデータに拘わらず、メモリセルＭＣＩをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣＩ，ＭＣＯのチャネル領域には電子のチャネルが形成され、書込メモリセルＭＣＩに、電圧ＶＳＲＣが転送される。
【0095】
また、プログラム動作においては、選択ワード線ＷＬＩにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
【0096】
ここで、書込メモリセルＭＣＩのチャネル領域には、電圧ＶＳＲＣが供給されている。この様な半導体層１２０と選択ワード線ＷＬＩとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁層１３１（図６）を介して電荷蓄積層１３２（図６）中にトンネルする。これにより、書込メモリセルＭＣＩのしきい値電圧は増大する。
【0097】
また、禁止メモリセルＭＣＩのチャネル領域は、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＩ及びワード線ＷＬＯとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体層１２０と選択ワード線ＷＬＩとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体層１２０のチャネル中の電子は、電荷蓄積層１３２（図６）中にトンネルしない。従って、禁止メモリセルＭＣＩのしきい値電圧は増大しない。
【0098】
［ベリファイ動作］
図１２は、ベリファイ動作について説明するための模式的な断面図である。
図１２は、ベリファイ動作について説明するための模式的な断面図である。
【0099】
ベリファイ動作は、基本的には、読出動作と同様に実行される。
【0100】
ただし、ベリファイ動作においては、選択ワード線ＷＬＩに、読出電圧ＶＣＧＲＶではなく、ベリファイ電圧ＶＶＦＹＸを供給する。ベリファイ電圧ＶＶＦＹＸは、例えば、図８を参照して説明したベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ…のいずれかである。
【0101】
また、読出動作においては、例えば、ページ部に対応する全てのビット線ＢＬに、電圧ＶＤＤを供給する。一方、ベリファイ動作においては、例えば、ラッチ回路ＤＬ０～ＤＬｎ内のデータに基づき、特定のステートに対応するメモリセルＭＣＩに接続されたビット線ＢＬに電圧ＶＤＤを供給し、その他のビット線ＢＬには電圧ＶＳＲＣを供給しても良い。
【0102】
［消去動作］
次に、本実施形態に係る半導体記憶装置の消去動作について説明する。
次に、本実施形態に係る半導体記憶装置の消去動作について説明する。
【0103】
図１３は、消去動作について説明するためのフローチャートである。
【0104】
尚、本明細書においては、ビット線ＢＬ及びソース線ＳＬの少なくとも一方に消去電圧ＶＥＲＡを供給する動作を「消去電圧供給動作」と呼び、消去電圧供給動作及び消去ベリファイ動作を少なくとも１回ずつ実行する動作を「消去動作」と呼ぶ。例えば、図１３の例では、フローチャート全体によって表される動作が「消去動作」であり、その中の、ステップＳ２０２の動作が「消去電圧供給動作」である。
【0105】
尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫに対して消去動作を実行する例について説明する。
【0106】
ステップＳ２０１においては、例えば図１３に示す様に、ループ回数ｎＥが１に設定される。ループ回数ｎＥは、消去ループの回数を示す変数である。
【0107】
ステップＳ２０２においては、消去電圧供給動作が実行される。消去電圧供給動作は、ワード線ＷＬＩ，ＷＬＯに接地電圧ＶＳＳを供給し、ソース線ＳＬ及びビット線ＢＬの少なくとも一方に消去電圧ＶＥＲＡを供給してメモリセルＭＣＩ，ＭＣＯのしきい値電圧を減少させる動作である。
【0108】
ステップＳ２０３では、消去ベリファイ動作を行う。消去ベリファイ動作は、ワード線ＷＬＩ，ＷＬＯに消去ベリファイ電圧ＶＶＦＹＥｒを供給し、メモリセルＭＣＩ，ＭＣＯのＯＮ状態／ＯＦＦ状態を示すデータを取得して、メモリセルＭＣＩ，ＭＣＯのしきい値電圧が目標値に達したか否かを検出するための動作である。
【0109】
ステップＳ２０４では、消去ベリファイ動作の結果を判定する。例えば、図示しないカウンタ回路を参照して、メモリセルＭＣＩ，ＭＣＯのＯＮ状態／ＯＦＦ状態を示すデータ中の、ＯＦＦ状態を示すデータの数を取得する。また、ＯＦＦ状態を示すデータの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、ＯＦＦ状態を示すデータの数が一定数未満であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
【0110】
ステップＳ２０５では、ループ回数ｎＥが所定の回数ＮＥに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
【0111】
ステップＳ２０６では、ループ回数ｎＥに１を加算して、ステップＳ２０２に進む。また、ステップＳ２０６では、例えば、消去電圧ＶＥＲＡに所定の電圧ΔＶを加算する。従って、消去電圧ＶＥＲＡは、ループ回数ｎＥの増大と共に増大する。
【0112】
ステップＳ２０７では、図示しないステータスレジスタに、消去動作が正常に終了した旨のステータスデータを格納し、消去動作を終了する。
【0113】
ステップＳ２０８では、図示しないステータスレジスタに、消去動作が正常に終了しなかった旨のステータスデータを格納し、消去動作を終了する。
【0114】
［消去電圧供給動作］
図１４は、消去電圧供給動作について説明するための模式的な断面図である。
図１４は、消去電圧供給動作について説明するための模式的な断面図である。
【0115】
消去電圧供給動作においては、ビット線ＢＬ及びソース線ＳＬに、消去電圧ＶＥＲＡが供給される。消去電圧ＶＥＲＡは、例えば、プログラム電圧ＶＰＧＭより大きくても良いし、プログラム電圧ＶＰＧＭと等しくても良い。
【0116】
また、消去電圧供給動作においては、ドレイン側選択ゲート線ＳＧＤＴ及びソース側選択ゲート線ＳＧＳＢに電圧ＶＧＩＤＬが供給される。電圧ＶＧＩＤＬは、消去電圧ＶＥＲＡよりも小さい。これにより、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢにおいてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。また、電子はビット線ＢＬ側又はソース線ＳＬ側に移動し、正孔はメモリセルＭＣＩ，ＭＣＯ側に移動する。
【0117】
また、消去電圧供給動作においては、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに電圧ＶＳＧＥが供給される。電圧ＶＳＧＥは、消去電圧ＶＥＲＡよりも小さい。また、電圧ＶＳＧＥと消去電圧ＶＥＲＡとの電圧差は、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳをＰＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳのチャネル領域には正孔のチャネルが形成され、ドレイン側選択ゲート線ＳＧＤＴ及びソース側選択ゲート線ＳＧＳＢにおいて発生した正孔が転送される。
【0118】
また、消去電圧供給動作においては、ワード線ＷＬＩ，ＷＬＯに接地電圧ＶＳＳが供給される。これにより、半導体層１２０のチャネル中の正孔がトンネル絶縁層１３１（図８）を介して電荷蓄積層１３２（図８）中にトンネルする。これにより、メモリセルＭＣＩ，ＭＣＯのしきい値電圧が減少する。
【0119】
図１５は、消去ベリファイ動作について説明するための模式的な断面図である。
【0120】
消去ベリファイ動作は、基本的には、読出動作と同様に実行される。
【0121】
ただし、消去ベリファイ動作においては、ワード線ＷＬＩ，ＷＬＯに、読出電圧ＶＣＧＲＶでも読出パス電圧ＶＲＥＡＤでもなく、消去ベリファイ電圧ＶＶＦＹＥｒを供給する。
【0122】
［両面ＥＰ書込動作］
上述の通り、例えばメモリストリングＭＳＩ中の選択メモリセルＭＣＩに対して読出動作、ベリファイ動作又は消去ベリファイ動作を実行する場合、ビット線ＢＬに流れる電流の大小を検出することにより、選択メモリセルＭＣＩのＯＮ／ＯＦＦ状態を示すデータを取得する。
上述の通り、例えばメモリストリングＭＳＩ中の選択メモリセルＭＣＩに対して読出動作、ベリファイ動作又は消去ベリファイ動作を実行する場合、ビット線ＢＬに流れる電流の大小を検出することにより、選択メモリセルＭＣＩのＯＮ／ＯＦＦ状態を示すデータを取得する。
【0123】
ここで、図６を参照して説明した様に、本実施形態に係る半導体層１２０は、略円筒状の形状を備えている。また、半導体層１２０の導電層１１０Ｉとの対向部分はメモリストリングＭＳＩ中のメモリセルＭＣＩとして機能する。また、半導体層１２０の導電層１１０Ｏとの対向部分はメモリストリングＭＳＯ中のメモリセルＭＣＯとして機能する。
【0124】
この様な構造においては、例えば、選択メモリセルＭＣＩと同一の半導体層１２０に対応し、且つ、同一の高さ位置に設けられたメモリセルＭＣＯ（以下、「裏面メモリセルＭＣＯ」と呼ぶ場合がある。）がＯＮ状態になってしまうと、選択メモリセルＭＣＩがＯＮ状態であるかＯＦＦ状態であるかに拘わらず、裏面メモリセルＭＣＯを介してビット線ＢＬとソース線ＳＬとが導通してしまい、ビット線ＢＬに電流が流れてしまう。これにより、選択メモリセルＭＣＩのしきい値電圧を好適に検出することが出来なくなってしまう。従って、読出動作、ベリファイ動作及び消去ベリファイ動作を実行する場合には、裏面メモリセルＭＣＯをＯＦＦ状態とすることが望ましい。
【0125】
そこで、本実施形態においては、読出動作、ベリファイ動作及び消去ベリファイ動作において、裏面メモリセルＭＣＯのゲート電極に読出遮断電圧ＶＢＢを供給している。
【0126】
しかしながら、例えば図１６に示す様に、消去動作の実行直後においては、一部のメモリセルＭＣＩ，ＭＣＯのしきい値電圧が、読出遮断電圧ＶＢＢよりも小さくなってしまう場合がある。この様な状態では、裏面メモリセルＭＣＯをＯＦＦ状態とすることが出来ない場合がある。
【0127】
そこで、本実施形態に係る半導体記憶装置においては、消去動作を実行した後、読出動作又は書込動作を実行する前に、消去動作が実行されたメモリブロックＢＬＫに対して両面ＥＰ書込動作を実行する。これにより、消去動作が実行されたメモリセルＭＣＩ，ＭＣＯのしきい値電圧を、例えば図１７に示す様に、読出遮断電圧ＶＢＢより大きく、読出電圧ＶＣＧＡＲより小さい範囲に制御する。
【0128】
図１８は、本実施形態に係る両面ＥＰ書込動作について説明するための模式的なフローチャートである。
【0129】
尚、本明細書においては、ワード線ＷＬＩ，ＷＬＯにプログラム電圧ＶＰＧＭＥＰを供給する動作を「両面ＥＰプログラム動作」と呼び、両面ＥＰプログラム動作及び両面ＥＰベリファイ動作を少なくとも１回ずつ実行する動作を「両面ＥＰ書込動作」と呼ぶ。例えば、図１８の例では、フローチャート全体によって表される動作が「両面ＥＰ書込動作」であり、その中の、ステップＳ３０３の動作が「両面ＥＰプログラム動作」である。
【0130】
両面ＥＰ書込動作は、Ｙ方向に並ぶワード線ＷＬＩ，ＷＬＯに同時に実行される。また、両面ＥＰ書込動作は、Ｚ方向に並ぶ複数のワード線ＷＬＩ，ＷＬＯに対して、順次実行される。
【0131】
ステップＳ３０１においては、ループ回数ｎＥＰが１に設定される。ループ回数ｎＥＰは、両面ＥＰ書込ループの回数を示す変数である。
【0132】
ステップＳ３０２においては、両面ＥＰプログラム動作が実行される。両面ＥＰプログラム動作は、選択ワード線ＷＬＩ，ＷＬＯにプログラム電圧ＶＰＧＭＥＰを供給して、メモリセルＭＣＩ，ＭＣＯのしきい値電圧を増大させる動作である。
【0133】
ステップＳ３０３では、両面ＥＰベリファイ動作を行う。両面ＥＰベリファイ動作は、選択ワード線ＷＬＩ，ＷＬＯにＥＰベリファイ電圧ＶＶＦＹＥＰを供給し、メモリセルＭＣＩ，ＭＣＯのＯＮ状態／ＯＦＦ状態を示すデータを取得して、メモリセルＭＣＩ，ＭＣＯのしきい値電圧が目標値に達したか否かを検出するための動作である。尚、このデータに含まれる各ビットは、選択メモリセルＭＣＩ，ＭＣＯの少なくとも一方がＯＮ状態であるか、選択メモリセルＭＣＩ，ＭＣＯの双方がＯＦＦ状態であるかを示す。
【0134】
ステップＳ３０４では、両面ＥＰベリファイ動作の結果を判定する。例えば、図示しないカウンタ回路を参照して、メモリセルＭＣＩ，ＭＣＯのＯＮ状態／ＯＦＦ状態を示すデータ中の、ＯＮ状態を示すデータ（選択メモリセルＭＣＩ，ＭＣＯの少なくとも一方がＯＮ状態であることを示すデータ）の数を取得する。また、ＯＮ状態を示すデータの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ３０５に進む。一方、ＯＮ状態を示すデータの数が一定数未満であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ３０７に進む。
【0135】
ステップＳ３０５では、ループ回数ｎＥＰが所定の回数ＮＥＰに達したか否かを判定する。達していなかった場合にはステップＳ３０６に進む。達していた場合にはステップＳ３０８に進む。
【0136】
ステップＳ３０６では、ループ回数ｎＥＰに１を加算して、ステップＳ３０２に進む。また、ステップＳ３０６では、例えば、プログラム電圧ＶＰＧＭＥＰに所定の電圧ΔＶを加算する。従って、プログラム電圧ＶＰＧＭＥＰは、ループ回数ｎＥＰの増大と共に増大する。
【0137】
ステップＳ３０７では、図示しないステータスレジスタに、両面ＥＰ書込動作が正常に終了した旨のステータスデータを格納し、両面ＥＰ書込動作を終了する。
【0138】
ステップＳ３０８では、図示しないステータスレジスタに、両面ＥＰ書込動作が正常に終了しなかった旨のステータスデータを格納し、両面ＥＰ書込動作を終了する。
【0139】
［両面ＥＰプログラム動作］
図１９は、両面ＥＰプログラム動作について説明するための模式的な断面図である。
図１９は、両面ＥＰプログラム動作について説明するための模式的な断面図である。
【0140】
両面ＥＰプログラム動作は、基本的には、プログラム動作と同様に実行される。
【0141】
ただし、両面ＥＰプログラム動作においては、メモリストリングＭＳＩ，ＭＳＯの双方に対応するドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧＤが供給される。
【0142】
また、両面ＥＰプログラム動作においては、選択ワード線ＷＬＩ，ＷＬＯにプログラム電圧ＶＰＧＭＥＰが供給される。プログラム電圧ＶＰＧＭＥＰは、書込パス電圧ＶＰＡＳＳよりも大きい。
【0143】
［両面ＥＰベリファイ動作］
図２０は、両面ＥＰベリファイ動作について説明するための模式的な断面図である。
図２０は、両面ＥＰベリファイ動作について説明するための模式的な断面図である。
【0144】
両面ＥＰベリファイ動作は、基本的には、読出動作と同様に実行される。
【0145】
ただし、両面ＥＰベリファイ動作においては、メモリストリングＭＳＩ，ＭＳＯの双方に対応するドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧが供給される。
【0146】
また、両面ＥＰベリファイ動作においては、選択ワード線ＷＬＩ，ＷＬＯにＥＰベリファイ電圧ＶＶＦＹＥＰが供給される。
【0147】
［片面ＥＰ書込動作］
図１５を参照して説明した様に、消去ベリファイ動作では、ワード線ＷＬＩ，ＷＬＯの双方に消去ベリファイ電圧ＶＶＦＹＥｒを供給する。この様な方法では、各高さ位置においてメモリセルＭＣＩ，ＭＣＯの一方がＯＮ状態となれば、ビット線ＢＬに電流が流れる。これにより、図１３のステップＳ２０４において、ベリファイＰＡＳＳと判定される。
図１５を参照して説明した様に、消去ベリファイ動作では、ワード線ＷＬＩ，ＷＬＯの双方に消去ベリファイ電圧ＶＶＦＹＥｒを供給する。この様な方法では、各高さ位置においてメモリセルＭＣＩ，ＭＣＯの一方がＯＮ状態となれば、ビット線ＢＬに電流が流れる。これにより、図１３のステップＳ２０４において、ベリファイＰＡＳＳと判定される。
【0148】
この様な方法では、メモリセルＭＣＩ，ＭＣＯのしきい値電圧が同時に減少する。従って、消去動作の開始前にメモリセルＭＣＩ，ＭＣＯのしきい値分布に差がある場合、消去動作が終了した時点で、例えば図２１に示す様に、メモリセルＭＣＩ，ＭＣＯのしきい値分布の位置がずれてしまう場合がある。例えば、図２１の例では、メモリセルＭＣＩのしきい値分布のピーク位置に対応するしきい値電圧が、メモリセルＭＣＯのしきい値分布のピーク位置に対応するしきい値電圧よりも大きい。以下、この様な状態を、メモリセルＭＣＩのしきい値分布の方が浅い、メモリセルＭＣＯのしきい値電圧の方が深い、等と表現する場合がある。
【0149】
ここで、両面ＥＰ書込動作を実行すると、メモリセルＭＣＩ，ＭＣＯ双方のしきい値電圧が同時に増大する。また、図示の例では、メモリセルＭＣＯのしきい値分布は比較的深いため、メモリセルＭＣＯに対応するしきい値分布の下裾をＥＰベリファイ電圧ＶＶＦＹＥＰ程度まで増大させるために、ワード線ＷＬＩ，ＷＬＯに比較的大きいプログラム電圧ＶＰＧＭＥＰを供給することとなる。これに伴い、メモリセルＭＣＩに対応するしきい値分布の上裾も、比較的大きく増大してしまう。例えば図２２に示す様に、メモリセルＭＣＩに対応するしきい値分布の上裾が、読出電圧ＶＣＧＡＲを超えてしまうと、誤読出が生じてしまう。
【0150】
そこで、本実施形態に係る半導体記憶装置においては、消去動作を実行した後、両面ＥＰ書込動作を実行する前に、消去動作が実行されたメモリブロックＢＬＫに対して片面ＥＰ書込動作を実行する。これにより、例えば図２３に示す様に、メモリセルＭＣＩ，ＭＣＯのしきい値分布を近づけることが可能である。これにより、両面ＥＰ書込動作においてワード線ＷＬＩ，ＷＬＯに供給するプログラム電圧ＶＰＧＭＥＰを、比較的小さくすることが可能である。これにより、図２４に示す様に、両面ＥＰ書込動作におけるメモリセルＭＣＩのしきい値分布の上裾の増大を抑制して、誤読出の発生を抑制可能である。
【0151】
図２５は、本実施形態に係る片面ＥＰ書込動作について説明するための模式的なフローチャートである。
【0152】
尚、本明細書においては、選択ワード線ＷＬＩにプログラム電圧ＶＰＧＭＥＰを供給する動作を「表面ＥＰプログラム動作」と呼び、選択ワード線ＷＬＯにプログラム電圧ＶＰＧＭＥＰを供給する動作を「裏面ＥＰプログラム動作」と呼び、表面ＥＰプログラム動作又は裏面ＥＰプログラム動作と、表面ＥＰベリファイ動作及び裏面ＥＰベリファイ動作と、を少なくとも１回ずつ実行する動作を「片面ＥＰ書込動作」と呼ぶ。例えば、図２５の例では、フローチャート全体によって表される動作が「片面ＥＰ書込動作」であり、その中の、ステップＳ４０４の動作が「表面ＥＰプログラム動作」であり、ステップＳ４０５の動作が「裏面ＥＰプログラム動作」である。
【0153】
片面ＥＰ書込動作は、Ｚ方向に並ぶ複数のワード線ＷＬＩ，ＷＬＯに対して、順次実行される。
【0154】
ステップＳ４０１においては、表面ＥＰベリファイ動作が実行される。表面ＥＰベリファイ動作は、選択ワード線ＷＬＩにＥＰベリファイ電圧ＶＶＦＹＥＰを供給して、メモリセルＭＣＩのしきい値分布の状態を推定する動作である。
【0155】
ステップＳ４０２においては、裏面ＥＰベリファイ動作が実行される。裏面ＥＰベリファイ動作は、選択ワード線ＷＬＯにＥＰベリファイ電圧ＶＶＦＹＥＰを供給して、メモリセルＭＣＯのしきい値分布の状態を推定する動作である。
【0156】
ステップＳ４０３においては、しきい値分布判定動作が実行される。しきい値分布判定動作は、ステップＳ４０１，Ｓ４０２において推定したメモリセルＭＣＩ，ＭＣＯのしきい値分布の状態を比較し、しきい値分布の大小関係を示すデータを取得して、どちらのしきい値分布がより深いかを判定する動作である。ステップＳ４０３において、メモリセルＭＣＩのしきい値分布の方が深いと判定された場合には、ステップＳ４０４に進む。一方、メモリセルＭＣＯのしきい値分布の方が深いと判定された場合には、ステップＳ４０５に進む。
【0157】
ステップＳ４０４においては、表面ＥＰプログラム動作が実行される。表面ＥＰプログラム動作は、選択ワード線ＷＬＩにプログラム電圧ＶＰＧＭＥＰを供給して、メモリセルＭＣＩのしきい値電圧を増大させる動作である。
【0158】
ステップＳ４０５においては、裏面ＥＰプログラム動作が実行される。裏面ＥＰプログラム動作は、選択ワード線ＷＬＯにプログラム電圧ＶＰＧＭＥＰを供給して、メモリセルＭＣＯのしきい値電圧を増大させる動作である。
【0159】
［しきい値分布の判定］
図２６は、表面ＥＰベリファイ動作について説明するための模式的な断面図である。
図２６は、表面ＥＰベリファイ動作について説明するための模式的な断面図である。
【0160】
表面ＥＰベリファイ動作は、基本的には、読出動作と同様に実行される。
【0161】
ただし、表面ＥＰベリファイ動作においては、選択ワード線ＷＬＩに、読出電圧ＶＣＧＲＶではなく、ＥＰベリファイ電圧ＶＶＦＹＥＰを供給する。
【0162】
また、表面ＥＰベリファイ動作においては、例えば、ソース線ＳＬを、電圧供給線から電気的に切り離して、フローティング状態とする。また、図２８を参照して後述する様に、ソース線ＳＬを、電流比較回路のノードＮ２と導通させる。
【0163】
裏面ＥＰベリファイ動作は、基本的には、表面ＥＰベリファイ動作と同様に実行される。
【0164】
ただし、表面ＥＰベリファイ動作においてワード線ＷＬＩに供給される電圧は、裏面ＥＰベリファイ動作においてはワード線ＷＬＯに供給される。また、表面ＥＰベリファイ動作においてワード線ＷＬＯに供給される電圧は、裏面ＥＰベリファイ動作においてはワード線ＷＬＩに供給される。
【0165】
また、裏面ＥＰベリファイ動作においては、図２９を参照して後述する様に、ソース線ＳＬを、電流比較回路のノードＮ２ではなく、電流比較回路のノードＮ３と導通させる。
【0166】
【0167】
図２７のタイミングｔ１では、表面ＥＰベリファイ動作が開始される。タイミングｔ１では、図２８に示す様に、信号線ＩＳＯＩが“Ｈ”状態となり、スイッチトランジスタ６１がＯＮ状態となる。これに伴い、ビット線ＢＬが、ソース線ＳＬを介して、電流比較回路のノードＮ２と導通する。また、キャパシタＣＩが充電される。キャパシタＣＩは、選択されたページ部において、ＯＮ状態の選択メモリセルＭＣＩの数が多いほど、高速に充電される。図示の例では、ノードＮ２が、電圧ＶＩまで充電されている。
【0168】
図２７のタイミングｔ２では、表面ＥＰベリファイ動作が終了する。タイミングｔ２では、信号線ＩＳＯＩが“Ｌ”状態となり、スイッチトランジスタ６１がＯＦＦ状態となる。
【0169】
図２７のタイミングｔ３では、裏面ＥＰベリファイ動作が開始される。タイミングｔ３では、図２９に示す様に、信号線ＩＳＯＯが“Ｈ”状態となり、スイッチトランジスタ６２がＯＮ状態となる。これに伴い、ビット線ＢＬが、ソース線ＳＬを介して、電流比較回路のノードＮ３と導通する。また、キャパシタＣＯが充電される。キャパシタＣＯは、選択されたページ部において、ＯＮ状態の選択メモリセルＭＣＯの数が多いほど、高速に充電される。図示の例では、ノードＮ３が、電圧ＶＯまで充電されている。
【0170】
図２７のタイミングｔ４では、裏面ＥＰベリファイ動作が終了する。タイミングｔ４では、信号線ＩＳＯＯが“Ｌ”状態となり、スイッチトランジスタ６２がＯＦＦ状態となる。
【0171】
尚、タイミングｔ３からタイミングｔ４までの時間は、タイミングｔ１からタイミングｔ２までの時間と一致する。
【0172】
図２７のタイミングｔ５では、図３０に示す様に、信号線Ｍ３が“Ｈ”状態となり、スイッチトランジスタ６７がＯＮ状態となる。ここで、タイミングｔ５におけるノードＮ２の電圧ＶＩがタイミングｔ５におけるノードＮ３の電圧ＶＯよりも小さい場合、ノードＮ２には接地電圧ＶＳＳが供給され、ノードＮ３には電圧ＶＤＤが供給される。一方、ノードＮ２の電圧ＶＩがノードＮ３の電圧ＶＯよりも大きい場合、ノードＮ２には電圧ＶＤＤが供給され、ノードＮ３には接地電圧ＶＳＳが供給される。
【0173】
図２７のタイミングｔ６では、信号線Ｍ３が“Ｌ”状態となり、スイッチトランジスタ６７がＯＦＦ状態となる。
【0174】
図２７のタイミングｔ７では、図３１に示す様に、信号線Ｍ４が“Ｈ”状態となり、スイッチトランジスタ６８がＯＮ状態となる。これに伴い、ノードＮ２が信号線Ｍ５と導通する。この際、信号線Ｍ５の電圧は、しきい値分布の大小関係を示すデータとして出力される。
【0175】
図２７のタイミングｔ８では、信号線Ｍ４が“Ｌ”状態となり、スイッチトランジスタ６８がＯＦＦ状態となる。
【0176】
ここで、表面のしきい値分布の方が深い場合、タイミングｔ１～ｔ２においてビット線ＢＬからソース線ＳＬに流れる電流は、タイミングｔ３～ｔ４においてビット線ＢＬからソース線ＳＬに流れる電流よりも大きくなる。従って、上記電圧ＶＩは、上記電圧ＶＯよりも大きくなる。従って、タイミングｔ８において、信号線Ｍ５に電圧ＶＤＤが供給されていた場合、図２５を参照して説明したステップＳ４０３においては、表面のしきい値分布の方が深いと判定する。
【0177】
一方、裏面のしきい値分布の方が深い場合、タイミングｔ１～ｔ２においてビット線ＢＬからソース線ＳＬに流れる電流は、タイミングｔ３～ｔ４においてビット線ＢＬからソース線ＳＬに流れる電流よりも小さくなる。従って、上記電圧ＶＩは、上記電圧ＶＯよりも小さくなる。従って、タイミングｔ８において、信号線Ｍ５に接地電圧ＶＳＳが供給されていた場合、図２５を参照して説明したステップＳ４０３においては、裏面のしきい値分布の方が深いと判定する。
【0178】
尚、図２７の例では、タイミングｔ５～ｔ６において信号線Ｍ３が“Ｈ”状態となり、ノードＮ２，Ｎ３の電圧差が増幅されている。また、ノードＮ２，Ｎ３の電圧が、接地電圧ＶＳＳまで減少し、又は、電圧ＶＤＤまで増大している。しかしながら、ノードＮ２，Ｎ３の電圧差を増幅せず、又は、ノードＮ２，Ｎ３の電圧が飽和しない程度に、ノードＮ２，Ｎ３の電圧差を増幅することも可能である。これにより、信号線Ｍ５の電圧に基づいて、メモリセルＭＣＩ，ＭＣＯのしきい値分布の差分を示すデータを取得可能である。
【0179】
［表面ＥＰプログラム動作及び裏面ＥＰプログラム動作］
図３２は、表面ＥＰプログラム動作について説明するための模式的な断面図である。
図３２は、表面ＥＰプログラム動作について説明するための模式的な断面図である。
【0180】
表面ＥＰプログラム動作は、基本的には、図１９を参照して説明した両面ＥＰプログラム動作と同様に実行される。
【0181】
ただし、表面ＥＰプログラム動作においては、メモリストリングＭＳＩに対応するドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤが供給され、メモリストリングＭＳＯに対応するドレイン側選択ゲート線ＳＧＤに接地電圧ＶＳＳが供給される。
【0182】
また、表面ＥＰプログラム動作においては、選択ワード線ＷＬＩのみにプログラム電圧ＶＰＧＭＥＰが供給され、非選択ワード線ＷＬＩ及びワード線ＷＬＯには、書込パス電圧ＶＰＡＳＳが供給される。
【0183】
尚、プログラム電圧ＶＰＧＭＥＰ及びビット線ＢＬの電圧の大きさ及び供給時間（パルス幅）は、メモリセルＭＣＩ，ＭＣＯのしきい値分布の差分を示すデータに基づいて、調整可能である。例えば、メモリセルＭＣＩ，ＭＣＯのしきい値分布の差分が比較的大きい場合には、プログラム電圧ＶＰＧＭＥＰを比較的大きい値に設定し、又は、比較的長い時間供給することが考えられる。また、ビット線ＢＬの電圧を比較的小さい値に設定し、又は、比較的長い時間供給することが考えられる。一方、メモリセルＭＣＩ，ＭＣＯのしきい値分布の差分が比較的小さい場合には、プログラム電圧ＶＰＧＭＥＰを比較的小さい値に設定し、又は、比較的短い時間供給することが考えられる。また、ビット線ＢＬの電圧を比較的大きい値に設定し、又は、比較的短い時間供給することが考えられる。
【0184】
裏面ＥＰプログラム動作は、基本的には、表面ＥＰプログラム動作と同様に実行される。
【0185】
ただし、表面ＥＰプログラム動作においてワード線ＷＬＩに供給される電圧は、裏面ＥＰプログラム動作においてはワード線ＷＬＯに供給される。また、表面ＥＰプログラム動作においてワード線ＷＬＯに供給される電圧は、裏面ＥＰプログラム動作においてはワード線ＷＬＩに供給される。
【0186】
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。
次に、第２実施形態に係る半導体記憶装置について説明する。
【0187】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置においては、図４を参照して説明した電流比較回路が、ソース線ＳＬではなく、ビット線ＢＬに接続されている。また、電流比較回路が、各ビット線ＢＬに対応して、複数設けられている。
【0188】
また、第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に動作する。ただし、第２実施形態に係る片面ＥＰ書込動作は、第１実施形態に係る片面ＥＰ書込動作と異なる。
【0189】
図３３は、第２実施形態に係る片面ＥＰ書込動作の一部について説明するための模式的な波形図である。
【0190】
図２７を参照して説明した様に、第１実施形態に係る片面ＥＰ書込動作では、予め、キャパシタＣＩ，ＣＯの電荷が放電されている。また、タイミングｔ１～ｔ２にかけてキャパシタＣＩが充電され、タイミングｔ３～ｔ４にかけてキャパシタＣＯが充電される。
【0191】
一方、図３３に示す様に、第２実施形態に係る片面ＥＰ書込動作では、予め、キャパシタＣＩ，ＣＯが充電されている。また、タイミングｔ１～ｔ２にかけてキャパシタＣＩの電荷が放電され、タイミングｔ３～ｔ４にかけてキャパシタＣＯの電荷が放電される。
【0192】
尚、タイミングｔ１～ｔ２では、選択メモリセルＭＣＩのしきい値電圧が小さいほど、キャパシタＣＩの電荷が高速に放電される。また、タイミングｔ３～ｔ４では、選択メモリセルＭＣＯのしきい値電圧が小さいほど、キャパシタＣＯの電荷が高速に放電される。
【0193】
また、第１実施形態に係る片面ＥＰ書込動作では、電流比較回路によって、しきい値分布の大小関係を示すデータを取得する。また、タイミングｔ８において、信号線Ｍ５に電圧ＶＤＤが供給されていた場合、表面のしきい値分布の方が深いと判定する。また、タイミングｔ８において、信号線Ｍ５に接地電圧ＶＳＳが供給されていた場合、裏面のしきい値分布の方が深いと判定する。
【0194】
一方、第２実施形態に係る片面ＥＰ書込動作では、電流比較回路によって、メモリセルＭＣＩ，ＭＣＯの、しきい値電圧の大小関係を示すデータを取得する。また、タイミングｔ８において、信号線Ｍ５に接地電圧ＶＳＳが供給されていた場合（信号線Ｍ５が“Ｌ”状態だった場合）、メモリセルＭＣＩのしきい値電圧の方が小さいと判定する。また、タイミングｔ８において、信号線Ｍ５に電圧ＶＤＤが供給されていた場合（信号線Ｍ５が“Ｈ”状態だった場合）、メモリセルＭＣＯのしきい値電圧の方が小さいと判定する。
【0195】
また、図２５のステップＳ４０３では、図示しないカウンタ回路を参照して、しきい値電圧の大小関係を示すデータ中の、“Ｌ”状態のデータの数又は“Ｈ”状態のデータの数を取得する。また、“Ｌ”状態のデータの数の方が多かった場合には、表面のしきい値分布の方が深いと判定する。また、“Ｈ”状態のデータの数の方が多かった場合には、裏面のしきい値分布の方が深いと判定する。
【0196】
また、第２実施形態においては、電流比較回路が、各ビット線ＢＬに対応して複数設けられているため、各ビット線ＢＬに接続されたメモリセルＭＣＩ，ＭＣＯについて、しきい値電圧の大小関係を示すデータを取得することが可能である。従って、図２５のステップＳ４０４に対応する表面ＥＰプログラム動作を実行する場合には、メモリセルＭＣＯのしきい値電圧よりも低いしきい値電圧を有するメモリセルＭＣＩのみについて、しきい値電圧を増大させることが可能である。同様に、図２５のステップＳ４０５に対応する裏面ＥＰプログラム動作を実行する場合には、メモリセルＭＣＩのしきい値電圧よりも低いしきい値電圧を有するメモリセルＭＣＯのみについて、しきい値電圧を増大させることが可能である。
【0197】
例えば、第２実施形態に係る表面ＥＰプログラム動作、及び、裏面ＥＰプログラム動作においては、しきい値電圧を増大させるメモリセルＭＣＩ，ＭＣＯに接続されたビット線ＢＬには電圧ＶＳＲＣを供給し、しきい値電圧を増大させないメモリセルＭＣＩ，ＭＣＯに接続されたビット線ＢＬには電圧ＶＤＤを供給する。
【0198】
この様な方法は、例えば、信号線Ｍ５のデータ、又は、その反転データを、ラッチ回路ＳＤＬにラッチさせ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とすることにより、実現可能である。
【0199】
また、第２実施形態に係る表面ＥＰプログラム動作においては、メモリセルＭＣＯのしきい値電圧、及び、ＥＰベリファイ電圧ＶＶＦＹＥＰよりも低いしきい値電圧を有するメモリセルＭＣＩのみについて、しきい値電圧を増大させても良い。同様に、第２実施形態に係る裏面ＥＰプログラム動作においては、メモリセルＭＣＩのしきい値電圧、及び、ＥＰベリファイ電圧ＶＶＦＹＥＰよりも低いしきい値電圧を有するメモリセルＭＣＯのみについて、しきい値電圧を増大させても良い。
【0200】
この様な場合には、表面ＥＰプログラム動作、及び、裏面ＥＰプログラム動作の実行前に、図２０を参照して説明した両面ＥＰベリファイ動作を実行しても良い。これにより、選択メモリセルＭＣＩ，ＭＣＯの少なくとも一方のしきい値電圧がＥＰベリファイ電圧ＶＶＦＹＥＰよりも低いか否かを示すデータを取得可能である。従って、このデータと、上記しきい値電圧の大小関係を示すデータと、を組み合わせることにより、メモリセルＭＣＯのしきい値電圧、及び、ＥＰベリファイ電圧ＶＶＦＹＥＰよりも低いしきい値電圧を有するメモリセルＭＣＩを特定可能である。同様に、メモリセルＭＣＩのしきい値電圧、及び、ＥＰベリファイ電圧ＶＶＦＹＥＰよりも低いしきい値電圧を有するメモリセルＭＣＯを特定可能である。
【0201】
尚、ビット線ＢＬの電圧の大きさ及び供給時間（パルス幅）は、メモリセルＭＣＩ，ＭＣＯのしきい値電圧の差分を示すデータに基づいて、調整可能である。例えば、メモリセルＭＣＩ，ＭＣＯのしきい値電圧の差分が比較的大きい場合には、ビット線ＢＬの電圧を比較的小さい値に設定し、又は、比較的長い時間供給することが考えられる。一方、メモリセルＭＣＩ，ＭＣＯのしきい値電圧の差分が比較的小さい場合には、ビット線ＢＬの電圧を比較的大きい値に設定し、又は、比較的短い時間供給することが考えられる。
【0202】
尚、メモリセルＭＣＩ，ＭＣＯのしきい値電圧の差分を示すデータは、図２７のタイミングｔ５～ｔ６においてノードＮ２，Ｎ３の電圧差を増幅せず、又は、ノードＮ２，Ｎ３の電圧が飽和しない程度に、ノードＮ２，Ｎ３の電圧差を増幅することによって取得可能である。
【0203】
尚、その他の点において、第２実施形態に係る片面ＥＰ書込動作は、第１実施形態に係る片面ＥＰ書込動作と同様に実行される。
【0204】
［第３実施形態］
次に、第３実施形態に係る半導体記憶装置について説明する。
次に、第３実施形態に係る半導体記憶装置について説明する。
【0205】
第３実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と同様に構成されている。
【0206】
また、第３実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に動作する。ただし、第３実施形態に係る片面ＥＰ書込動作は、第２実施形態に係る片面ＥＰ書込動作と異なる。
【0207】
図３４は、第３実施形態に係る片面ＥＰ書込動作について説明するための模式的なフローチャートである。
【0208】
第３実施形態に係る片面ＥＰ書込動作においては、図２５のステップＳ４０４に対応するしきい値分布判定動作のかわりに、ステップＳ４１３として、しきい値電圧判定動作を実行する。しきい値電圧判定動作は、基本的には、第２実施形態に係るしきい値分布判定動作と同様に実行される。ただし、しきい値電圧判定動作では、メモリセルＭＣＩ，ＭＣＯのしきい値電圧の大小関係を示すデータの取得のみを行い、表面のしきい値分布の方が深いか、裏面のしきい値分布の方が深いか、の判定を行わない。
【0209】
また、第２実施形態に係る片面ＥＰ書込動作においては、図２５に示す様に、ステップＳ４０３のしきい値分布判定動作の結果に基づいて、ステップＳ４０４の表面ＥＰプログラム動作、及び、ステップＳ４０５の裏面ＥＰプログラム動作の一方のみを実行する。また、表面ＥＰプログラム動作及び裏面ＥＰプログラム動作では、しきい値電圧を増大させるべきメモリセルＭＣＩ，ＭＣＯのしきい値電圧を、選択的に増大させる。
【0210】
一方、第３実施形態に係る片面ＥＰ書込動作においては、図３４に示す様に、ステップＳ４０４の表面ＥＰプログラム動作、及び、ステップＳ４０５の裏面ＥＰプログラム動作の双方を実行する。第３実施形態に係る表面ＥＰプログラム動作及び裏面ＥＰプログラム動作は、第２実施形態に係る表面ＥＰプログラム動作及び裏面ＥＰプログラム動作と同様に実行される。
【0211】
例えば、第３実施形態においては、メモリセルＭＣＯのしきい値電圧よりも低いしきい値電圧を有するメモリセルＭＣＩと、メモリセルＭＣＩのしきい値電圧よりも低いしきい値電圧を有するメモリセルＭＣＯと、の双方のしきい値電圧を増大させても良い。
【0212】
また、例えば、第３実施形態においては、メモリセルＭＣＯのしきい値電圧、及び、ＥＰベリファイ電圧ＶＶＦＹＥＰよりも低いしきい値電圧を有するメモリセルＭＣＩと、メモリセルＭＣＩのしきい値電圧、及び、ＥＰベリファイ電圧ＶＶＦＹＥＰよりも低いしきい値電圧を有するメモリセルＭＣＯと、の双方のしきい値電圧を増大させても良い。この様な場合には、表面ＥＰプログラム動作、及び、裏面ＥＰプログラム動作の実行前に、図２０を参照して説明した両面ＥＰベリファイ動作を実行しても良い。
【0213】
尚、その他の点において、第３実施形態に係る片面ＥＰ書込動作は、第２実施形態に係る片面ＥＰ書込動作と同様に実行される。
【0214】
［第４実施形態］
次に、第４実施形態に係る半導体記憶装置について説明する。
次に、第４実施形態に係る半導体記憶装置について説明する。
【0215】
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、図４を参照して説明した電流比較回路を備えていない。
【0216】
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に動作する。ただし、第４実施形態に係る片面ＥＰ書込動作は、第１実施形態に係る片面ＥＰ書込動作と異なる。
【0217】
図３５は、第４実施形態に係る片面ＥＰ書込動作について説明するための模式的なフローチャートである。
【0218】
ステップＳ５０１においては、ループ回数ｎＥＰ０が１に設定される。ループ回数ｎＥＰ０は、片面ＥＰ書込ループの回数を示す変数である。
【0219】
ステップＳ５０２においては、表面ＥＰベリファイ動作が実行される。本実施形態に係る表面ＥＰベリファイ動作は、基本的には、読出動作と同様に実行される。ただし、本実施形態に係る表面ＥＰベリファイ動作においては、選択ワード線ＷＬＩに、読出電圧ＶＣＧＲＶではなく、ＥＰベリファイ電圧ＶＶＦＹＥＰを供給する。
【0220】
ステップＳ５０３においては、裏面ＥＰベリファイ動作が実行される。本実施形態に係る裏面ＥＰベリファイ動作は、基本的には、読出動作と同様に実行される。ただし、本実施形態に係る裏面ＥＰベリファイ動作においては、選択ワード線ＷＬＯに、読出電圧ＶＣＧＲＶではなく、ＥＰベリファイ電圧ＶＶＦＹＥＰを供給する。
【0221】
ステップＳ５０４においては、例えば、ステップＳ５０２においてＯＮ状態と判定された選択メモリセルＭＣＩの数を取得する。例えば、図示しないカウンタ回路を参照して、ステップＳ５０２において取得された、選択メモリセルＭＣＩのＯＮ／ＯＦＦ状態を示すデータの、ＯＮ状態を示すデータの数を取得する。
【0222】
また、ステップＳ５０４においては、例えば、ステップＳ５０３においてＯＮ状態と判定された選択メモリセルＭＣＯの数を取得する。例えば、図示しないカウンタ回路を参照して、ステップＳ５０３において取得された、選択メモリセルＭＣＯのＯＮ／ＯＦＦ状態を示すデータの、ＯＮ状態を示すデータの数を取得する。
【0223】
また、ステップＳ５０４においては、ステップＳ５０２においてＯＮ状態と判定された選択メモリセルＭＣＩの数と、ステップＳ５０３においてＯＮ状態と判定された選択メモリセルＭＣＯの数と、を比較する。前者の方が大きい場合には、メモリセルＭＣＩのしきい値分布の方が深いと判定し、ステップＳ５０５に進む。後者の方が大きい場合には、メモリセルＭＣＯのしきい値分布の方が深いと判定し、ステップＳ５０７に進む。
【0224】
ステップＳ５０５においては、表面ＥＰプログラム動作を実行して、ステップＳ５０６に進む。ステップＳ５０５の表面ＥＰプログラム動作は、例えば、図２５のステップＳ４０４に対応する表面ＥＰプログラム動作（図３２参照）と同様に実行される。
【0225】
尚、ステップＳ５０５の表面ＥＰプログラム動作では、第１実施形態と同様に、全てのビット線ＢＬに電圧ＶＳＲＣを供給しても良いし、第２実施形態又は第３実施形態と同様に、一部のビット線ＢＬのみに電圧ＶＳＲＣを供給し、残りのビット線ＢＬに電圧ＶＤＤを供給しても良い。一部のビット線ＢＬのみに電圧ＶＳＲＣを供給する場合、例えば、ステップＳ５０２又はステップＳ５０６に対応する表面ＥＰベリファイ動作においてＯＮ状態と判定された選択メモリセルＭＣＩに接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、その他のビット線ＢＬには電圧ＶＤＤを供給しても良い。
【0226】
ステップＳ５０６においては、表面ＥＰベリファイ動作を実行して、ステップＳ５０９に進む。ステップＳ５０６の表面ＥＰベリファイ動作は、ステップＳ５０２に対応する表面ＥＰベリファイ動作と同様に実行される。
【0227】
ステップＳ５０７においては、裏面ＥＰプログラム動作を実行して、ステップＳ５０８に進む。ステップＳ５０７の裏面ＥＰプログラム動作は、例えば、図２５のステップＳ４０５に対応する裏面ＥＰプログラム動作と同様に実行される。
【0228】
尚、ステップＳ５０７の裏面ＥＰプログラム動作では、第１実施形態と同様に、全てのビット線ＢＬに電圧ＶＳＲＣを供給しても良いし、第２実施形態又は第３実施形態と同様に、一部のビット線ＢＬのみに電圧ＶＳＲＣを供給し、残りのビット線ＢＬに電圧ＶＤＤを供給しても良い。一部のビット線ＢＬのみに電圧ＶＳＲＣを供給する場合、例えば、ステップＳ５０３又はステップＳ５０８に対応する裏面ＥＰベリファイ動作においてＯＮ状態と判定された選択メモリセルＭＣＯに接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、その他のビット線ＢＬには電圧ＶＤＤを供給する。
【0229】
ステップＳ５０８においては、裏面ＥＰベリファイ動作を実行して、ステップＳ５０９に進む。ステップＳ５０８の裏面ＥＰベリファイ動作は、ステップＳ５０３に対応する裏面ＥＰベリファイ動作と同様に実行される。
【0230】
ステップＳ５０９では、ベリファイ動作の結果を判定する。
【0231】
例えば、ステップＳ５０４において、メモリセルＭＣＩのしきい値分布の方が深いと判定されている場合には、ステップＳ５０６においてＯＮ状態と判定された選択メモリセルＭＣＩの数を取得する。
【0232】
また、ステップＳ５０６においてＯＮ状態と判定された選択メモリセルＭＣＩの数と、ステップＳ５０３においてＯＮ状態と判定された選択メモリセルＭＣＯの数と、を比較する。前者の方が大きい場合には、ベリファイＦＡＩＬと判定し、ステップＳ５１０に進む。それ以外の場合にはベリファイＰＡＳＳと判定し、ステップＳ５１２に進む。
【0233】
また、例えば、ステップＳ５０４において、メモリセルＭＣＯのしきい値分布の方が深いと判定されている場合には、ステップＳ５０８においてＯＮ状態と判定された選択メモリセルＭＣＯの数を取得する。
【0234】
また、ステップＳ５０８においてＯＮ状態と判定された選択メモリセルＭＣＯの数と、ステップＳ５０２においてＯＮ状態と判定された選択メモリセルＭＣＩの数と、を比較する。前者の方が大きい場合には、ベリファイＦＡＩＬと判定し、ステップＳ５１０に進む。それ以外の場合にはベリファイＰＡＳＳと判定し、ステップＳ５１２に進む。
【0235】
ステップＳ５１０では、ループ回数ｎＥＰ０が所定の回数ＮＥＰ０に達したか否かを判定する。達していなかった場合にはステップＳ５１１に進む。達していた場合にはステップＳ５１３に進む。
【0236】
ステップＳ５１１では、ループ回数ｎＥＰ０に１を加算する。また、ステップＳ５１１では、例えば、プログラム電圧ＶＰＧＭＥＰに所定の電圧ΔＶを加算する。従って、プログラム電圧ＶＰＧＭＥＰは、ループ回数ｎＥＰ０の増大と共に増大する。
【0237】
ステップＳ５１１の実行後、ステップＳ５０５又はステップＳ５０７に進む。例えば、ステップＳ５０４において、メモリセルＭＣＩのしきい値分布の方が深いと判定されている場合には、ステップＳ５０５に進む。また、ステップＳ５０４において、メモリセルＭＣＯのしきい値分布の方が深いと判定されている場合には、ステップＳ５０７に進む。
【0238】
ステップＳ５１２では、図示しないステータスレジスタに、片面ＥＰ書込動作が正常に終了した旨のステータスデータを格納し、片面ＥＰ書込動作を終了する。
【0239】
ステップＳ５１３では、図示しないステータスレジスタに、片面ＥＰ書込動作が正常に終了しなかった旨のステータスデータを格納し、片面ＥＰ書込動作を終了する。
【0240】
［第５実施形態］
次に、第５実施形態に係る半導体記憶装置について説明する。
次に、第５実施形態に係る半導体記憶装置について説明する。
【0241】
第５実施形態に係る半導体記憶装置は、第４実施形態に係る半導体記憶装置と同様に構成されている。
【0242】
第５実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に動作する。ただし、第５実施形態に係る片面ＥＰ書込動作は、第４実施形態に係る片面ＥＰ書込動作と異なる。
【0243】
図３６は、第５実施形態に係る片面ＥＰ書込動作について説明するための模式的なフローチャートである。
【0244】
第５実施形態に係る片面ＥＰ書込動作は、基本的には、第４実施形態に係る片面ＥＰ書込動作と同様に実行される。
【0245】
ただし、第５実施形態に係る片面ＥＰ書込動作においては、図３６に示す様に、ステップＳ５０５の表面ＥＰプログラム動作及びステップＳ５０６の表面ＥＰベリファイ動作、並びに、ステップＳ５０７の裏面ＥＰプログラム動作及びステップＳ５０８の裏面ＥＰベリファイ動作を、全て実行する。
【0246】
また、第４実施形態に係る表面ＥＰプログラム動作及び裏面ＥＰプログラム動作では、第１実施形態と同様に、全てのビット線ＢＬに電圧ＶＳＲＣを供給しても良いし、第２実施形態又は第３実施形態と同様に、一部のビット線ＢＬのみに電圧ＶＳＲＣを供給し、残りのビット線ＢＬに電圧ＶＤＤを供給しても良い。
【0247】
一方、第５実施形態に係る表面ＥＰプログラム動作及び裏面ＥＰプログラム動作では、第２実施形態又は第３実施形態と同様に、一部のビット線ＢＬのみに電圧ＶＳＲＣを供給し、残りのビット線ＢＬに電圧ＶＤＤを供給する。
【0248】
例えば、表面ＥＰプログラム動作では、ステップＳ５０２又はステップＳ５０６に対応する表面ＥＰベリファイ動作においてＯＮ状態と判定された選択メモリセルＭＣＩに接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、その他のビット線ＢＬには電圧ＶＤＤを供給する。
【0249】
また、例えば、裏面ＥＰプログラム動作では、ステップＳ５０３又はステップＳ５０８に対応する裏面ＥＰベリファイ動作においてＯＮ状態と判定された選択メモリセルＭＣＯに接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、その他のビット線ＢＬには電圧ＶＤＤを供給する。
【0250】
また、第５実施形態に係る片面ＥＰ書込動作では、ステップＳ５１１の実行後、ステップＳ５０４における判定結果に拘わらず、ステップＳ５０５に進む。
【0251】
［第６実施形態］
次に、第６実施形態に係る半導体記憶装置について説明する。
次に、第６実施形態に係る半導体記憶装置について説明する。
【0252】
第１実施形態に係る片面ＥＰ書込動作は、同一の高さ位置に設けられた一対のワード線ＷＬＩ，ＷＬＯを動作の対象としている。従って、第１実施形態に係る片面ＥＰ書込動作は、Ｚ方向に並ぶ全てのワード線ＷＬＩ，ＷＬＯに対して、順次実行される。
【0253】
しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、図２５のステップＳ４０４に対応する表面ＥＰプログラム動作では、Ｚ方向に並ぶ全てのワード線ＷＬＩに対してプログラム電圧ＶＰＧＭＥＰを供給しても良い。同様に、図２５のステップＳ４０５に対応する裏面ＥＰプログラム動作では、Ｚ方向に並ぶ全てのワード線ＷＬＯに対してプログラム電圧ＶＰＧＭＥＰを供給しても良い。
【0254】
図３７は、第６実施形態に係る表面ＥＰプログラム動作について説明するための模式的な断面図である。
【0255】
第６実施形態に係る表面ＥＰプログラム動作は、基本的には、図３２を参照して説明した表面ＥＰプログラム動作と同様に実行される。
【0256】
ただし、第６実施形態に係る表面ＥＰプログラム動作では、図３７に示す様に、Ｚ方向に並ぶ全てのワード線ＷＬＩに、プログラム電圧ＶＰＧＭＥＰが供給される。
【0257】
第６実施形態に係る裏面ＥＰプログラム動作は、基本的には、表面ＥＰプログラム動作と同様に実行される。
【0258】
ただし、表面ＥＰプログラム動作においてワード線ＷＬＩに供給される電圧は、裏面ＥＰプログラム動作においてはワード線ＷＬＯに供給される。また、表面ＥＰプログラム動作においてワード線ＷＬＯに供給される電圧は、裏面ＥＰプログラム動作においてはワード線ＷＬＩに供給される。
【0259】
［第７実施形態］
次に、第７実施形態に係る半導体記憶装置について説明する。
次に、第７実施形態に係る半導体記憶装置について説明する。
【0260】
第７実施形態に係る半導体記憶装置は、第６実施形態に係る半導体記憶装置と同様に構成されている。
【0261】
また、第７実施形態に係る半導体記憶装置は、基本的には、第６実施形態に係る半導体記憶装置と同様に動作する。ただし、第７実施形態に係る片面ＥＰ書込動作は、第６実施形態に係る片面ＥＰ書込動作と異なる。
【0262】
第７実施形態に係る片面ＥＰ書込動作は、基本的には、第６実施形態に係る片面ＥＰ書込動作と同様に実行される。ただし、第７実施形態に係る表面ＥＰベリファイ動作、及び、裏面ＥＰベリファイ動作は、第６実施形態に係る表面ＥＰベリファイ動作、及び、裏面ＥＰベリファイ動作と異なる。
【0263】
図３８は、第７実施形態に係る表面ＥＰベリファイ動作について説明するための模式的な断面図である。
【0264】
第７実施形態に係る表面ＥＰベリファイ動作は、基本的には、図２６を参照して説明した表面ＥＰベリファイ動作と同様に実行される。
【0265】
ただし、第７実施形態に係る表面ＥＰベリファイ動作では、図３８に示す様に、Ｚ方向に並ぶ全てのワード線ＷＬＩに、ＥＰベリファイ電圧ＶＶＦＹＥＰが供給される。
【0266】
第７実施形態に係る裏面ＥＰベリファイ動作は、基本的には、表面ＥＰベリファイ動作と同様に実行される。
【0267】
ただし、表面ＥＰベリファイ動作においてワード線ＷＬＩに供給される電圧は、裏面ＥＰベリファイ動作においてはワード線ＷＬＯに供給される。また、表面ＥＰベリファイ動作においてワード線ＷＬＯに供給される電圧は、裏面ＥＰベリファイ動作においてはワード線ＷＬＩに供給される。
【0268】
［その他の実施形態］
以上、第１実施形態～第７実施形態に係る半導体記憶装置について例示した。しかしながら、第１実施形態～第７実施形態において示した様な構成はあくまでも例示に過ぎず、半導体記憶装置の具体的な構成等は適宜調整可能である。また、第１実施形態～第７実施形態において示した様な動作も例示に過ぎず、電圧の大きさ、電圧を供給するタイミング等は、適宜調整可能である。
以上、第１実施形態～第７実施形態に係る半導体記憶装置について例示した。しかしながら、第１実施形態～第７実施形態において示した様な構成はあくまでも例示に過ぎず、半導体記憶装置の具体的な構成等は適宜調整可能である。また、第１実施形態～第７実施形態において示した様な動作も例示に過ぎず、電圧の大きさ、電圧を供給するタイミング等は、適宜調整可能である。
【0269】
また、以上の例では、半導体層１２０の上端及び下端が、Ｎ型の半導体層に接続される例について説明した。しかしながら、半導体層１２０の上端及び下端の少なくとも一方は、ホウ素（Ｂ）等のＰ型の半導体層に接続されても良い。この場合、消去電圧供給動作においては、ＧＩＤＬを発生させて半導体層１２０に正孔を供給するのではなく、ソース線ＳＬ及びビット線ＢＬの少なくとも一方から、Ｐ型の半導体層を介して、半導体層１２０に正孔を供給しても良い。
【0270】
また、第１実施形態～第７実施形態に係る半導体記憶装置の制御方法は、出荷前及び出荷後の少なくとも一方において実行され得る。出荷前に実行される場合、第１実施形態～第７実施形態に係る半導体記憶装置の制御方法は、ダイシング前及びダイシング後の少なくとも一方において実行され得る。ここで、第１実施形態～第３実施形態に係る半導体記憶装置の制御方法を、ダイシング前に実行する場合には、図４を参照して説明した様な電流比較回路が、カーフ領域に設けられていても良い。
【0271】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0272】
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁層、１３１…トンネル絶縁層、１３２…電荷蓄積層、１３３…ブロック絶縁層、１４０…絶縁層、１５０…絶縁層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】