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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023019281
(43)【公開日】2023-02-09
(54)【発明の名称】スイッチトキャパシタ回路
(51)【国際特許分類】
H03H 19/00 20060101AFI20230202BHJP
H03F 3/70 20060101ALI20230202BHJP
H03F 3/45 20060101ALI20230202BHJP
【ＦＩ】
H03H19/00
H03F3/70
H03F3/45
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021123903
(22)【出願日】2021-07-29
(71)【出願人】
【識別番号】000006666
【氏名又は名称】アズビル株式会社
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(72)【発明者】
【氏名】手島 紘明
【テーマコード（参考）】
5J023
5J500
【Ｆターム（参考）】
5J023CA07
5J023CB01
5J500AA01
5J500AA12
5J500AA48
5J500AC16
5J500AC22
5J500AF04
5J500AF18
5J500AH10
5J500AH32
5J500AH39
5J500AK02
5J500AT01
5J500AT06
5J500DP02
(57)【要約】
【課題】動作のフェーズ移行時に容量端子電圧の変動が大きい場合でも、容量の電荷のリークを抑制する。
【解決手段】スイッチトキャパシタ回路は、全差動オペアンプ回路Ａ１と、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎと、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎから構成される。スイッチＳ１＿Ｐ，Ｓ５＿Ｐ，Ｓ３＿Ｐは、入力容量Ｃ１＿Ｐの入力側の端子の接続先を、入力電圧ＶＩ＿Ｐ、電圧ＶＣＭ２、入力電圧ＶＩ＿Ｎの順に周期的に切り替え、スイッチＳ１＿Ｎ，Ｓ５＿Ｎ，Ｓ３＿Ｎは、スイッチＳ１＿Ｐ，Ｓ５＿Ｐ，Ｓ３＿Ｐと同期して、入力容量Ｃ１＿Ｎの入力側の端子の接続先を、入力電圧ＶＩ＿Ｎ、電圧ＶＣＭ２、入力電圧ＶＩ＿Ｐの順に周期的に切り替える。
【選択図】 図１
【解決手段】スイッチトキャパシタ回路は、全差動オペアンプ回路Ａ１と、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎと、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎから構成される。スイッチＳ１＿Ｐ，Ｓ５＿Ｐ，Ｓ３＿Ｐは、入力容量Ｃ１＿Ｐの入力側の端子の接続先を、入力電圧ＶＩ＿Ｐ、電圧ＶＣＭ２、入力電圧ＶＩ＿Ｎの順に周期的に切り替え、スイッチＳ１＿Ｎ，Ｓ５＿Ｎ，Ｓ３＿Ｎは、スイッチＳ１＿Ｐ，Ｓ５＿Ｐ，Ｓ３＿Ｐと同期して、入力容量Ｃ１＿Ｎの入力側の端子の接続先を、入力電圧ＶＩ＿Ｎ、電圧ＶＣＭ２、入力電圧ＶＩ＿Ｐの順に周期的に切り替える。
【選択図】 図１
【特許請求の範囲】
【請求項1】
サンプリング容量と、
演算増幅回路と、
前記サンプリング容量の入力側の端子を第１の入力電圧と第２の入力電圧と電荷転送用の第１の基準電圧のうちいずれかに選択的に接続するように構成された入力側スイッチと、
前記サンプリング容量の演算増幅回路側の端子を電荷充電用の第２の基準電圧と前記演算増幅回路の入力端子のうちいずれかに選択的に接続するように構成された出力側スイッチとを備え、
前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を演算することを特徴とするスイッチトキャパシタ回路。
演算増幅回路と、
前記サンプリング容量の入力側の端子を第１の入力電圧と第２の入力電圧と電荷転送用の第１の基準電圧のうちいずれかに選択的に接続するように構成された入力側スイッチと、
前記サンプリング容量の演算増幅回路側の端子を電荷充電用の第２の基準電圧と前記演算増幅回路の入力端子のうちいずれかに選択的に接続するように構成された出力側スイッチとを備え、
前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を演算することを特徴とするスイッチトキャパシタ回路。
【請求項2】
請求項１記載のスイッチトキャパシタ回路において、
一端が前記演算増幅回路の入力端子に接続され、他端が前記演算増幅回路の出力端子に接続された積分容量をさらに備え、
前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするスイッチトキャパシタ回路。
一端が前記演算増幅回路の入力端子に接続され、他端が前記演算増幅回路の出力端子に接続された積分容量をさらに備え、
前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするスイッチトキャパシタ回路。
【請求項3】
請求項１または２記載のスイッチトキャパシタ回路において、
前記入力側スイッチは、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第１のスイッチと、
第１の端子が前記サンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第２のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第３のスイッチとからなり、
前記出力側スイッチは、
第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第４のスイッチと、
第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記演算増幅回路の反転入力端子に接続された第５のスイッチとからなり、
前記第１、第２、第３のスイッチは、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることを特徴とするスイッチトキャパシタ回路。
前記入力側スイッチは、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第１のスイッチと、
第１の端子が前記サンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第２のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第３のスイッチとからなり、
前記出力側スイッチは、
第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第４のスイッチと、
第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記演算増幅回路の反転入力端子に接続された第５のスイッチとからなり、
前記第１、第２、第３のスイッチは、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることを特徴とするスイッチトキャパシタ回路。
【請求項4】
請求項１乃至３のいずれか１項に記載のスイッチトキャパシタ回路において、
前記出力側スイッチは、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記第２の基準電圧に接続し、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記演算増幅回路の反転入力端子に接続することを特徴とするスイッチトキャパシタ回路。
前記出力側スイッチは、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記第２の基準電圧に接続し、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記演算増幅回路の反転入力端子に接続することを特徴とするスイッチトキャパシタ回路。
【請求項5】
請求項１乃至４のいずれか１項に記載のスイッチトキャパシタ回路において、
前記第１、第２の基準電圧は、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子と前記出力側スイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定されることを特徴とするスイッチトキャパシタ回路。
前記第１、第２の基準電圧は、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子と前記出力側スイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定されることを特徴とするスイッチトキャパシタ回路。
【請求項6】
請求項１記載のスイッチトキャパシタ回路において、
前記演算増幅回路は、全差動オペアンプ回路であり、
前記サンプリング容量は、第１のサンプリング容量と第２のサンプリング容量とからなり、
前記入力側スイッチは、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第１のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第２のスイッチと、
第１の端子が前記第１のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第３のスイッチと、
第１の端子が前記第２のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第４のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第５のスイッチと、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第６のスイッチとからなり、
前記出力側スイッチは、
第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第７のスイッチと、
第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第８のスイッチと、
第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の反転入力端子に接続された第９のスイッチと、
第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の非反転入力端子に接続された第１０のスイッチとからなり、
前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることを特徴とするスイッチトキャパシタ回路。
前記演算増幅回路は、全差動オペアンプ回路であり、
前記サンプリング容量は、第１のサンプリング容量と第２のサンプリング容量とからなり、
前記入力側スイッチは、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第１のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第２のスイッチと、
第１の端子が前記第１のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第３のスイッチと、
第１の端子が前記第２のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第４のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第５のスイッチと、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第６のスイッチとからなり、
前記出力側スイッチは、
第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第７のスイッチと、
第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第８のスイッチと、
第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の反転入力端子に接続された第９のスイッチと、
第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の非反転入力端子に接続された第１０のスイッチとからなり、
前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることを特徴とするスイッチトキャパシタ回路。
【請求項7】
請求項６記載のスイッチトキャパシタ回路において、
一端が前記全差動オペアンプ回路の反転入力端子に接続され、他端が前記全差動オペアンプ回路の非反転出力に接続された第１の積分容量と、
一端が前記全差動オペアンプ回路の非反転入力端子に接続され、他端が前記全差動オペアンプ回路の反転出力に接続された第２の積分容量とさらに備え、
前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするスイッチトキャパシタ回路。
一端が前記全差動オペアンプ回路の反転入力端子に接続され、他端が前記全差動オペアンプ回路の非反転出力に接続された第１の積分容量と、
一端が前記全差動オペアンプ回路の非反転入力端子に接続され、他端が前記全差動オペアンプ回路の反転出力に接続された第２の積分容量とさらに備え、
前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするスイッチトキャパシタ回路。
【請求項8】
請求項６または７記載のスイッチトキャパシタ回路において、
前記第７、第８のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第２の入力電圧に接続するフェーズにおいて、前記第１、第２のサンプリング容量の全差動オペアンプ回路側の端子を前記第２の基準電圧に接続し、
前記第９、第１０のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の反転入力端子に接続し、前記第２のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の非反転入力端子に接続することを特徴とするスイッチトキャパシタ回路。
前記第７、第８のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第２の入力電圧に接続するフェーズにおいて、前記第１、第２のサンプリング容量の全差動オペアンプ回路側の端子を前記第２の基準電圧に接続し、
前記第９、第１０のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の反転入力端子に接続し、前記第２のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の非反転入力端子に接続することを特徴とするスイッチトキャパシタ回路。
【請求項9】
請求項６乃至８のいずれか１項に記載のスイッチトキャパシタ回路において、
前記第１、第２の基準電圧は、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量と前記第７、第９のスイッチとの接続点の電圧および前記第２のサンプリング容量と前記第８、第１０のスイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定されることを特徴とするスイッチトキャパシタ回路。
前記第１、第２の基準電圧は、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量と前記第７、第９のスイッチとの接続点の電圧および前記第２のサンプリング容量と前記第８、第１０のスイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定されることを特徴とするスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、容量とスイッチの組み合わせにより等価的に抵抗を実現するスイッチトキャパシタ回路に係り、特にフェーズ移行時の容量の電荷リークを抑制する技術に関するものである。
【背景技術】
【0002】
スイッチトキャパシタ回路は、スイッチ素子と容量素子を組み合わせることによって、抵抗器のように電流を流す回路である（特許文献１、特許文献２参照）。ＩＣ内部に回路を形成する場合、抵抗器をスイッチトキャパシタ回路に置き換えることで、容量素子同士の相対精度に応じた回路特性を実現できる。
【0003】
図４は、入力端子ＶＩ＿Ｐ，ＶＩ＿Ｎの差動電圧を積分する全差動型のスイッチトキャパシタ積分回路のブロック図、図５は図４の全差動型のスイッチトキャパシタ積分回路のタイミングチャートである。全差動型のスイッチトキャパシタ積分回路は、全差動オペアンプ回路Ａ１と、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎと、積分容量Ｃ２＿Ｐ，Ｃ２＿Ｎと、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎとから構成される。
【0004】
図５のタイミングチャートに示したとおり、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎの接続状態を２つのフェーズ（φ１，φ２）に分割する。クロック信号φ１がＨｉｇｈ、クロック信号φ２がＬｏｗのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎがオン、スイッチＳ２＿Ｐ，Ｓ２＿Ｎがオフとなり、入力容量Ｃ１＿Ｐの入力側の端子は入力端子ＶＩ＿Ｐと接続され、入力容量Ｃ１＿Ｎの入力側の端子は入力端子ＶＩ＿Ｎと接続される。
【0005】
クロック信号φ１がＬｏｗ、クロック信号φ２がＨｉｇｈのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎがオフ、スイッチＳ２＿Ｐ，Ｓ２＿Ｎがオンとなり、入力容量Ｃ１＿Ｐの入力側の端子は入力端子ＶＩ＿Ｎと接続され、入力容量Ｃ１＿Ｎの入力側の端子は入力端子ＶＩ＿Ｐと接続される。
【0006】
一方、クロック信号φ１がＨｉｇｈ、クロック信号φ２がＬｏｗのフェーズでは、スイッチＳ３＿Ｐ，Ｓ３＿Ｎがオン、スイッチＳ４＿Ｐ，Ｓ４＿Ｎがオフとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子は電圧ＶＣＭ１に接続される。この結果、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎには、入力端子ＶＩ＿Ｐ，ＶＩ＿Ｎに入力される電圧に応じた電荷が充電される。
【0007】
クロック信号φ１がＬｏｗ、クロック信号φ２がＨｉｇｈのフェーズでは、スイッチＳ３＿Ｐ，Ｓ３＿Ｎがオフ、スイッチＳ４＿Ｐ，Ｓ４＿Ｎがオンとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子は全差動オペアンプ回路Ａ１の入力端子と接続される。この結果、クロック信号φ２がＨｉｇｈになる瞬間に、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子の電圧が等しくなるようにフィードバックがかかる。
【0008】
クロック信号φ１がＨｉｇｈからＬｏｗに切り替わるときまでに入力容量Ｃ１＿Ｐに充電された電荷の量Ｑ１＿Ｐ（φ１）と入力容量Ｃ１＿Ｎに充電された電荷の量Ｑ１＿Ｎ（φ１）との差分Ｑ１（φ１）は次式のようになる。
Ｑ１（φ１）＝Ｑ１＿Ｐ（φ１）－Ｑ１＿Ｎ（φ１）
＝Ｃ１＿Ｐ（ＶＩ＿Ｐ－ＶＣＭ１）－Ｃ１＿Ｎ（ＶＩ＿Ｎ－ＶＣＭ１）・・（１）
Ｑ１（φ１）＝Ｑ１＿Ｐ（φ１）－Ｑ１＿Ｎ（φ１）
＝Ｃ１＿Ｐ（ＶＩ＿Ｐ－ＶＣＭ１）－Ｃ１＿Ｎ（ＶＩ＿Ｎ－ＶＣＭ１）・・（１）
【0009】
クロック信号φ２がＨｉｇｈからＬｏｗに切り替わるときまでに入力容量Ｃ１＿Ｐに充電された電荷の量Ｑ１＿Ｐ（φ２）と入力容量Ｃ１＿Ｎに充電された電荷の量Ｑ１＿Ｎ（φ２）との差分Ｑ１（φ２）は次式のようになる。
Ｑ１（φ２）＝Ｑ１＿Ｐ（φ２）－Ｑ１＿Ｎ（φ２）
＝Ｃ１＿Ｐ（ＶＩ＿Ｎ－ＶＣＭ’）－Ｃ１＿Ｎ（ＶＩ＿Ｐ－ＶＣＭ’）・・（２）
Ｑ１（φ２）＝Ｑ１＿Ｐ（φ２）－Ｑ１＿Ｎ（φ２）
＝Ｃ１＿Ｐ（ＶＩ＿Ｎ－ＶＣＭ’）－Ｃ１＿Ｎ（ＶＩ＿Ｐ－ＶＣＭ’）・・（２）
【0010】
ここで、ＶＣＭ’は、全差動オペアンプ回路Ａ１の入力端子電圧であり、全差動オペアンプ回路Ａ１の差動出力電圧と、積分容量Ｃ２＿Ｐ，Ｃ２＿Ｎに充電されている電荷量とによって決定される。全差動オペアンプ回路Ａ１は、通常、差動出力の中心電圧が一定となるよう出力電圧にフィードバックをかける。差動出力の中心電圧をＶＣＭ１、入力容量ＣＩ＿Ｐ＝ＣＩ＿Ｎと設計した場合は、積分容量Ｃ２＿Ｐ，Ｃ２＿Ｎに積算される電荷量が反対称の値となるため、ＶＣＭ’＝ＶＣＭ１となる。
【0011】
ＣＩ＿Ｐ＝ＣＩ＿Ｎ＝ＣＩとすると、図４のスイッチトキャパシタ積分回路のクロック信号φ１の１周期の動作で転送される電荷量ΔＱ１は、次式のようになる。
ΔＱ１＝Ｑ１（φ１）－Ｑ１（φ２）＝２×ＣＩ×（ＶＩ＿Ｐ－ＶＩ＿Ｎ）
・・・（３）
ΔＱ１＝Ｑ１（φ１）－Ｑ１（φ２）＝２×ＣＩ×（ＶＩ＿Ｐ－ＶＩ＿Ｎ）
・・・（３）
【0012】
図４のスイッチトキャパシタ積分回路では、クロック信号φ１の１周期ごとに差動電圧（ＶＩ＿Ｐ－ＶＩ＿Ｎ）に比例した電荷が積算されることになる。
例えば特許文献２に開示されている通常の回路では、クロック信号φ２がＨｉｇｈのフェーズで入力容量を差動出力の中心電圧ＶＣＭ１などに接続するが、その場合の電荷の転送量ΔＱ１は、次式のようになる。
ΔＱ１＝ＣＩ×（ＶＩ＿Ｐ－ＶＩ＿Ｎ） ・・・（４）
例えば特許文献２に開示されている通常の回路では、クロック信号φ２がＨｉｇｈのフェーズで入力容量を差動出力の中心電圧ＶＣＭ１などに接続するが、その場合の電荷の転送量ΔＱ１は、次式のようになる。
ΔＱ１＝ＣＩ×（ＶＩ＿Ｐ－ＶＩ＿Ｎ） ・・・（４）
【0013】
つまり、図４のスイッチトキャパシタ積分回路は、特許文献２に開示されている回路と比較して同一の入力容量についての電荷の転送量が２倍になるため、Ｓ／Ｎ比の向上が期待できる。
【0014】
一方で、図４のスイッチトキャパシタ積分回路においては、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）の電位差次第では、問題が発生しうる。
一般的なＣＭＯＳプロセスのＩＣでは、図６に示すようにスイッチＳ１＿Ｐは、Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）１００とＰチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）２００とを組み合わせたトランスミッションゲートと呼ばれる構成で実現される。他のスイッチＳ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎについても同様である。
一般的なＣＭＯＳプロセスのＩＣでは、図６に示すようにスイッチＳ１＿Ｐは、Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）１００とＰチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）２００とを組み合わせたトランスミッションゲートと呼ばれる構成で実現される。他のスイッチＳ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎについても同様である。
【0015】
図７にＮＭＯＳ１００とＰＭＯＳ２００の断面図を示す。図７の１０１，２０１はＰ型サブスレート、１０２はＮ型拡散層、２０２はＰ型拡散層、１０３，２０３はゲート酸化膜、１０４，２０４はポリシリコンからなるゲート、２０５はＮ型ウエルである。
【0016】
ＮＭＯＳ１００ではＰ型サブスレート１０１上にＮ型拡散層１０２を形成し、ＰＭＯＳ２００ではＮ型ウエル２０５上にＰ型拡散層２０２を形成する。通常は、Ｐ型サブスレート１０１とＮ型拡散層１０２の電位が順バイアスとならないように、ＮＭＯＳ１００のＰ型サブスレート１０１はグランド電位に接続される。同様に、Ｎ型ウエル２０５とＰ型拡散層２０２の電位が順バイアスとならないように、ＰＭＯＳ２００のＮ型ウエル２０５は電源電圧ＶＤＤに接続される。
【0017】
しかし、ＭＯＳの拡散層の電位が、グランド電位よりも低くなった場合、もしくは電源電圧ＶＤＤよりも高くなった場合は、バルク（Ｐ型サブスレート１０１、Ｎ型ウエル２０５）から拡散層の方向、もしくは拡散層からバルクの方向へ順バイアス電流が流れることになる。例えばＮ型拡散層１０２がグランド電位よりも低くなった場合は、ＮＭＯＳのＰ型サブスレート１０１からＮ型拡散層１０２へ順バイアス電流が流れる。また、Ｐ型拡散層２０２が電源電圧ＶＤＤよりも高くなった場合は、ＰＭＯＳのＰ型拡散層２０２からＮ型ウエル２０５へ順バイアス電流が流れる。
【0018】
図４の回路においては、入力電圧ＶＩ＿Ｐ，ＶＩ＿Ｎの関係次第では、ＣＭＯＳスイッチのバルクまたは拡散層に順バイアス電流が流れ込むケースが発生しうる。
図４の回路において、クロック信号φ１がＨｉｇｈからＬｏｗに切り替わるときまでに入力容量Ｃ１＿Ｐに充電された電荷の量Ｑ１＿Ｐ（φ１）は、次式のようになる。
Ｑ１＿Ｐ＝Ｃ１＿Ｐ（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（５）
図４の回路において、クロック信号φ１がＨｉｇｈからＬｏｗに切り替わるときまでに入力容量Ｃ１＿Ｐに充電された電荷の量Ｑ１＿Ｐ（φ１）は、次式のようになる。
Ｑ１＿Ｐ＝Ｃ１＿Ｐ（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（５）
【0019】
クロック信号φ２がＨｉｇｈになった瞬間は、入力容量Ｃ１＿Ｐに式（５）で示す電荷が充電されているために、入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ１＿２）は、次式のようになる。
ＶＣＯ＿Ｐ（φ１＿２）＝ＶＩ＿Ｎ－（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（６）
ＶＣＯ＿Ｐ（φ１＿２）＝ＶＩ＿Ｎ－（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（６）
【0020】
ここで、入力電圧ＶＩ＿Ｐ，ＶＩ＿Ｎの値次第で、クロック信号φ２がＨｉｇｈになったフェーズにおいて入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ２）の値がＩＣの電源電圧以上、もしくはグランド電位以下の値となりうる。
【0021】
例えば電源電圧をＶＤＤとして、電圧ＶＣＭ１をＶＣＭ１≧ＶＤＤ／２の値に設計した場合、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＜－ＶＤＤ／２となる条件で、クロック信号φ２がＨｉｇｈになった瞬間の入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ１＿２）は、次式のようになる。
ＶＣＯ＿Ｐ（φ１＿２）＝－（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＋ＶＣＭ１＞ＶＤＤ
・・・（７）
ＶＣＯ＿Ｐ（φ１＿２）＝－（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＋ＶＣＭ１＞ＶＤＤ
・・・（７）
【0022】
したがって、電圧ＶＣＯ＿Ｐ（φ１＿２）が電源電圧ＶＤＤよりも高くなるので、スイッチＳ３＿Ｐ，Ｓ４＿ＰのＮＭＯＳ，ＰＭＯＳの拡散層に電源電圧ＶＤＤよりも高い電圧が印加されることになる。
【0023】
逆に、ＶＣＭ１の電圧をＶＣＭ１≦ＶＤＤ／２と設計すると、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＞ＶＤＤ／２となる条件で、クロック信号φ２がＨｉｇｈになった瞬間の入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ１＿２）は、次式のようになる。
ＶＣＯ＿Ｐ（φ１＿２）＝－（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＋ＶＣＭ１＜０ ・・（８）
ＶＣＯ＿Ｐ（φ１＿２）＝－（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＋ＶＣＭ１＜０ ・・（８）
【0024】
したがって、電圧ＶＣＯ＿Ｐ（φ１＿２）がグランド電位よりも低くなるので、スイッチＳ３＿Ｐ，Ｓ４＿ＰのＮＭＯＳ，ＰＭＯＳの拡散層にグランド電位よりも低い電圧が印加されることになる。
すなわち、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）の電位差の取りうる値がＶＤＤ／２の絶対値より大きい場合に、ＶＣＯ＿Ｐ（φ２）を電源電圧ＶＤＤの範囲に収めるための電圧は一意の解がないことになる。
すなわち、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）の電位差の取りうる値がＶＤＤ／２の絶対値より大きい場合に、ＶＣＯ＿Ｐ（φ２）を電源電圧ＶＤＤの範囲に収めるための電圧は一意の解がないことになる。
【0025】
図４のスイッチトキャパシタ積分回路の動作時に、入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ、入力容量Ｃ１＿ＮとスイッチＳ３＿Ｎ，Ｓ４＿Ｎとの接続点の電圧ＶＣＯ＿Ｎが電源電圧ＶＤＤよりも高い電圧、もしくはグランド電位よりも低い電圧になった場合、スイッチＳ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿ＮのＮＭＯＳのバルクから拡散層の方向、もしくはＰＭＯＳの拡散層からバルクの方向へ電流が流れることになる。
【0026】
その結果、クロック信号φ１がＨｉｇｈのフェーズで充電された入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎの電荷がリークすることになり、積分値に誤差が生じる。スイッチトキャパシタ積分回路の設計時には、この電荷のリークを回避する設計を行う必要がある。
【0027】
図４では、全差動型のスイッチトキャパシタ積分回路を例として挙げたが、シングルエンド型のスイッチトキャパシタ積分回路においても同様の課題が発生し、クロック信号φ１がＨｉｇｈになるフェーズとクロック信号φ２がＨｉｇｈになるフェーズとの入力容量端子電圧の差が大きい場合は、入力容量の電荷のリークを回避する措置を取る必要がある。
【先行技術文献】
【特許文献】
【0028】
【特許文献1】特許第３７９５３３８号公報
【特許文献2】特開２０１６－０４２６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【0029】
本発明は、上記課題を解決するためになされたもので、動作のフェーズ移行時に容量端子電圧の変動が大きい場合でも、容量の電荷のリークを抑制することができるスイッチトキャパシタ回路を提供することを目的とする。
【課題を解決するための手段】
【0030】
本発明のスイッチトキャパシタ回路は、サンプリング容量と、演算増幅回路と、前記サンプリング容量の入力側の端子を第１の入力電圧と第２の入力電圧と電荷転送用の第１の基準電圧のうちいずれかに選択的に接続するように構成された入力側スイッチと、前記サンプリング容量の演算増幅回路側の端子を電荷充電用の第２の基準電圧と前記演算増幅回路の入力端子のうちいずれかに選択的に接続するように構成された出力側スイッチとを備え、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を演算することを特徴とするものである。
また、本発明のスイッチトキャパシタ回路の１構成例（第１、第２の実施例）は、一端が前記演算増幅回路の入力端子に接続され、他端が前記演算増幅回路の出力端子に接続された積分容量をさらに備え、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするものである。
また、本発明のスイッチトキャパシタ回路の１構成例（第１、第２の実施例）は、一端が前記演算増幅回路の入力端子に接続され、他端が前記演算増幅回路の出力端子に接続された積分容量をさらに備え、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするものである。
【0031】
また、本発明のスイッチトキャパシタ回路の１構成例（第２の実施例）において、前記入力側スイッチは、第１の端子が前記第１の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第１のスイッチと、第１の端子が前記サンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第２のスイッチと、第１の端子が前記第２の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第３のスイッチとからなり、前記出力側スイッチは、第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第４のスイッチと、第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記演算増幅回路の反転入力端子に接続された第５のスイッチとからなり、前記第１、第２、第３のスイッチは、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることを特徴とするものである。
【0032】
また、本発明のスイッチトキャパシタ回路の１構成例（第２の実施例）において、前記出力側スイッチは、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記第２の基準電圧に接続し、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記演算増幅回路の反転入力端子に接続することを特徴とするものである。
また、本発明のスイッチトキャパシタ回路の１構成例（第２の実施例）において、前記第１、第２の基準電圧は、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子と前記出力側スイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定される。
また、本発明のスイッチトキャパシタ回路の１構成例（第２の実施例）において、前記第１、第２の基準電圧は、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子と前記出力側スイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定される。
【0033】
また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）において、前記演算増幅回路は、全差動オペアンプ回路であり、前記サンプリング容量は、第１のサンプリング容量と第２のサンプリング容量とからなり、前記入力側スイッチは、第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第１のスイッチと、第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第２のスイッチと、第１の端子が前記第１のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第３のスイッチと、第１の端子が前記第２のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第４のスイッチと、第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第５のスイッチと、第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第６のスイッチとからなり、前記出力側スイッチは、第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第７のスイッチと、第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第８のスイッチと、第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の反転入力端子に接続された第９のスイッチと、第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の非反転入力端子に接続された第１０のスイッチとからなり、前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることを特徴とするものである。
【0034】
また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）は、一端が前記全差動オペアンプ回路の反転入力端子に接続され、他端が前記全差動オペアンプ回路の非反転出力に接続された第１の積分容量と、一端が前記全差動オペアンプ回路の非反転入力端子に接続され、他端が前記全差動オペアンプ回路の反転出力に接続された第２の積分容量とさらに備え、前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするものである。
【0035】
また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）において、前記第７、第８のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第２の入力電圧に接続するフェーズにおいて、前記第１、第２のサンプリング容量の全差動オペアンプ回路側の端子を前記第２の基準電圧に接続し、前記第９、第１０のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の反転入力端子に接続し、前記第２のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の非反転入力端子に接続することを特徴とするものである。
また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）において、前記第１、第２の基準電圧は、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量と前記第７、第９のスイッチとの接続点の電圧および前記第２のサンプリング容量と前記第８、第１０のスイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定される。
また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）において、前記第１、第２の基準電圧は、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量と前記第７、第９のスイッチとの接続点の電圧および前記第２のサンプリング容量と前記第８、第１０のスイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定される。
【発明の効果】
【0036】
本発明によれば、サンプリング容量の入力側の端子の接続先を、第１の入力電圧、第１の基準電圧、第２の入力電圧の順に周期的に切り替えることにより、第１の入力電圧と第２の入力電圧の差動電圧の振幅が大きい場合でも、サンプリング容量の電荷のリークを抑制することができる。その結果、本発明では、信号処理の誤差を低減することができる。
【図面の簡単な説明】
【0037】
【発明を実施するための形態】
【0038】
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る全差動型のスイッチトキャパシタ積分回路の回路図、図２は図１のスイッチトキャパシタ積分回路のタイミングチャートである。
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る全差動型のスイッチトキャパシタ積分回路の回路図、図２は図１のスイッチトキャパシタ積分回路のタイミングチャートである。
【0039】
本実施例のスイッチトキャパシタ積分回路は、全差動オペアンプ回路Ａ１（演算増幅回路）と、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎ（サンプリング容量）と、一端が全差動オペアンプ回路Ａ１の反転入力端子に接続され、他端が全差動オペアンプ回路Ａ１の非反転出力端子に接続された積分容量Ｃ２＿Ｐと、一端が全差動オペアンプ回路Ａ１の非反転入力端子に接続され、他端が全差動オペアンプ回路Ａ１の反転出力端子に接続された積分容量Ｃ２＿Ｎと、第１の端子が入力端子ＶＩ＿Ｐ（第１の入力電圧）に接続され、第２の端子が入力容量Ｃ１＿Ｐの入力側の端子に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ１＿Ｐと、第１の端子が入力端子ＶＩ＿Ｎ（第２の入力電圧）に接続され、第２の端子が入力容量Ｃ１＿Ｎの入力側の端子に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ１＿Ｎと、第１の端子が入力端子ＶＩ＿Ｎに接続され、第２の端子が入力容量Ｃ１＿Ｐの入力側の端子に接続され、制御端子にクロック信号φ２ｂが入力されるスイッチＳ２＿Ｐと、第１の端子が入力端子ＶＩ＿Ｐに接続され、第２の端子が入力容量Ｃ１＿Ｎの入力側の端子に接続され、制御端子にクロック信号φ２ｂが入力されるスイッチＳ２＿Ｎと、第１の端子が入力容量Ｃ１＿Ｐのオペアンプ側の端子に接続され、第２の端子が電圧ＶＣＭ１（第２の基準電圧）に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ３＿Ｐと、第１の端子が入力容量Ｃ１＿Ｎのオペアンプ側の端子に接続され、第２の端子が電圧ＶＣＭ１に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ３＿Ｎと、第１の端子が入力容量Ｃ１＿Ｐのオペアンプ側の端子に接続され、第２の端子が全差動オペアンプ回路Ａ１の反転入力端子に接続され、制御端子にクロック信号φ２が入力されるスイッチＳ４＿Ｐと、第１の端子が入力容量Ｃ１＿Ｎのオペアンプ側の端子に接続され、第２の端子が全差動オペアンプ回路Ａ１の非反転入力端子に接続され、制御端子にクロック信号φ２が入力されるスイッチＳ４＿Ｎと、第１の端子が入力容量Ｃ１＿Ｐの入力側の端子に接続され、第２の端子が電圧ＶＣＭ２（第１の基準電圧）に接続され、制御端子にクロック信号φ２ａが入力されるスイッチＳ５＿Ｐと、第１の端子が入力容量Ｃ１＿Ｎの入力側の端子に接続され、第２の端子が電圧ＶＣＭ２に接続され、制御端子にクロック信号φ２ａが入力されるスイッチＳ５＿Ｎとから構成される。
【0040】
スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎは入力側スイッチを構成し、スイッチＳ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎは出力側スイッチを構成している。
クロック信号φ１，φ２，φ２ａ，φ２ｂは、図示しないクロック信号源から出力される。
クロック信号φ１，φ２，φ２ａ，φ２ｂは、図示しないクロック信号源から出力される。
【0041】
本実施例では、図４に示したスイッチトキャパシタ積分回路に対してスイッチＳ５＿Ｐ，Ｓ５＿Ｎを追加し、スイッチトキャパシタ積分回路の電荷ホールドのフェーズφ２を、φ２ａ，φ２ｂの２つに分割し、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎの接続状態を３つのフェーズ（φ１，φ２ａ，φ２ｂ）に分割する。
【0042】
クロック信号φ１がＨｉｇｈ、クロック信号φ２，φ２ａ，φ２ｂがＬｏｗのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎがオン、スイッチＳ２＿Ｐ，Ｓ２＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎがオフとなり、入力容量Ｃ１＿Ｐの入力側の端子は入力端子ＶＩ＿Ｐと接続され、入力容量Ｃ１＿Ｎの入力側の端子は入力端子ＶＩ＿Ｎと接続される。
【0043】
クロック信号φ１，φ２ｂがＬｏｗ、クロック信号φ２，φ２ａがＨｉｇｈのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎがオフ、スイッチＳ５＿Ｐ，Ｓ５＿Ｎがオンとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎの入力側の端子は電圧ＶＣＭ２と接続される。
【0044】
クロック信号φ１，φ２ａがＬｏｗ、クロック信号φ２，φ２ｂがＨｉｇｈのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎがオフ、スイッチＳ２＿Ｐ，Ｓ２＿Ｎがオンとなり、入力容量Ｃ１＿Ｐの入力側の端子は入力端子ＶＩ＿Ｎと接続され、入力容量Ｃ１＿Ｎの入力側の端子は入力端子ＶＩ＿Ｐと接続される。
【0045】
従来と同様に、クロック信号φ１がＨｉｇｈ、クロック信号φ２がＬｏｗのフェーズでは、スイッチＳ３＿Ｐ，Ｓ３＿Ｎがオン、スイッチＳ４＿Ｐ，Ｓ４＿Ｎがオフとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子は電圧ＶＣＭ１に接続される。また、クロック信号φ１がＬｏｗ、クロック信号φ２がＨｉｇｈのフェーズでは、スイッチＳ３＿Ｐ，Ｓ３＿Ｎがオフ、スイッチＳ４＿Ｐ，Ｓ４＿Ｎがオンとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子は全差動オペアンプ回路Ａ１の入力端子と接続される。
【0046】
クロック信号φ２ａがＨｉｇｈになったフェーズにおける入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ２ａ）の値は次式のようになる。
ＶＣＯ＿Ｐ（φ２ａ）＝ＶＣＭ２－（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（９）
ＶＣＯ＿Ｐ（φ２ａ）＝ＶＣＭ２－（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（９）
【0047】
また、クロック信号φ２ｂがＨｉｇｈになったフェーズにおける入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ２ｂ）の値は次式のようになる。
ＶＣＯ＿Ｐ（φ２ｂ）＝ＶＩ＿Ｎ－（ＶＣＭ２－ＶＣＭ’） ・・・（１０）
ＶＣＯ＿Ｐ（φ２ｂ）＝ＶＩ＿Ｎ－（ＶＣＭ２－ＶＣＭ’） ・・・（１０）
【0048】
式（１０）において、ＶＣＭ’＝ＶＣＭ１（コモンモードフィードバック電圧＝ＶＣＭ１の場合）である。
クロック信号φ１がＨｉｇｈのフェーズで充電された入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎの電荷のリークを回避するためには、式（９）、式（１０）の電圧ＶＣＯ＿Ｐ（φ２ａ），ＶＣＯ＿Ｐ（φ２ｂ）の値がグランド電位から電源電圧ＶＤＤの範囲を超えないように、電圧ＶＣＭ１，ＶＣＭ２の値を設計すればよいことになる。
クロック信号φ１がＨｉｇｈのフェーズで充電された入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎの電荷のリークを回避するためには、式（９）、式（１０）の電圧ＶＣＯ＿Ｐ（φ２ａ），ＶＣＯ＿Ｐ（φ２ｂ）の値がグランド電位から電源電圧ＶＤＤの範囲を超えないように、電圧ＶＣＭ１，ＶＣＭ２の値を設計すればよいことになる。
【0049】
例えば電源電圧ＶＤＤに対して、ＶＣＭ１＝ＶＣＭ２＝ＶＤＤ／２とすれば、電圧ＶＣＯ＿Ｐ（φ２ａ），ＶＣＯ＿Ｐ（φ２ｂ）は以下のようになる。
ＶＣＯ＿Ｐ（φ２ａ）＝ＶＤＤ－ＶＩ＿Ｐ ・・・（１１）
ＶＣＯ＿Ｐ（φ２ｂ）＝ＶＩ＿Ｎ ・・・（１２）
ＶＣＯ＿Ｐ（φ２ａ）＝ＶＤＤ－ＶＩ＿Ｐ ・・・（１１）
ＶＣＯ＿Ｐ（φ２ｂ）＝ＶＩ＿Ｎ ・・・（１２）
【0050】
ただし、０Ｖ≦ＶＩ＿Ｐ≦ＶＤＤ、かつ０Ｖ≦ＶＩ＿Ｎ≦ＶＤＤとする。式（１１）、式（１２）によれば、入力電圧ＶＩ＿Ｐ，ＶＩ＿Ｎがグランド電位と電源電圧ＶＤＤの範囲内である限り、入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ２ａ），ＶＣＯ＿Ｐ（φ２ｂ）もグランド電位と電源電圧ＶＤＤの範囲内に収まることになる。
【0051】
式（１１）、式（１２）では、入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧のみ示しているが、例えばＶＣＭ１＝ＶＣＭ２＝ＶＤＤ／２とすることにより、入力容量Ｃ１＿ＮとスイッチＳ３＿Ｎ，Ｓ４＿Ｎとの接続点の電圧ＶＣＯ＿Ｎもグランド電位と電源電圧ＶＤＤの範囲内となる。
【0052】
本実施例では、入力容量Ｃ１＿Ｐの入力端子側の電圧を、一度にＶＩ＿ＰからＶＩ＿Ｎへ変化させずに、ＶＣＭ２を経由させることになる。入力電圧ＶＩ＿Ｐと入力電圧ＶＩ＿Ｎの電位差が大きい場合に、既知の電圧ＶＣＭ２を経由することで、瞬間的な電圧の変化量を規定値内に抑えることができ、入力容量Ｃ１＿Ｐの電荷のリークを抑制できる。入力容量Ｃ１＿Ｎについても同様である。したがって、本実施例では、差動入力などの用途において、大きな振幅の電圧信号を取得できるようになり、特許文献２に開示された構成と比較して、積分回路のＳ／Ｎの向上が期待できる。
【0053】
［第２の実施例］
第１の実施例では、全差動型のスイッチトキャパシタ積分回路を例に挙げて説明したが、シングルエンド型のスイッチトキャパシタ積分回路にも本発明を適用可能である。図３は本発明の第２の実施例に係るシングルエンド型のスイッチトキャパシタ積分回路の回路図である。
第１の実施例では、全差動型のスイッチトキャパシタ積分回路を例に挙げて説明したが、シングルエンド型のスイッチトキャパシタ積分回路にも本発明を適用可能である。図３は本発明の第２の実施例に係るシングルエンド型のスイッチトキャパシタ積分回路の回路図である。
【0054】
本実施例のスイッチトキャパシタ積分回路は、非反転入力端子が電圧ＶＣＭ１（第２の基準電圧）に接続されたオペアンプ回路Ａ２（演算増幅回路）と、入力容量Ｃ１（サンプリング容量）と、一端がオペアンプ回路Ａ２の反転入力端子に接続され、他端がオペアンプ回路Ａ２の出力端子に接続された積分容量Ｃ２と、第１の端子が入力端子Ｖ１（第１の入力電圧）に接続され、第２の端子が入力容量Ｃ１の入力側の端子に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ１と、第１の端子が入力端子Ｖ２（第２の入力電圧）に接続され、第２の端子が入力容量Ｃ１の入力側の端子に接続され、制御端子にクロック信号φ２ｂが入力されるスイッチＳ２と、第１の端子が入力容量Ｃ１のオペアンプ側の端子に接続され、第２の端子が電圧ＶＣＭ１に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ３と、第１の端子が入力容量Ｃ１のオペアンプ側の端子に接続され、第２の端子がオペアンプ回路Ａ２の反転入力端子に接続され、制御端子にクロック信号φ２が入力されるスイッチＳ４と、第１の端子が入力容量Ｃ１の入力側の端子に接続され、第２の端子が電圧ＶＣＭ２（第１の基準電圧）に接続され、制御端子にクロック信号φ２ａが入力されるスイッチＳ５とから構成される。
【0055】
スイッチＳ１，Ｓ２，Ｓ５は入力側スイッチを構成し、スイッチＳ３，Ｓ４は出力側スイッチを構成している。
本実施例においても、スイッチトキャパシタ積分回路のタイミングチャートは図２と同様である。
本実施例においても、スイッチトキャパシタ積分回路のタイミングチャートは図２と同様である。
【0056】
クロック信号φ１がＨｉｇｈ、クロック信号φ２，φ２ａ，φ２ｂがＬｏｗのフェーズでは、スイッチＳ１がオン、スイッチＳ２，Ｓ５がオフとなり、入力容量Ｃ１の入力側の端子は入力端子Ｖ１と接続される。クロック信号φ１，φ２ｂがＬｏｗ、クロック信号φ２，φ２ａがＨｉｇｈのフェーズでは、スイッチＳ１，Ｓ２がオフ、スイッチＳ５がオンとなり、入力容量Ｃ１の入力側の端子は電圧ＶＣＭ２と接続される。クロック信号φ１，φ２ａがＬｏｗ、クロック信号φ２，φ２ｂがＨｉｇｈのフェーズでは、スイッチＳ１，Ｓ５がオフ、スイッチＳ２がオンとなり、入力容量Ｃ１の入力側の端子は入力端子Ｖ２と接続される。
【0057】
クロック信号φ１がＨｉｇｈ、クロック信号φ２がＬｏｗのフェーズでは、スイッチＳ３がオン、スイッチＳ４がオフとなり、入力容量Ｃ１のオペアンプ側の端子は電圧ＶＣＭ１に接続される。また、クロック信号φ１がＬｏｗ、クロック信号φ２がＨｉｇｈのフェーズでは、スイッチＳ３がオフ、スイッチＳ４がオンとなり、入力容量Ｃ１のオペアンプ側の端子はオペアンプ回路Ａ２の反転入力端子と接続される。
【0058】
本実施例では、クロック信号φ１の１周期毎に、入力端子Ｖ１とＶ２の差動電圧が積分される。第１の実施例と同様に、入力容量Ｃ１の接続先を、φ２ａ，φ２ｂの２段階に切り替えて電荷を段階的に積分容量Ｃ２へ転送することで、Ｖ１－Ｖ２の振幅が大きい場合でも、入力容量Ｃ１の電荷のリークを防ぐことができる。
【0059】
第１、第２の実施例では、スイッチトキャパシタ積分回路を例に挙げて説明したが、本発明はスイッチトキャパシタ回路全般に対して広く適用できると考えられ、動作のフェーズ移行時に容量端子電圧の変動が大きい場合の電荷リークの抑制方法として使用できる。
【産業上の利用可能性】
【0060】
本発明は、スイッチトキャパシタ回路に適用することができる。
【符号の説明】
【0061】
Ａ１…全差動オペアンプ回路、Ａ２…オペアンプ回路、Ｃ１，Ｃ１＿Ｐ，Ｃ１＿Ｎ…入力容量、Ｃ２，Ｃ２＿Ｐ，Ｃ２＿Ｎ…積分容量、Ｓ１，Ｓ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４，Ｓ４＿Ｐ，Ｓ４＿Ｎ，Ｓ５，Ｓ５＿Ｐ，Ｓ５＿Ｎ…スイッチ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】