特開 2023-21803 実装基板および実装基板の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023021803

(43)【公開日】2023-02-14

(54)【発明の名称】実装基板および実装基板の製造方法

(51)【国際特許分類】

   H05K 3/28 20060101AFI20230207BHJP

   H05K 1/18 20060101ALI20230207BHJP

   H05K 3/34 20060101ALI20230207BHJP

【ＦＩ】

H05K3/28 B

H05K1/18 J

H05K3/34 501D

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021126897

(22)【出願日】2021-08-02

(71)【出願人】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】110002745

【氏名又は名称】弁理士法人河崎特許事務所

(72)【発明者】

【氏名】池内 智史

(72)【発明者】

【氏名】圓尾 弘樹

(72)【発明者】

【氏名】吉永 誠一

(72)【発明者】

【氏名】境 忠彦

(72)【発明者】

【氏名】宗像 宏典

【テーマコード（参考）】

5E314

5E319

5E336

【Ｆターム（参考）】

5E314AA26

5E314AA32

5E314BB06

5E314CC06

5E314EE02

5E314FF03

5E314FF05

5E314FF19

5E314GG22

5E319AA03

5E319AA07

5E319AB06

5E319AC02

5E319BB05

5E319CC33

5E319GG05

5E336AA04

5E336AA12

5E336BB01

5E336BB02

5E336BB03

5E336BB16

5E336CC32

5E336CC52

5E336CC53

5E336CC60

5E336EE03

5E336GG06

(57)【要約】

【課題】微小チップ型電子部品の狭隣接実装においてブリッジの発生を抑止する。
【解決手段】実装基板１０は、１００μｍ以下の隣接距離Ｌ１で隣接する第１および第２電子部品１１，１２と、両者が表面実装される基板１３と、両者を基板１３に半田付けする第１および第２半田部１５，１６と、第１および第２電子部品１１，１２と基板１３との間に介在する第１および第２スペーサ１７，１８と、を備える。第１および第２電子部品１１，１２は、長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である。基板１３は、第１および第２半田部１５，１６に対応する複数のランド１４を有する。第１および第２スペーサ１７，１８は、第１半田部１５と第２半田部１６との間でブリッジが発生するのを防止するために必要なランド１４と端子１１ａ，１２ａとの間の距離を確保する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電子部品と、
前記第１電子部品と１００μｍ以下の隣接距離で隣接する第２電子部品と、
前記第１電子部品および前記第２電子部品が表面実装される基板と、
前記第１電子部品を前記基板に半田付けする第１半田部と、
前記第２電子部品を前記基板に半田付けする第２半田部と、
前記第１電子部品と前記基板との間に介在する第１スペーサと、
前記第２電子部品と前記基板との間に介在する第２スペーサと、
を備え、
前記第１電子部品および前記第２電子部品は、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品であり、
前記基板は、前記第１半田部および前記第２半田部に対応する複数のランドを有し、
前記第１および第２スペーサが、前記第１半田部と前記第２半田部との間でブリッジが発生するのを防止するために必要な前記ランドと前記端子との間の距離を確保する、実装基板。

【請求項2】

前記第１および第２スペーサは、前記基板の表面に形成されたソルダーレジストで構成される、請求項１に記載の実装基板。

【請求項3】

前記第１および第２スペーサは、前記第１および第２電子部品を前記基板の表面に接着する接着部に含まれるフィラー粒子で構成される、請求項１に記載の実装基板。

【請求項4】

前記第１および第２スペーサの厚さは、１０μｍ以上である、請求項１～３のいずれか１項に記載の実装基板。

【請求項5】

前記第１および第２スペーサの厚さは、前記第１および第２半田部を形成するときに用いるマスクの厚さ以下である、請求項１～４のいずれか１項に記載の実装基板。

【請求項6】

互いに１００μｍ以下の隣接距離で隣接する第１電子部品および第２電子部品が表面実装され、前記第１電子部品および前記第２電子部品は、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である、実装基板の製造方法であって、
互いに１００μｍ以下の隣接距離で隣接する複数のランドを有する基板を準備する基板準備工程と、
前記複数のランドに対応する開口を有するマスクを用いて、前記複数のランド上にクリーム半田を塗布する塗布工程と、
前記複数のランド上に前記クリーム半田と第１スペーサおよび第２スペーサとを介して前記第１電子部品および前記第２電子部品を搭載する部品搭載工程と、
前記第１電子部品および前記第２電子部品が搭載された前記基板を加熱するリフロー工程と、
を備え、
前記第１および第２スペーサの厚さは、前記マスクの厚さ以下であり、
前記リフロー工程において、前記クリーム半田を溶融後固化させて、前記第１電子部品の端子と前記ランドとを接続する第１半田部および前記第２電子部品の端子と前記ランドとを接続する第２半田部を形成すると共に、前記第１および第２スペーサにより、前記第１半田部と前記第２半田部との間でブリッジが発生するのを防止するために必要な前記ランドと前記端子との間の距離を確保する、実装基板の製造方法。

【請求項7】

互いに１００μｍ以下の隣接距離で隣接する第１電子部品および第２電子部品が表面実装され、前記第１電子部品および前記第２電子部品は、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である、実装基板の製造方法であって、
互いに１００μｍ以下の隣接距離で隣接する複数のランド、および前記複数のランド上にそれぞれ形成された半田プリコートを有する基板を準備する基板準備工程と、
前記複数のランドに対応する開口を有するマスクを用いて、前記半田プリコート上にフラックスを塗布する塗布工程と、
前記半田プリコート上に前記フラックスと第１スペーサおよび第２スペーサとを介して前記第１電子部品および前記第２電子部品を搭載する部品搭載工程と、
前記第１電子部品および前記第２電子部品が搭載された前記基板を加熱するリフロー工程と、
を備え、
前記第１および第２スペーサの厚さは、前記マスクの厚さ以下であり、
前記リフロー工程において、前記半田プリコートを溶融後固化させて、前記第１電子部品の端子と前記ランドとを接続する第１半田部および前記第２電子部品の端子と前記ランドとを接続する第２半田部を形成すると共に、前記第１および第２スペーサにより、前記第１半田部と前記第２半田部との間でブリッジが発生するのを防止するために必要な前記ランドと前記端子との間の距離を確保する、実装基板の製造方法。

【請求項8】

互いに１００μｍ以下の隣接距離で隣接する第１電子部品および第２電子部品が表面実装され、前記第１電子部品および前記第２電子部品は、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である、実装基板の製造方法であって、
互いに１００μｍ以下の隣接距離で隣接する複数のランド、および前記複数のランド上にそれぞれ形成された半田プリコートを有する基板を準備する基板準備工程と、
前記複数のランドに対応する開口を有するマスクを用いて、前記半田プリコート上にフィラー粒子を含む熱硬化型のフラックスを塗布する塗布工程と、
前記半田プリコート上に前記フラックスを介して前記第１電子部品および前記第２電子部品を搭載する部品搭載工程と、
前記第１電子部品および前記第２電子部品が搭載された前記基板を加熱するリフロー工程と、
を備え、
前記フィラー粒子の最大粒径は、前記マスクの厚さ以下であり、
前記リフロー工程において、前記半田プリコートを溶融後固化させて、前記第１電子部品の端子と前記ランドとを接続する第１半田部および前記第２電子部品の端子と前記ランドとを接続する第２半田部を形成すると共に、前記フィラー粒子を前記第１電子部品および前記第２電子部品と前記基板との間に介在させて、前記第１半田部と前記第２半田部との間でブリッジが発生するのを防止するために必要な前記ランドと前記端子との間の距離を確保する、実装基板の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、実装基板および実装基板の製造方法に関する。

【背景技術】

【0002】

従来、チップ型電子部品が表面実装された基板である実装基板が知られている（例えば、特許文献１）。特許文献１の実装基板では、同文献の段落００２４に記載されているように、隣り合うチップ型電子部品の間の隣接距離が、５００μｍ以下、好ましくは３００μｍ以下、より好ましくは２００μｍ以下である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－１１０３０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、微小なチップ型電子部品を、さらに狭い隣接距離で表面実装しようとすると、従来とは異なる態様で、チップ型電子部品の間でブリッジ（電気的短絡）が生じることがある。すなわち、従来は、チップ型電子部品が接続されるランド上の半田が基板表面に沿って広がることでブリッジが発生していた。これに対し、例えば１００μｍ以下の隣接距離でチップ型電子部品を表面実装すると、チップ型電子部品の端子側面にぬれ広がった半田同士が接触してブリッジが発生する。

【0005】

例えば、図４に示す実装基板１１０は、互いに１００μｍ以下の隣接距離Ｌ１で隣接する第１電子部品１１１および第２電子部品１１２と、第１電子部品１１１および第２電子部品１１２が表面実装される基板１１３と、第１電子部品１１１を基板１１３に半田付けする第１半田部１１５と、第２電子部品１１２を基板１１３に半田付けする第２半田部１１６と、を備え、第１および第２電子部品１１１，１１２が、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子１１１ａ，１１２ａを有するチップ型電子部品であり、基板１１３が、第１半田部１１５および第２半田部１１６に対応する複数のランド１１４を有する。同図に示すように、このような実装基板１１０では、第１半田部１１５と第２半田部１１６との間でブリッジが発生することがある。このような状況において、本開示は、微小チップ型電子部品の狭隣接実装においてブリッジの発生を抑止することを目的の１つとする。

【課題を解決するための手段】

【0006】

本開示に係る一局面は、実装基板に関する。当該実装基板は、第１電子部品と、前記第１電子部品と１００μｍ以下の隣接距離で隣接する第２電子部品と、前記第１電子部品および前記第２電子部品が表面実装される基板と、前記第１電子部品を前記基板に半田付けする第１半田部と、前記第２電子部品を前記基板に半田付けする第２半田部と、前記第１電子部品と前記基板との間に介在する第１スペーサと、前記第２電子部品と前記基板との間に介在する第２スペーサと、を備え、前記第１電子部品および前記第２電子部品は、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品であり、前記基板は、前記第１半田部および前記第２半田部に対応する複数のランドを有し、前記第１および第２スペーサが、前記第１半田部と前記第２半田部との間でブリッジが発生するのを防止するために必要な前記ランドと前記端子との間の距離を確保する。

【発明の効果】

【0007】

本開示によれば、微小チップ型電子部品の狭隣接実装においてブリッジの発生を抑止することができる。

【図面の簡単な説明】

【0008】

【図1】実施形態１の実装基板を模式的に示す正面図である。

【図2】実施形態１の変形例の実装基板を模式的に示す正面図である。

【図3】実施形態２のスペーサについて説明するための正面図である。

【図4】スペーサを備えずブリッジが発生した実装基板を示す正面図である。

【発明を実施するための形態】

【0009】

本開示に係る実装基板および実装基板の製造方法の実施形態について例を挙げて以下に説明する。しかしながら、本開示は以下に説明する例に限定されない。以下の説明では、具体的な数値や材料を例示する場合があるが、本開示の効果が得られる限り、他の数値や材料を適用してもよい。

【0010】

（実装基板）
本開示に係る実装基板は、第１電子部品と、第２電子部品と、基板と、第１半田部と、第２半田部と、第１スペーサと、第２スペーサとを備える。

【0011】

第１電子部品は、長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である。第１電子部品の外形サイズは、例えば、１００５（１．０ｍｍ×０．５ｍｍ）、０６０３（０．６ｍｍ×０．３ｍｍ）、または０４０２（０．４ｍｍ×０．２ｍｍ）であってもよい。第１電子部品は、例えば、チップ型コンデンサやチップ型抵抗器であってもよいが、これらに限られるものではない。

【0012】

第２電子部品は、第１電子部品と１００μｍ以下の隣接距離で隣接する。第２電子部品は、長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である。第２電子部品の外形サイズは、例えば、１００５（１．０ｍｍ×０．５ｍｍ）、０６０３（０．６ｍｍ×０．３ｍｍ）、または０４０２（０．４ｍｍ×０．２ｍｍ）であってもよい。第２電子部品は、例えば、チップ型コンデンサやチップ型抵抗器であってもよいが、これらに限られるものではない。

【0013】

基板は、第１電子部品および第２電子部品が表面実装される。基板は、基材と配線層とを含んでよく、配線層は、通常、ランドやパッドなどの複数の電極を具備する。基材は、例えば、半導体、ガラス、樹脂などで構成される。基板は、例えば、配線層を有するガラスエポキシ樹脂基板、ビスマレイミドトリアジン基板、ポリイミド基板、フッ素樹脂基板、ガラス基板、半導体ウェハなどでもよい。基板は、第１半田部および第２半田部に対応する複数のランドを有する。各ランドは、例えば、銅または銅合金で構成されてもよい。

【0014】

第１半田部は、第１電子部品を基板に半田付けする。第１半田部は、例えば、クリーム半田を溶融後固化させることで形成されてもよいし、半田プリコートを溶融後固化させることで形成されてもよい。

【0015】

第２半田部は、第２電子部品を基板に半田付けする。第２半田部は、例えば、クリーム半田を溶融後固化させることで形成されてもよいし、半田プリコートを溶融後固化させることで形成されてもよい。

【0016】

第１スペーサは、第１電子部品と基板との間に介在する。第１スペーサは、第１電子部品の底面と基板の表面との間の距離を規定する。換言すると、第１スペーサの厚さは、第１電子部品の底面と基板の表面との間の距離と実質的に等しい。

【0017】

第２スペーサは、第２電子部品と基板との間に介在する。第２スペーサは、第２電子部品の底面と基板の表面との間の距離を規定する。換言すると、第２スペーサの厚さは、第２電子部品の底面と基板の表面との間の距離と実質的に等しい。

【0018】

本明細書において、第１および第２スペーサの厚さとは、基板の表面の法線方向における第１および第２スペーサの寸法のことをいう。また、本明細書において、厚さと距離が実質的に等しいとは、距離に対する両者の差の比率が５％以下であることをいう。

【0019】

第１および第２スペーサは、第１半田部と第２半田部との間でブリッジが発生するのを防止するために必要なランドと各電子部品の端子との間の距離を確保する。ランドと各端子との間の距離が大きいほど、各電子部品の端子側面でブリッジが発生しにくくなる。これは、ランドと各端子との間のスペースに第１および第２半田部の一部が格納されるところ、当該距離が大きいほど当該スペースも大きくなるためである。つまり、ランドと各端子との間のスペースに格納される半田の量が増えるにつれて、各端子の側面にぬれ広がる半田の量が減って端子側面におけるブリッジが発生しにくくなる。第１および第２スペーサは、そのようなランドと各端子との間の十分な距離を確保するのである。

【0020】

第１および第２スペーサは、基板の表面に形成されたソルダーレジストで構成されてもよい。この場合、基板にソルダーレジスト層を形成する際に、第１および第２スペーサをあわせて形成できるため、各スペーサを形成するための別工程を設ける必要がない。

【0021】

第１および第２スペーサは、第１および第２電子部品を基板の表面に接着する接着部に含まれるフィラー粒子で構成されてもよい。この場合、フィラー粒子のサイズを調節することで、ランドと各端子との間の距離を柔軟に調節することができる。また、接着部の接着作用によって、第１および第２電子部品を基板に対して強固に固定することができる。接着部は、例えば、第１および第２電子部品を基板に搭載する前にランドもしくはランド上に形成された半田プリコートに塗布される熱硬化型のフラックスにより形成される。熱硬化型のフラックスは、エポキシ樹脂などの熱硬化性樹脂と、ロジンなどのフラックス成分と、活性剤と、フィラー粒子とを含んでもよい。熱硬化型のフラックスは、リフローの際に軟化する。軟化した熱硬化型のフラックスは、表面張力の作用により、フィラー粒子と共に第１および第２電子部品と基板との間に侵入する。第１および第２電子部品と基板との間に侵入したフィラー粒子は、第１スペーサおよび第２スペーサとして機能する。

【0022】

第１および第２スペーサの厚さは、１０μｍ以上であってもよい。第１および第２スペーサの厚さは、２５μｍ以上であってもよい。フィラー粒子の最大粒径も同様に、１０μｍ以上であってもよく、２５μｍ以上であってもよい。ここで、最大粒径とは、体積基準の粒度分布における累積体積９０％時の粒径をいう。フィラー粒子を分離できる場合、累積体積９０％時の粒径は、レーザ回折散乱式粒度分布測定装置で測定できる。硬化した接着部においては、接着部の断面で観測される相当円が最大の粒子の円相当径として最大粒径が求められる。

【0023】

第１および第２スペーサの厚さは、第１および第２半田部を形成するときに用いるマスクの厚さ以下であってもよい。このマスクは、第１および第２半田部を、例えばスクリーン印刷法によって形成するときに用いられてもよい。マスクの厚さは、例えば、５０μｍ以上、１１０μｍ以下であってもよいし、６０μｍ以上、１００μｍ以下であってもよい。

【0024】

第１および第２スペーサとランドとの間には、空間が形成されていてもよい。この場合、第１および第２半田部の一部が当該空間に入り込むことで、各電子部品の端子の側面にぬれ広がる半田の量が減少する。したがって、ブリッジの発生をより一層抑止することができる。

【0025】

（実装基板の製造方法）
本開示に係る実装基板の製造方法（以下、製造方法Ａともいう。）は、互いに１００μｍ以下の隣接距離で隣接する第１電子部品および第２電子部品が表面実装され、第１電子部品および第２電子部品は、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である、実装基板の製造方法である。製造方法Ａは、基板準備工程と、塗布工程と、部品搭載工程と、リフロー工程とを備える。

【0026】

基板準備工程では、互いに１００μｍ以下の隣接距離で隣接する複数のランドを有する基板を準備する。複数のランドは、第１電子部品に対応する第１ランドと、第２電子部品に対応する第２ランドとを含んでもよい。

【0027】

塗布工程では、複数のランドに対応する開口を有するマスクを用いて、複数のランド上にクリーム半田を塗布する。この場合におけるクリーム半田の塗布厚さは、マスクの厚さと略等しい。

【0028】

部品搭載工程では、複数のランド上にクリーム半田と第１スペーサおよび第２スペーサとを介して第１電子部品および第２電子部品を搭載する。第１および第２スペーサは、第１および第２電子部品の底面と基板の表面との間に介在してもよい。第１および第２スペーサの厚さは、マスクの厚さ（クリーム半田の塗布厚さ）以下である。よって、第１および第２スペーサが存在しても、第１および第２電子部品の端子にクリーム半田が接触する。

【0029】

リフロー工程では、第１電子部品および第２電子部品が搭載された基板を加熱する。このリフロー工程では、クリーム半田を溶融後固化させて、第１電子部品の端子とランド（例えば、第１ランド）とを接続する第１半田部および第２電子部品の端子とランド（例えば、第２ランド）とを接続する第２半田部を形成すると共に、第１および第２スペーサにより、第１半田部と第２半田部との間でブリッジが発生するのを防止するために必要なランドと各電子部品の端子との間の距離を確保する。

【0030】

本開示に係る実装基板の製造方法（以下、製造方法Ｂともいう。）は、互いに１００μｍ以下の隣接距離で隣接する第１電子部品および第２電子部品が表面実装され、第１電子部品および第２電子部品は、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である、実装基板の製造方法である。製造方法Ｂは、基板準備工程と、塗布工程と、部品搭載工程と、リフロー工程とを備える。

【0031】

基板準備工程では、互いに１００μｍ以下の隣接距離で隣接する複数のランドと、複数のランド上にそれぞれ形成された半田プリコートとを有する基板を準備する。複数のランドは、第１電子部品に対応する第１ランドと、第２電子部品に対応する第２ランドとを含んでもよい。半田プリコートは、例えば、ランド上に塗布したクリーム半田を溶融後固化させることで形成されてもよい。

【0032】

塗布工程では、複数のランドに対応する開口を有するマスクを用いて、半田プリコート上にフラックスを塗布する。この場合におけるフラックスの塗布厚さは、マスクの厚さと略等しい。

【0033】

部品搭載工程では、半田プリコート上にフラックスと第１スペーサおよび第２スペーサとを介して第１電子部品および第２電子部品を搭載する。第１および第２スペーサは、第１および第２電子部品の底面と基板の表面との間に介在してもよい。第１および第２スペーサの厚さは、マスクの厚さ（フラックスの塗布厚さ）以下である。よって、第１および第２スペーサが存在しても、第１および第２電子部品の端子にフラックスが接触する。

【0034】

リフロー工程では、第１電子部品および第２電子部品が搭載された基板を加熱する。このリフロー工程では、半田プリコートを溶融後固化させて、第１電子部品の端子とランド（例えば、第１ランド）とを接続する第１半田部および第２電子部品の端子とランド（例えば、第２ランド）とを接続する第２半田部を形成すると共に、第１および第２スペーサにより、第１半田部と第２半田部との間でブリッジが発生するのを防止するために必要なランドと各電子部品の端子との間の距離を確保する。

【0035】

本開示に係る実装基板の製造方法（以下、製造方法Ｃともいう。）は、互いに１００μｍ以下の隣接距離で隣接する第１電子部品および第２電子部品が表面実装され、第１電子部品および第２電子部品は、それぞれ長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子を有するチップ型電子部品である、実装基板の製造方法である。製造方法Ｃは、基板準備工程と、塗布工程と、部品搭載工程と、リフロー工程とを備える。

【0036】

基板準備工程では、互いに１００μｍ以下の隣接距離で隣接する複数のランドと、複数のランド上にそれぞれ形成された半田プリコートとを有する基板を準備する。複数のランドは、第１電子部品に対応する第１ランドと、第２電子部品に対応する第２ランドとを含んでもよい。半田プリコートは、例えば、ランド上に塗布したクリーム半田を溶融後固化させることで形成されてもよい。

【0037】

塗布工程では、複数のランドに対応する開口を有するマスクを用いて、半田プリコート上にフィラー粒子を含む熱硬化型のフラックスを塗布する。この場合における熱硬化型のフラックスの塗布厚さは、マスクの厚さと略等しい。フィラー粒子の最大粒径は、マスクの厚さ以下である。

【0038】

部品搭載工程では、半田プリコート上に熱硬化型のフラックスを介して第１電子部品および第２電子部品を搭載する。

【0039】

リフロー工程では、第１電子部品および第２電子部品が搭載された基板を加熱する。このリフロー工程では、半田プリコートを溶融後固化させて、第１電子部品の端子とランド（例えば、第１ランド）とを接続する第１半田部および第２電子部品の端子とランド（例えば、第２ランド）とを接続する第２半田部を形成すると共に、フィラー粒子を第１電子部品および第２電子部品と基板との間に介在させて、第１半田部と第２半田部との間でブリッジが発生するのを防止するために必要なランドと各電子部品の端子との間の距離を確保する。

【0040】

以上のように、本開示によれば、第１および第２スペーサによってランドと各電子部品の端子との間の距離を十分に確保することで、微小チップ型電子部品の狭隣接実装においてブリッジの発生を抑止することができる。

【0041】

以下では、本開示に係る実装基板の一例について、図面を参照して具体的に説明する。以下で説明する一例の実装基板の構成要素には、上述した構成要素を適用できる。以下で説明する一例の実装基板の構成要素は、上述した記載に基づいて変更できる。また、以下で説明する事項を、上記の実施形態に適用してもよい。以下で説明する一例の実装基板の構成要素のうち、本開示に係る実装基板に必須ではない構成要素は省略してもよい。なお、以下で示す図は模式的なものであり、実際の部材の形状や数を正確に反映するものではない。

【0042】

《実施形態１》
本開示の実施形態１について説明する。図１に示すように、本実施形態の実装基板１０は、第１電子部品１１と、第２電子部品１２と、基板１３と、第１半田部１５と、第２半田部１６と、第１スペーサ１７と、第２スペーサ１８とを備える。

【0043】

第１電子部品１１は、長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子１１ａを有するチップ型電子部品である。長辺および短辺とは、直方体状の第１電子部品１１を頂面側（図１における上側）から見たときの長方形の長辺および短辺をいう。本実施形態の第１電子部品１１は、０４０２サイズのチップ型コンデンサであるが、これに限られるものではない。

【0044】

第２電子部品１２は、長辺が１．０ｍｍ以下かつ短辺が０．５ｍｍ以下で両端に端子１２ａを有するチップ型電子部品である。長辺および短辺とは、直方体状の第２電子部品１２を頂面側（図１における上側）から見たときの長方形の長辺および短辺をいう。本実施形態の第２電子部品１２は、０４０２サイズのチップ型コンデンサであるが、これに限られるものではない。

【0045】

第１電子部品１１と第２電子部品１２との間の隣接距離Ｌ１は、１００μｍ以下である。当該隣接距離Ｌ１は、例えば、９０μｍ以下、８０μｍ以下、７０μｍ以下、もしくは５０μｍ以下であってもよいし、例えば、１０μｍ以上、２０μｍ以上、３０μｍ以上、もしくは４０μｍ以上であってもよい。

【0046】

基板１３は、第１電子部品１１および第２電子部品１２が表面実装される。基板１３は、ガラスエポキシ樹脂で構成された基材を有する。基板１３は、第１半田部１５および第２半田部１６に対応する複数のランド１４を有する。各ランド１４は、銅または銅合金で構成され、上面視で矩形状になっている。

【0047】

第１半田部１５は、第１電子部品１１を基板１３に半田付けする。本実施形態の第１半田部１５は、クリーム半田を溶融後固化させることで形成される。第１半田部１５は、第１電子部品１１の端子１１ａとこれに対応するランド１４との間のスペースに格納される第１格納部１５ａと、第１電子部品１１の端子１１ａの側面において側方へ膨出する第１膨出部１５ｂとを有する。

【0048】

第２半田部１６は、第２電子部品１２を基板１３に半田付けする。本実施形態の第２半田部１６は、クリーム半田を溶融後固化させることで形成される。第２半田部１６は、第２電子部品１２の端子１２ａとこれに対応するランド１４との間のスペースに格納される第２格納部１６ａと、第２電子部品１２の端子１２ａの側面において側方へ膨出する第２膨出部１６ｂとを有する。

【0049】

第１スペーサ１７は、第１電子部品１１と基板１３との間に介在する。第１スペーサ１７は、第１電子部品１１の底面と基板１３の表面との間の距離を規定する。換言すると、第１スペーサ１７の厚さは、第１電子部品１１の底面と基板１３の表面との間の距離と実質的に等しい。第１スペーサ１７とランド１４との間には、空間Ｓが形成されている。本実施形態の第１スペーサ１７は、基板１３の表面に形成されたソルダーレジストで構成される。

【0050】

第２スペーサ１８は、第２電子部品１２と基板１３との間に介在する。第２スペーサ１８は、第２電子部品１２の底面と基板１３の表面との間の距離を規定する。換言すると、第２スペーサ１８の厚さは、第２電子部品１２の底面と基板１３の表面との間の距離と実質的に等しい。第２スペーサ１８とランド１４との間には、空間Ｓが形成されている。本実施形態の第２スペーサ１８は、基板１３の表面に形成されたソルダーレジストで構成される。

【0051】

第１および第２スペーサ１７，１８は、第１半田部１５と第２半田部１６との間でブリッジが発生するのを防止するために必要なランド１４と第１および第２電子部品１１，１２の端子１１ａ，１２ａとの間の距離を確保する。ランド１４と各端子１１ａ，１２ａとの間の距離が大きいほど、第１格納部１５ａおよび第２格納部１６ａが大きくなる一方、第１膨出部１５ｂおよび第２膨出部１６ｂは小さくなる。第１膨出部１５ｂおよび第２膨出部１６ｂが小さいほど、各端子１１ａ，１２ａの側面でブリッジが発生しにくい。第１および第２スペーサ１７，１８は、第１膨出部１５ｂおよび第２膨出部１６ｂの膨出高さ（図１における各膨出部１５ｂ，１６ｂの左右方向の最大長さ）の和が、第１および第２電子部品１１，１２間の隣接距離Ｌ１よりも小さくなるように、各ランド１４と第１および第２電子部品１１，１２の端子１１ａ，１２ａとの間の距離を確保する。

【0052】

第１および第２スペーサ１７，１８の厚さは、１０μｍ以上であり、好ましくは２５μｍ以上である。第１および第２スペーサ１７，１８の厚さは、第１および第２半田部１５，１６を形成するとき（具体的には、クリーム半田を印刷するとき）に用いるマスク（図示せず）の厚さ以下である。マスクの厚さは、例えば、６０μｍ以上、１００μｍ以下である。

【0053】

《実施形態１の変形例》
実施形態１の変形例について説明する。本変形例は、第１および第２スペーサ１７，１８などの構成が上記実施形態１と異なる。以下、上記実施形態１と異なる点について主に説明する。

【0054】

図２に示すように、各電子部品１１，１２に対応するランド１４は、各端子１１ａ，１２ａよりも各スペーサ１７，１８側へ（各電子部品１１，１２の中央側へ）突出している。その突出している部分は、ソルダーレジストで構成された各スペーサ１７，１８によって覆われている。換言すると、各スペーサ１７，１８は、ランド１４の一部（この例では、各電子部品１１，１２の中央寄りの一部）を覆っている。この構成によると、ランド１４と基板１３との間の接着面積が大きくなることで、半田付け後の各電子部品１１，１２と基板１３との間の接着強度が向上し得る。さらに、この構成によると、各スペーサ１７，１８によってランド１４の一部が覆われることで、ランド１４と基板１３との間の接着が補強され得る。

【0055】

《実施形態２》
本開示の実施形態２について説明する。本実施形態は、第１および第２スペーサ１７，１８の構成が上記実施形態１と異なる。以下、上記実施形態１と異なる点について主に説明する。

【0056】

図３に示すように、第１および第２スペーサ１７，１８は、第１および第２電子部品１１，１２を基板１３の表面に接着する接着部１９に含まれるフィラー粒子２０で構成される。接着部１９は、例えば、フィラー粒子２０を含む接着剤をディスペンサで塗布することによって形成されてもよい。フィラー粒子２０は、例えば球形であってもよいが、その他の形状を有してもよい。

【産業上の利用可能性】

【0057】

本開示は、実装基板および実装基板の製造方法に利用できる。

【符号の説明】

【0058】

１０：実装基板
１１：第１電子部品
１１ａ：端子
１２：第２電子部品
１２ａ：端子
１３：基板
１４：ランド
１５：第１半田部
１５ａ：第１格納部
１５ｂ：第１膨出部
１６：第２半田部
１６ａ：第２格納部
１６ｂ：第２膨出部
１７：第１スペーサ
１８：第２スペーサ
１９：接着部
２０：フィラー粒子
１１０：実装基板
１１１：第１電子部品
１１１ａ：端子
１１２：第２電子部品
１１２ａ：端子
１１３：基板
１１４：ランド
１１５：第１半田部
１１６：第２半田部
Ｌ１：電子部品間の隣接距離
Ｓ：空間

【図1】

【図2】

【図3】

【図4】