(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023022365
(43)【公開日】2023-02-15
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10B 51/30 20230101AFI20230208BHJP
【ＦＩ】
H01L27/1159
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2021127046
(22)【出願日】2021-08-03
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】三原 竜善
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR07
5F083GA01
5F083GA09
5F083GA11
5F083GA21
5F083GA27
5F083JA02
5F083JA35
5F083JA37
5F083JA39
5F083JA40
5F083JA53
5F083JA60
5F083KA01
5F083KA05
5F083LA01
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083NA03
5F083PR07
(57)【要約】
【課題】半導体装置の信頼性向上および小型化を実現する。
【解決手段】半導体装置は、平面視において第１方向Ｘに延在する複数のワード線と、平面視において第１方向Ｘに直交する第２方向Ｙに延在する複数のビット線と、第１方向Ｘおよび第２方向Ｙに行列状に配置された複数のメモリセルと、を備える。そして、メモリセルは、ゲート絶縁膜ＧＩと、下層電極ＬＥと、強誘電体膜ＦＥと、上層電極ＵＥと、一対の半導体領域と、を含み、平面視において、下層電極ＬＥの第１方向Ｘにおける第１幅Ｗ１は、上層電極ＵＥの第１方向Ｘにおける第２幅Ｗ２よりも大きい。
【選択図】図４
【解決手段】半導体装置は、平面視において第１方向Ｘに延在する複数のワード線と、平面視において第１方向Ｘに直交する第２方向Ｙに延在する複数のビット線と、第１方向Ｘおよび第２方向Ｙに行列状に配置された複数のメモリセルと、を備える。そして、メモリセルは、ゲート絶縁膜ＧＩと、下層電極ＬＥと、強誘電体膜ＦＥと、上層電極ＵＥと、一対の半導体領域と、を含み、平面視において、下層電極ＬＥの第１方向Ｘにおける第１幅Ｗ１は、上層電極ＵＥの第１方向Ｘにおける第２幅Ｗ２よりも大きい。
【選択図】図４
【特許請求の範囲】
【請求項1】
主面を有する半導体基板と、
前記主面上に設けられ、平面視において第１方向に延在する複数のワード線と、
前記主面上に設けられ、平面視において前記第１方向と直交する第２方向に延在する複数のビット線と、
前記第１方向および前記第２方向に行列状に配置された複数のメモリセルと、
を備え、
前記複数のメモリセルに含まれるメモリセルは、
前記主面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた下層電極と、
前記下層電極上に設けられた強誘電体膜と、
前記強誘電体膜上に設けられた上層電極と、
前記第２方向において、前記下層電極を挟むように設けられた一対の半導体領域と、
を含み、
前記上層電極は、前記複数のワード線に含まれる１本のワード線に接続されており、
平面視において、前記下層電極の前記第１方向における第１幅は、前記上層電極の前記第１方向における第２幅よりも大きい、半導体装置。
前記主面上に設けられ、平面視において第１方向に延在する複数のワード線と、
前記主面上に設けられ、平面視において前記第１方向と直交する第２方向に延在する複数のビット線と、
前記第１方向および前記第２方向に行列状に配置された複数のメモリセルと、
を備え、
前記複数のメモリセルに含まれるメモリセルは、
前記主面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた下層電極と、
前記下層電極上に設けられた強誘電体膜と、
前記強誘電体膜上に設けられた上層電極と、
前記第２方向において、前記下層電極を挟むように設けられた一対の半導体領域と、
を含み、
前記上層電極は、前記複数のワード線に含まれる１本のワード線に接続されており、
平面視において、前記下層電極の前記第１方向における第１幅は、前記上層電極の前記第１方向における第２幅よりも大きい、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記１本のワード線に接続され、隣接する前記メモリセルにおいて、前記下層電極は互いに分離されており、さらに、前記上層電極は、互いに分離されている、半導体装置。
前記１本のワード線に接続され、隣接する前記メモリセルにおいて、前記下層電極は互いに分離されており、さらに、前記上層電極は、互いに分離されている、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記下層電極と前記ゲート絶縁膜との第１接触面積（ＳＩ）と、前記上層電極と前記強誘電体膜との第２接触面積（ＳＦ）との面積比（ＳＩ／ＳＦ）は１よりも大きい、半導体装置。
前記下層電極と前記ゲート絶縁膜との第１接触面積（ＳＩ）と、前記上層電極と前記強誘電体膜との第２接触面積（ＳＦ）との面積比（ＳＩ／ＳＦ）は１よりも大きい、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記上層電極は、前記強誘電体膜上に設けられた第１上層電極と、前記第１上層電極上に設けられた第２上層電極との積層構造である、半導体装置。
前記上層電極は、前記強誘電体膜上に設けられた第１上層電極と、前記第１上層電極上に設けられた第２上層電極との積層構造である、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
平面視において、前記下層電極の前記第２方向における第１長さは、前記上層電極の前記第２方向における第２長さと等しい、半導体装置。
平面視において、前記下層電極の前記第２方向における第１長さは、前記上層電極の前記第２方向における第２長さと等しい、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
平面視において、前記下層電極の前記第２方向における第１長さは、前記上層電極の前記第２方向における第２長さよりも大きい、半導体装置。
平面視において、前記下層電極の前記第２方向における第１長さは、前記上層電極の前記第２方向における第２長さよりも大きい、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記上層電極は、前記強誘電体膜上に設けられた第１上層電極と、前記第１上層電極上に設けられた第２上層電極との積層構造である、半導体装置。
前記上層電極は、前記強誘電体膜上に設けられた第１上層電極と、前記第１上層電極上に設けられた第２上層電極との積層構造である、半導体装置。
【請求項8】
半導体基板の主面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた下層電極と、前記下層電極上に設けられた強誘電体膜と、前記強誘電体膜上に設けられた上層電極と、平面視において、前記下層電極を挟むように配置された一対の半導体領域と、を備えるメモリセルを含む半導体装置であって、
（ａ）半導体基板の主面上に第１絶縁膜、第１金属膜、第２絶縁膜および導体膜を順に形成する工程、
（ｂ）前記導体膜、前記第２絶縁膜および前記第１金属膜をパターニングし、前記主面の第１方向に延在し、前記第１方向に直交する第２方向において第１長さを有する第１構造体を形成する工程、
（ｃ）前記第１構造体をパターニングして、前記第１方向において、第１幅を有する第２構造体を形成する工程、
（ｄ）前記第２構造体に含まれる前記導体膜にエッチング処理を施し、前記第１方向において、前記第１幅よりも小さい第２幅を有する前記導体膜を形成する工程、
を備え、
前記ゲート絶縁膜は、前記第１絶縁膜で形成され、前記下層電極は、前記第１金属膜で形成され、前記強誘電体膜は、前記第２絶縁膜で形成され、前記上層電極は、前記導体膜で形成される、半導体装置の製造方法。
（ａ）半導体基板の主面上に第１絶縁膜、第１金属膜、第２絶縁膜および導体膜を順に形成する工程、
（ｂ）前記導体膜、前記第２絶縁膜および前記第１金属膜をパターニングし、前記主面の第１方向に延在し、前記第１方向に直交する第２方向において第１長さを有する第１構造体を形成する工程、
（ｃ）前記第１構造体をパターニングして、前記第１方向において、第１幅を有する第２構造体を形成する工程、
（ｄ）前記第２構造体に含まれる前記導体膜にエッチング処理を施し、前記第１方向において、前記第１幅よりも小さい第２幅を有する前記導体膜を形成する工程、
を備え、
前記ゲート絶縁膜は、前記第１絶縁膜で形成され、前記下層電極は、前記第１金属膜で形成され、前記強誘電体膜は、前記第２絶縁膜で形成され、前記上層電極は、前記導体膜で形成される、半導体装置の製造方法。
【請求項9】
請求項８に記載の半導体装置の製造方法において、
前記導体膜は、前記第２絶縁膜上に形成された第２金属膜と、前記第２金属膜上に形成された多結晶シリコン膜との積層膜であって、
前記（ｄ）工程は、
（ｄ１）前記第２構造体に含まれる前記多結晶シリコン膜にエッチング処理を施し、前記第１方向において、前記第１幅よりも小さい前記第２幅に加工する工程、および
（ｄ２）前記（ｄ１）工程の後に、前記多結晶シリコン膜と重なるように前記第２金属膜を前記第２幅に加工する工程、を含む半導体装置の製造方法。
前記導体膜は、前記第２絶縁膜上に形成された第２金属膜と、前記第２金属膜上に形成された多結晶シリコン膜との積層膜であって、
前記（ｄ）工程は、
（ｄ１）前記第２構造体に含まれる前記多結晶シリコン膜にエッチング処理を施し、前記第１方向において、前記第１幅よりも小さい前記第２幅に加工する工程、および
（ｄ２）前記（ｄ１）工程の後に、前記多結晶シリコン膜と重なるように前記第２金属膜を前記第２幅に加工する工程、を含む半導体装置の製造方法。
【請求項10】
請求項８または９に記載の半導体装置の製造方法において、
前記工程（ｂ）と（ｃ）との間に、さらに、
（ｅ）前記第１構造体の側壁上にオフセットスペーサを形成する工程、
を含む、半導体装置の製造方法。
前記工程（ｂ）と（ｃ）との間に、さらに、
（ｅ）前記第１構造体の側壁上にオフセットスペーサを形成する工程、
を含む、半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
前記オフセットスペーサは、窒化珪素膜からなる、半導体装置の製造方法。
前記オフセットスペーサは、窒化珪素膜からなる、半導体装置の製造方法。
【請求項12】
半導体基板の主面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた下層電極と、前記下層電極上に設けられた強誘電体膜と、前記強誘電体膜上に設けられた上層電極と、平面視において、前記下層電極を挟むように配置された一対の半導体領域と、を含むメモリセルを備える半導体装置であって、
（ａ）半導体基板の主面上に第１絶縁膜、第１金属膜、第２絶縁膜および導体膜を順に形成する工程、
（ｂ）前記導体膜をパターニングし、前記主面の第１方向に延在し、前記第１方向に直交する第２方向において第１長さを有する第１構造体を形成する工程、
（ｃ）前記第１構造体の側壁上に第１オフセットスペーサを形成する工程、
（ｄ）前記第１構造体および前記第１オフセットスペーサをマスクに、前記第２絶縁膜、および前記第１金属膜をパターニングし、前記第２方向において前記第１長さよりも大きい第２長さを有する第２構造体を形成する工程、
（ｅ）前記第２構造体をパターニングして、前記第１方向において、第１幅を有する第３構造体を形成する工程、
（ｆ）前記第３構造体に含まれる前記導体膜にエッチング処理を施し、前記第１方向において、前記第１幅よりも小さい第２幅を有する前記導体膜を形成する工程、
を備え、
前記ゲート絶縁膜は、前記第１絶縁膜で形成され、前記下層電極は、前記第１金属膜で形成され、前記強誘電体膜は、前記第２絶縁膜で形成され、前記上層電極は、前記導体膜で形成される、半導体装置の製造方法。
（ａ）半導体基板の主面上に第１絶縁膜、第１金属膜、第２絶縁膜および導体膜を順に形成する工程、
（ｂ）前記導体膜をパターニングし、前記主面の第１方向に延在し、前記第１方向に直交する第２方向において第１長さを有する第１構造体を形成する工程、
（ｃ）前記第１構造体の側壁上に第１オフセットスペーサを形成する工程、
（ｄ）前記第１構造体および前記第１オフセットスペーサをマスクに、前記第２絶縁膜、および前記第１金属膜をパターニングし、前記第２方向において前記第１長さよりも大きい第２長さを有する第２構造体を形成する工程、
（ｅ）前記第２構造体をパターニングして、前記第１方向において、第１幅を有する第３構造体を形成する工程、
（ｆ）前記第３構造体に含まれる前記導体膜にエッチング処理を施し、前記第１方向において、前記第１幅よりも小さい第２幅を有する前記導体膜を形成する工程、
を備え、
前記ゲート絶縁膜は、前記第１絶縁膜で形成され、前記下層電極は、前記第１金属膜で形成され、前記強誘電体膜は、前記第２絶縁膜で形成され、前記上層電極は、前記導体膜で形成される、半導体装置の製造方法。
【請求項13】
請求項１２に記載の半導体装置の製造方法において、
前記導体膜は、前記第２絶縁膜上に形成された第２金属膜と、前記第２金属膜上に形成された多結晶シリコン膜との積層膜であって、
前記（ｆ）工程は、
（ｆ１）前記第３構造体に含まれる前記多結晶シリコン膜にエッチング処理を施し、前記第１方向において、前記第１幅よりも小さい前記第２幅に加工する工程、および
（ｆ２）前記（ｆ１）工程の後に、前記多結晶シリコン膜と重なるように前記第２金属膜を前記第２幅に加工する工程、を含む半導体装置の製造方法。
前記導体膜は、前記第２絶縁膜上に形成された第２金属膜と、前記第２金属膜上に形成された多結晶シリコン膜との積層膜であって、
前記（ｆ）工程は、
（ｆ１）前記第３構造体に含まれる前記多結晶シリコン膜にエッチング処理を施し、前記第１方向において、前記第１幅よりも小さい前記第２幅に加工する工程、および
（ｆ２）前記（ｆ１）工程の後に、前記多結晶シリコン膜と重なるように前記第２金属膜を前記第２幅に加工する工程、を含む半導体装置の製造方法。
【請求項14】
請求項１２または１３に記載の半導体装置の製造方法において、
前記工程（ｄ）と（ｅ）との間に、さらに、
（ｇ）前記第２構造体の側壁上に第２オフセットスペーサを形成する工程、
を含む、半導体装置の製造方法。
前記工程（ｄ）と（ｅ）との間に、さらに、
（ｇ）前記第２構造体の側壁上に第２オフセットスペーサを形成する工程、
を含む、半導体装置の製造方法。
【請求項15】
請求項１４に記載の半導体装置の製造方法において、
前記第２オフセットスペーサは、窒化珪素膜からなる、半導体装置の製造方法。
前記第２オフセットスペーサは、窒化珪素膜からなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、強誘電体膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
低電圧で動作する記憶素子として、強誘電体膜を有する強誘電体メモリが知られている。強誘電体メモリでは、強誘電体膜の分極方向に応じて、書込み状態および消去状態が決定される。強誘電体メモリは、分極方向に対応する高閾値および低閾値を持つが、両閾値の幅をメモリウインドウと呼ぶ。メモリウインドウを広くすることで読出し時の動作安定性が向上する。
【0003】
特許文献１および非特許文献１には、強誘電体メモリを構成するＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）構造のトランジスタ（以下、ＭＩＳＦＥＴと呼ぶ場合もある）が開示されている。図２５に示すように、非特許文献１のトランジスタは、半導体基板ＳＵＢ上に順に設けられたゲート絶縁膜ＧＩ、下層電極ＬＥ、強誘電体膜ＦＥおよび上層電極ＵＥからなる積層構造体と、この積層構造体の両側に位置し、半導体基板内に設けられた一対の半導体領域ＳＲとを備える。そして、下層電極ＬＥがゲート絶縁膜ＧＩと重なる面積ＳＩと、上層電極ＵＥが強誘電体膜ＦＥと重なる面積ＳＦとの面積比（ＳＩ／ＳＦ）を１より大きくすることで、所望のメモリウインドウを得るための動作電圧（書込み時、消去時にトランジスタの各部に印加する電圧）を低減できることが開示されている。つまり、トランジスタのチャネル長方向ＬＣＨにおいて、下層電極ＬＥおよびゲート絶縁膜ＧＩの長さを、上層電極ＵＥの長さよりも大きくすることで、面積比（ＳＩ／ＳＦ）＞１としている。
【0004】
特許文献１には、チャネル長方向ＬＣＨにおいて面積比（ＳＩ／ＳＦ）＞１としたＭＦＭＩＳ構造のトランジスタを製造する自己整合プロセスが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許第６８２８１６０号明細書
【非特許文献】
【0006】
【非特許文献1】第７９回応用物理学会秋季学術講演会予稿集（２０１８名古屋国際会議場）２０ｐ-１４１-１１
【発明の概要】
【発明が解決しようとする課題】
【0007】
以下に本願発明者の検討結果を示す。
【0008】
ＭＩＳＦＥＴを高速動作させるためには、ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）を大きくする必要がある。相互コンダクタンス（ｇｍ）は、ＭＩＳＦＥＴのチャネル幅（Ｗ）／チャネル長（Ｌ）の比（Ｗ／Ｌ）の関数であるため、相互コンダクタンス（ｇｍ）を向上させるためには、チャネル長（Ｌ）を出来るだけ小さくすることが有効である。チャネル長（Ｌ）を小さくすると、所望の相互コンダクタンス（ｇｍ）を得るためのチャネル幅（Ｗ）も小さくでき、ＭＩＳＦＥＴの小型化も実現できる。
【0009】
図２５に示す従来技術の場合、面積比（ＳＩ／ＳＦ）＞１としてメモリセルの信頼性を向上するために、チャネル長方向ＬＣＨにおいて、下層電極ＬＥの長さを上層電極ＵＥの長さよりも大きくしている。しかしながら、上層電極ＵＥのチャネル長方向ＬＣＨの寸法を、トランジスタの製造プロセスにおける最小加工寸法よりも小さくすることは困難であり、最小加工寸法以上となる。そして、面積比（ＳＩ／ＳＦ）＞１とするためには、下層電極ＬＥのチャネル長方向の寸法は、上層電極ＵＥのチャネル長方向ＬＣＨの寸法よりもさらに大きくする必要がある。つまり、トランジスタのチャネル長（Ｌ）の拡大に伴い、所望の相互コンダクタンス（ｇｍ）を確保するためにチャネル幅（Ｗ）の拡大が必須となる。その結果、平面視におけるトランジスタのサイズが拡大するというデメリットが生じる。
【0010】
強誘電体メモリを有する半導体装置において、メモリセルを構成するＭＦＭＩＳ構造のＭＩＳＦＥＴの信頼性向上および小型化、言い換えると、半導体装置の信頼性向上および小型化が求められている。
【0011】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0012】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
次のとおりである。
【0013】
一実施の形態における半導体装置は、主面を有する半導体基板と、主面上に設けられ、平面視において第１方向に延在する複数のワード線と、主面上に設けられ、平面視において、第１方向に直交する第２方向に延在する複数のビット線と、第１方向および第２方向に行列状に配置された複数のメモリセルと、を備える。そして、メモリセルは、主面上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた下層電極と、下層電極上に設けられた強誘電体膜と、強誘電体膜上に設けられた上層電極と、第２方向において、下層電極を挟むように設けられた一対の半導体領域と、を含み、平面視において、下層電極の第１方向における第１幅は、上層電極の第１方向における第２幅よりも大きい。
【発明の効果】
【0014】
一実施の形態によれば、半導体装置の信頼性向上および小型化を実現する。
【図面の簡単な説明】
【0015】
【図1】本実施の形態の半導体装置の要部の等価回路図である。
【図2】本実施の形態の半導体装置の要部の平面図である。
【図4】本実施の形態の半導体装置の要部の構成を示す平面図および断面図である。
【図5】書込み動作、消去動作および読出し動作のそれぞれにおいて、本実施の形態の半導体装置の各部位に印加される電圧を示す表である。
【図6】本実施の形態の半導体装置の製造工程を示す断面図である。
【図19】変形例１の半導体装置の要部の構成を示す断面図である。
【図20】変形例２の半導体装置の要部の構成を示す平面図および断面図である。
【図21】変形例２の半導体装置の要部の構成を示す断面図である。
【図22】変形例２の半導体装置の製造工程を示す断面図である。
【図24】変形例３の半導体装置の要部の構成を示す断面図である。
【図25】従来技術であるトランジスタの構成を示す断面図である。
【発明を実施するための形態】
【0016】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0017】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0018】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0019】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、例えば、「ＡとＢの長さ（または幅）が等しい」と言った場合、製造プロセスの影響などで若干の誤差が生じたとしても、意図的に等しくしている場合は「等しい」に含まれる。
【0020】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0021】
（実施の形態）
本実施の形態の半導体装置は、メモリセルアレイに行列状に配置された複数のメモリセルを有し、メモリセルは強誘電体膜を有するＭＦＭＩＳ構造のＭＩＳＦＥＴで構成されている。
本実施の形態の半導体装置は、メモリセルアレイに行列状に配置された複数のメモリセルを有し、メモリセルは強誘電体膜を有するＭＦＭＩＳ構造のＭＩＳＦＥＴで構成されている。
【0022】
＜半導体装置＞
図１は、本実施の形態の半導体装置の要部（メモリセルアレイ）の等価回路図、図２は、本実施の形態の半導体装置の要部（メモリセルアレイ）の平面図、図３は、図２のＸ１－Ｘ１’およびＹ１－Ｙ１’における断面図、図４は、本実施の形態の半導体装置の要部の構成を示す平面図および断面図、図５は、書込み動作、消去動作および読出し動作のそれぞれにおいて、本実施の形態の半導体装置の各部位に印加される電圧を示す表である。なお、図２では、活性領域ＡＣＴ、素子分離膜ＳＴＩ、半導体領域ＳＲ、下層電極ＬＥ、上層電極ＵＥ、ソース線ＳＬ、ワード線ＷＬ、パッド層ＰＤ、ビット線ＢＬならびにプラグ電極ＰＬＧ１およびＰＬＧ２を示し、それ以外の要素は省略している。また、図３では、Ｘ１－Ｘ１’における断面図をＸ断面図、Ｙ１－Ｙ１’における断面図をＹ断面図としている。
図１は、本実施の形態の半導体装置の要部（メモリセルアレイ）の等価回路図、図２は、本実施の形態の半導体装置の要部（メモリセルアレイ）の平面図、図３は、図２のＸ１－Ｘ１’およびＹ１－Ｙ１’における断面図、図４は、本実施の形態の半導体装置の要部の構成を示す平面図および断面図、図５は、書込み動作、消去動作および読出し動作のそれぞれにおいて、本実施の形態の半導体装置の各部位に印加される電圧を示す表である。なお、図２では、活性領域ＡＣＴ、素子分離膜ＳＴＩ、半導体領域ＳＲ、下層電極ＬＥ、上層電極ＵＥ、ソース線ＳＬ、ワード線ＷＬ、パッド層ＰＤ、ビット線ＢＬならびにプラグ電極ＰＬＧ１およびＰＬＧ２を示し、それ以外の要素は省略している。また、図３では、Ｘ１－Ｘ１’における断面図をＸ断面図、Ｙ１－Ｙ１’における断面図をＹ断面図としている。
【0023】
図３に示すように、メモリセルＭＣは、半導体基板ＳＵＢの主面ＳＵＢａ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に設けられた下層電極ＬＥと、下層電極ＬＥ上に設けられた強誘電体膜ＦＥと、強誘電体膜ＦＥ上に設けられた上層電極ＵＥと、半導体基板ＳＵＢ内に設けられた一対の半導体領域ＳＲとを備える。なお、上層電極ＵＥは、強誘電体膜ＦＥ上に設けられた上層電極ＵＥ１と、上層電極ＵＥ１上に設けられた上層電極ＵＥ２との積層構造となっている。メモリセルＭＣはＭＩＳＦＥＴであり、電気的には、上層電極ＵＥがゲート、一対の半導体領域ＳＲがソース、ドレインとして機能する。
【0024】
図１に示すように、複数のメモリセルＭＣは行列状に配置され、メモリセルアレイを構成している。各メモリセルＭＣは、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよびｐ型ウェル領域ＰＷに接続されている。メモリセルＭＣのゲートはワード線に、ドレインはビット線に、ソースはソース線に接続されている。図３に示すように、メモリセルＭＣは半導体基板ＳＵＢに設けられたｐ型ウェル領域ＰＷ内に配置されており、ｐ型ウェル領域ＰＷには所望の電位が供給される。
【0025】
図２に示すように、半導体基板ＳＵＢには活性領域ＡＣＴを規定する素子分離膜ＳＴＩが設けられている。素子分離膜ＳＴＩは、Ｘ方向に所定の幅を有してＹ方向に延在している。複数の素子分離膜ＳＴＩは、Ｘ方向において、所定の間隔で配置されている。そして、Ｘ方向において、２つの素子分離膜ＳＴＩで挟まれた領域が活性領域ＡＣＴとなる。ここで、Ｘ方向およびＹ方向は互いに直交する方向である。
【0026】
Ｘ方向に延在する下層電極ＬＥは、活性領域ＡＣＴを横切り、その両端は活性領域ＡＣＴを挟む２つの素子分離膜ＳＴＩ上に位置している。下層電極ＬＥ上には図３に示す強誘電体膜ＦＥを介して上層電極ＵＥが配置され、上層電極ＵＥはプラグ電極ＰＬＧ１を介してＸ方向に延在するワード線ＷＬに接続されている。Ｙ方向において、下層電極ＬＥの両側には一対の半導体領域ＳＲが配置されており、一方の半導体領域ＳＲは、プラグ電極ＰＬＧ１を介してＸ方向に延在するソース線ＳＬに接続され、他方の半導体領域ＳＲは、プラグ電極ＰＬＧ１、パッド層ＰＤおよびプラグ電極ＰＬＧ２を介して、Ｙ方向に延在するビット線ＢＬに接続されている。
【0027】
次に、図４を用いて、下層電極ＬＥと上層電極ＵＥとの関係を説明する。図４の平面図に示すように、強誘電体膜ＦＥ、下層電極ＬＥおよびゲート絶縁膜ＧＩは、Ｙ方向の長さＬ１、Ｘ方向の幅Ｗ１を有する長方形であり、３者の長辺および短辺は互いに重なっている。また、強誘電体膜ＦＥおよび下層電極ＬＥの長辺および短辺は互いに重なっており、ゲート絶縁膜ＧＩの長辺および短辺は下層電極ＬＥの長辺および短辺よりも長くてもよい。上層電極ＵＥ（上層電極ＵＥ１およびＵＥ２）は、Ｙ方向の長さＬ２、Ｘ方向の幅Ｗ２を有する長方形である。ここで、長さＬ２は長さＬ１と等しく（Ｌ２＝Ｌ１）、幅Ｗ１は幅Ｗ２よりも大きい（Ｗ１＞Ｗ２）。つまり、平面図に示すように、Ｘ方向では下層電極ＬＥの幅Ｗ１は上層電極ＵＥの幅Ｗ２よりも大きく、Ｙ方向では下層電極ＬＥの長さＬ１は上層電極ＵＥの長さＬ２と等しい。このような構成とすることで、面積比（ＳＩ／ＳＦ）＞１とすることができる。ここで、面積ＳＦは強誘電体膜ＦＥと上層電極ＵＥとの接触面積、面積ＳＩは下層電極ＬＥとゲート絶縁膜ＧＩとの接触面積である。面積比（ＳＩ／ＳＦ）＞１とすることで、所望のメモリウインドウを得るための動作電圧（書込み時、消去時にトランジスタの各部に印加する電圧）を低減でき、メモリウインドウを拡大できるため、メモリセルＭＣの読出し動作の信頼性が向上する。また、Ｙ方向においては、面積比（ＳＩ／ＳＦ）を増加するための構成とはなっておらず、上層電極ＵＥの長さＬ２と下層電極ＬＥの長さＬ１とを等しくしている。これは、図２および図３に示すメモリセルＭＣを構成するＭＩＳＦＥＴ（トランジスタ）のゲート長を低減しメモリセルＭＣのサイズを低減するためである。前述のとおり、ＭＩＳＦＥＴのゲート長を低減することで、所望の相互コンダクタンス（ｇｍ）を得るために必要なゲート幅を低減できる。つまり、下層電極ＬＥのＹ方向の長さＬ１を低減することで、下層電極ＬＥのＸ方向の幅Ｗ１を低減でき、メモリセルＭＣを構成するＭＩＳＦＥＴのサイズ（専有面積）を低減できる。
【0028】
図３に示すように、メモリセルＭＣは、半導体基板ＳＵＢの主面ＳＵＢａ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に設けられた下層電極ＬＥと、下層電極ＬＥ上に設けられた強誘電体膜ＦＥと、強誘電体膜ＦＥ上に設けられた上層電極ＵＥと、半導体基板ＳＵＢ内に設けられた一対の半導体領域ＳＲとを備える。一対の半導体領域ＳＲとは、下層電極ＬＥを挟むようにその両側に配置された２つの半導体領域ＳＲである。上層電極ＵＥは、強誘電体膜ＦＥ上に設けられた上層電極ＵＥ１と、上層電極ＵＥ１上に設けられた上層電極ＵＥ２との積層構造である。
【0029】
半導体領域ＳＲは、ｎ型の低濃度半導体領域ＮＭとｎ型の高濃度半導体領域ＮＨとで構成されている。複数のメモリセルＭＣは、ｐ型の半導体基板ＳＵＢにｎ型ウェル領域ＤＮＷを介して設けられたp型ウェル領域ＰＷ内に形成されている。ｎ型ウェル領域ＤＮＷは、p型ウェル領域ＰＷをｐ型の半導体基板ＳＵＢから分離するための領域であり、p型ウェル領域ＰＷを内包している。
【0030】
上層電極ＵＥ（上層電極ＵＥ２）の上面にはシリサイド層ＳＣが形成されており、上層電極ＵＥ（上層電極ＵＥ２）は、シリサイド層ＳＣに接触するプラグ電極ＰＬＧ１を介してワード線ＷＬに接続されている。また、一対の半導体領域ＳＲの上面にもシリサイド層ＳＣが形成されており、一方の半導体領域ＳＲは、シリサイド層ＳＣに接触するプラグ電極ＰＬＧ１を介してソース線ＳＬに接続されている。他方の半導体領域ＳＲは、シリサイド層ＳＣに接触するプラグ電極ＰＬＧ１と、プラグ電極ＰＬＧ１上に設けられたパッド層ＰＤと、パッド層ＰＤに接触するプラグ電極ＰＬＧ２を介してビット線ＢＬに接続されている。図３のＹ断面図に示すように、ゲート絶縁膜ＧＩ、下層電極ＬＥ、強誘電体膜ＦＥおよび上層電極ＵＥからなる積層構造体の側壁上にはオフセットスペーサОＳ１およびОＳ２ならびに側壁絶縁膜ＳＷ１が設けられている。また、図３のＸ断面図に示すように、ゲート絶縁膜ＧＩ、下層電極ＬＥ、強誘電体膜ＦＥおよび上層電極ＵＥからなる積層構造体の側壁上にはオフセットスペーサОＳ２ならびに側壁絶縁膜ＳＷ１が設けられており、隣接する上層電極ＵＥ間のスペースは側壁絶縁膜ＳＷ１で埋められている。さらに、メモリセルＭＣを構成するＭＩＳＦＥＴを覆うように層間絶縁膜ＩＬ１が設けられており、層間絶縁膜ＩＬ１には複数のプラグ電極ＰＬＧ１が埋め込まれている。層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２、ＩＬ３およびＩＬ４が順に積層されている。層間絶縁膜ＩＬ２には第１層目の配線層であるワード線ＷＬ、ソース線ＳＬおよびパッド層ＰＤが埋め込まれ、層間絶縁膜ＩＬ３には複数のプラグ電極ＰＬＧ２が埋め込まれ、層間絶縁膜ＩＬ４には第２層目の配線層であるビット線ＢＬが埋め込まれている。
【0031】
図３のＸ断面図に示すように、下層電極ＬＥおよび上層電極ＵＥは、メモリセルＭＣ毎に独立している。隣接するメモリセルＭＣの下層電極ＬＥは、Ｘ方向において、素子分離膜ＳＴＩ上で分離されている。また、隣接するメモリセルＭＣの上層電極ＵＥも、Ｘ方向において、互いに分離されており、各メモリセルＭＣの上層電極ＵＥはプラグ電極ＰＬＧ１を介してワード線ＷＬに接続されている。このように、隣接するメモリセルＭＣにおいて、下層電極ＬＥ（または下層電極ＬＥおよび上層電極ＵＥ）を分離したことで、隣接するメモリセルＭＣ間の電気的干渉を抑制できる。
【0032】
次に、図３に示す各要素について説明する。半導体基板ＳＵＢは、例えば、シリコン単結晶基板であり、その比抵抗は、例えば、１Ω・ｃｍ以上かつ１０Ω・ｃｍ以下である。素子分離膜ＳＴＩは、例えば、酸化シリコン膜であるが、薄膜の窒化シリコン膜と厚膜の酸化シリコン膜との積層構造としてもよい。ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜および酸化ハフニウム膜を有する積層膜である。酸化ハフニウム膜は、酸化シリコン膜上に形成されており、ゲート絶縁膜ＧＩの厚さは、例えば、１ｎｍ以上かつ３ｎｍ以下である。
【0033】
下層電極ＬＥおよび上層電極ＵＥ１は、例えば、窒化チタン、窒化タンタルまたはタングステン等の金属膜とするのが好ましい。下層電極ＬＥおよび上層電極ＵＥ１の膜厚は、例えば、１ｎｍ～５ｎｍとする。強誘電体膜ＦＥは、電界（電場）を印加されると、誘電分極が生じ、その後、電界の印加をやめても、分極状態が維持される特性を有する。強誘電体膜ＦＥの結晶構造は、主として直方晶系であり、これにより、強誘電体の特性が得られる。強誘電体膜ＦＥの材料は、例えば、窒化シリコンよりも高い誘電率を有し、例えば、ハフニウム（Ｈｆ）および酸素（О）を含む酸化ハフニウム膜である。強誘電体膜ＦＥは、さらに、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）を含んでいてもよい。
【0034】
上層電極ＵＥ２は、例えば、リン（Ｐ）またはホウ素（Ｂ）等の不純物を含有する多結晶シリコン膜である。シリサイド層ＳＣは、例えば、コバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、またはニッケルプラチナシリサイドである。
【0035】
オフセットスペーサОＳ１および側壁絶縁膜ＳＷ１は、例えば、窒化シリコン膜、オフセットスペーサОＳ２は、例えば、酸化シリコン膜である。層間絶縁膜ＩＬ１～ＩＬ４は、例えば、酸化シリコン膜であるが、窒化シリコン膜と、窒化シリコン膜上の酸化シリコン膜との積層構造としてもよい。プラグ電極ＰＬＧ１は、例えば、タングステンである。ワード線ＷＬ、ソース線ＳＬ、パッド層ＰＤおよびビット線ＢＬは、例えば、銅配線であり、主材料である銅（Ｃｕ）と、銅の拡散を抑制するバリア層（例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等）との積層膜で構成されている。なお、プラグ電極ＰＬＧ２は、銅（Ｃｕ）とバリア層との積層膜で構成されており、ビット線ＢＬとプラグ電極ＰＬＧ２とは、デュアルダマシン法を用いて形成した一体構造となっている。
【0036】
＜メモリセルＭＣの動作＞
図１および図５を用いてメモリセルＭＣの動作を説明する。「書込み」「消去」「読出し」の動作時にメモリセルＭＣの各部位に図５に示す電圧を印加する。書込み動作時には、ワード線ＷＬに－２～－５Ｖを、ｐ型ウェル領域ＰＷ、ビット線ＢＬおよびソース線ＳＬに０Ｖを印加し、強誘電体膜ＦＥの分極方向を第１分極状態とする。第１分極状態では、分極方向は、下層電極ＬＥから上層電極ＵＥに向かう方向であり、メモリセルＭＣのＭＩＳＦＥＴの閾値（Ｖｔｈ）は高閾値となる。消去動作時には、ワード線ＷＬに２～５Ｖを、ｐ型ウェル領域ＰＷ、ビット線ＢＬおよびソース線ＳＬに０Ｖを印加し、強誘電体膜ＦＥの分極方向を第２分極状態とする。第２分極状態では、分極方向は、上層電極ＵＥから下層電極ＬＥに向かう方向であり、メモリセルＭＣのＭＩＳＦＥＴの閾値（Ｖｔｈ）は低閾値となる。読出し動作時には、ワード線ＷＬに０～１Ｖを、ビット線ＢＬに１Ｖ以下を、ｐ型ウェル領域ＰＷおよびソース線ＳＬに０Ｖを印加してドレイン電流を測定することで、書込み状態または消去状態を検出する。
図１および図５を用いてメモリセルＭＣの動作を説明する。「書込み」「消去」「読出し」の動作時にメモリセルＭＣの各部位に図５に示す電圧を印加する。書込み動作時には、ワード線ＷＬに－２～－５Ｖを、ｐ型ウェル領域ＰＷ、ビット線ＢＬおよびソース線ＳＬに０Ｖを印加し、強誘電体膜ＦＥの分極方向を第１分極状態とする。第１分極状態では、分極方向は、下層電極ＬＥから上層電極ＵＥに向かう方向であり、メモリセルＭＣのＭＩＳＦＥＴの閾値（Ｖｔｈ）は高閾値となる。消去動作時には、ワード線ＷＬに２～５Ｖを、ｐ型ウェル領域ＰＷ、ビット線ＢＬおよびソース線ＳＬに０Ｖを印加し、強誘電体膜ＦＥの分極方向を第２分極状態とする。第２分極状態では、分極方向は、上層電極ＵＥから下層電極ＬＥに向かう方向であり、メモリセルＭＣのＭＩＳＦＥＴの閾値（Ｖｔｈ）は低閾値となる。読出し動作時には、ワード線ＷＬに０～１Ｖを、ビット線ＢＬに１Ｖ以下を、ｐ型ウェル領域ＰＷおよびソース線ＳＬに０Ｖを印加してドレイン電流を測定することで、書込み状態または消去状態を検出する。
【0037】
＜本実施の形態の半導体装置の特徴＞
図４に示すように、Ｘ方向において、上層電極ＵＥの幅Ｗ２に対して下層電極ＬＥの幅Ｗ１を増加して面積比（ＳＩ／ＳＦ）＞１を達成したことで、所望のメモリウインドウを得るための動作電圧（書込み時、消去時にトランジスタの各部に印加する電圧）を低減でき、半導体装置の低消費電力化を実現できる。また、所望の動作電圧に対して得られるメモリウインドウを広くできるため、半導体装置の信頼性を向上できる。
図４に示すように、Ｘ方向において、上層電極ＵＥの幅Ｗ２に対して下層電極ＬＥの幅Ｗ１を増加して面積比（ＳＩ／ＳＦ）＞１を達成したことで、所望のメモリウインドウを得るための動作電圧（書込み時、消去時にトランジスタの各部に印加する電圧）を低減でき、半導体装置の低消費電力化を実現できる。また、所望の動作電圧に対して得られるメモリウインドウを広くできるため、半導体装置の信頼性を向上できる。
【0038】
図２～図４に示すように、Ｘ方向においてのみ、面積比（ＳＩ／ＳＦ）＞１を達成する構成とし、Ｙ方向では、下層電極ＬＥの長さＬ１と上層電極ＵＥの長さＬ２を等しくしたことで、メモリセルＭＣを構成するＭＳＦＥＴのチャネル長（Ｌ）を低減でき、それに伴い、所望の相互コンダクタンス（ｇｍ）を得るためのチャネル幅（Ｗ）を低減できる。従って、メモリセルＭＣのサイズ（メモリセルＭＣの専有面積）を低減でき、半導体装置を小型化できる。
【0039】
また、図２および図３に示すように、Ｘ方向において、メモリセルＭＣ毎に下層電極ＬＥ（または下層電極ＬＥおよび上層電極ＵＥ）を独立にしたことで、隣接するメモリセルＭＣ間の電気的干渉を抑制できる。例えば、ワード線ＷＬに接続された隣接するメモリセルＭＣにおいて、一方が「第１分極状態」、他方が「第２分極状態」となっている場合、両者の下層電極ＬＥは異なる電位となっている。仮に、隣接するメモリセルＭＣの下層電極ＬＥが繋がっていた場合、一方のメモリセルＭＣの下層電極ＬＥの電位は、他方のメモリセルＭＣの下層電極ＬＥの電位に影響を受けることとなるため、メモリセルＭＣのデータ保持特性（データ保持時間）が悪化する。本実施の形態の半導体装置では、下層電極ＬＥ（または下層電極ＬＥおよび上層電極ＵＥ）を分離したことで、メモリセルＭＣのデータ保持特性を向上でき、半導体装置の信頼性が向上する。
【0040】
図３に示すように、上層電極ＵＥは、強誘電体膜ＦＥ上に設けられた金属膜からなる上層電極ＵＥ１と、その上の設けられた多結晶シリコン膜からなる上層電極ＵＥ２とで構成されている。強誘電体膜ＦＥと多結晶シリコン膜からなる上層電極ＵＥ２との間に、金属膜からなる上層電極ＵＥ１が介在しているため、多結晶シリコン膜からなる上層電極ＵＥ２が空乏化して、「書込み」時または「消去」時に強誘電体膜ＦＥにかかる電圧が減少するという不具合が生じるのを防止できる。
【0041】
【0042】
図６に示すように、ｐ型の半導体基板ＳＵＢを準備する。半導体基板ＳＵＢの主面ＳＵＢａ側には、ｐ型ウェル領域ＰＷが設けられている。そして、深さ方向においてｐ型ウェル領域ＰＷの下には、ｐ型ウェル領域ＰＷを半導体基板ＳＵＢから分離するためにｎ型ウェル領域ＤＮＷが設けられている。さらに、半導体基板ＳＵＢには、その主面ＳＵＢａから所望の深さを有する素子分離膜ＳＴＩが選択的の形成されており、素子分離膜ＳＴＩに挟まれた領域が活性領域ＡＣＴとなっている。
【0043】
次に、図７に示すように、半導体基板ＳＵＢの主面ＳＵＢａ上に、順に、絶縁膜ＺＦ１、金属膜ＭＬ１、絶縁膜ＺＦ２、金属膜ＭＬ２および多結晶シリコン膜（導体膜）ＰＳを堆積する。絶縁膜ＺＦ１、金属膜ＭＬ１、絶縁膜ＺＦ２、金属膜ＭＬ２および多結晶シリコン膜（導体膜）を加工（パターニング）することで、それぞれ、図３で説明したゲート絶縁膜ＧＩ、下層電極ＬＥ、強誘電体膜ＦＥ、上層電極ＵＥ１および上層電極ＵＥ２を形成する。パターニングとは、例えば、フォトリソグラフィ工程とエッチング工程によって、被加工膜を所望のパターンに加工することである。
【0044】
次に、図８に示すように、フォトレジスト層ＰＲ１を用いて、Ｙ方向において、多結晶シリコン膜ＰＳ、金属膜ＭＬ２、絶縁膜ＺＦ２、金属膜ＭＬ１および絶縁膜ＺＦ１をパターニングする。そして、Ｙ方向において長さＬ１を有し、Ｘ方向に延在する第１構造体（第１積層構造体）を形成する。Ｙ方向において、第１構造体は、半導体基板ＳＵＢの主面ＳＵＢａ側から順に、ゲート絶縁膜ＧＩ、下層電極ＬＥ、強誘電体膜ＦＥ、上層電極ＵＥ１および上層電極ＵＥ２を含む。次に、フォトレジスト層ＰＲ１を除去する。
【0045】
次に、図９に示すように、第１構造体の側壁上にオフセットスペーサОＳ１を形成する。図示していないが、Ｙ断面図において、上層電極ＵＥ２を覆うように絶縁膜を堆積し、この絶縁膜に異方性ドライエッチングを施すことで、第１構造体の側壁上にオフセットスペーサОＳ１を選択的に形成する。次に、Ｙ断面図において、半導体基板ＳＵＢ内に第１構造体を挟むようにｎ型の低濃度半導体領域ＮＭを形成する。
【0046】
次に、図１０に示すように、前述の第１構造体をパターニングして、Ｘ方向において幅Ｗ１を有する第２構造体（第２積層構造体）を形成する。第２構造体は、半導体基板ＳＵＢの主面ＳＵＢａ側から順に、ゲート絶縁膜ＧＩ、下層電極ＬＥ、強誘電体膜ＦＥ、金属膜ＭＬ２およびポリシリコン膜ＰＳを含む。Ｘ方向において、第２構造体は、図６に示す活性領域ＡＣＴ上に延在し、その端部は、その活性領域ＡＣＴを規定する素子分離膜ＳＴＩ上で終端している。
【0047】
次に、図１１および図１２に示すように、Ｘ方向において、ポリシリコン膜ＰＳを細線化して上層電極ＵＥ２を形成する。図１１および図１２に示すように、フォトレジスト層ＰＲ２には、Ｘ方向において、素子分離膜ＳＴＩの上部に空間が存在している。この空間からエッチングガスを供給して、ポリシリコン膜ＰＳの側壁に等方性エッチングを施して、ポリシリコン膜ＰＳを細線化し、上層電極ＵＥ２を形成する。Ｘ方向において、幅Ｗ１を有するポリシリコン膜ＰＳは、細線化処理によって、幅Ｗ２に低減された上層電極ＵＥ２となる。フォトリソグラフィ工程を用いることなく、幅Ｗ２の上層電極ＵＥ２を形成することで、製造コストを低減できる。
【0048】
また、図１１および図１２に示すように、Ｙ方向において、第１構造体の側壁はオフセットスペーサОＳ１で覆われているため、活性領域ＡＣＴにおいて半導体基板ＳＵＢの主面ＳＵＢａがエッチングされるのを防止することができる。オフセットスペーサОＳ１を設けていない場合、等方性エッチング工程で、ポリシリコン膜ＰＳが細線化されるにつれ、第１構造体とフォトレジスト層ＰＲ２との界面を介して、エッチングガスにより半導体基板ＳＵＢの主面ＳＵＢａがエッチングされる危険性がある。例えば、図１２のＡ部（１つのメモリセルＭＣにのみ表示）でこの問題が発生しやすい。次に、フォトレジスト層ＰＲ２を除去する。
【0049】
次に、図１３に示すように、上層電極ＵＥ２から露出した領域の金属膜ＭＬ２をエッチングし、上層電極ＵＥ２で覆われた領域に上層電極ＵＥ１を形成する。つまり、上層電極ＵＥ１は、Ｘ方向において、上層電極ＵＥ２と等しく幅Ｗ２を有する。
【0050】
次に、半導体基板ＳＵＢの主面ＳＵＢａ上に酸化シリコン膜と窒化シリコン膜との積層膜を堆積し、この積層膜に異方性ドライエッチングを施して、図１４に示すオフセットスペーサОＳ２および側壁絶縁膜ＳＷ１を形成する。ここで、図１２に示すように、Ｙ方向において上層電極ＵＥ２を挟むオフセットスペーサＯＳ１の間隔（長さＬ１）は、Ｙ方向において、隣接する上層電極ＵＥ２の側壁上に形成されたオフセットスペーサＯＳ１の間隔ＧＰに比べて十分に狭い。従って、積層膜の膜厚ｄを（Ｌ１）／２＜ｄ＜ＧＰ／２とすることで、Ｘ方向においては、隣り合う２つの上層電極ＵＥ２の間の空間を積層膜で埋め、Ｙ方向においては、隣り合う２つの上層電極ＵＥ２の間で半導体基板ＳＵＢの主面ＳＵＢａを露出させることができる。Ｘ方向において、隣り合う２つの上層電極ＵＥ２の間の空間を積層膜で埋めることで、半導体装置の製造歩留まりを向上できる。Ｘ方向において、隣り合う２つの上層電極ＵＥ２の間の積層膜に「す」と呼ばれる空洞ができると、製造歩留まりを低下させる要因となるからである。
【0051】
次に、図１５に示すように、Ｙ方向において、第１構造体の側壁上に形成された側壁絶縁膜ＳＷ１に挟まれた領域の半導体基板ＳＵＢにｎ型の高濃度半導体領域ＮＨを形成する。そして、低濃度半導体領域ＮＭと高濃度半導体領域ＮＨとで半導体領域ＳＲが形成される。
【0052】
次に、図１６に示すように、上層電極ＵＥ２および高濃度半導体領域ＮＨの表面にシリサイド層ＳＣを形成する。
【0053】
次に、図１７に示すように、複数のプラグ電極ＰＬＧ１を含む層間絶縁膜ＩＬ１を形成する。プラグ電極ＰＬＧ１は、上層電極ＵＥ２または高濃度半導体領域ＮＨの表面に形成されたシリサイド層ＳＣに接続している。
【0054】
次に、図１８に示すように、層間絶縁膜ＩＬ１およびプラグ電極ＰＬＧ１上に、複数の配線を含む層間絶縁膜ＩＬ２を形成する。複数の配線には、ワード線ＷＬ、ソース線ＳＬおよびパッド層ＰＤが含まれる。
【0055】
次に、図３に示すように、複数の配線を含む層間絶縁膜ＩＬ２上に、複数のプラグ電極ＰＬＧ２を含む層間絶縁膜ＩＬ３を形成し、さらに、その上に、配線を含む層間絶縁膜ＩＬ４を形成する。この配線は、ビット線ＢＬを含む。
【0056】
上記の工程を経て、本実施の形態の半導体装置が製造される。
【0057】
なお、図８のＹ断面図において、絶縁膜ＺＦ１のパターニングは必須ではなく、多結晶シリコン膜ＰＳ、金属膜ＭＬ２、絶縁膜ＺＦ２および金属膜ＭＬ１をパターニングして第１構造体とすることもできる。また、図１０においても、絶縁膜ＺＦ１のパターニングは必須ではなく、多結晶シリコン膜ＰＳ、金属膜ＭＬ２、絶縁膜ＺＦ２および金属膜ＭＬ１をパターニングして第２構造体とすることもできる。その場合、第１構造体および第２構造体は、半導体基板ＳＵＢの主面ＳＵＢａ側から順に、下層電極ＬＥ、強誘電体膜ＦＥ、上層電極ＵＥ１および上層電極ＵＥ２を含む。
【0058】
また、図１０および図１１において、１回のパターニングと等方性エッチングにより、Ｘ方向において、下層電極ＬＥの幅Ｗ１および上層電極ＵＥの幅Ｗ２を規定したが、幅Ｗ１を有する下層電極ＬＥと幅Ｗ２を有する上層電極ＵＥとを、それぞれ別のパターニング（計２回のパターニング）を用いて形成してもよい。
【0059】
＜本実施の形態の半導体装置の製造方法の特徴＞
絶縁膜ＺＦ１、金属膜ＭＬ１、絶縁膜ＺＦ２、金属膜ＭＬ２および多結晶シリコン膜ＰＳからなる積層膜を、パターニングして、Ｙ方向において長さＬ１を有し、Ｘ方向に延在する第１構造体を形成する。次に、Ｘ方向において、第１構造体をパターニングして、Ｘ方向における幅Ｗ１を有する第２構造体を形成し、次に、Ｘ方向において、幅Ｗ１よりも小さい幅Ｗ２を有する金属膜ＭＬ２および多結晶シリコン膜ＰＳを形成する。これらの工程により、図３に示すゲート絶縁膜ＧＩ、下層電極ＬＥ、強誘電体膜ＦＥならびに上層電極ＵＥ１およびＵＥ２を形成することで、メモリセルＭＣの面積比（ＳＩ／ＳＦ）＞１を実現し、かつ、セルサイズを低減できる。従って、半導体装置の高信頼性および小型化を実現できる。
絶縁膜ＺＦ１、金属膜ＭＬ１、絶縁膜ＺＦ２、金属膜ＭＬ２および多結晶シリコン膜ＰＳからなる積層膜を、パターニングして、Ｙ方向において長さＬ１を有し、Ｘ方向に延在する第１構造体を形成する。次に、Ｘ方向において、第１構造体をパターニングして、Ｘ方向における幅Ｗ１を有する第２構造体を形成し、次に、Ｘ方向において、幅Ｗ１よりも小さい幅Ｗ２を有する金属膜ＭＬ２および多結晶シリコン膜ＰＳを形成する。これらの工程により、図３に示すゲート絶縁膜ＧＩ、下層電極ＬＥ、強誘電体膜ＦＥならびに上層電極ＵＥ１およびＵＥ２を形成することで、メモリセルＭＣの面積比（ＳＩ／ＳＦ）＞１を実現し、かつ、セルサイズを低減できる。従って、半導体装置の高信頼性および小型化を実現できる。
【0060】
図１０および図１１で説明したように、１回のパターニングと等方性エッチングにより、Ｘ方向において、下層電極ＬＥの幅Ｗ１および上層電極ＵＥの幅Ｗ２を規定するため、両者を２回のパターニングで形成する場合に比べ、フォトリソグラフィ工程で使用するフォトマスクの枚数を低減することができる。
【0061】
図１１および図１２で説明したように、多結晶シリコン膜ＰＳを細線化する工程で、第１構造体の側壁上に窒化シリコン膜からなるオフセットスペーサОＳ１が形成されているので、半導体基板ＳＵＢの主面ＳＵＢａがエッチングされて削れるのを防止でき、半導体装置の不良を低減できる。
【0062】
また、図１４で説明したように、Ｘ方向において、隣り合う２つの上層電極ＵＥ２の間の空間に「す」ができないように、側壁絶縁膜ＳＷ１で埋め込むことで、半導体装置の製造歩留まりを向上することができる。
【0063】
＜変形例１＞
変形例１は、上記実施の形態の変形例であるため、上記実施の形態と異なる点を説明する。図１９は、変形例１の半導体装置の要部の構成を示す断面図である。変形例１の半導体装置では、メモリセルＭＣを構成する上層電極ＵＥが上層電極ＵＥ２で構成されており、上層電極ＵＥ１を含んでいない。メモリセルＭＣは、半導体基板ＳＵＢの主面ＳＵＢａ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に設けられた下層電極ＬＥと、下層電極ＬＥ上に設けられた強誘電体膜ＦＥと、強誘電体膜ＦＥ上に設けられた上層電極ＵＥ２と、半導体基板ＳＵＢ内に設けられた一対の半導体領域ＳＲとを備える。上層電極ＵＥ２は強誘電体膜ＦＥ上に設けられ、強誘電体膜ＦＥに接触している。
変形例１は、上記実施の形態の変形例であるため、上記実施の形態と異なる点を説明する。図１９は、変形例１の半導体装置の要部の構成を示す断面図である。変形例１の半導体装置では、メモリセルＭＣを構成する上層電極ＵＥが上層電極ＵＥ２で構成されており、上層電極ＵＥ１を含んでいない。メモリセルＭＣは、半導体基板ＳＵＢの主面ＳＵＢａ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に設けられた下層電極ＬＥと、下層電極ＬＥ上に設けられた強誘電体膜ＦＥと、強誘電体膜ＦＥ上に設けられた上層電極ＵＥ２と、半導体基板ＳＵＢ内に設けられた一対の半導体領域ＳＲとを備える。上層電極ＵＥ２は強誘電体膜ＦＥ上に設けられ、強誘電体膜ＦＥに接触している。
【0064】
変形例１の半導体装置の製造方法は、上記実施の形態の半導体装置の製造方法において、金属膜ＭＬ２の堆積および加工の工程を省略したものである。
【0065】
変形例１によれば、上層電極ＵＥ１の膜厚分だけ層間絶縁膜ＩＬ１の膜厚を薄くできるため、プラグ電極ＰＬＧ１を設けるために層間絶縁膜ＩＬ１に設ける開口のアスペクト比を低減でき、製造歩留まりを向上できる。
【0066】
＜変形例２＞
変形例２は、上記実施の形態に対する変形例であるため、上記実施の形態と異なる点を説明する。図２０は、変形例２の半導体装置の要部の構成を示す平面図および断面図、図２１は、変形例２の半導体装置の要部の構成を示す断面図、図２２および図２３は、変形例２の半導体装置の製造工程を示す断面図である。
変形例２は、上記実施の形態に対する変形例であるため、上記実施の形態と異なる点を説明する。図２０は、変形例２の半導体装置の要部の構成を示す平面図および断面図、図２１は、変形例２の半導体装置の要部の構成を示す断面図、図２２および図２３は、変形例２の半導体装置の製造工程を示す断面図である。
【0067】
図２０に示すように、変形例２の半導体装置では、強誘電体膜ＦＥＶ、下層電極ＬＥＶおよびゲート絶縁膜ＧＩＶのＹ方向の長さＬ３は、上層電極ＵＥのＹ方向の長さＬ２よりも大きい（Ｌ３＞Ｌ２）。平面視において、上層電極ＵＥおよび強誘電体ＦＥＶは、それぞれ、Ｘ方向に長辺、Ｙ方向に短辺をもつ略長方形の形状を有する。そして、平面視において、上部電極ＵＥは、強誘電体膜ＦＥＶに内包されており、上層電極ＵＥの長辺は強誘電体膜ＦＥＶの長辺から離間距離Ｌｄ、上層電極ＵＥの短辺は強誘電体膜ＦＥＶの短辺から離間距離Ｗｄを有する。ここで、長辺どうしの離間距離Ｌｄは短辺どうしの離間距離Ｗｄよりも小さい（Ｌｄ＜Ｗｄ）。上記実施の形態で説明したように、短辺どうしの離間距離Ｗｄは、面積比（ＳＩＶ／ＳＦ）＞１を実現するためのものであり、比較的大きい値となる。一方、長辺どうしの離間距離Ｌｄは、強誘電体膜ＦＥＶの長辺近傍を前述の第１分極状態または第２分極状態を保持する膜として作用させないために必要となる。従って、比較的小さい値で充分である。なお、略長方形には角部が９０°ではなく、丸みをおびた形状の長方形も含まれる。
【0068】
図２１のＹ断面図に示すように、上層電極ＵＥの側壁上にはオフセットスペーサОＳ３が設けられており、ゲート絶縁膜ＧＩＶ、下層電極ＬＥＶ、強誘電体膜ＦＥＶ、上層電極ＵＥおよびオフセットスペーサОＳ３からなる構造体の側壁上にオフセットスペーサОＳ１およびОＳ２ならびに側壁絶縁膜ＳＷ１が設けられている。つまり、ゲート絶縁膜ＧＩＶ、下層電極ＬＥＶ、強誘電体膜ＦＥＶ、上層電極ＵＥおよびオフセットスペーサОＳ３からなる構造体は、上記実施の形態における第１構造体に対応している。
【0069】
変形例２の半導体装置の製造方法は、上記実施の形態の製造方法において図８を用いて説明した第１構造体の製造工程が異なる。図２２および図２３に示すように、変形例２では、多結晶シリコン膜ＰＳおよび金属膜ＭＬ２を、Ｙ方向において、長さＬ２を有するようにパターニングする。Ｙ方向において、多結晶シリコン膜ＰＳからなる上層電極ＵＥ２、金属膜ＭＬ２からなる上層電極ＵＥ１を形成する。次に、図２３に示すように、上層電極ＵＥ１およびＵＥ２の側壁上にオフセットスペーサОＳ３を形成し、上層電極ＵＥ１およびＵＥ２ならびにオフセットスペーサОＳ３から露出した領域の絶縁膜ＺＦ２、金属膜ＭＬ１および絶縁膜ＺＦ１をエッチングし、Ｙ方向において、長さＬ３を有する強誘電体膜ＦＥＶ、下層電極ＬＥＶおよびゲート絶縁膜ＧＩＶを形成する。次に、上記実施の形態で説明した図９に示すオフセットスペーサОＳ１形成工程以降の工程を実施する。
【0070】
変形例２によれば、図２０を用いて説明したように、上層電極ＵＥの長辺は強誘電体膜ＦＥＶの長辺から離間距離Ｌｄ、上層電極ＵＥの短辺は強誘電体膜ＦＥＶの短辺から離間距離Ｗｄを有する。こうして、強誘電体膜ＦＥＶの長辺近傍および短辺近傍の強誘電体膜ＦＥＶを前述の第１分極状態または第２分極状態を保持する膜として作用させないので、強誘電体膜ＦＥＶの分極保持特性を向上できる。長辺および短辺の近傍の強誘電体膜ＦＥＶは、加工時にエッチングダメージを受けており、中央部に比べて分極保持特性が低いからである。
【0071】
＜変形例３＞
変形例３は、上記変形例２に対する変形例であるため、上記変形例２と異なる点を説明する。図２４は、変形例３の半導体装置の要部の構成を示す断面図である。変形例１と同様に、メモリセルＭＣを構成する上層電極ＵＥが上層電極ＵＥ２で構成されており、上層電極ＵＥ１を含んでいない。メモリセルＭＣは、半導体基板ＳＵＢの主面ＳＵＢａ上に形成されたゲート絶縁膜ＧＩＶと、ゲート絶縁膜ＧＩＶ上に設けられた下層電極ＬＥＶと、下層電極ＬＥＶ上に設けられた強誘電体膜ＦＥＶと、強誘電体膜ＦＥＶ上に設けられた上層電極ＵＥ２と、半導体基板ＳＵＢ内に設けられた一対の半導体領域ＳＲとを備える。上層電極ＵＥ２は強誘電体膜ＦＥＶ上に設けられ、強誘電体膜ＦＥＶに接触している。
変形例３は、上記変形例２に対する変形例であるため、上記変形例２と異なる点を説明する。図２４は、変形例３の半導体装置の要部の構成を示す断面図である。変形例１と同様に、メモリセルＭＣを構成する上層電極ＵＥが上層電極ＵＥ２で構成されており、上層電極ＵＥ１を含んでいない。メモリセルＭＣは、半導体基板ＳＵＢの主面ＳＵＢａ上に形成されたゲート絶縁膜ＧＩＶと、ゲート絶縁膜ＧＩＶ上に設けられた下層電極ＬＥＶと、下層電極ＬＥＶ上に設けられた強誘電体膜ＦＥＶと、強誘電体膜ＦＥＶ上に設けられた上層電極ＵＥ２と、半導体基板ＳＵＢ内に設けられた一対の半導体領域ＳＲとを備える。上層電極ＵＥ２は強誘電体膜ＦＥＶ上に設けられ、強誘電体膜ＦＥＶに接触している。
【0072】
変形例３の半導体装置の製造方法は、上記変形例２の半導体装置の製造方法において、金属膜ＭＬ２の堆積および加工の工程を省略したものである。
【0073】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0074】
例えば、上記のとおり種々の変形例について説明したが、各変形例について説明した要旨に矛盾しない範囲内において、上記で説明した各変形例の一部分または全部を互いに組み合わせて適用することができる。
【符号の説明】
【0075】
ＡＣＴ 活性領域
ＢＬ ビット線
ＤＮＷ ｎ型ウェル領域
ＦＥ，ＦＥＶ 強誘電体膜
ＧＩ，ＧＩＶ ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 層間絶縁膜
ＬＣＨ チャネル長方向
ＬＥ，ＬＥＶ 下層電極
ＭＣ メモリセル
ＭＬ１，ＭＬ２ 金属膜
ＮＨ 高濃度半導体領域
ＮＭ 低濃度半導体領域
ОＳ１，ОＳ２，ОＳ３ オフセットスペーサ
ＰＤ パッド層
ＰＬＧ１，ＰＬＧ２ プラグ電極
ＰＲ１，ＰＲ２，ＰＲ３ フォトレジスト層
ＰＳ 多結晶シリコン膜（導体膜）
ＰＷ ｐ型ウェル領域
ＳＢ 半導体基板
ＳＢａ 主面
ＳＣ シリサイド層
ＳＬ ソース線
ＳＲ 半導体領域
ＳＴＩ 素子分離膜
ＳＷ１ 側壁絶縁膜
ＵＥ，ＵＥ１，ＵＥ２ 上層電極
ＷＬ ワード線
ＺＦ１，ＺＦ２ 絶縁膜
ＢＬ ビット線
ＤＮＷ ｎ型ウェル領域
ＦＥ，ＦＥＶ 強誘電体膜
ＧＩ，ＧＩＶ ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 層間絶縁膜
ＬＣＨ チャネル長方向
ＬＥ，ＬＥＶ 下層電極
ＭＣ メモリセル
ＭＬ１，ＭＬ２ 金属膜
ＮＨ 高濃度半導体領域
ＮＭ 低濃度半導体領域
ОＳ１，ОＳ２，ОＳ３ オフセットスペーサ
ＰＤ パッド層
ＰＬＧ１，ＰＬＧ２ プラグ電極
ＰＲ１，ＰＲ２，ＰＲ３ フォトレジスト層
ＰＳ 多結晶シリコン膜（導体膜）
ＰＷ ｐ型ウェル領域
ＳＢ 半導体基板
ＳＢａ 主面
ＳＣ シリサイド層
ＳＬ ソース線
ＳＲ 半導体領域
ＳＴＩ 素子分離膜
ＳＷ１ 側壁絶縁膜
ＵＥ，ＵＥ１，ＵＥ２ 上層電極
ＷＬ ワード線
ＺＦ１，ＺＦ２ 絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】