特開 2023-25404 半導体装置およびウエハ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023025404

(43)【公開日】2023-02-22

(54)【発明の名称】半導体装置およびウエハ

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20230215BHJP

   H01L 21/66 20060101ALI20230215BHJP

【ＦＩ】

H01L21/88 J

H01L21/88 Z

H01L21/88 T

H01L21/66 E

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021130622

(22)【出願日】2021-08-10

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】菱田 武司

【テーマコード（参考）】

4M106

5F033

【Ｆターム（参考）】

4M106AA01

4M106AD05

4M106AD06

4M106AD23

5F033GG01

5F033GG02

5F033MM30

5F033VV05

5F033VV07

5F033XX03

5F033XX37

(57)【要約】

【課題】小型化可能な半導体装置を提供する。
【解決手段】半導体装置は、基板１０と、前記基板下に設けられた金属層と、前記基板上に設けられ、前記基板を貫通する貫通孔２０を介し、前記金属層と各々接続され、前記基板上において互いに電気的に分離された複数の第１電極と、前記基板上に設けられ、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記基板上に設けられ、前記複数の第２電極が接続される第１パッドと、を備える半導体素子と、前記複数の第１電極および前記複数の第２電極を覆うように前記基板上に設けられ、前記第１パッドの少なくとも一部を露出する第１開口を有し、前記複数の第１電極に重なる開口を有さない保護膜と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板下に設けられた金属層と、
前記基板上に設けられ、前記基板を貫通する貫通孔を介し、前記金属層と各々接続され、前記基板上において互いに電気的に分離された複数の第１電極と、前記基板上に設けられ、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記基板上に設けられ、前記複数の第２電極が接続される第１パッドと、を備える半導体素子と、
前記複数の第１電極および前記複数の第２電極を覆うように前記基板上に設けられ、前記第１パッドの少なくとも一部を露出する第１開口を有し、前記複数の第１電極に重なる開口を有さない保護膜と、
を備える半導体装置。

【請求項2】

前記第１開口内の前記第１パッドの上面に針跡が設けられ、前記第１電極の上面には針跡が設けられていない請求項１に記載の半導体装置。

【請求項3】

前記半導体素子は、前記基板上に設けられた複数のゲートフィンガと、前記複数のゲートフィンガが接続される第２パッドと、を備え、
前記複数の第１電極は複数のソースフィンガであり、前記複数の第２電極は複数のドレインフィンガであり、
前記複数のゲートフィンガは、前記複数のソースフィンガの１つと前記複数のドレインフィンガの１つとの間に各々挟まれ、
前記保護膜は、前記複数のゲートフィンガを覆い、前記第２パッドの少なくとも一部を露出する第２開口を有する請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第２開口内の前記第２パッドの上面に針跡が設けられている請求項３に記載の半導体装置。

【請求項5】

前記複数の第１電極は、３個以上の第１電極である請求項１から請求項４のいずれか一項に記載の半導体装置。

【請求項6】

複数のチップがそれぞれ形成されるべき複数の領域を有する基板と、
前記基板下に設けられた第１金属層と、
前記基板を貫通する第１貫通孔を介し各々前記第１金属層と接続され前記基板上において互いに電気的に分離された複数の第１電極と、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記複数の第２電極が接続されるパッドと、を各々備え、前記複数の領域における前記基板上にそれぞれ対応して設けられた複数の半導体素子と、
前記複数の領域以外における前記基板上に設けられ、前記基板を貫通する第２貫通孔を介し前記第１金属層と電気的に接続する第２金属層と、
前記複数の第１電極および前記複数の第２電極を覆い、前記パッドの少なくとも一部および前記第２金属層の少なくとも一部を覆わない保護膜と、
を備えるウエハ。

【請求項7】

前記第２金属層は前記ウエハの周縁領域に設けられている請求項６に記載のウエハ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置およびウエハに関し、例えば半導体素子を有する半導体装置およびウエハに関する。

【背景技術】

【0002】

基板に貫通孔を形成し基板上に形成された半導体素子の電極のうち１つの電極を基板の貫通孔を介し基板の下面の金属層に接続する技術が知られている（例えば特許文献１）。ウエハに形成された半導体素子に上方から針を接触させ半導体素子の特性を測定することが知られている（例えば特許文献２）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－１７６４７

【特許文献1】特開２０１８－１４６４４４

【発明の概要】

【発明が解決しようとする課題】

【0004】

ウエハ状態において半導体素子の特性を測定する場合、半導体素子の複数の電極に接続された、ウエハ表面のパッドにバイアス印加用もしくは信号印加用の針を接触させる。このため、貫通孔を介し基板の下面の金属層に接続されたバイアスを印加もしくは信号を印加するためのパッドもウエハ表面に電極にも針を接触させるパッドを設けることになる。よって、チップが大型化する。

【0005】

本開示は、上記課題に鑑みなされたものであり、小型化可能な半導体装置およびウエハを提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられ、前記基板を貫通する貫通孔を介し、前記金属層と各々接続され、前記基板上において互いに電気的に分離された複数の第１電極と、前記基板上に設けられ、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記基板上に設けられ、前記複数の第２電極が接続される第１パッドと、を備える半導体素子と、前記複数の第１電極および前記複数の第２電極を覆うように前記基板上に設けられ、前記第１パッドの少なくとも一部を露出する第１開口を有し、前記複数の第１電極に重なる開口を有さない保護膜と、を備える半導体装置である。

【0007】

本開示の一実施形態は、複数のチップがそれぞれ形成されるべき複数の領域を有する基板と、前記基板下に設けられた第１金属層と、前記基板を貫通する第１貫通孔を介し各々前記第１金属層と接続され前記基板上において互いに電気的に分離された複数の第１電極と、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記複数の第２電極が接続されるパッドと、を各々備え、前記複数の領域における前記基板上にそれぞれ対応して設けられた複数の半導体素子と、前記複数の領域以外における前記基板上に設けられ、前記基板を貫通する第２貫通孔を介し前記第１金属層と電気的に接続する第２金属層と、前記複数の第１電極および前記複数の第２電極を覆い、前記パッドの少なくとも一部および前記第２金属層の少なくとも一部を覆わない保護膜と、を備えるウエハである。

【発明の効果】

【0008】

本開示によれば、小型化可能な半導体装置およびウエハを提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施例１に係る半導体装置の平面図である。

【図2】図２は、図１のＡ－Ａ断面図である。

【図3】図３は、図１のＢ－Ｂ断面図である。

【図4】図４は、図１のＣ－Ｃ断面図である。

【図5】図５は、実施例１に係るウエハ平面図ある。

【図6】図６は、実施例１におけるウエハの金属層３４付近の拡大平面図である。

【図7】図７は、実施例１におけるウエハの断面図である。

【図8A】図８Ａは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図8B】図８Ｂは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図8C】図８Ｃは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図8D】図８Ｄは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図9】図９は、実施例１における半導体装置の測定方法を示す平面図である。

【図10】図１０は、図９のＡ－Ａ断面図である。

【図11】図１１は、図９のウエハ付近の拡大平面図である。

【図12】図１２は、比較例１に係る半導体装置の平面図である。

【図13】図１３は、比較例２に係る半導体装置の平面図である。

【発明を実施するための形態】

【0010】

［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。

【0011】

［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられ、前記基板を貫通する貫通孔を介し、前記金属層と各々接続され、前記基板上において互いに電気的に分離された複数の第１電極と、前記基板上に設けられ、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記基板上に設けられ、前記複数の第２電極が接続される第１パッドと、を備える半導体素子と、前記複数の第１電極および前記複数の第２電極を覆うように前記基板上に設けられ、前記第１パッドの少なくとも一部を露出する第１開口を有し、前記複数の第１電極に重なる開口を有さない保護膜と、を備える半導体装置である。これにより、小型化が可能となる。
（２）前記第１開口内の前記第１パッドの上面に針跡が設けられ、前記第１電極の上面には針跡が設けられていないことが好ましい。
（３）前記半導体素子は、前記基板上に設けられた複数のゲートフィンガと、前記複数のゲートフィンガが接続される第２パッドと、を備え、前記複数の第１電極は複数のソースフィンガであり、前記複数の第２電極は複数のドレインフィンガであり、前記複数のゲートフィンガは、前記複数のソースフィンガの１つと前記複数のドレインフィンガの１つとの間に各々挟まれ、前記保護膜は、前記複数のゲートフィンガを覆い、前記第２パッドの少なくとも一部を露出する第２開口を有することが好ましい。
（４）前記第２開口内の前記第２パッドの上面に針跡が設けられていることが好ましい。
（５）前記複数の第１電極は、３個以上の第１電極であることが好ましい。
（６）本開示の一実施形態は、複数のチップがそれぞれ形成されるべき複数の領域を有する基板と、前記基板下に設けられた第１金属層と、前記基板を貫通する第１貫通孔を介し各々前記第１金属層と接続され前記基板上において互いに電気的に分離された複数の第１電極と、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記複数の第２電極が接続されるパッドと、を各々備え、前記複数の領域における前記基板上にそれぞれ対応して設けられた複数の半導体素子と、前記複数の領域以外における前記基板上に設けられ、前記基板を貫通する第２貫通孔を介し前記第１金属層と電気的に接続する第２金属層と、前記複数の第１電極および前記複数の第２電極を覆い、前記パッドの少なくとも一部および前記第２金属層の少なくとも一部を覆わない保護膜と、を備えるウエハである。これにより、小型化が可能となる。
（７）前記第２金属層は前記ウエハの周縁領域に設けられていることが好ましい。

【0012】

本開示の実施形態にかかる半導体装置およびウエハの具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【0013】

［実施例１］
図１は、実施例１に係る半導体装置の平面図である。図２から図４は、それぞれ図１のＡ－Ａ断面図～Ｃ－Ｃ断面図である。基板１０の上面の法線方向をＺ方向、各フィンガの延伸方向をＹ方向、各フィンガの幅方向をＸ方向とする。

【0014】

図１～図４に示すように、半導体装置１００では、基板１０にトランジスタ４０が設けられている。基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂとを備えている。半導体層１０ｂがイオン注入等により不活性化された領域が不活性領域であり、不活性化されていない領域が活性領域１１である。基板１０の下面に金属層２２が設けられている。

【0015】

トランジスタ４０は、マルチフィンガＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、基板１０上に設けられた、複数のソースフィンガ１２、複数のドレインフィンガ１４、複数のゲートフィンガ１６、ドレインパッド１５およびゲートパッド１７を主に備えている。ソースフィンガ１２とドレインフィンガ１４は基板１０上においてＸ方向に互い違いに配列されている。ゲートフィンガ１６は、Ｘ方向においてソースフィンガ１２とドレインフィンガ１４との間に設けられている。ソースフィンガ１２は基板１０を貫通する貫通孔２０を介し金属層２２に電気的に接続され短絡されている。複数のドレインフィンガ１４は＋Ｙ端においてドレインパッド１５に共通に接続されている。複数のゲートフィンガ１６は－Ｙ端においてゲートパッド１７に共通に接続されている。

【0016】

基板１０上に、ソースフィンガ１２、ドレインフィンガ１４およびゲートフィンガ１６を覆うように保護膜１８が設けられている。保護膜１８は、ドレインパッド１５の少なくとも一部およびゲートパッド１７の少なくとも一部を露出するそれぞれ開口１９ａおよび１９ｂを有している。半導体装置１００内の測定されたトランジスタ４０においては、開口１９ａおよび１９ｂ内のドレインパッド１５およびゲートパッド１７上にそれぞれ針跡２５ａおよび２５ｂが形成されている。針跡２５ａおよび２５ｂは、トランジスタの特性を測定するための針がドレインパッド１５およびゲートパッド１７に接触した跡である。

【0017】

半導体装置１００が窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。半導体装置がＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。ソースフィンガ１２およびドレインフィンガ１４は、金属膜であり、例えば基板１０側から密着膜（例えばチタン膜）およびアルミニウム膜である。ゲートフィンガ１６は、金属膜であり、例えば基板１０側から密着膜（例えばニッケル膜）および金膜である。ドレインパッド１５およびゲートパッド１７は、それぞれドレインフィンガ１４およびゲートフィンガ１６と同じ金属膜と金属膜上に配線層（例えば金層）を備えている。金属層２２は例えば基板１０側から密着層および金層である。保護膜１８は、例えば窒化シリコン膜または酸化シリコン膜等の無機絶縁膜またはポリイミド膜等の有機絶縁膜である。

【0018】

図５は、実施例１に係るウエハ平面図ある。図５に示すように、ウエハ３０の平面形状は円形状であり、一部にオリエンテーション・フラットが設けられている。ウエハ３０のサイズは、３インチ、４インチまたは６インチ等である。ウエハ３０の外周から所定距離の領域は非有効領域３３である、非有効領域３３の幅は例えば１ｍｍ～５ｍｍである。非有効領域３３の内側の領域は有効領域３１である。有効領域３１は、トランジスタ４０が形成される領域である。非有効領域３３に形成されたトランジスタ４０は特性が保証されないため出荷されない。複数のトランジスタ４０がそれぞれ形成されるべき複数のチップ領域３２がＸ方向およびＹ方向にマトリックス状に設けられている。チップ領域３２の大きさは例えば０．５ｍｍ～１０ｍｍである。ウエハ３０の周縁部における非有効領域３３に金属層３４が設けられている。金属層３４はウエハの円周に沿ってほぼ等間隔に３個設けられている。金属層３４の個数は１個または複数であればよい。

【0019】

図６は、実施例１におけるウエハの金属層３４付近の拡大平面図である。図７は、実施例１におけるウエハの断面図である。図７では、チップ領域３２と金属層３４が設けられた非有効領域３３を示している。図６および図７に示すように、非有効領域３３において、基板１０を貫通する貫通孔２１が設けられている。貫通孔２１は複数設けられている。貫通孔２１の個数は、後述するトランジスタ４０の特性を測定するときに流れる電流の大きさにより適宜設定する。金属層３４は、貫通孔２１を介し金属層２２に電気的に接続され短絡される。金属層３４とトランジスタ４０のソースフィンガ１２とは金属層２２を介し電気的に接続され短絡される。保護膜１８は開口１９ｃを有し、金属層３４は開口１９ｃから露出する。金属層３４は例えば金層である。

【0020】

［実施例１の製造方法］
図８Ａ～図８Ｄは、実施例１に係る半導体装置の製造方法を示す断面図である。図８Ａに示すように、チップ領域３２において基板１０上にソースフィンガ１２、ドレインフィンガ１４およびゲートフィンガ１６を例えば真空蒸着法およびリフトオフ法を用い形成する。このとき、ドレインパッド１５およびゲートパッド１７の一部の金属層を形成してもよい。これにより、トランジスタ４０が形成される。基板１０の厚さは例えば５００μｍである。

【0021】

図８Ｂに示すように、非有効領域３３に金属層３４を例えば電解めっき法を用い形成する。金属層３４は、チップ領域３２に電解めっき法を用い配線層（例えばドレインパッド１５およびゲートパッド１７）を形成するときに、電流を供給する電極として機能する。金属層３４および配線層の形成は以下のように行う。まず、ウエハ３０の全面にシード金属層を形成する。シード金属層は、例えば基板１０側から密着層と低抵抗層（例えば金層）である。シード金属層上にパターニングされたマスク層（例えばフォトレジスト層）を形成する。このとき、金属層３４および配線層を形成する領域にはマスク層は形成されていない。金属層３４が形成されるべき領域からシード金属層に電流を供給することで、マスク層が形成されていないシード金属層上にめっき層を形成する。めっき層をマスクにシード金属層をエッチングする。これにより、金属層３４と配線層とが形成される。基板１０上にソースフィンガ１２、ドレインフィンガ１４、ゲートフィンガ１６および金属層３４を覆うように保護膜１８を形成する。保護膜１８に開口１９ａ～１９ｃを形成する。

【0022】

図８Ｃに示すように、基板１０の下面を研削または研磨する。これにより、基板１０を薄膜化する。基板１０の厚さは例えば１０μｍ～１００μｍである。図８Ｄに示すように、基板１０を貫通する貫通孔２０および２１を、例えばエッチング法を用い形成する。その後、基板１０下および貫通孔２０および２１内に金属層２２を例えば電解めっき法を用い形成する。金属層２２の厚さは例えば５μｍ～５０μｍである。これにより、図７に示したウエハが完成する。

【0023】

図９は、実施例１における半導体装置の測定方法を示す平面図である。図１０は、図９のＡ－Ａ断面図である。ステージ３５には、グランド電位等の基準電位が供給される。ステージ３５は、真空吸着等によりフレーム３６を吸着する。フレーム３６は、例えばステンレス等の金属板であり、ステージ３５と電気的に接続され短絡されている。フレーム３６の中央部に開口３６ａが形成されている。開口３６ａ内にはシート３７が張り付けられている。シート３７は例えば絶縁性樹脂シートである。シート３７上にウエハ３０が張り付けられている。ウエハ３０の金属層３４の上面に金属ばね３８が接触している。金属ばね３８はフレーム３６に固定され電気的に接続され短絡されている。これにより、金属層３４には、金属ばね３８、フレーム３６およびステージ３５を介し基準電位が供給される。

【0024】

半導体装置１００においてトランジスタ４０からの放熱性を向上させるため、ウエハ３０は例えば１０μｍ～１００μｍと非常に薄い。このため、ウエハ３０は反ることがある。また、ウエハ３０をステージ３５上に直接接触させようとするとウエハ３０が割れる可能性がある。このため、ウエハ３０をシート３７に張り付け、シート３７をフレーム３６に張り付ける。これにより、ウエハ３０が反ること、およびウエハ３０が割れることを抑制できる。しかし、ウエハ３０をシート３７に張り付けると、ウエハ３０の下面の金属層２２はステージ３５と電気的に接続されない。そこで、ステージ３５をフレーム３６、金属ばね３８を介し金属層３４に電気的に接続させる。これにより、金属層３４から貫通孔２１、金属層２２および貫通孔２０を介しソースフィンガ１２に基準電位が供給される。

【0025】

図１１は、図９のウエハ付近の拡大平面図である。図１１に示すように、ウエハ３０の上面のチップ領域３２ａにおけるドレインパッド１５およびゲートパッド１７にそれぞれ針２６ａおよび２６ｂを接触させる。金属層３４から金属層２２を介し、ソースフィンガ１２に基準電位を供給し、針２６ａおよび２６ｂからドレインパッド１５およびゲートパッド１７に電位を供給することで、チップ領域３２ａにおけるトランジスタ４０のトランジスタ特性を測定できる。その後、針２６ａおよび２６ｂをウエハ表面から持ち上げ、ステージ３５を移動する。そして、チップ領域３２ｂにおけるドレインパッド１５およびゲートパッド１７にそれぞれ針２６ａおよび２６ｂを降ろし、針２６ａおよび２６ｂをドレインパッド１５およびゲートパッド１７にそれぞれ接触させる。これにより、チップ領域３２ｂにおけるトランジスタ４０のトランジスタ特性を測定できる。同様に順次チップ領域３２ｃ～３２ｅにおけるトランジスタ４０の特性を測定する。

【0026】

チップ領域３２に形成されたトランジスタ４０の特性を測定した後、ウエハ３０を切断することで、実施例１に係る半導体装置１００が製造できる。例えば、トランジスタ４０の測定結果により、半導体装置１００を選別し、良品の半導体装置１００を次工程に進め、不良品の半導体装置１００を不良品として次工程に進めない。

【0027】

［比較例１］
ウエハ３０が薄いためウエハ３０の反りまたはウエハ３０の割れを抑制するための方法として、ウエハ３０を薄膜化する前にトランジスタの特性を測定する方法が考えられる。また、金属層２２を形成した後に絶縁性シートにウエハ３０を張り付けてトランジスタ４０を測定することが考えられる。これらの場合には、ソースフィンガ１２に基準電位を供給するため、ソースフィンガ１２に針を接触させる。

【0028】

図１２は、比較例１に係る半導体装置の平面図である。図１２に示すように、比較例１に係る半導体装置１０２では、ソースフィンガ１２上の保護膜１８に開口１９ｄが設けられている。トランジスタ特性を測定するときには開口１９ｄを介しソースフィンガ１２に針を接触させる。このため、開口１９ｄ内のソースフィンガ１２上に針跡２５ｃが形成される。針をソースフィンガ１２に接触させるためには、開口１９ｄの幅は８０μｍ～１００μｍ程度が求められる。このため、ソースフィンガ１２のＸ方向の幅が広くなる、これにより、半導体装置１０２のチップサイズが大きくなる。また、開口１９ｄに導電性の異物が付着すると他のフィンガと短絡する可能性がある。さらに、貫通孔２０および金属層２２等に不良が存在する場合トランジスタ４０の特性には反映されない。

【0029】

［比較例２］
図１３は、比較例２に係る半導体装置の平面図である。図１２に示すように、比較例１に係る半導体装置１０４では、開口１９ｄはＸ方向における両端のソースフィンガ１２に設けられている。これにより、両端以外のソースフィンガ１２のＸ方向における幅を狭くでき、比較例１よりチップサイズを小さくできる。しかし、両端以外のソースフィンガ１２には針を接触できない。このため、ソースフィンガ１２を電気的に接続する配線１３を設ける。配線１３はゲートフィンガ１６と交差する。これにより、ゲート－ソース間の寄生キャパシタンスが大きくなり、トランジスタ４０の高周波特性が劣化する。

【0030】

また、トランジスタ４０はトランジスタとして動作する最小単位のレイアウトの単位トランジスタを複数含む構成である。単位トランジスタは、１本のゲートフィンガ１６を１本のソースフィンガ１２および１本のドレインフィンガ１４で挟む。比較例２のようなレイアウトでは、Ｘ方向における両端の単位トランジスタと両端以外の単位トランジスタとが均等にならない。例えば、両端の単位トランジスタでは、ソースフィンガ１２のＸ方向における幅が両端以外の単位トランジスタのソースフィンガ１２の幅より大きい。この結果、トランジスタ４０としての性能劣化につながるおそれがある。特に高周波信号で動作するトランジスタの場合には、個々の単位トランジスタにおいて高周波特性が異なることがある。これにより、トランジスタ４０としての性能劣化が生じやすい。比較例２でのこの劣化を避けるためには、比較例１のようにすべてのソースフィンガ１２上の保護膜１８に、それぞれ開口１９ｄが設けることが好ましい。比較例１では、チップサイズが大きくなってしまう。

【0031】

実施例１によれば、図５のように、ウエハ３０は、複数のチップ領域３２における基板１０上にそれぞれ対応して設けられた複数のトランジスタ４０（半導体素子）を備えている。図１～図４のように、トランジスタ４０において、複数のソースフィンガ１２（第１電極）は、貫通孔２０（第１貫通孔）を介し各々金属層２２（第１金属層）と接続され、基板１０上において互いに電気的に分離されている。ゲートフィンガ１６（第２電極）は、複数のソースフィンガ１２と互い違いに設けられている。ゲートパッド１７（第１パッド）は、複数のゲートフィンガ１６が接続される。図５～図７のように、金属層３４（第２金属層）は、複数のチップ領域３２以外における基板１０上に設けられ、貫通孔２１（第２貫通孔）を介し金属層２２と電気的に接続されている。図８Ａ～図８Ｄおよび図７のように、上記ウエハ３０を準備する。その後、図９～図１１のように、少なくとも１つのチップ領域３２におけるゲートパッド１７に針２６ａを接触させ、金属層３４に電位を供給することで、チップ領域３２におけるトランジスタ４０の特性を測定する。

【0032】

これにより、ソースフィンガ１２に針を接触させなくてもトランジスタ４０の特性を測定できる。よって、比較例１のように、針を接触させるためにソースフィンガ１２の幅を広くしなくてもよい。よって、半導体装置１００を小型化できる。また、比較例２のように、ソースフィンガ１２を接続する配線１３を設けなくてもよい。よって、ゲート－ソース間の寄生キャパシタンスを抑制でき、トランジスタ４０の高周波特性を向上できる。さらに、開口１９ｄに異物が付着することによる短絡を抑制できる。貫通孔２０および金属層２２に不良が存在する場合にトランジスタ４０の特性に反映される。

【0033】

トランジスタ４０の特性を測定する工程の前に、図１０のように、絶縁性シート３７にウエハ３０の下面および金属フレーム３６の下面の一部を張り付ける。絶縁性シート３７の下面と、金属フレーム３６の下面のうち絶縁性シート３７が張り付けられていない領域と、を、ステージ３５上に接触させる。金属フレーム３６と金属層３４の上面とを電気的に接続する。これにより、ステージ３５から金属フレーム３６を介し金属層３４に電位を供給できる。なお、ステージ３５に金属ばね３８のようなプローブを固定し、金属フレーム３６を介さずに、金属層３４に電位を供してもよい。

【0034】

このような製造方法を用い製造したウエハ３０では、保護膜１８は、複数のソースフィンガ１２および複数のゲートフィンガ１６を覆い、ゲートパッド１７の少なくとも一部および金属層３４の少なくとも一部を覆わない。これにより、ゲートパッド１７に針２６ｂを接触させ、金属層３４に金属ばね３８等のプローブを接触させることができる。

【0035】

図９のように、金属層３４はウエハ３０の周縁領域に設けられている。これにより、ウエハ３０の外側から金属ばね３８等のプローブを金属層３４の上面に接触できる。また、図３に示すように、金属層３４を非有効領域３３に設けることで、チップ領域３２の数を減らさずに金属層３４を設けることができる。

【0036】

図８Ｂのように、金属層３４はドレインパッド１５およびゲートパッド１７等の配線層を電解めっき法により形成するための電極として用いる。これにより、金属層３４を設ける工程を削減できる。

【0037】

このような製造方法を用い製造した半導体装置１００では、図１～図４のように、保護膜１８は、ゲートパッド１７の少なくとも一部を露出する開口１９ｂ（第１開口）およびドレインパッド１５の少なくとも一部を露出する開口１９ａ（第２開口）を有する。これにより、ドレインパッド１５およびゲートパッド１７にそれぞれ針２６ａおよび２６ｂを接触させることができる。また、比較例１および２に比べ半導体装置１００を小型化できる。よって、開口１９ｂ内のゲートパッド１７の上面に針跡２５ｂが設けられ、開口１９ａ内のドレインパッド１５の上面に針跡２５ａが設けられる。また、保護膜１８は、複数のソースフィンガ１２に重なる開口を有さない。ソースフィンガ１２の上面には針跡は設けられていない。

【0038】

比較例１の図１２のように、トランジスタ４０におけるソースフィンガ１２の個数が３個以上とき、両側以外のソースフィンガ１２に針を接触させるため両側以外のソースフィンガ１２のＸ方向の幅が広くなりチップサイズが大きくなる。また、比較例２の図１３のように、ソースフィンガ１２の間を接続する配線１３を設けると、トランジスタ４０の高周波特性が劣化する。よって、ソースフィンガ１２が３個以上、さらに４個以上または５個以上のとき、金属層３４とソースフィンガ１２とを金属層２２を介し電気的に接続することが好ましい。

【0039】

実施例１では、半導体素子としてＦＥＴを例に説明した。半導体素子はＦＥＴ以外のトランジスタでもよいし、トランジスタ以外の半導体素子でもよい。半導体素子がマルチフィンガＦＥＴの場合、ソースフィンガ１２の本数が多くなる。また、ゲートフィンガ１６がソースフィンガ１２とドレインフィンガ１４とに挟まれるため、比較例２のように、ゲートフィンガ１６と配線１３が交差し、ゲート－ソース寄生容量が大きくなる。よって、金属層３４とソースフィンガ１２とを金属層２２を介し電気的に接続することが好ましい。

【0040】

基板１０の厚さが１００μｍ以下のとき、ウエハ３０が反る。基板１０の厚さが５０μｍ以下、さらに３０μｍ以下のとき、ウエハ３０はさらに反る。よって、ウエハ３０をステージ３５に吸着することが難しくなる。そこで、金属層３４とソースフィンガ１２とを金属層２２を介し電気的に接続することが好ましい。

【0041】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0042】

１０、１０ａ 基板
１０ｂ 半導体層
１１ 活性領域
１２ ソースフィンガ（第１電極）
１３ 配線
１４ ドレインフィンガ
１５ ドレインパッド（第２パッド）
１６ ゲートフィンガ（第２電極）
１７ ゲートパッド（第１パッド）
１８ 保護膜
１９ａ～１９ｄ 開口
２０、２１ 貫通孔
２２ 金属層（第１金属層）
２５ａ～２５ｃ 針跡
２６ａ、２６ｂ 針
３０ ウエハ
３１ 有効領域
３２、３２ａ～３２ｆ チップ領域
３３ 非有効領域
３４ 金属層（第２金属層）
３５ ステージ
３６ａ 開口
３６ フレーム（金属フレーム）
３７ シート（絶縁性シート）
３８ 金属ばね
４０ トランジスタ
１００、１０２、１０４ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図9】

【図10】

【図11】

【図12】

【図13】

【手続補正書】

【提出日】2022-08-31

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

基板と、
前記基板下に設けられた金属層と、
前記基板上に設けられ、前記基板を貫通する貫通孔を介し、前記金属層と各々接続され、前記基板上において互いに電気的に分離された複数の第１電極と、前記基板上に設けられ、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記基板上に設けられ、前記複数の第２電極が接続される第１パッドと、を備える半導体素子と、
前記複数の第１電極および前記複数の第２電極を覆うように前記基板上に設けられ、前記第１パッドの少なくとも一部を露出する第１開口を有し、前記複数の第１電極に重なる開口を有さない保護膜と、
を備える半導体装置。

【請求項2】

前記第１開口内の前記第１パッドの上面に針跡が設けられ、前記第１電極の上面には針跡が設けられていない請求項１に記載の半導体装置。

【請求項3】

前記半導体素子は、前記基板上に設けられた複数のドレインフィンガと、前記複数のドレインフィンガが接続される第２パッドと、を備え、
前記複数の第１電極は複数のソースフィンガであり、前記複数の第２電極は複数のゲートフィンガであり、
前記複数のゲートフィンガは、前記複数のソースフィンガの１つと前記複数のドレインフィンガの１つとの間に各々挟まれ、
前記保護膜は、前記複数のドレインフィンガを覆い、前記第２パッドの少なくとも一部を露出する第２開口を有する請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第２開口内の前記第２パッドの上面に針跡が設けられている請求項３に記載の半導体装置。

【請求項5】

前記複数の第１電極は、３個以上の第１電極である請求項１から請求項４のいずれか一項に記載の半導体装置。

【請求項6】

複数のチップがそれぞれ形成されるべき複数の領域を有する基板と、
前記基板下に設けられた第１金属層と、
前記基板を貫通する第１貫通孔を介し各々前記第１金属層と接続され前記基板上において互いに電気的に分離された複数の第１電極と、前記複数の第１電極と互い違いに設けられた複数の第２電極と、前記複数の第２電極が接続されるパッドと、を各々備え、前記複数の領域における前記基板上にそれぞれ対応して設けられた複数の半導体素子と、
前記複数の領域以外における前記基板上に設けられ、前記基板を貫通する第２貫通孔を介し前記第１金属層と電気的に接続する第２金属層と、
前記複数の第１電極および前記複数の第２電極を覆い、前記パッドの少なくとも一部および前記第２金属層の少なくとも一部を覆わない保護膜と、
を備えるウエハ。

【請求項7】

前記第２金属層は前記ウエハの周縁領域に設けられている請求項６に記載のウエハ。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正の内容】

【0003】

【特許文献1】特開２０２０－１７６４７

【特許文献2】特開２０１８－１４６４４４

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正の内容】

【0009】

【図1】図１は、実施例１に係る半導体装置の平面図である。

【図2】図２は、図１のＡ－Ａ断面図である。

【図3】図３は、図１のＢ－Ｂ断面図である。

【図4】図４は、図１のＣ－Ｃ断面図である。

【図5】図５は、実施例１に係るウエハ平面図である。

【図6】図６は、実施例１におけるウエハの金属層３４付近の拡大平面図である。

【図7】図７は、実施例１におけるウエハの断面図である。

【図8A】図８Ａは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図8B】図８Ｂは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図8C】図８Ｃは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図8D】図８Ｄは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図9】図９は、実施例１における半導体装置の測定方法を示す平面図である。

【図10】図１０は、図９のＡ－Ａ断面図である。

【図11】図１１は、図９のウエハ付近の拡大平面図である。

【図12】図１２は、比較例１に係る半導体装置の平面図である。

【図13】図１３は、比較例２に係る半導体装置の平面図である。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正の内容】

【0018】

図５は、実施例１に係るウエハ平面図ある。図５に示すように、ウエハ３０の平面形状は円形状であり、一部にオリエンテーション・フラットが設けられている。ウエハ３０のサイズは、３インチ、４インチまたは６インチ等である。ウエハ３０の外周から所定距離の領域は非有効領域３３である。非有効領域３３の幅は例えば１ｍｍ～５ｍｍである。非有効領域３３の内側の領域は有効領域３１である。有効領域３１は、トランジスタ４０が形成される領域である。非有効領域３３に形成されたトランジスタ４０は特性が保証されないため出荷されない。複数のトランジスタ４０がそれぞれ形成されるべき複数のチップ領域３２がＸ方向およびＹ方向にマトリックス状に設けられている。チップ領域３２の大きさは例えば０．５ｍｍ～１０ｍｍである。ウエハ３０の周縁部における非有効領域３３に金属層３４が設けられている。金属層３４はウエハの円周に沿ってほぼ等間隔に３個設けられている。金属層３４の個数は１個または複数であればよい。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正の内容】

【0025】

図１１は、図９のウエハ付近の拡大平面図である。図１１に示すように、ウエハ３０の上面のチップ領域３２ａにおけるドレインパッド１５およびゲートパッド１７にそれぞれ針２６ａおよび２６ｂを接触させる。金属層３４から金属層２２を介し、ソースフィンガ１２に基準電位を供給し、針２６ａおよび２６ｂからドレインパッド１５およびゲートパッド１７に電位を供給することで、チップ領域３２ａにおけるトランジスタ４０のトランジスタ特性を測定できる。その後、針２６ａおよび２６ｂをウエハ表面から持ち上げ、ステージ３５を移動する。そして、チップ領域３２ｂにおけるドレインパッド１５およびゲートパッド１７にそれぞれ針２６ａおよび２６ｂを降ろし、針２６ａおよび２６ｂをドレインパッド１５およびゲートパッド１７にそれぞれ接触させる。これにより、チップ領域３２ｂにおけるトランジスタ４０のトランジスタ特性を測定できる。同様に順次チップ領域３２ｃ～３２ｆにおけるトランジスタ４０の特性を測定する。

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正の内容】

【0028】

図１２は、比較例１に係る半導体装置の平面図である。図１２に示すように、比較例１に係る半導体装置１０２では、ソースフィンガ１２上の保護膜１８に開口１９ｄが設けられている。トランジスタ特性を測定するときには開口１９ｄを介しソースフィンガ１２に針を接触させる。このため、開口１９ｄ内のソースフィンガ１２上に針跡２５ｃが形成される。針をソースフィンガ１２に接触させるためには、開口１９ｄの幅は８０μｍ～１００μｍ程度が求められる。このため、ソースフィンガ１２のＸ方向の幅が広くなる。これにより、半導体装置１０２のチップサイズが大きくなる。また、開口１９ｄに導電性の異物が付着すると他のフィンガと短絡する可能性がある。さらに、貫通孔２０および金属層２２等に不良が存在する場合、トランジスタ４０の特性には反映されない。

【手続補正7】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正の内容】

【0029】

［比較例２］
図１３は、比較例２に係る半導体装置の平面図である。図１３に示すように、比較例２に係る半導体装置１０４では、開口１９ｄはＸ方向における両端のソースフィンガ１２に設けられている。これにより、両端以外のソースフィンガ１２のＸ方向における幅を狭くでき、比較例１よりチップサイズを小さくできる。しかし、両端以外のソースフィンガ１２には針を接触できない。このため、ソースフィンガ１２を電気的に接続する配線１３を設ける。配線１３はゲートフィンガ１６と交差する。これにより、ゲート－ソース間の寄生キャパシタンスが大きくなり、トランジスタ４０の高周波特性が劣化する。

【手続補正8】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】変更

【補正の内容】

【0035】

図９のように、金属層３４はウエハ３０の周縁領域に設けられている。これにより、ウエハ３０の外側から金属ばね３８等のプローブを金属層３４の上面に接触できる。また、図５に示すように、金属層３４を非有効領域３３に設けることで、チップ領域３２の数を減らさずに金属層３４を設けることができる。