(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023028523
(43)【公開日】2023-03-03
(54)【発明の名称】データ処理装置
(51)【国際特許分類】
H04L 7/04 20060101AFI20230224BHJP
A61B 1/045 20060101ALI20230224BHJP
【ＦＩ】
H04L7/04 100
A61B1/045 610
H04L7/04 400
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021134274
(22)【出願日】2021-08-19
(71)【出願人】
【識別番号】000113263
【氏名又は名称】ＨＯＹＡ株式会社
(74)【代理人】
【識別番号】110002572
【氏名又は名称】弁理士法人平木国際特許事務所
(72)【発明者】
【氏名】人形 洋一
(72)【発明者】
【氏名】坂本 洋
【テーマコード（参考）】
4C161
5K047
【Ｆターム（参考）】
4C161AA00
4C161BB00
4C161CC06
4C161LL02
5K047AA02
5K047GG24
5K047HH12
5K047HH42
5K047JJ03
5K047JJ04
(57)【要約】 （修正有）
【課題】フレームレートの変更処理を簡単に実行し、かつ、より明るい画像を取得するデータ処理装置を提供する。
【解決手段】データ処理装置１は、入力データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、オーバーサンプリング後の各データビットの一部分を選択することにより、データビット列を復調する復調部と、データビット列のワードアラインパターンに応じたビット幅のデータ保持部と、ワードアラインパターンの中から同期コードを検出する同期コード検出部と、アライン選択信号に基づいて、データ保持部が保持するデータの中からワードアライン処理に最適なワードアラインパターンを抽出するワードアライン処理部と、入力されるフレームレートの変更指示に応じて、復調部、データ保持部及びワードアライン処理部に供給される動作クロックがそれぞれ異なるようにクロック生成部を制御する制御部と、を備える。
【選択図】図２
【解決手段】データ処理装置１は、入力データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、オーバーサンプリング後の各データビットの一部分を選択することにより、データビット列を復調する復調部と、データビット列のワードアラインパターンに応じたビット幅のデータ保持部と、ワードアラインパターンの中から同期コードを検出する同期コード検出部と、アライン選択信号に基づいて、データ保持部が保持するデータの中からワードアライン処理に最適なワードアラインパターンを抽出するワードアライン処理部と、入力されるフレームレートの変更指示に応じて、復調部、データ保持部及びワードアライン処理部に供給される動作クロックがそれぞれ異なるようにクロック生成部を制御する制御部と、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
データビット列が入力するとともに、前記データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、
オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、
少なくとも前記データビット列のワードアラインパターンに応じたビット幅を有し、前記データビット列を格納するデータ保持部と、
前記ワードアラインパターンの中から同期コードを検出する同期コード検出部と、
アライン選択信号に基づいて、前記データ保持部が保持するデータの中からワードアライン処理に最適な１つのワードアラインパターンを抽出するワードアライン処理部と、
前記オーバーサンプリング部、前記復調部、前記データ保持部、および前記ワードアライン処理部の動作クロックを生成するクロック生成部と、
入力されるフレームレートの変更指示に応じて、前記復調部、前記データ保持部、および前記ワードアライン処理部に供給される前記動作クロックがそれぞれ異なるように前記クロック生成部を制御する制御部と、
を備える、データ処理装置。
オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、
少なくとも前記データビット列のワードアラインパターンに応じたビット幅を有し、前記データビット列を格納するデータ保持部と、
前記ワードアラインパターンの中から同期コードを検出する同期コード検出部と、
アライン選択信号に基づいて、前記データ保持部が保持するデータの中からワードアライン処理に最適な１つのワードアラインパターンを抽出するワードアライン処理部と、
前記オーバーサンプリング部、前記復調部、前記データ保持部、および前記ワードアライン処理部の動作クロックを生成するクロック生成部と、
入力されるフレームレートの変更指示に応じて、前記復調部、前記データ保持部、および前記ワードアライン処理部に供給される前記動作クロックがそれぞれ異なるように前記クロック生成部を制御する制御部と、
を備える、データ処理装置。
【請求項2】
請求項１において、
前記制御部は、前記フレームレートの変更指示があった場合でも、前記オーバーサンプリング部へ与える動作クロックが一定となるようにクロック生成部を制御する、データ処理装置。
前記制御部は、前記フレームレートの変更指示があった場合でも、前記オーバーサンプリング部へ与える動作クロックが一定となるようにクロック生成部を制御する、データ処理装置。
【請求項3】
請求項１または２において、
前記復調部は、ワード結合部と、パイプライン処理部と、データエッジ位置検出部と、エッジ選択ステートマシンと、有効データ選択部と、復調データ多重化部と、を含み、
前記制御部は、前記ワード結合部および前記復調データ多重化部に供給される動作クロックと、前記パイプライン処理部、前記データエッジ位置検出部、前記エッジ選択ステートマシン、および前記有効データ選択部に供給される動作クロックとが異なるように、前記クロック生成部を制御する、データ処理装置。
前記復調部は、ワード結合部と、パイプライン処理部と、データエッジ位置検出部と、エッジ選択ステートマシンと、有効データ選択部と、復調データ多重化部と、を含み、
前記制御部は、前記ワード結合部および前記復調データ多重化部に供給される動作クロックと、前記パイプライン処理部、前記データエッジ位置検出部、前記エッジ選択ステートマシン、および前記有効データ選択部に供給される動作クロックとが異なるように、前記クロック生成部を制御する、データ処理装置。
【請求項4】
請求項１から３の何れか１項において、
前記制御部は、前記フレームレートの変更指示によってフレームレートが小さくなる場合、前記復調部およびワードアライン処理部の動作クロックを小さくなるように前記クロック生成部を制御し、
前記復調部は、変更された前記動作クロックに基づいて、前記オーバーサンプリング後のデータビット列を間引いて出力する、データ処理装置。
前記制御部は、前記フレームレートの変更指示によってフレームレートが小さくなる場合、前記復調部およびワードアライン処理部の動作クロックを小さくなるように前記クロック生成部を制御し、
前記復調部は、変更された前記動作クロックに基づいて、前記オーバーサンプリング後のデータビット列を間引いて出力する、データ処理装置。
【請求項5】
請求項４において、
前記復調部は、前記データビット列を間引いた後、２ワード分のデータビット列を結合して出力する、データ処理装置。
前記復調部は、前記データビット列を間引いた後、２ワード分のデータビット列を結合して出力する、データ処理装置。
【請求項6】
請求項１から５の何れか１項において、
前記フレームレートが６０ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは７５．６ＭＨｚであり、
前記フレームレートが３０ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは７５．６ＭＨｚであり、
前記フレームレートが１５ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは１８．９ＭＨｚである、データ処理装置。
前記フレームレートが６０ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは７５．６ＭＨｚであり、
前記フレームレートが３０ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは７５．６ＭＨｚであり、
前記フレームレートが１５ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは１８．９ＭＨｚである、データ処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、データ処理装置に関する。
【背景技術】
【0002】
電子内視鏡装置や電子内視鏡システムにあっては、撮像素子が取得した画像データを伝送してこれを処理することが行われる。取得した画像（映像）データは、例えば、ＬＶＤＳフォーマット（シリアルデータ）で伝送される。撮像素子からの映像データは、所定のフレームレート（例えば、６０ｆｐｓ）で伝送され、プロセッサに含まれる前段信号処理部（ＦＰＧＡ）に含まれるＬＶＤＳレシーバ（トランシーバと称することも可能）で受信される。一般的に、クロック・データ・リカバリ（ＣＤＲ：Clock Data Recovery）によって、伝送データからクロックを再生し、前段信号処理部に映像データが取り込まれる。
【0003】
撮像素子からの映像データのフレームレートは、使用するアプリケーションによって変更しなければならない場合がある。このときには、システム電源を一旦ＯＦＦにして該当（変更）するフレームレート（例えば、６０ｆｐｓ→３０ｆｐｓ）用のＦＰＧＡ用プログラムを入れ替えることになる（方法１）。あるいは、ＦＰＧＡ用プログラムの変更は行わず、Ｖｓｙｎｃのみを変更し（例えば、６０ｆｐｓ→３０ｆｐｓ）、撮像素子のＡＤＣ（AD Converter）を元のフレームレート（例えば、６０ｆｐｓ）で動作させ、例えば、前半の６０ｆｐｓの期間だけデータを転送し、後半の６０ｆｐｓの期間はデータ転送を休止するという方法を採用する場合もある（方法２）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００９－２０１５４０号公報
【特許文献2】特開２０１４－１１０８４３号公報
【特許文献3】特開２０１４－１１０８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上述の方法１の場合、内視鏡システムの電源を一旦ＯＦＦにしてＦＰＧＡをリコンフィギュレーションしなければならず、フレームレート変更のプロセスが煩雑であり、時間が掛かってしまう。また、上述の方法２の場合、フレームレート変更のプロセスの煩雑さや時間が掛かるという不都合は回避できるものの、取得できる映像が暗くなってしまうという課題が生じてしまう。
本開示は、このような状況に鑑みて、フレームレートの変更処理を簡単に実行し、かつより明るい画像を取得するデータ処理技術を提案する。
本開示は、このような状況に鑑みて、フレームレートの変更処理を簡単に実行し、かつより明るい画像を取得するデータ処理技術を提案する。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本実施形態は、データビット列が入力するとともに、データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、少なくともデータビット列のワードアラインパターンに応じたビット幅を有し、データビット列を格納するデータ保持部と、ワードアラインパターンの中から同期コードを検出する同期コード検出部と、アライン選択信号に基づいて、データ保持部が保持するデータの中からワードアライン処理に最適な１つのワードアラインパターンを抽出するワードアライン処理部と、オーバーサンプリング部、復調部、データ保持部、およびワードアライン処理部の動作クロックを生成するクロック生成部と、入力されるフレームレートの変更指示に応じて、復調部、データ保持部、およびワードアライン処理部に供給される動作クロックがそれぞれ異なるようにクロック生成部を制御する制御部と、を備える、データ処理装置について提案する。
【0007】
本開示に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、本開示は、要素及び多様な要素の組み合わせ及び以降の詳細な記述と添付される特許請求の範囲の様態により達成され実現される。本明細書の記述は典型的な例示に過ぎず、特許請求の範囲又は適用例を如何なる意味においても限定するものではない。
【発明の効果】
【0008】
本開示によれば、フレームレートの変更処理を簡単に実行し、かつより明るい画像を取得することが可能となる。
【図面の簡単な説明】
【0009】
【図1】本実施形態のデータ処理装置１に入力される、復調すべき画像（映像）データのフォーマットの一例を示している。
【図2】本実施形態によるデータ処理装置１およびその周辺機能ブロックの概略構成例を示す図である。
【図3】オーバーサンプリング部１０によるオーバーサンプリング処理の概要を説明するための図である。
【図4】エッジ選択回路２０によるオーバーサンプリング後のデータビット列の復調処理の概要を説明するための図である。
【図5】クロックエッジと遷移状態の関係を示す図である。
【図6】メモリ１３０が格納する、各フレームレートに対応する、該当ブロックのクロック値（クロックレート）を格納する動作クロック組格納テーブルの構成例を示す図である。
【図7】本実施形態によるデータ処理装置１を構成するエッジ選択回路２０の内部構成例を示す図である。
【図8】本実施形態のデータ処理装置１が適用される内視鏡システム４００の全体外観例を示す図である。
【図9】本実施形態のデータ処理装置１が適用される内視鏡システム４００の概略内部構成例を示す図である。
【発明を実施するための形態】
【0010】
撮像素子（例えば、ＣＭＯＳセンサ）から出力される高速映像信号（ＬＶＤＳ信号）の受信回路には、ＦＰＧＡのＬＶＤＳレシーバ（Ｒｘレシーバ（トランシーバ））が用いられる。ＣＭＯＳセンサは、用途に応じてフレームレートを適宜変更（例えば、６０ｆｐｓ、３０ｆｐｓ、１５ｆｐｓ）して用いる場合がある。通常、ＣＭＯＳセンサのＡＤＣ動作は一定（例えば、６０ｐｆｓに固定）とし、転送フレームレートのみを可変にすることが行われる。このとき、ＬＶＤＳレシーバが対応できるデータレートは、デバイス毎に規定されている。例えば、それが６１４Ｍｂｐｓから６１４４Ｍｂｐｓの場合であって、６０ｆｐｓ時のデータレートが７５６Ｍｂｐｓであるとき、３０ｆｐｓにフレームレートを落としたときのデータレートは、３７８Ｍｂｐｓとなる。このデータレートは、ＬＶＤＳレシーバの動作データレートの下限（６１４Ｍｂｐｓ）を下回ってしまう。
【0011】
そこで、本実施形態は、このような不都合を是正するために、フレームレートの変更（例えば、スコープボタンや操作パネルからのフレームレート変更指示）に応じて、ＬＶＤＳレシーバに含まれるオーバーサンプリング部、ＬＤＶＳレシーバの後段のエッジ選択回路およびエッジ選択コア回路の動作クロックを変更する。また、エッジ選択回路において、フレームレートが６０ｆｐｓの場合には連続したデータ列（例えば、連続４０ビットデータ列）を、３０ｆｐｓの場合には１ビットおきに取得したデータ列（例えば、１ビットごとに取得した４０ビットデータ列）を、１５ｆｐｓの場合には２ビットおきに取得したデータ列（例えば、２ビットおきに取得した４０ビットデータ列）を出力する。このようにすることにより、フレームレートが変更されても、レシーバのスペックを変えずに撮像素子（例えば、ＣＭＯＳセンサ）からの映像データを受信することが可能となる。
【0012】
＜復号すべき画像（映像）データの構成例＞
図１は、本実施形態のデータ処理装置１に入力される、復調すべき画像（映像）データのフォーマットの一例を示している。図１の画像データは、例えば、ＬＶＤＳフォーマット（シリアルデータ）で伝送される。当該画像データは、２０ビットのデータビット列（Ｄ０、Ｄ１、…、Ｄ１８、Ｄ１９）の先頭と末尾に各１ビットのスタートビット（Ｓ）とエンドビット（Ｅ）を埋め込んでパケット化された２２ビットを一単位として、これが複数サイクルに亘って連なったものである。すなわち、各サイクルにおいて、２０ビットのデータビット列が、スタートビットとエンドビットによって区分され、これによりワード境界が規定される。このような画像データは、例えば、ＣＭＯＳやＣＣＤなどの撮像素子あるいはその処理部（送信側）において生成されたデータである。
図１は、本実施形態のデータ処理装置１に入力される、復調すべき画像（映像）データのフォーマットの一例を示している。図１の画像データは、例えば、ＬＶＤＳフォーマット（シリアルデータ）で伝送される。当該画像データは、２０ビットのデータビット列（Ｄ０、Ｄ１、…、Ｄ１８、Ｄ１９）の先頭と末尾に各１ビットのスタートビット（Ｓ）とエンドビット（Ｅ）を埋め込んでパケット化された２２ビットを一単位として、これが複数サイクルに亘って連なったものである。すなわち、各サイクルにおいて、２０ビットのデータビット列が、スタートビットとエンドビットによって区分され、これによりワード境界が規定される。このような画像データは、例えば、ＣＭＯＳやＣＣＤなどの撮像素子あるいはその処理部（送信側）において生成されたデータである。
【0013】
スタートビット（Ｓ）とエンドビット（Ｅ）は、同期クロックとも呼ばれるものであり、スタートビットのデータ値は“１”、エンドビットのデータ値は“０”で表される。周期が一定となるスタートビットとエンドビットの信号の遷移エッジを検出してこれを外すことによって、受信側で画素データを抽出することが可能になる。
【0014】
スタートビット（Ｓ）とエンドビット（Ｅ）の埋め込みは、例えば、送信側のカウンタによるビットカウントやセレクタによる出力選択動作で実行することができる。具体的には、伝送されるシリアル画素データを２０ビット分カウントする度に、エッジ出力部から同期クロックを出力してビットデータを挿入し、エンベデット・クロックのシリアルデータを生成する。このシリアルデータは、高速の伝送レート（例えば６１４Ｍｂｐｓから６１４４Ｍｂｐｓ）で伝送される。
【0015】
＜データ処理装置の構成例＞
図２は、本実施形態によるデータ処理装置１およびその周辺機能ブロックの概略構成例を示す図である。
図２は、本実施形態によるデータ処理装置１およびその周辺機能ブロックの概略構成例を示す図である。
【0016】
図２に示すように、データ処理装置１は、オーバーサンプリング部１０と、エッジ選択回路（復調部）２０と、出力データ生成部３０と、データ保持部４０と、ＡＶコード検出部（同期コード検出部）５０と、アライン選択信号出力部６０と、データ選択部（ワードアライン処理部）７０と、エラー検出部８０とを有している。
【0017】
周辺機能ブロックは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの撮像素子２、スコープボタンや操作パネルなどで構成される操作部１１０、クロック生成部１２０、オーバーサンプリング部１０およびエッジ選択回路２０の動作クロック組を格納するメモリ１３０、操作部１１０からの指示に従ってメモリ１３０から該当するクロック組データを読み込んで当該クロック組データをオーバーサンプリング部１０およびエッジ選択回路２０に出力するようにクロック生成部１２０を制御する制御部１４０が含まれる。
【0018】
オーバーサンプリング部１０には、撮像素子２から画像データのデータビット列（図１）が入力される。オーバーサンプリング部１０は、クロック生成部１２０から供給されるクロックに基づいて、入力したデータビット列の各データビットをオーバーサンプリングして出力する。オーバーサンプリング部１０は、例えば、レシーバに対して入力シリアルデータレートの整数倍を設定することにより、オーバーサンプリング処理を実行する。
【0019】
撮像素子２から提供されるＬＶＤＳデータレートが７５６Ｍｂｐｓで、ＬＶＤＳレシーバレートが３０２４Ｍｂｐｓの場合、フレームレートが異なると、オーバーサンプリングデータは次のように出力される。例えば、フレームレートが６０ｆｐｓの場合、オーバーサンプリング部１０は、１ビット入力に対して４ビットのオーバーサンプリングデータを出力する。また、フレームレートが３０ｆｐｓの場合、オーバーサンプリング部１０は、１ビット入力に対して８ビットのオーバーサンプリングデータを出力する。さらに、フレームレートが１５ｆｐｓの場合、オーバーサンプリング部１０は、１ビット入力に対して１６ビットのオーバーサンプリングデータを出力する。
【0020】
エッジ選択回路２０は、オーバーサンプリング部１０によるオーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する。エッジ選択回路２０は、例えば、フレームレートが６０ｐｆｓのとき（ＬＶＤＳデータレートが７５６Ｍｂｐｓで、ＬＶＤＳレシーバレートが３０２４Ｍｂｐｓの場合）には、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍した８ビットのデータの中から２ビットのデータを選択することにより、オーバーサンプリング後のデータビット列を復調する。
【0021】
また、エッジ選択回路２０は、例えば、３０ｐｆｓのとき（ＬＶＤＳデータレートが７５６Ｍｂｐｓで、ＬＶＤＳレシーバレートが３０２４Ｍｂｐｓの場合）には、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ８倍した１６ビットのデータの中から２ビットのデータを選択することにより、オーバーサンプリング後のデータビット列を復調する。
さらに、エッジ選択回路２０は、例えば、１５ｐｆｓのとき（ＬＶＤＳデータレートが７５６Ｍｂｐｓで、ＬＶＤＳレシーバレートが３０２４Ｍｂｐｓの場合）には、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ１６倍した３２ビットのデータの中から２ビットのデータを選択することにより、オーバーサンプリング後のデータビット列を復調する。
さらに、エッジ選択回路２０は、例えば、１５ｐｆｓのとき（ＬＶＤＳデータレートが７５６Ｍｂｐｓで、ＬＶＤＳレシーバレートが３０２４Ｍｂｐｓの場合）には、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ１６倍した３２ビットのデータの中から２ビットのデータを選択することにより、オーバーサンプリング後のデータビット列を復調する。
【0022】
出力データ生成部３０は、「ＲＡＭ Ｉ／Ｆ部」及び「データイネーブル生成部」を構成する。図示していないが、図２のエッジ選択回路２０と出力データ生成部３０との間には、エッジ選択回路２０からのデータが書き込まれ、出力データ生成部３０によってデータが読み込まれるＲＡＭが設けられている。ＲＡＭ Ｉ／Ｆ部は、このＲＡＭにアクセスし、データイネーブル生成部にＲＡＭから取得したデータを引き渡すとともに、データイネーブル生成部からデータイネーブル信号を取得し、シフト連結データビット列とともに、データ保持部４０に伝送する機能を備えている。また、データイネーブル生成部は、後段用データイネーブル信号を生成する機能を備えている。なお、「ＲＡＭ Ｉ／Ｆ部」及び「データイネーブル生成部」は本開示の技術的特徴と直接関係ないため、その詳細な説明は省略する。
【0023】
データ保持部４０は、例えば、シフトレジスタで構成され、出力データ生成部３０から取得したデータを当該シフトレジスタで保持する。そして、データ保持部４０は、ＡＶコード検出部５０とデータ選択部７０にその保持したデータを伝送する。
【0024】
ＡＶコード検出部５０は、復調された画像データにおいてワードアラインパターンに応じたＡＶコード（同期コード）を検出する。
【0025】
アライン選択信号出力部６０は、ＡＶコード検出部（同期コード検出部）５０によって検出されたＡＶコード（同期コード）に対応するアライン選択信号を生成し、出力する。
【0026】
データ選択部（ワードアライン処理部）７０は、アライン選択信号に基づいて、データ保持部４０が保持するデータの中からワードアライン処理に最適な１つのワードアラインパターンを抽出する。
【0027】
エラー検出部８０は、データ選択部（ワードアライン処理部）７０によるワードアライン処理のエラーを検出し、その結果をアライン選択信号出力部６０に出力する。
【0028】
データ保持部４０と、ＡＶコード検出部５０と、アライン選択信号出力部６０と、データ選択部（ワードアライン処理部）７０とは、出力データ生成部（ＲＡＭ Ｉ／Ｆ部）３０から受信したデータからアライメントを行うための「コア回路部」を構成する。
【0029】
＜オーバーサンプリング処理＞
図３は、オーバーサンプリング部１０によるオーバーサンプリング処理の概要を説明するための図である。オーバーサンプリング部１０は、常時同一のクロックレート（例えば、３０２４ＭＨｚ：６０ｆｐｓのときのデータ転送レート７５６Ｍｂｐｓの４倍）で動作し、各フレームレートに対応して所定ビット数のデータ列を出力する。図３には、一例として、フレームレートが６０ｆｐｓ（図３Ａ）、３０ｆｐｓ（図３Ｂ）、および１５ｆｐｓ（図３Ｃ）のときのデータ列が示されている。
図３は、オーバーサンプリング部１０によるオーバーサンプリング処理の概要を説明するための図である。オーバーサンプリング部１０は、常時同一のクロックレート（例えば、３０２４ＭＨｚ：６０ｆｐｓのときのデータ転送レート７５６Ｍｂｐｓの４倍）で動作し、各フレームレートに対応して所定ビット数のデータ列を出力する。図３には、一例として、フレームレートが６０ｆｐｓ（図３Ａ）、３０ｆｐｓ（図３Ｂ）、および１５ｆｐｓ（図３Ｃ）のときのデータ列が示されている。
【0030】
（i）フレームレートが６０ｆｐｓのとき（図３Ａ）
入力シリアル信号のデータ転送レートを７５６Ｍｂｐｓとしたとき、サンプリングクロックを３０２４ＭＨｚとすることにより、３０２４Ｍｂｐｓの出力データを得ることができる。すなわち、オーバーサンプリング部１０が４倍オーバーサンプリング部として機能しており、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍して８ビットのデータとする。例えば、Ｄ０が１である場合、オーバーサンプリング処理によって１１１１と変換され、Ｄ１が０である場合、オーバーサンプリング処理によって００００と変換される。
入力シリアル信号のデータ転送レートを７５６Ｍｂｐｓとしたとき、サンプリングクロックを３０２４ＭＨｚとすることにより、３０２４Ｍｂｐｓの出力データを得ることができる。すなわち、オーバーサンプリング部１０が４倍オーバーサンプリング部として機能しており、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍して８ビットのデータとする。例えば、Ｄ０が１である場合、オーバーサンプリング処理によって１１１１と変換され、Ｄ１が０である場合、オーバーサンプリング処理によって００００と変換される。
【0031】
（ii）フレームレートが３０ｆｐｓのとき(図３Ｂ)
フレームレートを６０ｆｐｓの半分の３０ｆｐｓにすると、データ転送レートが６０ｆｐｓのときの１／２（＝３７８Ｍｂｐｓ）になる。しかし、オーバーサンプリング部１０は、３０２４Ｍｂｐｓでデータが供給されてくる設定になっているため、４ビットデータ列ではなく、８ビットデータ列を出力することになる。すなわち、オーバーサンプリング部１０は、８倍オーバーサンプリング部として機能しており、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ８倍して１６ビットのデータとする。例えば、Ｄ０が１である場合、オーバーサンプリング処理によって１１１１１１１１と変換され、Ｄ１が０である場合、オーバーサンプリング処理によって００００００００と変換される。
フレームレートを６０ｆｐｓの半分の３０ｆｐｓにすると、データ転送レートが６０ｆｐｓのときの１／２（＝３７８Ｍｂｐｓ）になる。しかし、オーバーサンプリング部１０は、３０２４Ｍｂｐｓでデータが供給されてくる設定になっているため、４ビットデータ列ではなく、８ビットデータ列を出力することになる。すなわち、オーバーサンプリング部１０は、８倍オーバーサンプリング部として機能しており、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ８倍して１６ビットのデータとする。例えば、Ｄ０が１である場合、オーバーサンプリング処理によって１１１１１１１１と変換され、Ｄ１が０である場合、オーバーサンプリング処理によって００００００００と変換される。
【0032】
（iii）フレームレートが１５ｆｐｓのとき（図３Ｃ）
フレームレートを６０ｆｐｓの１／４の１５ｆｐｓにすると、データ転送レートが６０ｆｐｓのときの１／４（＝１８９Ｍｂｐｓ）になる。しかし、この場合も、オーバーサンプリング部１０は、３０２４Ｍｂｐｓでデータが供給されてくる設定になっているため、４ビットデータ列ではなく、１６ビットデータ列を出力することになる。すなわち、オーバーサンプリング部１０は、１６倍オーバーサンプリング部として機能しており、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ１６倍して３２ビットのデータとする。例えば、Ｄ０が１である場合、オーバーサンプリング処理によって１１１１１１１１１１１１１１１１と変換され、Ｄ１が０である場合、オーバーサンプリング処理によって００００００００００００００００と変換される。
フレームレートを６０ｆｐｓの１／４の１５ｆｐｓにすると、データ転送レートが６０ｆｐｓのときの１／４（＝１８９Ｍｂｐｓ）になる。しかし、この場合も、オーバーサンプリング部１０は、３０２４Ｍｂｐｓでデータが供給されてくる設定になっているため、４ビットデータ列ではなく、１６ビットデータ列を出力することになる。すなわち、オーバーサンプリング部１０は、１６倍オーバーサンプリング部として機能しており、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ１６倍して３２ビットのデータとする。例えば、Ｄ０が１である場合、オーバーサンプリング処理によって１１１１１１１１１１１１１１１１と変換され、Ｄ１が０である場合、オーバーサンプリング処理によって００００００００００００００００と変換される。
【0033】
以上のように、オーバーサンプリング部１０は、入力されてきたシリアル信号データをオーバーサンプリングし、ビット長が伸長されたオーバーサンプリングデータをエッジ選択回路２０に出力する。
【0034】
＜エッジ選択処理＞
上述のようにフレームレートを小さくすると、オーバーサンプリング処理において、多くのビット列（上述のように、３０ｆｐｓのときは１ビット入力に対して８ビット列、１５ｆｐｓのときは１ビット入力に対して１６ビット列）が生成され、エッジ選択回路２０に転送される。このため、フレームレートが通常（６０ｆｐｓ）より小さい値（例えば、６０ｆｐｓ→３０ｆｐｓ）に指定された場合（例えば、オペレータが操作部１１０からフレームレートの変更を指示）、エッジ選択回路２０は、オーバーサンプリング部１０から入力される、通常よりも長いビット列を間引いて出力する。
上述のようにフレームレートを小さくすると、オーバーサンプリング処理において、多くのビット列（上述のように、３０ｆｐｓのときは１ビット入力に対して８ビット列、１５ｆｐｓのときは１ビット入力に対して１６ビット列）が生成され、エッジ選択回路２０に転送される。このため、フレームレートが通常（６０ｆｐｓ）より小さい値（例えば、６０ｆｐｓ→３０ｆｐｓ）に指定された場合（例えば、オペレータが操作部１１０からフレームレートの変更を指示）、エッジ選択回路２０は、オーバーサンプリング部１０から入力される、通常よりも長いビット列を間引いて出力する。
【0035】
例えば、フレームレートが３０ｆｐｓに変更された場合、エッジ選択回路２０は、８ビット＋８ビット＝１６ビットの先頭ビットから（先頭２ビット目からでもよい）１ビット飛ばしでデータを選択し、４ビット＋４ビット＝８ビットを生成し、４０ビットごとにデータ列を出力する。また、フレームレートが１５ｆｐｓに変更された場合、エッジ選択回路２０は、１６ビット＋１６ビット＝３２ビットの先頭ビットから２ビット飛ばしでデータを選択し、４ビット＋４ビット＝８ビットを生成し、４０ビットごとにデータ列を出力する。
【0036】
図４は、エッジ選択回路２０によるオーバーサンプリング後のデータビット列の復調処理の概要を説明するための図である。ここでは、フレームレートが６０ｆｐｓのときの動作について説明するが、他のフレームレート（例えば、３０ｆｐｓ、１５ｆｐｓなど）のときも動作は同様である。
【0037】
エッジ選択回路２０は、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍した８ビットのデータの中から変化点（エッジ位置：データビット列において、０から１に、あるいは１から０に変化する位置）を検出し、この変化点から離れたデータビットを信頼性の高いデータビットと推定してこれを取得することにより、データ復調を実行する。エッジ選択回路２０は、変化点を検出するために、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍した８ビットのデータのうち、隣り合ったビットに対して排他的論理和演算（比較演算）を行う。この排他的論理和演算により、２シリアルデータレートで８つの変化点（各２つで同位相の変化点０、変化点１、変化点２、変化点３）が取得される。この８つの変化点に基づいて、８ビット（２シリアルデータレート）から２ビットが選択される。なお、Ｄ０とＤ１とが共に１あるいは０である場合、例えば、１１１１１１１１あるいは００００００００となり、変化点（エッジ位置）が判別できない。そこで、このような場合には、それよりも前の情報から変化点を推測して変化点（エッジ位置）が決定される。つまり、前の情報と同じと仮定して変化点（エッジ位置）が検出（推定）されることになる。
【0038】
ここで、隣接するどのビット間にクロックエッジがあるかによって遷移状態（例えばＥ０、Ｅ１、Ｅ２、Ｅ３：図５参照）を規定した場合において、特定の遷移状態の間を遷移するときにポジティブビットスキップまたはネガティブビットスキップが発生する（例えば、Ｅ０からＥ３に遷移するときにポジティブビットスキップが発生し、Ｅ３からＥ０に遷移するときにネガティブビットスキップが発生する）。ポジティブビットスキップが発生するとき、１サイクルで３ビットのデータが選択され、ネガティブビットスキップが発生するとき、１サイクルで１ビットのデータが選択される。ポジティブビットスキップとネガティブビットスキップが発生しないとき、１サイクルで２ビットのデータが選択される。例えば、ジッタやノイズ等の影響により、ポジティブビットスキップまたはネガティブビットスキップとするか否かを判断する際にエラーが生じる場合がある。この判断のエラーによって、データビット列に過剰ビットや不足ビットが生じてしまう。
なお、エッジ選択回路２０の内部構成例については後述する（図７参照）。
なお、エッジ選択回路２０の内部構成例については後述する（図７参照）。
【0039】
＜データ処理装置１におけるクロック生成処理＞
上述したように、クロック生成部１２０は、エッジ選択回路２０の２ワード結合部２０１および復調データ多重化部２１１（以下、第１構成要素）、エッジ選択回路２０のその他のブロック（以下、第２構成要素：パイプライン処理部２０２、データエッジ位置検出部２０３、エッジ選択ステートマシン２０４、有効データ選択部２０８、データ選択部１および２_２０９および２１０）、ワードアライナ部（出力データ生成部３０、データ保持部４０、ＡＶコード検出部５０、エラー検出部８０、アライン選択信号出力部６０、データ選択部（ワードアライン処理部）７０、コア多重化部９０、結果出力部１００）後段ブロック（同期補償回路）３００（以下、第３構成要素）にそれぞれ動作クロック値を指示する。なお、上述のように、ＬＶＤＳデータ（受信データ）は、フレームレートが６０ｆｐｓ（通常時）のときには転送レートが７５６Ｍｂｐｓ（通常時）、フレームレートが３０ｆｐｓ（通常時の半分）のときには転送レートが３７８Ｍｂｐｓ（通常時の半分）、フレームレートが１５ｆｐｓ（通常時の１／４）のときには転送レートが１８９Ｍｂｐｓ（通常時の１／４）のようになっている。そして、オーバーサンプリング部１０は、常時３０２４ＭＨｚで動作する。このため、オーバーサンプリング部１０の出力は、ＬＶＤＳデータ１ビット入力に対して、６０ｆｐｓ（通常時）で４ビット、３０ｆｐｓ（通常時の半分）で８ビット、１５ｆｐｓ（通常時の１／４）で１６ビットとなる。
上述したように、クロック生成部１２０は、エッジ選択回路２０の２ワード結合部２０１および復調データ多重化部２１１（以下、第１構成要素）、エッジ選択回路２０のその他のブロック（以下、第２構成要素：パイプライン処理部２０２、データエッジ位置検出部２０３、エッジ選択ステートマシン２０４、有効データ選択部２０８、データ選択部１および２_２０９および２１０）、ワードアライナ部（出力データ生成部３０、データ保持部４０、ＡＶコード検出部５０、エラー検出部８０、アライン選択信号出力部６０、データ選択部（ワードアライン処理部）７０、コア多重化部９０、結果出力部１００）後段ブロック（同期補償回路）３００（以下、第３構成要素）にそれぞれ動作クロック値を指示する。なお、上述のように、ＬＶＤＳデータ（受信データ）は、フレームレートが６０ｆｐｓ（通常時）のときには転送レートが７５６Ｍｂｐｓ（通常時）、フレームレートが３０ｆｐｓ（通常時の半分）のときには転送レートが３７８Ｍｂｐｓ（通常時の半分）、フレームレートが１５ｆｐｓ（通常時の１／４）のときには転送レートが１８９Ｍｂｐｓ（通常時の１／４）のようになっている。そして、オーバーサンプリング部１０は、常時３０２４ＭＨｚで動作する。このため、オーバーサンプリング部１０の出力は、ＬＶＤＳデータ１ビット入力に対して、６０ｆｐｓ（通常時）で４ビット、３０ｆｐｓ（通常時の半分）で８ビット、１５ｆｐｓ（通常時の１／４）で１６ビットとなる。
【0040】
図６は、メモリ１３０が格納する、各フレームレートに対応する、該当ブロックのクロック値（クロックレート）を格納する動作クロック組格納テーブルの構成例を示す図である。図６に示されるように、第１構成要素から第３構成要素には、各フレームレートに対応して、同一のクロック値（クロックレート）が割り当てられる。つまり、フレームレートが６０ｆｐｓの場合には、クロック値として、第１構成要素には１５１．２ＭＨｚ、第２構成要素には３７８ＭＨｚ、第３構成要素には７５．６ＭＨｚが割り当てられる。フレームレートが３０ＭＨｚの場合、クロック値として、第１構成要素には１５１．２ＭＨｚ、第２構成要素には１８９ＭＨｚ、第３構成要素には３７．８ＭＨｚが割り当てられる。フレームレートが１５ＭＨｚの場合、クロック値として、第１構成要素には１５１．２ＭＨｚ、第２構成要素には９４．５ＭＨｚ、第３構成要素には１８．９ＭＨｚが割り当てられる。
【0041】
例えば、オペレータがスコープボタンや操作パネルなどの操作部１１０を用いて、フレームレート変更（例えば、６０ｆｐｓ→３０ｆｐｓ）を指示すると、制御部１４０は、その指示に応答して、メモリ１３０から変更後のフレームレート（３０ｆｐｓ）に対応するクロック値の組み合わせ（１５１．２ＭＨｚ、１８９ＭＨｚ、３７．８ＭＨｚの組）を取得し、クロック生成部１２０に、当該取得したクロック値を、第１構成要素から第３構成要素に供給するように制御する。すると、第１構成要素から第３構成要素はそれぞれ、クロック値を格納するレジスタ（図示せず）の値を書き換え、それ以降の動作を書き換えたクロックで実行する。
【0042】
＜エッジ選択回路の内部構成例＞
図７は、本実施形態によるデータ処理装置１を構成するエッジ選択回路２０の内部構成例を示す図である。
図７は、本実施形態によるデータ処理装置１を構成するエッジ選択回路２０の内部構成例を示す図である。
【0043】
エッジ選択回路２０は、２ワード結合部２０１と、パイプライン処理部２０２と、データエッジ位置検出部２０３と、エッジ選択ステートマシン２０４と、カウンタ２０５と、レジスタ２０６と、比較部２０７と、有効データ選択部２０８と、データ選択部１_２０９と、データ選択部２_２１０と、復調データ多重化部２１１と、を備えている。
【0044】
（i）２ワード結合部２０１
２ワード結合部２０１は、オーバーサンプリング部１０によってオーバーサンプリング処理された２ワード分（例えば、１ワードが２０ビットで構成されるデータ列）のデータを結合し、結合されたデータ列（例えば、４０ビットのデータ列）をパイプライン処理部２０２に出力する。
２ワード結合部２０１は、オーバーサンプリング部１０によってオーバーサンプリング処理された２ワード分（例えば、１ワードが２０ビットで構成されるデータ列）のデータを結合し、結合されたデータ列（例えば、４０ビットのデータ列）をパイプライン処理部２０２に出力する。
【0045】
（ii）パイプライン処理部２０２
パイプライン処理部２０２は、２ワード結合されたデータ列（例えば、４０ビットデータ列）を所定ビット単位（例えば、８ビット：オーバーサンプリング処理前の２ビット分のデータに相当）のデータ列にパイプライン化してデータエッジ位置検出部２０３および有効データ選択部２０８に出力する。
パイプライン処理部２０２は、２ワード結合されたデータ列（例えば、４０ビットデータ列）を所定ビット単位（例えば、８ビット：オーバーサンプリング処理前の２ビット分のデータに相当）のデータ列にパイプライン化してデータエッジ位置検出部２０３および有効データ選択部２０８に出力する。
【0046】
（iii）データエッジ位置検出部２０３
図４を用いて説明したように、データエッジ位置検出部２０３は、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍した８ビットのデータの中から変化点（エッジ位置：データビット列において、０から１に、あるいは１から０に変化する位置）を検出し、この変化点から離れたデータビットを信頼性の高いデータビットと推定してこれを取得することにより、データ復調を実行する。
図４を用いて説明したように、データエッジ位置検出部２０３は、データビット（Ｄ０）とデータビット（Ｄ１）をそれぞれ４倍した８ビットのデータの中から変化点（エッジ位置：データビット列において、０から１に、あるいは１から０に変化する位置）を検出し、この変化点から離れたデータビットを信頼性の高いデータビットと推定してこれを取得することにより、データ復調を実行する。
【0047】
（iv）エッジ選択ステートマシン２０４
エッジ選択ステートマシン２０４は、データエッジ位置検出部２０３が検出しエッジ位置に基づいて、データ列の状態およびビットスキップの有無を判断し、データ列の状態を示すステート情報をデータ選択部２_２１０に出力するとともに、ビットスキップがあると判断した場合にはビットスキップの種別（ポジティブビットスキップあるいはネガティブビットスキップ）を示すビットスキップ情報をカウンタ２０５およびデータ選択部１_２０９に出力する。
エッジ選択ステートマシン２０４は、データエッジ位置検出部２０３が検出しエッジ位置に基づいて、データ列の状態およびビットスキップの有無を判断し、データ列の状態を示すステート情報をデータ選択部２_２１０に出力するとともに、ビットスキップがあると判断した場合にはビットスキップの種別（ポジティブビットスキップあるいはネガティブビットスキップ）を示すビットスキップ情報をカウンタ２０５およびデータ選択部１_２０９に出力する。
【0048】
エッジ選択ステートマシン２０４は、隣接するどのビット間にクロックエッジがあるかによって状態（例えばＥ０、Ｅ１、Ｅ２、Ｅ３）を規定する。ポジティブビットスキップまたはネガティブビットスキップは、特定の状態の間を遷移するときに発生する。例えば、Ｅ０からＥ３に遷移するときにポジティブビットスキップが発生し、Ｅ３からＥ０に遷移するときにネガティブビットスキップが発生する。なお、データ列の各状態と状態間の遷移の様子は上述した通りである（図５参照）。
【0049】
＜内視鏡システムへの適用＞
図８は、本実施形態のデータ処理装置１が適用される内視鏡システム４００の全体外観例を示す図である。図９は、本実施形態のデータ処理装置１が適用される内視鏡システム４００の概略内部構成例を示す図である。内視鏡システム４００は、内視鏡装置（電子スコープ）４１０と、プロセッサ４２０と、モニタ４３０とを備えている。
図８は、本実施形態のデータ処理装置１が適用される内視鏡システム４００の全体外観例を示す図である。図９は、本実施形態のデータ処理装置１が適用される内視鏡システム４００の概略内部構成例を示す図である。内視鏡システム４００は、内視鏡装置（電子スコープ）４１０と、プロセッサ４２０と、モニタ４３０とを備えている。
【0050】
内視鏡装置４１０は、被検体の内部に挿入される細長い管状の挿入部４２１を備えている。内視鏡装置４１０は、後述する光源装置４２０１からの照射光を導くためのＬＣＢ（Light Carrying Bundle）４１０１と、ＬＣＢ４１０１の出射端に設けられた配光レンズ４１０２と、対物レンズ４１０３と、対物レンズ４１０３を介して被照射部分（観察部位）からの戻り光を受光する撮像素子４１０４と、撮像素子４１０４を駆動するドライバ信号処理回路４１０５と、第１メモリ４１０６とを備えている。
【0051】
光源装置４２０１からの照射光は、ＬＣＢ４１０１内に入射し、ＬＣＢ４１０１内で全反射を繰り返すことによって伝播する。ＬＣＢ４１０１内を伝播した照射光は、挿入部４２１の先端部４２２内に配置されたＬＣＢ４１０１の出射端から出射され、配光レンズ４１０２を介して観察部位を照射する。被照射部分からの戻り光は、対物レンズ４１０３を介して撮像素子４１０４の受光面上の各画素で光学像を結ぶ。
【0052】
撮像素子４１０４（図２の撮像素子２に対応）は、挿入部４２１の先端部４２２内に配置されており、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサである。撮像素子４１０４は、受光面上の各画素で結像した光学像（生体組織からの戻り光）を光量に応じた電荷として蓄積して、Ｒ、Ｇ、Ｂの画像信号を生成して出力する。なお、撮像素子４１０４は、ＣＣＤイメージセンサに限らず、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサやその他の種類の撮像装置に置き換えられてもよい。撮像素子４１０４は、ドライバ信号処理回路４１０５によって駆動され、１フィールドもしくは１フレーム分の画素信号が撮像素子４１０４から所定の時間間隔（例えば１／６０秒、１／３０秒、あるいは１５秒間隔）で読み出される。
【0053】
プロセッサ４２０は、内視鏡装置４１０からの信号を処理する信号処理装置と、自然光の届かない体腔内を内視鏡装置４１０を介して照射する光源装置とを一体に備えた装置である。別の実施形態では、信号処理装置と光源装置とを別体で構成してもよい。プロセッサ４２０は、光源装置４２０１と、システムコントローラ４２０２と、光学フィルタ４２０３と、光学フィルタドライバ４２０４と、前段信号処理回路４２０５と、色変換回路４２０６と、後段信号処理回路４２０７と、第２メモリ４２０８とを備えている。上述のデータ処理装置１は、前段信号処理回路４２０５に含まれている。
【0054】
プロセッサ４２０は、図示しない操作パネルを備えてもよい。操作パネルの構成には種々の形態がある。操作パネルの具体的構成としては、例えば、プロセッサ４２０のフロント面に実装された機能毎のハードウェアキーやタッチパネル式ＧＵＩ（Graphical User Interface）、ハードウェアキーとＧＵＩとの組合せ等が考えられる。施術者は、操作パネルによって後述するモード切替操作が可能となる。
【0055】
システムコントローラ４２０２は、図示省略のメモリに格納された各種プログラムを実行し、内視鏡システム４００全体を統合的に制御する。システムコントローラ４２０２は、制御信号を用いて、プロセッサ４２０に接続されている内視鏡装置４１０に適した処理がなされるようにプロセッサ４２０内の各種回路の動作やタイミングを制御する。また、システムコントローラ４２０２は、上述の操作パネルに接続されてもよい。システムコントローラ４２０２は、操作パネルより入力される施術者からの指示に応じて、内視鏡システム４００の各動作及び各動作のためのパラメータを変更する。
【0056】
光源装置４２０１としては、例えば、キセノンランプ、ハロゲンランプ、水銀ランプ、メタルハライドランプ等の高輝度ランプやＬＥＤ（Light Emitting Diode）を用いることができる。光源装置４２０１からの照射光は、主に可視光領域から不可視である赤外光領域に広がるスペクトルを持つ光（又は少なくとも可視光領域を含む光）である。光源装置４２０１からの照射光は、光学フィルタ４２０３に入射する。
【0057】
内視鏡装置４１０とプロセッサ４２０との間のデータ通信は、有線の電気通信方式を用いてもよいし、光無線通信方式を用いてもよい。
【0058】
＜本開示の特定事項のまとめ＞
（i）特定事項１
データビット列が入力するとともに、前記データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、
オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、
少なくとも前記データビット列のワードアラインパターンに応じたビット幅を有し、前記データビット列を格納するデータ保持部と、
前記ワードアラインパターンの中から同期コードを検出する同期コード検出部と、
アライン選択信号に基づいて、前記データ保持部が保持するデータの中からワードアライン処理に最適な１つのワードアラインパターンを抽出するワードアライン処理部と、
前記オーバーサンプリング部、前記復調部、前記データ保持部、および前記ワードアライン処理部の動作クロックを生成するクロック生成部と、
入力されるフレームレートの変更指示に応じて、前記復調部、前記データ保持部、および前記ワードアライン処理部に供給される前記動作クロックがそれぞれ異なるように前記クロック生成部を制御する制御部と、
を備える、データ処理装置。
（i）特定事項１
データビット列が入力するとともに、前記データビット列の各データビットをオーバーサンプリングして出力するオーバーサンプリング部と、
オーバーサンプリング後のデータビット列の各データビットの一部分を選択することにより、オーバーサンプリング後のデータビット列を復調する復調部と、
少なくとも前記データビット列のワードアラインパターンに応じたビット幅を有し、前記データビット列を格納するデータ保持部と、
前記ワードアラインパターンの中から同期コードを検出する同期コード検出部と、
アライン選択信号に基づいて、前記データ保持部が保持するデータの中からワードアライン処理に最適な１つのワードアラインパターンを抽出するワードアライン処理部と、
前記オーバーサンプリング部、前記復調部、前記データ保持部、および前記ワードアライン処理部の動作クロックを生成するクロック生成部と、
入力されるフレームレートの変更指示に応じて、前記復調部、前記データ保持部、および前記ワードアライン処理部に供給される前記動作クロックがそれぞれ異なるように前記クロック生成部を制御する制御部と、
を備える、データ処理装置。
【0059】
（ii）特定事項２
特定事項１において、
前記制御部は、前記フレームレートの変更指示があった場合でも、前記オーバーサンプリング部へ与える動作クロックが一定となるようにクロック生成部を制御する、データ処理装置。
特定事項１において、
前記制御部は、前記フレームレートの変更指示があった場合でも、前記オーバーサンプリング部へ与える動作クロックが一定となるようにクロック生成部を制御する、データ処理装置。
【0060】
（iii）特定事項３
特定事項１または２において、
前記復調部は、ワード結合部と、パイプライン処理部と、データエッジ位置検出部と、エッジ選択ステートマシンと、有効データ選択部と、復調データ多重化部と、を含み、
前記制御部は、前記ワード結合部および前記復調データ多重化部に供給される動作クロックと、前記パイプライン処理部、前記データエッジ位置検出部、前記エッジ選択ステートマシン、および前記有効データ選択部に供給される動作クロックとが異なるように、前記クロック生成部を制御する、データ処理装置。
特定事項１または２において、
前記復調部は、ワード結合部と、パイプライン処理部と、データエッジ位置検出部と、エッジ選択ステートマシンと、有効データ選択部と、復調データ多重化部と、を含み、
前記制御部は、前記ワード結合部および前記復調データ多重化部に供給される動作クロックと、前記パイプライン処理部、前記データエッジ位置検出部、前記エッジ選択ステートマシン、および前記有効データ選択部に供給される動作クロックとが異なるように、前記クロック生成部を制御する、データ処理装置。
【0061】
（iv）特定事項４
特定事項１から３の何れか１項において、
前記制御部は、前記フレームレートの変更指示によってフレームレートが小さくなる場合、前記復調部およびワードアライン処理部の動作クロックを小さくなるように前記クロック生成部を制御し、
前記復調部は、変更された前記動作クロックに基づいて、前記オーバーサンプリング後のデータビット列を間引いて出力する、データ処理装置。
特定事項１から３の何れか１項において、
前記制御部は、前記フレームレートの変更指示によってフレームレートが小さくなる場合、前記復調部およびワードアライン処理部の動作クロックを小さくなるように前記クロック生成部を制御し、
前記復調部は、変更された前記動作クロックに基づいて、前記オーバーサンプリング後のデータビット列を間引いて出力する、データ処理装置。
【0062】
（v）特定事項５
特定事項４において、
前記復調部は、前記データビット列を間引いた後、２ワード分のデータビット列を結合して出力する、データ処理装置。
特定事項４において、
前記復調部は、前記データビット列を間引いた後、２ワード分のデータビット列を結合して出力する、データ処理装置。
【0063】
（vi）特定事項６
特定事項１から５の何れか１項において、
前記フレームレートが６０ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは７５．６ＭＨｚであり、
前記フレームレートが３０ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは７５．６ＭＨｚであり、
前記フレームレートが１５ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは１８．９ＭＨｚである、データ処理装置。
特定事項１から５の何れか１項において、
前記フレームレートが６０ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは７５．６ＭＨｚであり、
前記フレームレートが３０ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは７５．６ＭＨｚであり、
前記フレームレートが１５ｆｐｓのとき、前記オーバーサンプリング部の動作クロックは３０２４ＭＨｚ、前記復調部に含まれるワード結合部および復調データ多重化部の動作クロックは１５１．２ＭＨｚ、前記データ保持部および前記ワードアライン処理部の動作クロックは１８．９ＭＨｚである、データ処理装置。
【符号の説明】
【0064】
１ データ処理装置
２ 撮像素子
１０ オーバーサンプリング部
２０ エッジ選択回路（復調部）
３０ 出力データ生成部（ＲＡＭ Ｉ／Ｆ部、データイネーブル生成部）
４０ データ保持部
５０ ＡＶコード検出部（同期コード検出部）
６０ アライン選択信号出力部
７０ データ選択部（ワードアライン処理部）
８０ エラー検出部
９０ コア多重化部
１００ 結果出力部
１１０ 操作部
１２０ クロック生成部
１３０ メモリ
１４０ 制御部
３００ 後段ブロック
４００ 内視鏡システム
２ 撮像素子
１０ オーバーサンプリング部
２０ エッジ選択回路（復調部）
３０ 出力データ生成部（ＲＡＭ Ｉ／Ｆ部、データイネーブル生成部）
４０ データ保持部
５０ ＡＶコード検出部（同期コード検出部）
６０ アライン選択信号出力部
７０ データ選択部（ワードアライン処理部）
８０ エラー検出部
９０ コア多重化部
１００ 結果出力部
１１０ 操作部
１２０ クロック生成部
１３０ メモリ
１４０ 制御部
３００ 後段ブロック
４００ 内視鏡システム
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
