特開 2023-3045 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023003045

(43)【公開日】2023-01-11

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06F 21/75 20130101AFI20221228BHJP

   H01L 21/822 20060101ALI20221228BHJP

   H01L 27/06 20060101ALI20221228BHJP

【ＦＩ】

G06F21/75

H01L27/04 H

H01L27/06 311Z

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021103970

(22)【出願日】2021-06-23

(71)【出願人】

【識別番号】598005878

【氏名又は名称】吉川工業アールエフセミコン株式会社

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】矢野 彰

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038BH20

5F038CA01

5F038DF10

5F038EZ20

5F048AB10

5F048AC03

5F048BA01

5F048BB05

(57)【要約】

【課題】リバースエンジニアリングによる半導体装置の再現を困難にする半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の基板又はウェルの表面に形成され、第１の論理回路から信号が入力される第１の配線と接続される第２導電型の第１の領域と、第１導電型の基板又はウェルの表面に第１の領域と接して形成され、第１の信号を出力する第２の配線と接続される第２導電型の第２の領域とを有する、複数の第１の信号出力回路と、第１の領域と同じレイアウトで第１導電型の基板又はウェルの表面に形成され、第２の論理回路から信号が入力される第３の配線と接続される第２導電型の第３の領域と、第２の領域と同じレイアウトで第１導電型の基板又はウェルの表面に第３の領域と接して形成され、第２の信号を出力する第４の配線と接続される第１導電型の第４の領域とを有する、複数の第２の信号出力回路とを含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の第１の信号出力回路と複数の第２の信号出力回路とを含み、
前記第１の信号出力回路は、
第１導電型の基板又はウェルの上方に形成され、第１の論理回路からの信号が入力される第１の配線と、
前記第１導電型の基板又はウェルの上方に形成され、第１の信号を出力する第２の配線と、
前記第１導電型の基板又はウェルの表面に形成され、前記第１の配線と接続される第２導電型の第１の領域と、
前記第１導電型の基板又はウェルの表面に前記第１の領域と接して形成され、前記第２の配線と接続される前記第２導電型の第２の領域とを有し、
前記第２の信号出力回路は、
前記第１導電型の基板又はウェルの上方に形成され、第２の論理回路からの信号が入力される第３の配線と、
前記第１導電型の基板又はウェルの上方に形成され、第２の信号を出力する第４の配線と、
前記第１の領域と同じレイアウトで前記第１導電型の基板又はウェルの表面に形成され、前記第３の配線と接続される前記第２導電型の第３の領域と、
前記第２の領域と同じレイアウトで前記第１導電型の基板又はウェルの表面に前記第３の領域と接して形成され、前記第４の配線と接続される前記第１導電型の第４の領域とを有することを特徴とする半導体装置。

【請求項2】

前記第１の領域及び前記第３の領域のそれぞれに対する前記第１の配線と前記第３の配線とのレイアウトが同じであり、前記第２の領域及び前記第４の領域のそれぞれに対する前記第２の配線と前記第４の配線とのレイアウトが同じであることを特徴とする請求項１記載の半導体装置。

【請求項3】

前記第１の信号出力回路と前記第２の信号出力回路とはレイアウトが同じであることを特徴とする請求項１又は２記載の半導体装置。

【請求項4】

前記第１導電型はＮ型の導電型であり、前記第２導電型はＰ型の導電型であり、
前記第１の信号出力回路及び前記第２の信号出力回路は、前記第１導電型の基板又はウェルの表面に分離させて形成され、電源電圧を供給する信号線と接続される第５の領域をそれぞれ有することを特徴とする請求項１～３の何れか１項に記載の半導体装置。

【請求項5】

前記第１導電型はＰ型の導電型であり、前記第２導電型はＮ型の導電型であり、
前記第１の信号出力回路及び前記第２の信号出力回路は、前記第１導電型の基板又はウェルの表面に分離させて形成され、基準電圧を供給する信号線と接続される第５の領域をそれぞれ有することを特徴とする請求項１～３の何れか１項に記載の半導体装置。

【請求項6】

複数の第１の信号出力回路と複数の第２の信号出力回路とを含み、
前記第１の信号出力回路及び前記第２の信号出力回路の各々は、
電源電圧を供給する信号線と基準電圧を供給する信号線との間に直列に接続される第１のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタと、
前記電源電圧を供給する信号線と前記基準電圧を供給する信号線との間に直列に接続される第２のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタとを有しており、
前記第１の信号出力回路と前記第２の信号出力回路とはレイアウトが同じであり、
前記第１の信号出力回路は、前記第１のＰチャネル型トランジスタ及び前記第２のＮチャネル型トランジスタのうちの少なくとも一つのトランジスタのしきい値電圧が、前記第２のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタのしきい値電圧より高く、
前記第２の信号出力回路は、前記第２のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタのうちの少なくとも一つのトランジスタのしきい値電圧が、前記第１のＰチャネル型トランジスタ及び前記第２のＮチャネル型トランジスタのしきい値電圧より高いことを特徴とする半導体装置。

【請求項7】

前記第１の信号出力回路は、前記第１のＰチャネル型トランジスタのしきい値電圧が前記第２のＰチャネル型トランジスタのしきい値電圧より高く、
前記第２の信号出力回路は、前記第２のＰチャネル型トランジスタのしきい値電圧が前記第１のＰチャネル型トランジスタのしきい値電圧より高いことを特徴とする請求項６記載の半導体装置。

【請求項8】

前記第１の信号出力回路は、前記第２のＮチャネル型トランジスタのしきい値電圧が前記第１のＮチャネル型トランジスタのしきい値電圧より高く、
前記第２の信号出力回路は、前記第１のＮチャネル型トランジスタのしきい値電圧が前記第２のＮチャネル型トランジスタのしきい値電圧より高いことを特徴とする請求項６記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、詳しくはリバースエンジニアリングからの半導体装置の保護技術に関する。

【背景技術】

【0002】

近年、半導体装置の不当なリバースエンジニアリングが増えてきている。リバースエンジニアリングの手法として、半導体装置が実装されたチップ表面からの光学的解析だけでなく、配線層を１層ずつ剥離して撮影し、得られた画像を重ね合わせ、ソフトウェアツールで配線情報を抽出し回路図を再現する技術も用いられている。

【0003】

リバースエンジニアリングを防止するための様々な方法が提案されている（例えば、特許文献１～９参照）。リバースエンジニアリングを防ぐために、例えば配線層に工夫を施したり、配線層よりも下層にある拡散層やバルクを利用したりすることにより、トランジスタの特性や接続情報を変えて、配線層を読み取るだけでは機能を再現できないようにする方法が提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第９４３７５５５号明細書

【特許文献2】特開平６－１６３５３９号公報

【特許文献3】特開平９－９２７２７号公報

【特許文献4】米国特許第６１１７７６２号明細書

【特許文献5】米国特許第６９７９６０６号明細書

【特許文献6】米国特許第７１２８２７１号明細書

【特許文献7】米国特許第９３３７１５６号明細書

【特許文献8】特表２００４－５１８２７３号公報

【特許文献9】特開２０１４－１３５３８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

リバースエンジニアリングによる半導体装置の再現を困難にするには、一般に特殊なプロセスが必要になり、プロセス開発期間やコストが増加するといった問題がある。本発明の目的は、リバースエンジニアリングによる半導体装置の再現を困難にする半導体装置を提供することである。

【課題を解決するための手段】

【0006】

本発明に係る半導体装置は、複数の第１の信号出力回路と複数の第２の信号出力回路とを含み、前記第１の信号出力回路は、第１導電型の基板又はウェルの上方に形成され、第１の論理回路からの信号が入力される第１の配線と、前記第１導電型の基板又はウェルの上方に形成され、第１の信号を出力する第２の配線と、前記第１導電型の基板又はウェルの表面に形成され、前記第１の配線と接続される第２導電型の第１の領域と、前記第１導電型の基板又はウェルの表面に前記第１の領域と接して形成され、前記第２の配線と接続される前記第２導電型の第２の領域とを有し、前記第２の信号出力回路は、前記第１導電型の基板又はウェルの上方に形成され、第２の論理回路からの信号が入力される第３の配線と、前記第１導電型の基板又はウェルの上方に形成され、第２の信号を出力する第４の配線と、前記第１の領域と同じレイアウトで前記第１導電型の基板又はウェルの表面に形成され、前記第３の配線と接続される前記第２導電型の第３の領域と、前記第２の領域と同じレイアウトで前記第１導電型の基板又はウェルの表面に前記第３の領域と接して形成され、前記第４の配線と接続される前記第１導電型の第４の領域とを有することを特徴とする。
また、本発明に係る半導体装置は、複数の第１の信号出力回路と複数の第２の信号出力回路とを含み、前記第１の信号出力回路及び前記第２の信号出力回路の各々は、電源電圧を供給する信号線と基準電圧を供給する信号線との間に直列に接続される第１のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタと、前記電源電圧を供給する信号線と前記基準電圧を供給する信号線との間に直列に接続される第２のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタとを有しており、前記第１の信号出力回路と前記第２の信号出力回路とはレイアウトが同じであり、前記第１の信号出力回路は、前記第１のＰチャネル型トランジスタ及び前記第２のＮチャネル型トランジスタのうちの少なくとも一つのトランジスタのしきい値電圧が、前記第２のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタのしきい値電圧より高く、前記第２の信号出力回路は、前記第２のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタのうちの少なくとも一つのトランジスタのしきい値電圧が、前記第１のＰチャネル型トランジスタ及び前記第２のＮチャネル型トランジスタのしきい値電圧より高いことを特徴とする。

【発明の効果】

【0007】

本発明によれば、リバースエンジニアリングによる半導体装置の再現を困難にする半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態における半導体装置の例を説明する図である。

【図2】第１の実施形態における半導体装置の例を説明する図である。

【図3】第１の実施形態における半導体装置の構成を説明する図である。

【図4】第１の実施形態における半導体装置の例を説明する図である。

【図5】第１の実施形態における半導体装置の例を説明する図である。

【図6】第１の実施形態における半導体装置の構成を説明する図である。

【図7】本実施形態における半導体装置の適用例を示す図である。

【図8】第１の実施形態における半導体装置の第１の適用例を模式的に示す概略平面図である。

【図9】第１の実施形態における半導体装置の第２の適用例を模式的に示す概略平面図である。

【図10】第１の実施形態における半導体装置の第３の適用例を模式的に示す概略平面図である。

【図11】第１の実施形態における半導体装置の第４の適用例を模式的に示す概略平面図である。

【図12】第２の実施形態における半導体装置の例を示す図である。

【図13】第２の実施形態における半導体装置の構成を模式的に示す概略平面図である。

【図14】第２の実施形態における半導体装置の他の例を示す図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施形態を図面に基づいて説明する。

【0010】

（第１の実施形態）
本発明の第１の実施形態について説明する。第１の実施形態における半導体装置は、図１、図２、図４、及び図５に示すような信号出力回路を複数有する。図１、図２、図４、及び図５は、第１の実施形態における半導体装置が有する信号出力回路の例を示す図である。

【0011】

図１に示す信号出力回路について説明する。図１（Ａ）は、第１の例としての信号出力回路１０２Ａの構成を模式的に示す概略断面図である。図１（Ａ）において、論理回路Ａ１０１は、信号ＩＮ１が入力され、信号ＯＵＴ１を出力する。論理回路Ｂ１０３は、信号ＩＮ２が入力され、信号ＯＵＴ２を出力する。信号出力回路１０２Ａは、論理回路Ａ１０１と論理回路Ｂ１０３との間に接続され、論理回路Ａ１０１から出力される信号ＯＵＴ１が入力され、論理回路Ｂ１０３に入力される信号ＩＮ２を出力する。

【0012】

信号出力回路１０２Ａは、基板（Ｐ型半導体基板）１１１の上に、Ｎ型の導電型を有するＮウェル１１２が形成されている。Ｎウェル１１２の表面には、Ｐ型の導電型を有するＰ＋領域１１３、１１４Ａ及びＮ型の導電型を有するＮ＋領域１１５が形成されている。Ｐ＋領域１１３とＰ＋領域１１４Ａとは分離されておらず、接して（１つの領域として）形成されている。Ｎ＋領域１１５は、Ｐ＋領域１１３、１１４Ａとは分離して形成されている。また、基板（Ｐ型半導体基板）１１１の表面には、Ｐ型の導電型を有するＰ＋領域１１６が形成されている。Ｐ＋領域１１３は、信号ＯＵＴ１の信号線と接続され、Ｐ＋領域１１４Ａは、信号ＩＮ２の信号線と接続される。Ｎ＋領域１１５は、電源電圧ＶＤＤを供給する信号線と接続され、Ｐ＋領域１１６は基準電圧ＶＳＳを供給する信号線と接続される。

【0013】

図１（Ａ）に示した例では、論理回路Ａ１０１から出力される信号ＯＵＴ１の信号線と、論理回路Ｂ１０３に入力される信号ＩＮ２の信号線とは、信号出力回路１０２Ａが有する分離されていない（接している）Ｐ＋領域１１３とＰ＋領域１１４Ａとを介して接続される。すなわち、図１（Ｂ）に示すように、論理回路Ａ１０１と論理回路Ｂ１０３とは、Ｐ＋領域１１３とＰ＋領域１１４Ａによって形成される寄生抵抗Ｒ１１を介して接続される。したがって、論理回路Ａ１０１から出力された信号は、信号出力回路１０２Ａを介し、そのままの論理値（論理レベル）で論理回路Ｂ１０３に入力される。つまり、信号出力回路１０２Ａは、論理回路Ａ１０１から出力される信号ＯＵＴ１を、そのままの論理値（論理レベル）で伝達し出力する。

【0014】

次に、図２に示す信号出力回路について説明する。図２（Ａ）は、第２の例としての信号出力回路１０２Ｂの構成を模式的に示す概略断面図である。図２（Ａ）において、図１（Ａ）に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。第２の例としての信号出力回路１０２Ｂは、Ｐ＋領域１１４Ａに換えてＮ＋領域１１４ＢがＮウェル１１２の表面に形成されている点が、第１の例としての信号出力回路１０２Ａと相違する。

【0015】

信号出力回路１０２Ｂは、Ｎウェル１１２の表面に、Ｐ型の導電型を有するＰ＋領域１１３、Ｎ型の導電型を有するＮ＋領域１１４Ｂ及びＮ型の導電型を有するＮ＋領域１１５が形成されている。Ｐ＋領域１１３とＮ＋領域１１４Ｂとは接して（ＰＮ接合を形成するように）形成されている。Ｎ＋領域１１５は、Ｐ＋領域１１３及びＮ＋領域１１４Ｂとは分離して形成されている。Ｎ＋領域１１４Ｂは、信号ＩＮ２の信号線と接続される。

【0016】

図２（Ａ）に示した例では、論理回路Ａ１０１から出力される信号ＯＵＴ１の信号線と、論理回路Ｂ１０３に入力される信号ＩＮ２の信号線とは、信号出力回路１０２Ｂが有するＰ＋領域１１３とＮ＋領域１１４Ｂとを介して接続される。また、信号出力回路１０２ＢのＮ＋領域１１４Ｂは、Ｎウェル１１２を介して、電源電圧ＶＤＤを供給する信号線と接続されたＮ＋領域１１５に接続される。すなわち、図２（Ｂ）に示すように、論理回路Ａ１０１と論理回路Ｂ１０３とは、Ｐ＋領域１１３とＮ＋領域１１４ＢとのＰＮ接合によって形成される寄生ダイオードＤ１１を介して接続される。また、信号線ＩＮ２の信号線は、Ｎウェル１１２によって形成される寄生抵抗Ｒ１２を介して電源電圧ＶＤＤを供給する信号線に接続される。したがって、論理回路Ａ１０１から出力された信号の論理値（論理レベル）にかかわらず、電源電圧ＶＤＤ（ハイレベル）の信号が信号ＩＮ２として論理回路Ｂ１０３に入力される。つまり、信号出力回路１０２Ｂは、論理回路Ａ１０１から出力される信号ＯＵＴ１にかかわらず、電源電圧ＶＤＤ（ハイレベル）の信号を出力する。

【0017】

ここで、前述した第１の例としての信号出力回路１０２Ａと第２の例としての信号出力回路１０２Ｂとは、図３（Ａ）及び図３（Ｂ）に示すように、Ｎウェル１１２の表面に形成される拡散領域の導電型だけが異なり、接続する配線やコンタクト等も含めて同じ形状になっている。すなわち、信号出力回路１０２Ａと信号出力回路１０２Ｂとはレイアウトが同じである。図３（Ａ）は、前述した第１の例としての信号出力回路１０２Ａの構成を模式的に示す概略平面図であり、図３（Ｂ）は、前述した第２の例としての信号出力回路１０２Ｂの構成を模式的に示す概略平面図である。図３（Ａ）及び図３（Ｂ）には、信号出力回路１０２Ａ、１０２Ｂの一部を示している。

【0018】

図３（Ａ）に示すように、信号出力回路１０２Ａでは、Ｎウェル１１２の表面にＰ＋領域１１３及びＰ＋領域１１４Ａが接するように形成されている。Ｐ＋領域１１３は、コンタクト１２１を介して信号ＯＵＴ１の信号線と接続され、Ｐ＋領域１１４Ａは、コンタクト１２２を介して信号ＩＮ２の信号線と接続される。また、図３（Ｂ）に示すように、信号出力回路１０２Ｂでは、信号出力回路１０２Ａが有するＰ＋領域１１３及びＰ＋領域１１４Ａと同様のレイアウトで、Ｎウェル１１２の表面にＰ＋領域１１３及びＮ＋領域１１４Ｂが接するように形成されている。Ｐ＋領域１１３は、コンタクト１２３を介して信号ＯＵＴ１の信号線と接続され、Ｎ＋領域１１４Ｂは、コンタクト１２４を介して信号ＩＮ２の信号線と接続される。

【0019】

このように、信号出力回路１０２Ａと信号出力回路１０２Ｂとはレイアウト及び配線の形状が同じである。Ｎウェル１１２の表面に形成する拡散領域の導電型を切り替えることで、寄生抵抗及び寄生ダイオードを同じレイアウトで実現することができる。拡散領域の導電型の切り替えは、例えば作成時に、不純物注入を行う際のマスクパターン等を変えることで行うことができる。これにより、外見上では区別がつかないようにして、入力された信号をそのまま出力する信号出力回路とするか、固定電位（電源電圧ＶＤＤ）を出力する信号出力回路とするかを切り替えて、信号出力回路を含む一連の回路の論理機能を偽装することが可能となり、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。

【0020】

次に、図４に示す信号出力回路について説明する。図４（Ａ）は、第３の例としての信号出力回路２０２Ａの構成を模式的に示す概略断面図である。図４（Ａ）において、論理回路Ａ２０１は、信号ＩＮ１が入力され、信号ＯＵＴ１を出力する。論理回路Ｂ２０３は、信号ＩＮ２が入力され、信号ＯＵＴ２を出力する。信号出力回路２０２Ａは、論理回路Ａ２０１と論理回路Ｂ２０３との間に接続され、論理回路Ａ２０１から出力される信号ＯＵＴ１が入力され、論理回路Ｂ２０３に入力される信号ＩＮ２を出力する。

【0021】

信号出力回路２０２Ａは、基板（Ｐ型半導体基板）２１１の表面に、Ｎ型の導電型を有するＮ＋領域２１２、２１３Ａ及びＰ型の導電型を有するＰ＋領域２１４が形成されている。Ｎ＋領域２１２とＮ＋領域２１３Ａとは分離されておらず、接して（１つの領域として）形成されている。Ｐ＋領域２１４は、Ｎ＋領域２１２、２１３Ａとは分離して形成されている。Ｎ＋領域２１２は、信号ＯＵＴ１の信号線と接続され、Ｎ＋領域２１３Ａは、信号ＩＮ２の信号線と接続される。Ｐ＋領域２１４は基準電圧ＶＳＳを供給する信号線と接続される。

【0022】

図４（Ａ）に示した例では、論理回路Ａ２０１から出力される信号ＯＵＴ１の信号線と、論理回路Ｂ２０３に入力される信号ＩＮ２の信号線とは、信号出力回路２０２Ａが有する分離されていない（接している）Ｎ＋領域２１２とＮ＋領域２１３Ａとを介して接続される。すなわち、図４（Ｂ）に示すように、論理回路Ａ２０１と論理回路Ｂ２０３とは、Ｎ＋領域２１２とＮ＋領域２１３Ａによって形成される寄生抵抗Ｒ２１を介して接続される。したがって、論理回路Ａ２０１から出力された信号は、信号出力回路２０２Ａを介し、そのままの論理値（論理レベル）で論理回路Ｂ２０３に入力される。つまり、信号出力回路２０２Ａは、論理回路Ａ２０１から出力される信号ＯＵＴ１を、そのままの論理値（論理レベル）で伝達し出力する。

【0023】

次に、図５に示す信号出力回路について説明する。図５（Ａ）は、第４の例としての信号出力回路２０２Ｂの構成を模式的に示す概略断面図である。図５（Ａ）において、図４（Ａ）に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。第４の例としての信号出力回路２０２Ｂは、Ｎ＋領域２１３Ａに換えてＰ＋領域２１３Ｂが基板（Ｐ型半導体基板）２１１の表面に形成されている点が、第３の例としての信号出力回路２０２Ａと相違する。

【0024】

信号出力回路２０２Ｂは、基板（Ｐ型半導体基板）２１１の表面に、Ｎ型の導電型を有するＮ＋領域２１２、Ｐ型の導電型を有するＰ＋領域２１３Ｂ及びＰ型の導電型を有するＰ＋領域２１４が形成されている。Ｎ＋領域２１２とＰ＋領域２１３Ｂとは接して（ＰＮ接合を形成するように）形成されている。Ｐ＋領域２１４は、Ｎ＋領域２１２及びＰ＋領域２１３Ｂとは分離して形成されている。Ｐ＋領域２１３Ｂは、信号ＩＮ２の信号線と接続される。

【0025】

図５（Ａ）に示した例では、論理回路Ａ２０１から出力される信号ＯＵＴ１の信号線と、論理回路Ｂ２０３に入力される信号ＩＮ２の信号線とは、信号出力回路２０２Ｂが有するＮ＋領域２１２とＰ＋領域２１３Ｂとを介して接続される。また、信号出力回路２０２ＢのＰ＋領域２１３Ｂは、基板（Ｐ型半導体基板）２１１を介して、基準電圧ＶＳＳを供給する信号線と接続されたＰ＋領域２１４に接続される。すなわち、図５（Ｂ）に示すように、論理回路Ａ２０１と論理回路Ｂ２０３とは、Ｎ＋領域２１２とＰ＋領域２１３ＢとのＰＮ接合によって形成される寄生ダイオードＤ２１を介して接続される。また、信号線ＩＮ２の信号線は、Ｐ型半導体基板２１１によって形成される寄生抵抗Ｒ２２を介して基準電圧ＶＳＳを供給する信号線に接続される。したがって、論理回路Ａ２０１から出力された信号の論理値（論理レベル）にかかわらず、基準電圧ＶＳＳ（ローレベル）の信号が信号ＩＮ２として論理回路Ｂ２０３に入力される。つまり、信号出力回路２０２Ｂは、論理回路Ａ２０１から出力される信号ＯＵＴ１にかかわらず、基準電圧ＶＳＳ（ローレベル）の信号を出力する。

【0026】

ここで、前述した第３の例としての信号出力回路２０２Ａと第４の例としての信号出力回路２０２Ｂとは、図６（Ａ）及び図６（Ｂ）に示すように、基板（Ｐ型半導体基板）２１１の表面に形成される拡散領域の導電型だけが異なり、接続する配線やコンタクト等も含めて同じ形状になっている。すなわち、信号出力回路２０２Ａと信号出力回路２０２Ｂとはレイアウトが同じである。図６（Ａ）は、前述した第３の例としての信号出力回路２０２Ａの構成を模式的に示す概略平面図であり、図６（Ｂ）は、前述した第４の例としての信号出力回路２０２Ｂの構成を模式的に示す概略平面図である。図６（Ａ）及び図６（Ｂ）には、信号出力回路２０２Ａ、２０２Ｂの一部を示している。

【0027】

図６（Ａ）に示すように、信号出力回路２０２Ａでは、基板（Ｐ型半導体基板）２１１の表面にＮ＋領域２１２及びＮ＋領域２１３Ａが接するように形成されている。Ｎ＋領域２１２は、コンタクト２２１を介して信号ＯＵＴ１の信号線と接続され、Ｎ＋領域２１３Ａは、コンタクト２２２を介して信号ＩＮ２の信号線と接続される。また、図６（Ｂ）に示すように、信号出力回路２０２Ｂでは、信号出力回路２０２Ａが有するＮ＋領域２１２及びＮ＋領域２１３Ａと同様のレイアウトで、基板（Ｐ型半導体基板）２１１の表面にＮ＋領域２１２及びＰ＋領域２１３Ｂが接するように形成されている。Ｎ＋領域２１２は、コンタクト２２３を介して信号ＯＵＴ１の信号線と接続され、Ｐ＋領域２１３Ｂは、コンタクト２２４を介して信号ＩＮ２の信号線と接続される。

【0028】

このように、信号出力回路２０２Ａと信号出力回路２０２Ｂとはレイアウト及び配線の形状が同じである。基板（Ｐ型半導体基板）２１１の表面に形成する拡散領域の導電型を切り替えることで、寄生抵抗及び寄生ダイオードを同じレイアウトで実現することができる。拡散領域の導電型の切り替えは、例えば作成時に、不純物注入を行う際のマスクパターン等を変えることで行うことができる。これにより、外見上では区別がつかないようにして、入力された信号をそのまま出力する信号出力回路とするか、固定電位（基準電圧ＶＳＳ）を出力する信号出力回路とするかを切り替えて、信号出力回路を含む一連の回路の論理機能を偽装することが可能となり、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。

【0029】

また、信号出力回路１０２Ａ、信号出力回路１０２Ｂ、信号出力回路２０２Ａ、及び信号出力回路２０２Ｂについてレイアウト及び配線の形状を同じにし、拡散領域の導電型を切り替えることで、外見上では区別がつかないようにして、入力された信号をそのまま出力する信号出力回路とするか、電源電圧ＶＤＤの固定電位を出力する信号出力回路とするか、あるいは基準電圧ＶＳＳの固定電位を出力する信号出力回路とするかを切り替えるようにしてもよい。

【0030】

図７は、本実施形態における半導体装置の適用例を示す図である。図７において、３０１、３０３、３１１、３１３、３２１、３２３は、所定の論理機能を実現する論理回路であり、３０２、３１２、３２２は、前述した本実施形態における信号出力回路である。信号出力回路３０２、３１２、３２２は、前述したように、レイアウト及び配線等が同じであるが、拡散領域の導電型を切り替えることで異なる機能を実現することができる。図７に示すように、論理回路の間に本実施形態における信号出力回路を接続し、また信号出力回路における拡散領域の導電型を適宜制御することで、その信号出力回路を含む一連の回路の論理機能を偽装することが可能となる。

【0031】

図８～図１１を参照して、第１の実施形態における半導体装置の具体的な適用例を説明する。以下では、本実施形態における信号出力回路と論理回路としての４つのインバータとを有する例を説明するが、これは一例であり、本発明はこの例に限定されるものではない。

【0032】

図８は、第１の適用例を模式的に示す概略平面図である。４つのインバータ（ＩＮＶ）４０１、４０２、４０３、４０４の各々は、基板に形成されたＮ型の導電型を有するＮウェル４１１の表面に、Ｐチャネル型電界効果トランジスタのソースとなるＰ＋領域４１３及びドレインとなるＰ＋領域４１４が形成されている。Ｐ＋領域４１３とＰ＋領域４１４とは相互に分離されている。また、インバータ（ＩＮＶ）４０１、４０２、４０３、４０４の各々は、基板に形成されたＰ型の導電型を有するＰウェル４１２の表面に、Ｎチャネル型電界効果トランジスタのソースとなるＮ＋領域４１５及びドレインとなるＮ＋領域４１６が形成されている。Ｎ＋領域４１５とＮ＋領域４１６とは相互に分離されている。また、Ｐ＋領域４１３とＰ＋領域４１４との間の領域の上、及びＮ＋領域４１５とＮ＋領域４１６との間の領域の上には、ゲート絶縁膜（図示せず）を介してゲート電極４１７が形成されている。ゲート電極４１７は、例えばポリシリコンで構成されている。

【0033】

ソースとなるＰ＋領域４１３が、電源電圧ＶＤＤを供給する金属配線４１８にコンタクト４２０を介して接続され、ソースとなるＮ＋領域４１５が、基準電圧ＶＳＳを供給する金属配線４１９にコンタクト４２１を介して接続される。ゲート電極４１７が、入力配線としての金属配線４２２にコンタクト４２３を介して接続される。ドレインとなるＰ＋領域４１４及びＮ＋領域４１６が、出力配線となる金属配線４２４にコンタクト４２５、４２６を介して接続される。

【0034】

信号出力回路４０５Ａは、基板に形成されたＮウェル４１１の表面に、Ｐ＋領域４３１及びＰ＋領域４３２が接して（１つの領域として）形成されている。また、信号出力回路４０５Ａは、基板に形成されたＰウェル４１２の表面に、Ｎ＋領域４３３及びＮ＋領域４３４が接して（１つの領域として）形成されている。

【0035】

第１のインバータ（ＩＮＶ＃１）４０１の出力配線４２４が、ビア４４１、金属配線４４２、ビア４４３、金属配線４４４、及びコンタクト４４５を介して、信号出力回路４０５ＡのＮ＋領域４３３に接続される。第２のインバータ（ＩＮＶ＃２）４０２の出力配線４２４が、コンタクト４３７を介して信号出力回路４０５ＡのＰ＋領域４３１に接続される。第３のインバータ（ＩＮＶ＃３）４０３の入力配線４２２が、コンタクト４３８を介して信号出力回路４０５ＡのＰ＋領域４３２に接続される。第４のインバータ（ＩＮＶ＃４）４０４の入力配線４２２が、コンタクト４６６、金属配線４４７、ビア４４８、金属配線４４９、及びビア４５０を介して、信号出力回路４０５ＡのＮ＋領域４３４に接続される。

【0036】

すなわち、図８に示した例では、第１のインバータ（ＩＮＶ＃１）４０１の出力配線４２４と第４のインバータ（ＩＮＶ＃４）４０４の入力配線４２２とは、信号出力回路４０５ＡのＮ＋領域４３３とＮ＋領域４３４とを介して接続される。また、第２のインバータ（ＩＮＶ＃２）４０２の出力配線４２４と第３のインバータ（ＩＮＶ＃３）４０３の入力配線４２２とは、信号出力回路４０５ＡのＰ＋領域４３１とＰ＋領域４３２とを介して接続される。すなわち、回路構成に示すように、第１のインバータ（ＩＮＶ＃１）４０１と第４のインバータ（ＩＮＶ＃４）４０４とは、Ｎ＋領域４３３とＮ＋領域４３４によって形成される寄生抵抗Ｒ４１を介して接続される。第２のインバータ（ＩＮＶ＃２）４０２と第３のインバータ（ＩＮＶ＃３）４０３とは、Ｐ＋領域４３１とＰ＋領域４３２によって形成される寄生抵抗Ｒ４２を介して接続される。したがって、図８に示した例では、第４のインバータ（ＩＮＶ＃４）４０４は、第１のインバータ（ＩＮＶ＃１）４０１に入力された信号と同じ論理値（論理レベル）の信号を出力し、第３のインバータ（ＩＮＶ＃３）４０３は、第２のインバータ（ＩＮＶ＃２）４０２に入力された信号と同じ論理値（論理レベル）の信号を出力する。

【0037】

図９は、第２の適用例を模式的に示す概略平面図である。図９において、図８に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。図９に示す半導体装置は、図８に示した半導体装置と配線の形状も含めてレイアウトが同じである。図９に示す例は、Ｐ＋領域４３２に換えてＮ＋領域４３５がＮウェル４１１の表面に形成され、Ｎ＋領域４３４に換えてＰ＋領域４３６がＰウェル４１２の表面に形成されている点が、図８に示した例と相違する。

【0038】

すなわち、図９に示す信号出力回路４０５Ｂは、基板に形成されたＮウェル４１１の表面に、Ｐ＋領域４３１及びＮ＋領域４３５が接して（ＰＮ接合を形成するように）形成されている。また、信号出力回路４０５Ｂは、基板に形成されたＰウェル４１２の表面に、Ｎ＋領域４３３及びＰ＋領域４３６が接して（ＰＮ接合を形成するように）形成されている。第３のインバータ（ＩＮＶ＃３）４０３の入力配線４２２が、コンタクト４３８を介して信号出力回路４０５ＢのＮ＋領域４３５に接続され、第４のインバータ（ＩＮＶ＃４）４０４の入力配線４２２が、コンタクト４６６、金属配線４４７、ビア４４８、金属配線４４９、及びビア４５０を介して、信号出力回路４０５ＢのＰ＋領域４３６に接続される。

【0039】

図９に示した例では、第１のインバータ（ＩＮＶ＃１）４０１の出力配線４２４と第４のインバータ（ＩＮＶ＃４）４０４の入力配線４２２とは、信号出力回路４０５ＢのＮ＋領域４３３とＰ＋領域４３６とを介して接続される。また、第２のインバータ（ＩＮＶ＃２）４０２の出力配線４２４と第３のインバータ（ＩＮＶ＃３）４０３の入力配線４２２とは、信号出力回路４０５ＢのＰ＋領域４３１とＮ＋領域４３５とを介して接続される。すなわち、回路構成に示すように、第１のインバータ（ＩＮＶ＃１）４０１と第４のインバータ（ＩＮＶ＃４）４０４とは、Ｎ＋領域４３３とＰ＋領域４３６とのＰＮ接合によって形成される寄生ダイオードＤ４１を介して接続される。第２のインバータ（ＩＮＶ＃２）４０２と第３のインバータ（ＩＮＶ＃３）４０３とは、Ｐ＋領域４３１とＮ＋領域４３５とのＰＮ接合によって形成される寄生ダイオードＤ４２を介して接続される。したがって、図９に示した例では、第４のインバータ（ＩＮＶ＃４）４０４は、第１のインバータ（ＩＮＶ＃１）４０１に入力された信号にかかわらず、ハイレベル（電源電圧ＶＤＤ）の信号を出力し、第３のインバータ（ＩＮＶ＃３）４０３は、第２のインバータ（ＩＮＶ＃２）４０２に入力された信号にかかわらず、ローレベル（基準電圧ＶＳＳ）の信号を出力する。

【0040】

図１０は、第３の適用例を模式的に示す概略平面図である。図１０において、図８に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。図１０に示す半導体装置は、図８及び図９に示した半導体装置と配線の形状も含めてレイアウトが同じである。図１０に示す例は、Ｐ＋領域４３２に換えてＮ＋領域４３５がＮウェル４１１の表面に形成されている点が、図８に示した例と相違する。すなわち、図１０に示す信号出力回路４０５Ｃは、基板に形成されたＮウェル４１１の表面に、Ｐ＋領域４３１及びＮ＋領域４３５が接して（ＰＮ接合を形成するように）形成されている。第３のインバータ（ＩＮＶ＃３）４０３の入力配線４２２が、コンタクト４３８を介して信号出力回路４０５ＣのＮ＋領域４３５に接続される。

【0041】

図１０に示した例では、第１のインバータ（ＩＮＶ＃１）４０１の出力配線４２４と第４のインバータ（ＩＮＶ＃４）４０４の入力配線４２２とは、信号出力回路４０５ＣのＮ＋領域４３３とＮ＋領域４３４とを介して接続される。また、第２のインバータ（ＩＮＶ＃２）４０２の出力配線４２４と第３のインバータ（ＩＮＶ＃３）４０３の入力配線４２２とは、信号出力回路４０５ＣのＰ＋領域４３１とＮ＋領域４３５とを介して接続される。すなわち、回路構成に示すように、第１のインバータ（ＩＮＶ＃１）４０１と第４のインバータ（ＩＮＶ＃４）４０４とは、Ｎ＋領域４３３とＮ＋領域４３４によって形成される寄生抵抗Ｒ４１を介して接続される。第２のインバータ（ＩＮＶ＃２）４０２と第３のインバータ（ＩＮＶ＃３）４０３とは、Ｐ＋領域４３１とＮ＋領域４３５とのＰＮ接合によって形成される寄生ダイオードＤ４２を介して接続される。したがって、図１０に示した例では、第４のインバータ（ＩＮＶ＃４）４０４は、第１のインバータ（ＩＮＶ＃１）４０１に入力された信号と同じ論理値（論理レベル）の信号を出力し、第３のインバータ（ＩＮＶ＃３）４０３は、第２のインバータ（ＩＮＶ＃２）４０２に入力された信号にかかわらず、ローレベル（基準電圧ＶＳＳ）の信号を出力する。

【0042】

図１１は、第４の適用例を模式的に示す概略平面図である。図１１において、図８に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。図１１に示す半導体装置は、図８、図９、及び図１０に示した半導体装置と配線の形状も含めてレイアウトが同じである。図１１に示す例は、Ｎ＋領域４３４に換えてＰ＋領域４３６がＰウェル４１２の表面に形成されている点が、図８に示した例と相違する。すなわち、図１１に示す信号出力回路４０５Ｄは、基板に形成されたＰウェル４１２の表面に、Ｎ＋領域４３３及びＰ＋領域４３６が接して（ＰＮ接合を形成するように）形成されている。第４のインバータ（ＩＮＶ＃４）４０４の入力配線４２２が、コンタクト４６６、金属配線４４７、ビア４４８、金属配線４４９、及びビア４５０を介して、信号出力回路４０５ＤのＰ＋領域４３６に接続される。

【0043】

図１１に示した例では、第１のインバータ（ＩＮＶ＃１）４０１の出力配線４２４と第４のインバータ（ＩＮＶ＃４）４０４の入力配線４２２とは、信号出力回路４０５ＤのＮ＋領域４３３とＰ＋領域４３６とを介して接続される。また、第２のインバータ（ＩＮＶ＃２）４０２の出力配線４２４と第３のインバータ（ＩＮＶ＃３）４０３の入力配線４２２とは、信号出力回路４０５ＤのＰ＋領域４３１とＰ＋領域４３２とを介して接続される。すなわち、回路構成に示すように、第１のインバータ（ＩＮＶ＃１）４０１と第４のインバータ（ＩＮＶ＃４）４０４とは、Ｎ＋領域４３３とＰ＋領域４３６とのＰＮ接合によって形成される寄生ダイオードＤ４１を介して接続される。第２のインバータ（ＩＮＶ＃２）４０２と第３のインバータ（ＩＮＶ＃３）４０３とは、Ｐ＋領域４３１とＰ＋領域４３２によって形成される寄生抵抗Ｒ４２を介して接続される。したがって、図１１に示した例では、第４のインバータ（ＩＮＶ＃４）４０４は、第１のインバータ（ＩＮＶ＃１）４０１に入力された信号にかかわらず、ハイレベル（電源電圧ＶＤＤ）の信号を出力し、第３のインバータ（ＩＮＶ＃３）４０３は、第２のインバータ（ＩＮＶ＃２）４０２に入力された信号と同じ論理値（論理レベル）の信号を出力する。

【0044】

図８～図１１の一例を示したように、同じ形状のレイアウト及び配線で、論理回路間に設ける信号出力回路の拡散領域の導電型を切り替えることで、回路の論理機能を偽装することが可能となり、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。

【0045】

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態における半導体装置は、図１２（Ａ）及び図１２（Ｂ）に示すような信号出力回路を複数有する。図１２（Ａ）及び図１２（Ｂ）は、第２の実施形態における半導体装置が有する信号出力回路の例を示す図である。

【0046】

図１２（Ａ）に示す第１の信号出力回路５００Ａは、Ｐチャネル型電界効果トランジスタ（以下、「Ｐチャネル型トランジスタ」とも称す）ＭＰ１、ＭＰ２及びＮチャネル型電界効果トランジスタ（以下、「Ｎチャネル型トランジスタ」とも称す）ＭＮ１、ＭＮ２を有する。電源電圧ＶＤＤを供給する信号線と基準電圧ＶＳＳを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰチャネル型トランジスタＭＰ１とＮチャネル型トランジスタＭＮ１とが、この順で直列に接続される。また、電源電圧ＶＤＤを供給する信号線と基準電圧ＶＳＳを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰチャネル型トランジスタＭＰ２とＮチャネル型トランジスタＭＮ２とが、この順で直列に接続される。

【0047】

Ｐチャネル型トランジスタＭＰ１のゲート及びＮチャネル型トランジスタＭＮ１のゲートが、Ｐチャネル型トランジスタＭＰ２とＮチャネル型トランジスタＭＮ２との接続点ＮＤ２に接続され、Ｐチャネル型トランジスタＭＰ２のゲート及びＮチャネル型トランジスタＭＮ２のゲートが、Ｐチャネル型トランジスタＭＰ１とＮチャネル型トランジスタＭＮ１との接続点ＮＤ１に接続される。また、Ｐチャネル型トランジスタＭＰ２とＮチャネル型トランジスタＭＮ２との接続点ＮＤ２の電圧が出力信号ＳＯＵＴとして出力される。

【0048】

すなわち、Ｐチャネル型トランジスタＭＰ１は、ソースが電源電圧ＶＤＤを供給する信号線に接続され、ゲートがＰチャネル型トランジスタＭＰ２のドレインとＮチャネル型トランジスタＭＮ２のドレインとの接続点に接続され、ドレインがＮチャネル型トランジスタＭＮ１のドレインに接続される。また、Ｎチャネル型トランジスタＭＮ１は、ソースが基準電圧ＶＳＳを供給する信号線に接続され、ゲートがＰチャネル型トランジスタＭＰ２のドレインとＮチャネル型トランジスタＭＮ２のドレインとの接続点に接続される。Ｐチャネル型トランジスタＭＰ２は、ソースが電源電圧ＶＤＤを供給する信号線に接続され、ゲートがＰチャネル型トランジスタＭＰ１のドレインとＮチャネル型トランジスタＭＮ１のドレインとの接続点に接続され、ドレインがＮチャネル型トランジスタＭＮ２のドレインに接続される。また、Ｎチャネル型トランジスタＭＮ２は、ソースが基準電圧ＶＳＳを供給する信号線に接続され、ゲートがＰチャネル型トランジスタＭＰ１のドレインとＮチャネル型トランジスタＭＮ１のドレインとの接続点に接続される。Ｐチャネル型トランジスタＭＰ１のドレインとＮチャネル型トランジスタＭＮ１のドレインとの接続点の電圧が信号ＳＯＵＴとして出力される。

【0049】

ここで、Ｐチャネル型トランジスタＭＰ１、ＭＰ２及びＮチャネル型トランジスタＭＮ１のしきい値電圧は、一般的（標準的）なしきい値電圧であり、Ｎチャネル型トランジスタＭＮ２のしきい値電圧は、一般的（標準的）なしきい値電圧よりも高い値である。トランジスタのしきい値電圧の制御は、チャネルに対するドープ量を変えるチャネルインプラントドーピング制御等により実現することが可能である。このようにＮチャネル型トランジスタＭＮ２として高いしきい値電圧のトランジスタを用いることで、電源投入後には、Ｐチャネル型トランジスタＭＰ１とＮチャネル型トランジスタＭＮ１との接続点ＮＤ１の電圧がローレベル（Ｌ）に、Ｐチャネル型トランジスタＭＰ２とＮチャネル型トランジスタＭＮ２との接続点ＮＤ２の電圧がハイレベル（Ｈ）にそれぞれ固定され、第１の信号出力回路５００Ａは、ハイレベル（Ｈ）の信号を出力信号ＳＯＵＴとして固定出力する。

【0050】

図１２（Ｂ）に示す第２の信号出力回路５００Ｂは、図１２（Ａ）に示した第１の信号出力回路５００Ａと同様に接続されたＰチャネル型トランジスタＭＰ１、ＭＰ２及びＮチャネル型トランジスタＭＮ１、ＭＮ２を有する。第２の信号出力回路において、Ｐチャネル型トランジスタＭＰ１、ＭＰ２及びＮチャネル型トランジスタＭＮ２のしきい値電圧は、一般的（標準的）なしきい値電圧であり、Ｎチャネル型トランジスタＭＮ１のしきい値電圧は、一般的（標準的）なしきい値電圧よりも高い値である。このようにＮチャネル型トランジスタＭＮ１として高いしきい値電圧のトランジスタを用いることで、電源投入後には、Ｐチャネル型トランジスタＭＰ１とＮチャネル型トランジスタＭＮ１との接続点ＮＤ１の電圧がハイレベル（Ｈ）に、Ｐチャネル型トランジスタＭＰ２とＮチャネル型トランジスタＭＮ２との接続点ＮＤ２の電圧がローレベル（Ｌ）にそれぞれ固定され、第２の信号出力回路５００Ｂは、ローレベル（Ｌ）の信号を出力信号ＳＯＵＴとして固定出力する。

【0051】

図１３（Ａ）は、第１の信号出力回路５００Ａの構成を模式的に示す概略平面図である。第１の信号出力回路５００Ａは、基板に形成されたＮ型の導電型を有するＮウェル５０１の表面に、Ｐチャネル型トランジスタＭＰ１、ＭＰ２のソースとなるＰ＋領域５０３が形成されている。Ｎウェル５０１の表面には、Ｐチャネル型トランジスタＭＰ１のドレインとなるＰ＋領域５０４、及びＰチャネル型トランジスタＭＰ２のドレインとなるＰ＋領域５０５が形成されている。Ｐ＋領域５０３とＰ＋領域５０４とＰ＋領域５０５とは相互に分離されている。

【0052】

また、基板に形成されたＰ型の導電型を有するＰウェル５０２の表面に、Ｎチャネル型トランジスタＭＮ１、ＭＮ２のソースとなるＮ＋領域５０６が形成されている。Ｐウェル５０２の表面には、Ｎチャネル型トランジスタＭＮ１のドレインとなるＮ＋領域５０７、及びＮチャネル型トランジスタＭＮ２のドレインとなるＮ＋領域５０８が形成されている。Ｎ＋領域５０６とＮ＋領域５０７とＮ＋領域５０８とは相互に分離されている。

【0053】

Ｐ＋領域５０３とＰ＋領域５０４との間の領域の上、及びＮ＋領域５０６とＮ＋領域５０７との間の領域の上には、ゲート絶縁膜（図示せず）を介してＰチャネル型トランジスタＭＰ１及びＮチャネル型トランジスタＭＮ１のゲート電極５０９が形成されている。また、Ｐ＋領域５０３とＰ＋領域５０５との間の領域の上、及びＮ＋領域５０６とＮ＋領域５０８との間の領域の上には、ゲート絶縁膜（図示せず）を介してＰチャネル型トランジスタＭＰ２及びＮチャネル型トランジスタＭＮ２のゲート電極５１０が形成されている。ゲート電極５０９、５１０は、例えばポリシリコンで構成されている。

【0054】

Ｐチャネル型トランジスタＭＰ１、ＭＰ２のソースとなるＰ＋領域５０３が、電源電圧ＶＤＤを供給する金属配線５１１にコンタクト５１２を介して接続される。Ｎチャネル型トランジスタＭＮ１、ＭＮ２のソースとなるＮ＋領域５０６が、基準電圧ＶＳＳを供給する金属配線５１３にコンタクト５１４を介して接続される。金属配線５１５が、Ｐチャネル型トランジスタＭＰ１のドレインとなるＰ＋領域５０４及びＮチャネル型トランジスタＭＮ１のドレインとなるＮ＋領域５０７に、それぞれコンタクト５１６、５１７を介して接続されるとともに、Ｐチャネル型トランジスタＭＰ２及びＮチャネル型トランジスタＭＮ２のゲート電極５１０にコンタクト５１８を介して接続される。また、金属配線５１９が、Ｐチャネル型トランジスタＭＰ２のドレインとなるＰ＋領域５０５及びＮチャネル型トランジスタＭＮ２のドレインとなるＮ＋領域５０８に、それぞれコンタクト５２０、５２１を介して接続されるとともに、Ｐチャネル型トランジスタＭＰ１及びＮチャネル型トランジスタＭＮ１のゲート電極５０９にコンタクト５２２を介して接続される。金属配線５１９は、出力信号ＯＵＴを出力する信号線でもある。

【0055】

ここで、第１の信号出力回路５００ＡにおけるＮチャネル型トランジスタＭＮ２のＮ＋領域５０６とＮ＋領域５０８との間のチャネル５３１Ａは、Ｎチャネル型トランジスタＭＮ２のしきい値電圧を高くするように、トランジスタの作成時にチャネルに対するドープ量が制御されている。

【0056】

図１３（Ｂ）は、第２の信号出力回路５００Ｂの構成を模式的に示す概略平面図である。図１３（Ｂ）において、図１３（Ａ）に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。第２の信号出力回路５００Ｂは、各トランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のレイアウト及びそれに係る配線も含めて、図１３（Ａ）に示した第１の信号出力回路５００Ａと同じ形状になっている。ただし、第２の信号出力回路５００Ｂでは、第２の信号出力回路５００ＢにおけるＮチャネル型トランジスタＭＮ１のＮ＋領域５０６とＮ＋領域５０７との間のチャネル５３１Ｂは、Ｎチャネル型トランジスタＭＮ１のしきい値電圧を高くするように、トランジスタの作成時にチャネルに対するドープ量が制御されている。

【0057】

このように、各トランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のレイアウト及びそれに係る配線も含めて同じになるように信号出力回路５００Ａ、５００Ｂを構成し、Ｎチャネル型トランジスタＭＮ１、ＭＮ２のしきい値電圧を制御することで、出力信号ＳＯＵＴとしてハイレベル（Ｈ）の信号を固定出力するか、ローレベル（Ｌ）の信号を固定出力するかを切り替えることができる。これにより、外見上では区別がつかないようにして、ハイレベル（Ｈ）の信号を出力するか、ローレベル（Ｌ）の信号を出力するかを適宜設定することが可能となり、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。

【0058】

なお、前述した説明では、Ｎチャネル型トランジスタＭＮ１、ＭＮ２のしきい値電圧を制御するようにしているが、この例に限定されるものではない。例えば、図１４に示すように各トランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のしきい値電圧を制御するようにしても、外見上では区別がつかないようにして、ハイレベル（Ｈ）の信号を出力するか、ローレベル（Ｌ）の信号を出力するかを適宜設定することができ、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。

【0059】

例えば、図１４（Ａ）に示す信号出力回路５００Ｃ及び図１４（Ｂ）に示す信号出力回路５００Ｄのように、Ｐチャネル型トランジスタＭＰ１、ＭＰ２のしきい値電圧を制御するようにしてもよい。図１４（Ａ）に示す信号出力回路５００Ｃのように、Ｐチャネル型トランジスタＭＰ２及びＮチャネル型トランジスタＭＮ１、ＭＮ２のしきい値電圧を一般的（標準的）なしきい値電圧とし、Ｐチャネル型トランジスタＭＰ１のしきい値電圧を一般的（標準的）なしきい値電圧よりも高い値とした場合には、ハイレベル（Ｈ）の信号が出力信号ＳＯＵＴとして固定出力される。また、図１４（Ｂ）に示す信号出力回路５００Ｄのように、Ｐチャネル型トランジスタＭＰ１及びＮチャネル型トランジスタＭＮ１、ＭＮ２のしきい値電圧を一般的（標準的）なしきい値電圧とし、Ｐチャネル型トランジスタＭＰ２のしきい値電圧を一般的（標準的）なしきい値電圧よりも高い値とした場合には、ローレベル（Ｌ）の信号が出力信号ＳＯＵＴとして固定出力される。

【0060】

また、例えば、図１４（Ｃ）に示す信号出力回路５００Ｅ及び図１４（Ｄ）に示す信号出力回路５００Ｆのように、Ｐチャネル型トランジスタＭＰ１、ＭＰ２及びＮチャネル型トランジスタＭＮ１、ＭＮ２のしきい値電圧を制御するようにしてもよい。図１４（Ｃ）に示す信号出力回路５００Ｅのように、Ｐチャネル型トランジスタＭＰ２及びＮチャネル型トランジスタＭＮ１のしきい値電圧を一般的（標準的）なしきい値電圧とし、Ｐチャネル型トランジスタＭＰ１及びＮチャネル型トランジスタＭＮ２のしきい値電圧を一般的（標準的）なしきい値電圧よりも高い値とした場合には、ハイレベル（Ｈ）の信号が出力信号ＳＯＵＴとして固定出力される。また、図１４（Ｄ）に示す信号出力回路５００Ｆのように、Ｐチャネル型トランジスタＭＰ１及びＮチャネル型トランジスタＭＮ２のしきい値電圧を一般的（標準的）なしきい値電圧とし、Ｐチャネル型トランジスタＭＰ２及びＮチャネル型トランジスタＭＮ１のしきい値電圧を一般的（標準的）なしきい値電圧よりも高い値とした場合には、ローレベル（Ｌ）の信号が出力信号ＳＯＵＴとして固定出力される。

【0061】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0062】

１０１、１０３、２０１、２０３ 論理回路
１０２Ａ、１０２Ｂ、２０２Ａ、２０２Ｂ 信号出力回路
１１１、２１１ 基板
１１２ Ｎウェル
１１３、１１４Ａ、１１６、２１３Ｂ、２１４ Ｐ＋領域
１１５、２１２、２１３Ａ Ｎ＋領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】