特開 2023-31488 ｐチャネルＧａＮＭＯＳデバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023031488

(43)【公開日】2023-03-09

(54)【発明の名称】ｐチャネルＧａＮＭＯＳデバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20230302BHJP

   H01L 21/336 20060101ALI20230302BHJP

   H01L 29/41 20060101ALI20230302BHJP

   H01L 29/417 20060101ALI20230302BHJP

   H01L 21/28 20060101ALI20230302BHJP

【ＦＩ】

H01L29/80 H

H01L29/80 F

H01L29/78 301X

H01L29/78 301G

H01L29/78 301H

H01L29/78 301B

H01L29/78 301V

H01L29/44 S

H01L29/44 L

H01L29/50 M

H01L21/28 301B

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2021137005

(22)【出願日】2021-08-25

(71)【出願人】

【識別番号】304021417

【氏名又は名称】国立大学法人東京工業大学

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100123582

【弁理士】

【氏名又は名称】三橋 真二

(74)【代理人】

【識別番号】100092624

【弁理士】

【氏名又は名称】鶴田 準一

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100153729

【弁理士】

【氏名又は名称】森本 有一

(72)【発明者】

【氏名】星井 拓也

(72)【発明者】

【氏名】筒井 一生

【テーマコード（参考）】

4M104

5F102

5F140

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104BB02

4M104BB05

4M104BB14

4M104CC01

4M104CC05

4M104DD34

4M104DD68

4M104EE03

4M104EE16

4M104FF04

4M104HH20

5F102GB01

5F102GC01

5F102GD10

5F102GJ03

5F102GJ04

5F102GJ10

5F102GK04

5F102GL04

5F102GM04

5F102GQ03

5F102GQ09

5F102GR01

5F102GR04

5F102GR07

5F102GV07

5F102HC01

5F102HC11

5F102HC16

5F102HC19

5F102HC21

5F140AA26

5F140AC01

5F140AC18

5F140BA06

5F140BB06

5F140BB18

5F140BC12

5F140BC15

5F140BD05

5F140BE03

5F140BF05

5F140BF11

5F140BF15

5F140BJ05

5F140BJ11

5F140BJ15

5F140BJ17

5F140CB04

(57)【要約】

【課題】 性能を向上させることができるｐチャネルＧａＮＭＯＳデバイス及びその製造方法を提供する。
【解決手段】 ｐチャネルＧａＮＭＯＳデバイス１は、ＧａＮ層１４と、ソース領域に対応する面１４ａに形成されたｐ型ＧａＮ層１５ａと、ドレイン領域に対応する面１４ｂに形成されたｐ型ＧａＮ層１５ｂと、ゲート領域に対応する面１４ｃ、面１４ｃに隣接するｐ型ＧａＮ層１５ａの側面及び面１４ｃに隣接するｐ型ＧａＮ層１５ｂの側面に形成された絶縁層１６と、ゲート電極１９と、を備え、ゲート電極１９に負のゲート電圧を印加したときに、ｐ型ＧａＮ層１５ａ、ＧａＮ層１４及びｐ型ＧａＮ層１５ｂに亘る正孔の蓄積層ＡＣＣがｐ型ＧａＮ層１５ａの側面、面１４ｃ及びｐ型ＧａＮ層１５ｂの側面に沿って形成される。
【選択図】 図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板の上に配置され、ゲート領域に対応する第１面、前記第１面に隣接するとともにソース領域に対応する第２面及び前記第１面に隣接するとともにドレイン領域に対応する第３面を有する第１ＧａＮ層と、
前記第２面に形成された第１ｐ型ＧａＮ層と、
前記第３面に形成された第２ｐ型ＧａＮ層と、
前記第１面、前記第１面に隣接する前記第１ｐ型ＧａＮ層の側面及び前記第１面に隣接する前記第２ｐ型ＧａＮ層の側面に形成された絶縁層と、
前記絶縁層に形成され、前記ゲート領域に印加するための負のゲート電圧が印加される第１金属電極と、
を備え、前記ゲート領域に前記負のゲート電圧を印加したときに、前記第１ｐ型ＧａＮ層、前記第１ＧａＮ層及び前記第２ｐ型ＧａＮ層に亘る正孔の蓄積層が、前記第１面に隣接する前記第１ｐ型ＧａＮ層の側面、前記第１面及び前記第１面に隣接する前記第２ｐ型ＧａＮ層の側面に沿って形成されることを特徴とする、ｐチャネルＧａＮＭＯＳデバイス。

【請求項2】

前記基板の上に配置された第２ＧａＮ層と、
前記第２ＧａＮ層に形成されたＡｌＧａＮ層と、
を更に備え、前記第１ＧａＮ層は、前記ＡｌＧａＮ層に形成されている、請求項１に記載のｐチャネルＧａＮＭＯＳデバイス。

【請求項3】

前記ｐ型ＧａＮＭＯＳデバイスの閾値電圧を上げるためのバックゲート電圧が印加される第２金属電極を更に備える、請求項２に記載のｐチャネルＧａＮＭＯＳデバイス。

【請求項4】

ＧａＮによって構成され、ゲート領域に対応する第１面、前記第１面に隣接するとともにソース領域に対応する第２面及び前記第１面に隣接するとともにドレイン領域に対応する第３面を有する基板と、
前記第２面に形成された第１ｐ型ＧａＮ層と、
前記第３面に形成された第２ｐ型ＧａＮ層と、
前記第１面、前記第１面に隣接する前記第１ｐ型ＧａＮ層の側面及び前記第１面に隣接する前記第２ｐ型ＧａＮ層の側面に形成された絶縁層と、
前記絶縁層に形成され、前記ゲート領域に印加するための負のゲート電圧が印加される金属電極と、
を備え、前記ゲート領域に前記負のゲート電圧を印加したときに、前記第１ｐ型ＧａＮ層、前記基板及び前記第２ｐ型ＧａＮ層に亘る正孔の蓄積層が、前記第１面に隣接する前記第１ｐ型ＧａＮ層の側面、前記第１面及び前記第１面に隣接する前記第２ｐ型ＧａＮ層の側面に沿って形成されることを特徴とする、ｐチャネルＧａＮＭＯＳデバイス。

【請求項5】

基板の上に配置されたＧａＮ層に形成されたｐ型ＧａＮキャップ層のうちのゲート領域に対応する前記ＧａＮ層の第１面に形成された部分に対して、改質された表面層を形成するためのＣｌ₂ガス又はＣｌ₂プラズマへの曝露及び前記改質された表面層を除去するためのＮ₂プラズマへの曝露によるエッチング処理を行って、前記第１面を露出し、前記第１面に隣接するとともにソース領域に対応する前記ＧａＮ層の第２面に第１ｐ型ＧａＮ層を形成し、かつ、前記第１面に隣接するとともにドレイン領域に対応する前記ＧａＮ層の第３面に第２ｐ型ＧａＮ層を形成するエッチング処理工程と、
前記ゲート領域に負のゲート電圧を印加したときに、前記第１ｐ型ＧａＮ層、前記ＧａＮ層及び前記第２ｐ型ＧａＮ層に亘る正孔の蓄積層が、前記第１面に隣接する前記第１ｐ型ＧａＮ層の側面、前記第１面及び前記第１面に隣接する前記第２ｐ型ＧａＮ層の側面に沿って形成されるようにするために、前記第１面に隣接する前記第１ｐ型ＧａＮ層の側面、前記第１面及び前記第１面に隣接する前記第２ｐ型ＧａＮ層の側面に絶縁層を形成した後に、前記負のゲート電圧が印加される金属電極を前記絶縁層に形成する絶縁層及び金属電極形成工程と、
を備えることを特徴とする、ｐチャネルＧａＮＭＯＳデバイスの製造方法。

【請求項6】

ＧａＮによって構成された基板に形成されたｐ型ＧａＮキャップ層のうちのゲート領域に対応する前記基板の第１面に形成された部分に対して、改質された表面層を形成するためのＣｌ₂ガス又はＣｌ₂プラズマへの曝露及び前記改質された表面層を除去するためのＮ₂プラズマへの曝露によるエッチング処理を行って、前記第１面を露出し、前記第１面に隣接するとともにソース領域に対応する前記基板の第２面に第１ｐ型ＧａＮ層を形成し、かつ、前記第１面に隣接するとともにドレイン領域に対応する前記基板の第３面に第２ｐ型ＧａＮ層を形成するエッチング処理工程と、
前記ゲート領域に負のゲート電圧を印加したときに、前記第１ｐ型ＧａＮ層、前記基板及び前記第２ｐ型ＧａＮ層に亘る正孔の蓄積層が、前記第１面に隣接する前記第１ｐ型ＧａＮ層の側面、前記第１面及び前記第１面に隣接する前記第２ｐ型ＧａＮ層の側面に沿って形成されるようにするために、前記第１面に隣接する前記第１ｐ型ＧａＮ層の側面、前記第１面及び前記第１面に隣接する前記第２ｐ型ＧａＮ層の側面に絶縁層を形成した後に、前記負のゲート電圧が印加される金属電極を前記絶縁層に形成する絶縁層及び金属電極形成工程と、
を備えることを特徴とする、ｐチャネルＧａＮＭＯＳデバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ｐチャネルＧａＮＭＯＳデバイス及びその製造方法に関する。

【背景技術】

【0002】

現在、電子機器の省電力化の要求に応えるために、ＧａＮ（窒化ガリウム）層を備えるＧａＮＭＯＳデバイスをパワーデバイスとして使用することに注目が集まっている。特に、ＧａＮＭＯＳデバイスを使用したモノリシック集積回路は、電源モジュールの動作の高周波化並びにシステムの高性能化及び小型化の実現に有利である。

【0003】

ＧａＮＭＯＳデバイスを製造するに際し、絶縁層及びゲート電極を順次形成するためのゲート領域に対応するＧａＮ層の面を露出するために、エッチング処理が行われる。このようなエッチング処理として、改質されたＧａＮ表面層を形成するためのＧａＮ層の露出された面の塩素含有プラズマへの曝露及び改質されたＧａＮ表面層を除去するための改質されたＧａＮ表面層の不活性プラズマへの曝露によるエッチング処理が提案されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１７－２２３６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

モノリシック集積回路においてＣＭＯＳ回路構成を選択できることが有利である。モノリシック集積回路においてＣＭＯＳ回路構成を選択できるようにするためには、ｐチャネルＧａＮＭＯＳデバイスの性能を向上させることが要求される。

【0006】

ｐチャネルＧａＮＭＯＳデバイスの性能を向上させるためには、ｐチャネルＧａＮＭＯＳデバイスのゲート領域に負のゲート電圧を印加したときのｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流を増強できるようにする必要がある。

【0007】

具体的には、ｐチャネルＧａＮＭＯＳデバイスのゲート領域に同一のゲート電圧を印加したときのチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流ができるだけ大きいことが望まれる。

【0008】

ｐチャネルＧａＮＭＯＳデバイスを製造する際にＧａＮ層の面を露出するために、塩素含有プラズマへの曝露及びＧａＮ表面層の不活性プラズマへの曝露による上述した従来のエッチング処理を行った場合、エッチング処理を行ったＧａＮ層の結晶表面の窒素欠陥等のダメージが大きくなる。このようなダメージが大きくなると、ＧａＮ層のゲート領域に対応する面の特性が悪化する。

【0009】

ＧａＮ層のゲート領域に対応する面の特性が悪化すると、ｐチャネルＧａＮＭＯＳデバイスのゲート領域に負のゲート電圧を印加したときにＧａＮ層内でゲート領域に対応する面に沿って正孔の蓄積層が形成されない。

【0010】

ＧａＮ層内でゲート領域に対応する面に沿って蓄積層が形成されないときには、ｐチャネルＧａＮＭＯＳデバイスのゲート領域に負のゲート電圧を印加したときのｐチャネルＧａＮＭＯＳデバイスのソース領域とドレイン領域の間の蓄積層を介した正孔の移動がなくなる。

【0011】

蓄積層を介した正孔の移動がなくなると、ｐチャネルＧａＮＭＯＳデバイスのゲート領域に負のゲート電圧を印加したときのｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流の増強が困難になる。ｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流が困難になることは、ｐチャネルＧａＮＭＯＳデバイスの性能の向上の障害となる。

【0012】

本発明の目的は、性能を向上させることができるｐチャネルＧａＮＭＯＳデバイス及びその製造方法を提供することである。

【課題を解決するための手段】

【0013】

本発明によるｐチャネルＧａＮＭＯＳデバイスは、基板と、基板の上に配置され、ゲート領域に対応する第１面、第１面に隣接するとともにソース領域に対応する第２面及び第１面に隣接するとともにドレイン領域に対応する第３面を有する第１ＧａＮ層と、第２面に形成された第１ｐ型ＧａＮ層と、第３面に形成された第２ｐ型ＧａＮ層と、第１面、第１面に隣接する第１ｐ型ＧａＮ層の側面及び第１面に隣接する第２ｐ型ＧａＮ層の側面に形成された絶縁層と、絶縁層に形成され、ゲート領域に印加するための負のゲート電圧が印加される第１金属電極と、を備え、ゲート領域に負のゲート電圧を印加したときに、第１ｐ型ＧａＮ層、第１ＧａＮ層及び第２ｐ型ＧａＮ層に亘る正孔の蓄積層が、第１面に隣接する第１ｐ型ＧａＮ層の側面、第１面及び第１面に隣接する第２ｐ型ＧａＮ層の側面に沿って形成されることを特徴とする。

【0014】

好適には、本発明によるｐチャネルＧａＮＭＯＳデバイスは、基板の上に配置された第２ＧａＮ層と、第２ＧａＮ層に形成されたＡｌＧａＮ層と、を更に備え、第１ＧａＮ層は、ＡｌＧａＮ層に形成されている。

【0015】

好適には、本発明によるｐチャネルＧａＮＭＯＳデバイスは、ｐチャネルＧａＮＭＯＳデバイスの閾値電圧を上げるためのバックゲート電圧が印加される第２金属電極を更に備える。

【0016】

本発明による他のｐチャネルＧａＮＭＯＳデバイスは、ＧａＮによって構成され、ゲート領域に対応する第１面、第１面に隣接するとともにソース領域に対応する第２面及び第１面に隣接するとともにドレイン領域に対応する第３面を有する基板と、第２面に形成された第１ｐ型ＧａＮ層と、第３面に形成された第２ｐ型ＧａＮ層と、第１面、第１面に隣接する第１ｐ型ＧａＮ層の側面及び第１面に隣接する第２ｐ型ＧａＮ層の側面に形成された絶縁層と、絶縁層に形成され、ゲート領域に印加するための負のゲート電圧が印加される金属電極と、を備え、ゲート領域に負のゲート電圧を印加したときに、第１ｐ型ＧａＮ層、基板及び第２ｐ型ＧａＮ層に亘る正孔の蓄積層が、第１面に隣接する第１ｐ型ＧａＮ層の側面、第１面及び第１面に隣接する第２ｐ型ＧａＮ層の側面に沿って形成されることを特徴とする。

【0017】

本発明によるｐチャネルＧａＮＭＯＳデバイスの製造方法は、基板の上に配置されたＧａＮ層に形成されたｐ型ＧａＮキャップ層のうちのゲート領域に対応するＧａＮ層の第１面に形成された部分に対して、改質された表面層を形成するためのＣｌ₂ガス又はＣｌ₂プラズマへの曝露及び改質された表面層を除去するためのＮ₂プラズマへの曝露によるエッチング処理を行って、第１面を露出し、第１面に隣接するとともにソース領域に対応するＧａＮ層の第２面に第１ｐ型ＧａＮ層を形成し、かつ、第１面に隣接するとともにドレイン領域に対応するＧａＮ層の第３面に第２ｐ型ＧａＮ層を形成するエッチング処理工程と、ゲート領域に負のゲート電圧を印加したときに、第１ｐ型ＧａＮ層、ＧａＮ層及び第２ｐ型ＧａＮ層に亘る正孔の蓄積層が、第１面に隣接する第１ｐ型ＧａＮ層の側面、第１面及び第１面に隣接する第２ｐ型ＧａＮ層の側面に沿って形成されるようにするために、第１面に隣接する第１ｐ型ＧａＮ層の側面、第１面及び第１面に隣接する第２ｐ型ＧａＮ層の側面に絶縁層を形成した後に、負のゲート電圧が印加される金属電極を絶縁層に形成する絶縁層及び金属電極形成工程と、を備えることを特徴とする。

【0018】

本発明による他のｐチャネルＧａＮＭＯＳデバイスの製造方法は、ＧａＮによって構成された基板に形成されたｐ型ＧａＮキャップ層のうちのゲート領域に対応する基板の第１面に形成された部分に対して、改質された表面層を形成するためのＣｌ₂ガス又はＣｌ₂プラズマへの曝露及び改質された表面層を除去するためのＮ₂プラズマへの曝露によるエッチング処理を行って、第１面を露出し、第１面に隣接するとともにソース領域に対応する基板の第２面に第１ｐ型ＧａＮ層を形成し、かつ、第１面に隣接するとともにドレイン領域に対応する基板の第３面に第２ｐ型ＧａＮ層を形成するエッチング処理工程と、ゲート領域に負のゲート電圧を印加したときに、第１ｐ型ＧａＮ層、基板及び第２ｐ型ＧａＮ層に亘る正孔の蓄積層が、第１面に隣接する第１ｐ型ＧａＮ層の側面、第１面及び第１面に隣接する第２ｐ型ＧａＮ層の側面に沿って形成されるようにするために、第１面に隣接する第１ｐ型ＧａＮ層の側面、第１面及び第１面に隣接する第２ｐ型ＧａＮ層の側面に絶縁層を形成した後に、負のゲート電圧が印加される金属電極を絶縁層に形成する絶縁層及び金属電極形成工程と、を備えることを特徴とする。

【発明の効果】

【0019】

本発明によれば、性能を向上させることができるｐチャネルＧａＮＭＯＳデバイス及びその製造方法を提供することができる。

【図面の簡単な説明】

【0020】

【図1】本発明の第１実施の形態によるｐチャネルＧａＮＭＯＳデバイスの概略図である。

【図2】本発明の実施の形態によるｐチャネルＧａＮＭＯＳデバイスの製造方法の工程を示す図である。

【図3】発明の第１実施の形態によるｐチャネルＧａＮＭＯＳデバイスの製造過程を説明するための図である。

【図4】図２のステップＳ５を詳しく説明するための図である。

【図5】実施例の製造方法で得られたｐチャネルＧａＮＭＯＳデバイス及び比較例の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流・ゲート電圧特性及び伝達コンダクタンス・ゲート電圧特性を示す図である。

【図6】本発明の第２実施の形態によるｐチャネルＧａＮＭＯＳデバイスの概略図である。

【図7】本発明の第３実施の形態によるｐチャネルＧａＮＭＯＳデバイスの概略図である。

【発明を実施するための形態】

【0021】

本発明によるｐチャネルＧａＮＭＯＳデバイス及びその製造方法の実施の形態を、図面を参照しながら詳細に説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶ点に留意されたい。図面中、同一部分に同一符号を付すものとする。

【0022】

図１は、本発明の第１実施の形態によるｐチャネルＧａＮＭＯＳデバイスの概略図である。図１に示すｐチャネルＧａＮＭＯＳデバイス１は、ｐチャネルＧａＮＭＯＳデバイス１のゲート領域に負のゲート電圧が印加された状態を示す。

【0023】

ｐチャネルＧａＮＭＯＳデバイス１は、基板１１と、ＧａＮ層１２と、ＡｌＧａＮ層１３と、ＧａＮ層１４と、ｐ型ＧａＮ層１５ａと、ｐ型ＧａＮ層１５ｂと、絶縁層１６と、ソース電極１７と、ドレイン電極１８と、ゲート電極１９と、を備える。

【0024】

基板１１は、ＧａＮ単結晶、サファイア、Ｓｉ（１１１）又はセラミックによって構成される。ＧａＮ層１２は、例えば、有機金属気相成長法（ＭＯＣＶＤ）によって基板１１の表面に形成され、ＧａＮ層１４より高い抵抗を有する。ＧａＮ層１２は、第２ＧａＮ層の一例である。

【0025】

ＡｌＧａＮ層１３、例えば、ＭＯＣＶＤによってＧａＮ層１２の一部に形成される。ＧａＮ層１４は、例えば、ＭＯＣＶＤによってＡｌＧａＮ層１３に形成される。ＧａＮ層１４には、ｐチャネルが形成される。ＧａＮ層１４は、第１ＧａＮ層の一例である。

【0026】

ｐ型ＧａＮ層１５ａは、ｐチャネルＧａＮＭＯＳデバイス１のソース領域に対応する面１４ａに形成される。ｐ型ＧａＮ層１５ｂは、ｐチャネルＧａＮＭＯＳデバイス１のドレイン領域に対応する面１４ｂに形成される。

【0027】

ｐ型ＧａＮ層１５ａ及びｐ型ＧａＮ層１５ｂは、例えば、Ｍｇをドープした単一のｐ型ＧａＮ層をＧａＮ層１４にキャップした後にエッチングを行うことによって形成される。ｐ型ＧａＮ層１５ａは、第１ｐ型ＧａＮ層の一例である。ｐ型ＧａＮ層１５ｂは、第２ｐ型ＧａＮ層の一例である。

【0028】

絶縁層１６は、例えば、面１４ａのうちのソース電極１７が形成された面を除く部分、面１４ｂののうちのドレイン電極１８が形成された面を除く部分、面１４ａと面１４ｂの間のｐチャネルＧａＮＭＯＳデバイス１のゲート領域に対応する面１４ｃにＳｉＯ₂を堆積することによって形成される。絶縁層１６を、面１４ｃに隣接するｐ型ＧａＮ層１５ａの側面、面１４ｃ及び面１４ｃに隣接するｐ型ＧａＮ層１５ｂの側面のみに形成してもよい。

【0029】

面１４ｃは、面１４ａ及び面１４ｂと略同一の面に形成される。面１４ａは、ＧａＮ層の第２面の一例である。面１４ｂは、ＧａＮ層の第３面の一例である。面１４ｃは、ＧａＮ層の第１面の一例である。

【0030】

ソース電極１７は、例えば、Ｎｉ／Ａｌ／Ｔｉ／Ａｌを面１４ａの上に堆積することによって形成される。ドレイン電極１８は、例えば、例えば、Ｎｉ／Ａｌ／Ｔｉ／Ａｌを面１４ｂの上に堆積することによって形成される。ゲート電極１９は、例えば、Ｎｉ／Ａｌを絶縁層１６の上に堆積することによって形成される。電源（図示せず）がゲート電極１９に負のゲート電圧を印加することによって、ソース電極１７とドレイン電極１８の間を流れる電流が生成される。ゲート電極１９は、第１金属電極の一例である。第１実施の形態によれば、ｐチャネルＧａＮＭＯＳデバイス１は、基板１１とＧａＮ層１２の間に介在するバッファ層２０を更に備える。バッファ層２０は、例えば、ＡｌＧａＮによって構成される。

【0031】

ｐチャネルＧａＮＭＯＳデバイスの第１実施の形態によれば、ＧａＮ層１２内のＡｌＧａＮ層１３に接触する面に沿って正の分極電荷が生じ、２次元電子ガス２ＤＥＧが誘起される。また、ＧａＮ層１４内のＡｌＧａＮ層１３に接触する面に沿って逆極性の分極電荷が生じ、２次元正孔ガス２ＤＨＧが誘起される。

【0032】

２次元電子ガス２ＤＥＧ及び２次元正孔ガス２ＤＨＧは、ｐチャネルＧａＮＭＯＳデバイス１のゲート領域に負のゲート電圧が印加されない状態でも生じる。また、２次元正孔ガス２ＤＨＧは、ゲート電極１９に印加されるゲート電圧が予め決定された範囲内（例えば、０～４Ｖ）であるときのソース電極１７とドレイン電極１８の間のソース－ドレイン電流の生成に寄与する。

【0033】

また、ｐチャネルＧａＮＭＯＳデバイスの第１実施の形態によれば、ゲート電極１９を介してｐチャネルＧａＮＭＯＳデバイス１のゲート領域に負のゲート電圧を印加したときに、図１に示すような正孔の蓄積層ＡＣＣがｐ型ＧａＮ層１５ａ、ＧａＮ層１４及びｐ型ＧａＮ層１５ｂに亘って形成される。蓄積層ＡＣＣは、面１４ｃに隣接するｐ型ＧａＮ層１５ａの側面、面１４ｃ及び面１４ｃに隣接するｐ型ＧａＮ層１５ｂの側面に沿って形成される。

【0034】

蓄積層ＡＣＣは、予め決定された絶対値の負のゲート電圧（例えば、－４Ｖ）がゲート電極１９に印加されたときに、ｐチャネルＧａＮＭＯＳデバイス１のソース電極１７とドレイン電極１８の間を流れるソース－ドレイン電流の生成に寄与する蓄積層ＡＣＣの正孔の移動が生じる。

【0035】

蓄積層ＡＣＣの正孔の移動によって、ｐチャネルＧａＮＭＯＳデバイス１のゲート電極１９に負のゲート電圧を印加したときのｐチャネルＧａＮＭＯＳデバイス１のソース電極１７とドレイン電極１８の間を流れるソース－ドレイン電流を増強することができる。したがって、ｐチャネルＧａＮＭＯＳデバイス１の性能を向上させることができる。

【0036】

図２は、本発明の実施の形態によるｐチャネルＧａＮＭＯＳデバイスの製造方法の工程を示す図であり、図３は、発明の第１実施の形態によるｐチャネルＧａＮＭＯＳデバイスの製造過程を説明するための図である。

【0037】

先ず、ステップＳ１において、ＧａＮ層１２’、ＡｌＧａＮ層１３’、ＧａＮ層１４’及びｐ型ＧａＮ層１５’が基板１１に順次形成された分極接合基板２１’を配置し、素子分離のためのレジストパターン３１をフォトリソグラフィで形成する（図３（ａ））。

【0038】

次に、ステップＳ２において、（反応性イオンエッチング）ＲＩＥ装置を用いて素子分離のためのエッチングを行い、ＧａＮ層１２、ＡｌＧａＮ層１３、ＧａＮ層１４及びｐ型ＧａＮ層１５を基板１１に順次形成された分極接合基板２１を形成する（図３（ｂ））。ｐ型ＧａＮ層１５は、ｐ型ＧａＮキャップ層の一例である。

【0039】

次に、ステップＳ３において、真空蒸着装置による金属堆積及びリフトオフによって、Ｎｉ／Ａｌから構成されたソース電極１７’及びドレイン電極１８’をそれぞれ形成し、アニールを行う（図３（ｃ））。

【0040】

次に、ステップＳ４において、ゲートリセス用のレジストパターン３２ａ，３２ｂをフォトリソグラフィで形成する（図３（ｄ））。

【0041】

次に、ステップＳ５において、ＲＩＥ装置を用いてｐ型ＧａＮ層１５の露出した部分及びその部分に対応するＧａＮ層１４の表面層のエッチング処理を行う（図３（ｅ））。

【0042】

図４は、図２のステップＳ５を詳しく説明するための図である。図２のステップＳ５において、先ず、ｐ型ＧａＮ層１５の露出した部分の原子層又はその部分に対応するＧａＮ層１４の表面層の原子層にＣｌ₂ガスを曝露する（図４（ａ））。

【0043】

このようなＣｌ₂ガスの曝露によって、原子層の部分αのうちのＣｌ₂ガスを曝露した部分は、改質された部分βとなり、部分βからなる改質された表面層が形成される（図４（ｂ））。次に、Ｃｌ₂ガスがパージされる（図４（ｃ））。

【0044】

次に、改質された表面層にＮ₂プラズマを曝露する（図４（ｄ））。このようなＮ₂プラズマの曝露によって、改質された表面層が除去される（図４（ｅ））。

【0045】

図４（ａ）から図４（ｅ）に示すプロセスは、ＧａＮ層１４のゲート領域に対応する面が露出されるまで繰り返してもよい。ＧａＮ層１４の露出した面は、図１の面１４ｃに対応する。ステップＳ５は、エッチング処理工程の一例である。

【0046】

図２及び図３に戻ると、ステップＳ６において、原子層堆積装置を用いて、ソース電極１７’とドレイン電極１８’の間の面に絶縁層１６を形成する（図３（ｆ））。ソース電極１７’とドレイン電極１８’の間の面は、ＧａＮ層１４のエッチング処理により露出した面、露出した面に隣接するｐ型ＧａＮ層１５ａの側面及び露出した面に隣接するｐ型ＧａＮ層１５ｂの側面を含む。

【0047】

次に、ステップＳ７において、ゲート電極１９を、真空蒸着装置による金属堆積及びリフトオフによって形成する（図３（ｇ））。このように形成されたゲート電極１９は、金属電極の一例である。

【0048】

そして、図３（ｇ）に示す絶縁層１６’をソース電極１７’及びドレイン電極１８’から除去した後にＴｉ／Ａｌコンタクト電極をソース電極１７’及びドレイン電極１８’の上にそれぞれ形成することによって、ソース電極１７’及びドレイン電極１８’を形成する（図３（ｈ））。ステップＳ６及びステップＳ７は、絶縁層及び金属電極形成工程の一例である。

【0049】

本実施の形態によれば、Ｃｌ₂ガスの曝露及びＮ₂プラズマの曝露によるエッチング処理を行うことによって、ＧａＮ層１４の結晶表面の窒素欠陥等のダメージは、塩素含有プラズマへの曝露及びＧａＮ表面層の不活性プラズマへの曝露による上述した従来のエッチング処理を行う場合より小さくなる。このために、負のゲート電圧がゲート電極１９に印加されたときに、図１に示す蓄積層ＡＣＣが形成される。

【0050】

したがって、本実施の形態によって製造されるｐチャネルＧａＮＭＯＳデバイス１のゲート電極１９に負のゲート電圧を印加したときにソース－ドレイン電流を増強できるようになり、本実施の形態によって製造されるｐチャネルＧａＮＭＯＳデバイス１の性能を向上させることができる。

【0051】

［実施例］
Ｓｉ（１１１）から構成された基板１１の上に、バッファ層２０、１００ｎｍの厚さのＧａＮ層１２’、４８ｎｍの厚さのＡｌＧａＮ層１３’及び２０ｎｍの厚さのＧａＮ層１４’を順次成長させた後に３５ｎｍの厚さのｐ型ＧａＮ層１５’でキャップした分極接合基板２１’を準備した。バッファ層２０は、ＡｌＧａＮによって構成され、数μｍの厚さを有する。

【0052】

次に、素子分離のためのレジストパターン３１をフォトリソグラフィで形成し、ＲＩＥ装置を用いて素子分離のためのエッチングを行うことによって、分極接合基板２１を形成した。

【0053】

次に、ｐ型ＧａＮ層１５のソース領域に対応する表面及びドレイン領域に対応する表面にそれぞれ７．５ｎｍのＮｉ及び７．５ｎｍのＡｕを順次蒸着してからリフトオフした後に５５０℃で３０秒のアニールを行った。

【0054】

次に、ゲートリセス用のレジストパターン３２ａ，３２ｂをフォトリソグラフィで形成した後に、ＲＩＥ装置を用いてエッチング処理を行った。

【0055】

エッチング処理の第１工程として、ゲートリセス部分に対応する表面をＣｌ₂ガスに１０秒間曝露するＣｌ₂ガス曝露工程を行った。ゲートリセス部分は、図１の面１４ｃ、面１４ｃに隣接するｐ型ＧａＮ層１５ａの側面及び面１４ｃに隣接するｐ型ＧａＮ層１５ｂの側面に対応する。

【0056】

エッチング処理の第２工程として、４０Ｗの電力でＮ₂ガスをプラズマ化し、発生したＮ₂プラズマを分極接合基板２１に引き込むための基板電位変調に用いられる電力を２０Ｗにし、ゲートリセス部分に対応する表面をＮ₂プラズマに３分４２秒曝露するＮ₂プラズマ曝露工程を行った。

【0057】

このようなエッチング処理を行うゲートリセス部分の深さは、３５ｎｍになった。したがって、ゲートリセス部分のｐ型ＧａＮ層１５を除去するとともにＧａＮ層１４のチャネル層（ｐチャネル）を残すようなエッチング処理が行われたことになる。

【0058】

次に、分極接合基板２１のエッチング処理によって露出した面を、１％ＨＦ水溶液で３分間薬液処理を行ってから１０％ＨＣＬ水溶液で５分間薬液処理を行った。

【0059】

次に、原子層堆積装置を用いてＳｉＯ₂を分極接合基板２１の表面に１５ｎｍ堆積することによって絶縁層１６を堆積した後に、１０ｎｍの厚さのＮｉ及び１８．６ｎｍの厚さのＡｕを、ゲートリセス部分に対応する絶縁層１６に順次蒸着してからリフトオフを行うことによって、ゲート電極１９を形成した。

【0060】

次に、１％ＨＦ水溶液を用いたウェットエッチング処理によって、ソース電極１７’及びドレイン電極１８’に形成された絶縁層１６’を除去した。次に、１０ｎｍの厚さのＴｉ及び５０ｎｍの厚さのＡｌを、ソース電極１７’及びドレイン電極１８’にそれぞれ順次蒸着してからリフトオフを行うことによってソース電極１７及びドレイン電極１８を形成し、ｐチャネルＧａＮＭＯＳデバイス１と同様の構成のｐチャネルＧａＮＭＯＳデバイスを製造した。

【0061】

［比較例］
上記［実施例］のエッチング処理のＮ₂プラズマ曝露工程の代わりに、Ａｒプラズマ曝露工程を行った。Ａｒプラズマ曝露工程において、２０Ｗの電力でＡｒガスをプラズマ化し、発生したＡｒプラズマを分極接合基板２１に引き込むための基板電位変調に用いられる電力を５Ｗにし、ゲートリセス部分に対応する表面をＡｒプラズマに３分曝露するＡｒプラズマ曝露工程を行った。

【0062】

この場合も、エッチング処理されたゲートリセス部分の深さが３５ｎｍになった。［比較例］において、Ａｒプラズマ曝露工程以外は上記［実施例］と同一の製造工程を行うことによって、ｐチャネルＧａＮＭＯＳデバイス１と同様の構成のｐチャネルＧａＮＭＯＳデバイスを製造した。

【0063】

図５（ａ）は、［実施例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイス及び［比較例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流・ゲート電圧特性を示す図である。

【0064】

図５（ａ）において、ゲート電極Ｖ_G［Ｖ］を横軸にとり、ソース－ドレイン電流Ｉ_SD［μＡ］を縦軸にとる。また、図５（ａ）において、曲線ａは、［実施例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流・ゲート電圧特性を示し、曲線ｂは、［比較例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流・ゲート電圧特性を示す。

【0065】

図５（ａ）に示すように、ドレイン電圧Ｖ_Dが－６Ｖとなるように同一の値のゲート電極Ｖ_Gを印加した条件の下では、曲線ａのソース－ドレイン電流の絶対値は、曲線ｂのソース－ドレイン電流の絶対値より大きくなった。

【0066】

すなわち、［実施例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流の絶対値は、［比較例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスのソース－ドレイン電流の絶対値より大きくなった。

【0067】

図５（ｂ）は、［実施例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイス及び［比較例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスの伝達コンダクタンス・ゲート電圧特性を示す図である。

【0068】

図５（ｂ）において、ゲート電極Ｖ_G［Ｖ］を横軸にとり、伝達コンダクタンスｇ_mを縦軸にとる。伝達コンダクタンスｇ_m［Ｓ／ｍ］は、ソース－ドレイン電流Ｉ_SDをゲート電極Ｖ_Gで偏微分した値であり、ゲート電圧に電流制御性の指標となる。

【0069】

また、図５（ｂ）において、曲線ｃは、［実施例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスの伝達コンダクタンス・ゲート電圧特性を示し、曲線ｄは、［比較例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスの伝達コンダクタンス・ゲート電圧特性を示す。

【0070】

図５（ｂ）に示すように、ドレイン電圧Ｖ_Dが－６Ｖとなるようにゲート電圧を印加した条件の下では、曲線ｃと曲線ｄの両方において、０～２Ｖ付近のゲート電圧におけるピークが生じた。

【0071】

これらのピークは、［実施例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスと［比較例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスの両方において２次元正孔ガス２ＤＨＧがソース－ドレイン電流の生成に寄与していることを示す。

【0072】

また、図５（ｂ）に示すように、ドレイン電圧Ｖ_Dが－６Ｖとなるようにゲート電圧を印加した条件の下では、曲線ｃは、－４～－３Ｖ付近のゲート電圧におけるピークが生じたが、曲線ｄは、－４～－３Ｖ付近のゲート電圧におけるピークが生じなかった。

【0073】

曲線ｃに示される－４～－３Ｖ付近のゲート電圧におけるピークは、［実施例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスにおいて図１に示すような蓄積層ＡＣＣが形成されることによってソース－ドレイン電流を増強していることを示す。

【0074】

また、曲線ｃに示されるような－４～－３Ｖ付近のゲート電圧におけるピークを有しない曲線ｄは、［比較例］の製造方法で得られたｐチャネルＧａＮＭＯＳデバイスにおいて図１に示すような蓄積層ＡＣＣが形成されないためにソース－ドレイン電流を増強することができないことを示す。

【0075】

図６は、本発明の第２実施の形態によるｐチャネルＧａＮＭＯＳデバイスの概略図である。図６に示すｐチャネルＧａＮＭＯＳデバイス１’は、ｐチャネルＧａＮＭＯＳデバイス１’のゲート領域に負のゲート電圧が印加された状態を示す。

【0076】

ｐチャネルＧａＮＭＯＳデバイス１’は、基板１１と、ＧａＮ層１２と、ＡｌＧａＮ層１３と、ＧａＮ層１４と、ｐ型ＧａＮ層１５ａと、ｐ型ＧａＮ層１５ｂと、絶縁層１６と、ソース電極１７と、ドレイン電極１８と、ゲート電極１９と、バックゲート電極１９’と、を備える。

【0077】

バックゲート電極１９’は、負のゲート電圧を印加する電源とは異なる電源（図示せず）によって、ｐチャネルＧａＮＭＯＳデバイス１’の閾値電圧を上げるためのバックゲート電圧が印加される。ゲート電極１９は、例えば、Ｎｉ／ＡｌをＡｌＧａＮ層１３の上に堆積することによって形成される。バックゲート電極１９’は、第２金属電極の一例である。

【0078】

ｐチャネルＧａＮＭＯＳデバイス１’は、図２のステップＳ２でバックゲート電極１９’が形成される部分をＡｌＧａＮ層１３に設けるとともに図２のステップＳ７でバックゲート電極１９’を形成する点を除いて、図２のｐチャネルＧａＮＭＯＳデバイスの製造方法と同一の製造方法によって製造される。

【0079】

第２実施形態によれば、上記第１実施形態と同様に、ゲート電極１９を介してｐチャネルＧａＮＭＯＳデバイス１’のゲート領域に負のゲート電圧を印加したときに、図６に示すような正孔の蓄積層ＡＣＣがｐ型ＧａＮ層１５ａ、ＧａＮ層１４及びｐ型ＧａＮ層１５ｂに亘って形成される。蓄積層ＡＣＣは、面１４ｃに隣接するｐ型ＧａＮ層１５ａの側面、面１４ｃ及び面１４ｃに隣接するｐ型ＧａＮ層１５ｂの側面に沿って形成される。

【0080】

したがって、ｐチャネルＧａＮＭＯＳデバイス１’のゲート電極１９に負のゲート電圧を印加したときのｐチャネルＧａＮＭＯＳデバイス１’のソース－ドレイン電流を増強できるようにすることによって、ｐチャネルＧａＮＭＯＳデバイス１’の性能を向上させることができる。

【0081】

また、第２実施形態によれば、バックゲート電極１９’を介してｐチャネルＧａＮＭＯＳデバイス１’の閾値電圧を上げるためのバックゲート電圧を印加することによって、ノーマリーオンのｐチャネルＧａＮＭＯＳデバイス１’を実現することができる。

【0082】

図７は、本発明の第３実施の形態によるｐチャネルＧａＮＭＯＳデバイスの概略図である。図７に示すｐチャネルＧａＮＭＯＳデバイス１”は、ｐチャネルＧａＮＭＯＳデバイス１”のゲート領域に負のゲート電圧が印加された状態を示す。

【0083】

図７に示すｐチャネルＧａＮＭＯＳデバイス１”は、基板としての役割を果たすＧａＮ層１４と、ｐ型ＧａＮ層１５ａと、ｐ型ＧａＮ層１５ｂと、絶縁層１６と、ソース電極１７と、ドレイン電極１８と、ゲート電極１９と、を備える。第３実施の形態において、ゲート電極１９は、金属電極の一例である。

【0084】

ｐチャネルＧａＮＭＯＳデバイス１”は、図２のステップＳ１及びステップＳ２でＧａＮ層及びｐ型ＧａＮ層から構成された分極接合基板を用いる点を除いて図２のｐチャネルＧａＮＭＯＳデバイスの製造方法と同一の製造方法によって製造される。

【0085】

第３実施形態によれば、上記第１実施形態と同様に、ゲート電極１９を介してｐチャネルＧａＮＭＯＳデバイス１”のゲート領域に負のゲート電圧を印加したときに、図７に示すような正孔の蓄積層ＡＣＣがｐ型ＧａＮ層１５ａ、ＧａＮ層１４及びｐ型ＧａＮ層１５ｂに亘って形成される。蓄積層ＡＣＣは、面１４ｃに隣接するｐ型ＧａＮ層１５ａの側面、面１４ｃ及び面１４ｃに隣接するｐ型ＧａＮ層１５ｂの側面に沿って形成される。

【0086】

したがって、ｐチャネルＧａＮＭＯＳデバイス１”のゲート電極１９に負のゲート電圧を印加したときのｐチャネルＧａＮＭＯＳデバイス１”のソース－ドレイン電流を増強できるようにすることによって、ｐチャネルＧａＮＭＯＳデバイス１”の性能を向上させることができる。

【0087】

本発明は、上記実施形態に限定されるものではなく、幾多の変更及び変形が可能である。例えば、本発明によるｐチャネルＧａＮＭＯＳデバイスの構成を、図１に示すｐチャネルＧａＮＭＯＳデバイス１、図６に示すｐチャネルＧａＮＭＯＳデバイス１’又は図７に示すｐチャネルＧａＮＭＯＳデバイス１”以外の構成にしてもよい。

【0088】

例えば、図１に示すｐチャネルＧａＮＭＯＳデバイス１又は図６に示すｐチャネルＧａＮＭＯＳデバイス１’のバッファ層２０を省略してもよい。また、図６に示すｐチャネルＧａＮＭＯＳデバイス１’において、バックゲート電極１９’を、ＡｌＧａＮ層１３以外の部分に形成してもよい。例えば、ＡｌＧａＮ層１３とＧａＮ層１２との界面を露出させて２ＤＥＧの側面にバックゲート電極１９’を接触させてもよい。

【0089】

また、図２に示すｐチャネルＧａＮＭＯＳデバイスの製造方法の工程は、一例であり、ステップＳ１～Ｓ７を順序通りに行わなくてもよい。例えば、ソース電極１７’及びドレイン電極１８’を形成するためのステップＳ３を最初に行い、その後にレジストパターン３１を形成するステップＳ１及び素子分離のためのエッチングのためのステップＳ２を順次行ってもよい。

【0090】

また、本発明によるｐチャネルＧａＮＭＯＳデバイスの製造方法において、ゲートリセス部分に対応する表面をＣｌ₂ガスに曝露する時間及びゲートリセス部分に対応する表面をＮ₂プラズマに曝露する時間を、エッチング処理されるゲートリセス部分の深さ等に応じて予め決定された時間に設定してもよい。また、本発明によるｐチャネルＧａＮＭＯＳデバイスの製造方法において、ゲートリセス部分に対応する表面をＣｌ₂ガスの代わりにＣｌ₂プラズマに曝露してもよい。

【0091】

さらに、本発明によるｐチャネルＧａＮＭＯＳデバイスの製造方法において、Ｎ₂ガスをプラズマ化するための電力及び発生したＮ₂プラズマを分極接合基板に引き込むための基板電位変調に用いられる電力を、エッチング処理されるゲートリセス部分の深さ等に応じて予め決定された値に設定してもよい。

【符号の説明】

【0092】

１，１’，１” ｐチャネルＧａＮＭＯＳデバイス
１１ 基板
１２，１２’，１４，１４’ ＧａＮ層
１３，１３’ ＡｌＧａＮ層
１４ａ，１４ｂ，１４ｃ 面
１５，１５’，１５ａ，１５ｂ ｐ型ＧａＮ層
１６ 絶縁層
１７，１７’ ソース電極
１８ ドレイン電極
１９ ゲート電極
１９’ バックゲート電極
２０ バッファ層
２１，２１’ 分極接合基板
３１，３２ａ，３２ｂ レジストパターン
ＡＣＣ 蓄積層
２ＤＥＧ ２次元電子ガス
２ＤＨＧ ２次元正孔ガス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】