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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023032889
(43)【公開日】2023-03-09
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G06F 11/10 20060101AFI20230302BHJP
【ＦＩ】
G06F11/10 668
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2021139249
(22)【出願日】2021-08-27
(71)【出願人】
【識別番号】520041932
【氏名又は名称】ナノブリッジ・セミコンダクター株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】根橋 竜介
(72)【発明者】
【氏名】阪本 利司
(72)【発明者】
【氏名】宮村 信
(72)【発明者】
【氏名】白 旭
(72)【発明者】
【氏名】船橋 一訓
(57)【要約】
【課題】不揮発性メモリへのメモリアクセスのレイテンシを短縮できるようにする。
【解決手段】半導体装置１００は、不揮発性メモリ１０と、第１エラー訂正回路２０と、
第２エラー訂正回路３０と、シリアルインターフェース回路４０とを備える。第１エラー訂正回路２０は、第１データＤ１と、第１パリティデータＰ１とが入力されてから、第１デコード時間経過後に、第１デコードデータＤＤ１の少なくとも１ビット以上のデータを出力する。第２エラー訂正回路３０は、第２データＤ２と、第２パリティデータＰ２とが入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２デコードデータＤＤ２の少なくとも１ビット以上のデータを出力する。外部からのページデータ単位での読み出し要求を受け付け、第１デコードデータＤＤ１を先にシリアルインターフェース回路４０から出力し、続いて第２デコードデータＤＤ２を出力する。
【選択図】図１
【解決手段】半導体装置１００は、不揮発性メモリ１０と、第１エラー訂正回路２０と、
第２エラー訂正回路３０と、シリアルインターフェース回路４０とを備える。第１エラー訂正回路２０は、第１データＤ１と、第１パリティデータＰ１とが入力されてから、第１デコード時間経過後に、第１デコードデータＤＤ１の少なくとも１ビット以上のデータを出力する。第２エラー訂正回路３０は、第２データＤ２と、第２パリティデータＰ２とが入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２デコードデータＤＤ２の少なくとも１ビット以上のデータを出力する。外部からのページデータ単位での読み出し要求を受け付け、第１デコードデータＤＤ１を先にシリアルインターフェース回路４０から出力し、続いて第２デコードデータＤＤ２を出力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
不揮発性メモリと、
第１エラー訂正回路と、
第２エラー訂正回路と、
シリアルインターフェース回路とを備え、
前記不揮発性メモリは、第１データと、第１パリティデータと、第２データと、第２パリティデータとから構成されるページデータを記憶し、
前記第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータの少なくとも１ビット以上のデータを出力し、
前記第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、前記第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータの少なくとも１ビット以上のデータを出力し、
外部からのページデータ単位での読み出し要求を受け付け、前記第１デコードデータを先に前記シリアルインターフェース回路から出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力することを特徴とする半導体装置。
第１エラー訂正回路と、
第２エラー訂正回路と、
シリアルインターフェース回路とを備え、
前記不揮発性メモリは、第１データと、第１パリティデータと、第２データと、第２パリティデータとから構成されるページデータを記憶し、
前記第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータの少なくとも１ビット以上のデータを出力し、
前記第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、前記第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータの少なくとも１ビット以上のデータを出力し、
外部からのページデータ単位での読み出し要求を受け付け、前記第１デコードデータを先に前記シリアルインターフェース回路から出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力することを特徴とする半導体装置。
【請求項2】
請求項１に記載の半導体装置であって、
前記第１データはＮｄａｔａ１ビットから構成され、
前記第２データはＮｄａｔａ２ビットから構成され、
Ｎｄａｔａ１は、Ｎｄａｔａ２に比べて小さいことを特徴とする半導体装置。
前記第１データはＮｄａｔａ１ビットから構成され、
前記第２データはＮｄａｔａ２ビットから構成され、
Ｎｄａｔａ１は、Ｎｄａｔａ２に比べて小さいことを特徴とする半導体装置。
【請求項3】
請求項２に記載の半導体装置であって、
前記第１パリティデータはＮｐａｒｉｔｙ１ビットから構成され、
前記第２パリティデータはＮｐａｒｉｔｙ２ビットから構成され、
前記第１エラー訂正回路は（Ｎｅ１ － １）ビット（Ｎｅ１は２以上の整数である。）のエラー訂正が可能であり、
前記第２エラー訂正回路は（Ｎｅ２ － １）ビット（Ｎｅ２は２以上の整数である。）のエラー訂正が可能であり、
前記不揮発性メモリの書換劣化がないと仮定したときの前記不揮発性メモリのビットエラーレートがＰｂであり、
前記第１デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ１に比べ、前記第２デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ２は小さいか、もしくは、前記近似値Ｐｗ１と前記近似値Ｐｗ２とが対応していることを特徴とする半導体装置。
ただし、
Ｐｗ１＝Ｃ（Ｎｄａｔａ１＋Ｎｐａｒｉｔｙ１， Ｎｅ１） ＊ ＰｂＮｅ１
Ｐｗ２＝Ｃ（Ｎｄａｔａ２＋Ｎｐａｒｉｔｙ２， Ｎｅ２） ＊ ＰｂＮｅ２
であり、Ｃ（ｍ，ｎ）は、ｍ個のうちｎ個を選択したときの組み合わせの数を表す。
前記第１パリティデータはＮｐａｒｉｔｙ１ビットから構成され、
前記第２パリティデータはＮｐａｒｉｔｙ２ビットから構成され、
前記第１エラー訂正回路は（Ｎｅ１ － １）ビット（Ｎｅ１は２以上の整数である。）のエラー訂正が可能であり、
前記第２エラー訂正回路は（Ｎｅ２ － １）ビット（Ｎｅ２は２以上の整数である。）のエラー訂正が可能であり、
前記不揮発性メモリの書換劣化がないと仮定したときの前記不揮発性メモリのビットエラーレートがＰｂであり、
前記第１デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ１に比べ、前記第２デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ２は小さいか、もしくは、前記近似値Ｐｗ１と前記近似値Ｐｗ２とが対応していることを特徴とする半導体装置。
ただし、
Ｐｗ１＝Ｃ（Ｎｄａｔａ１＋Ｎｐａｒｉｔｙ１， Ｎｅ１） ＊ ＰｂＮｅ１
Ｐｗ２＝Ｃ（Ｎｄａｔａ２＋Ｎｐａｒｉｔｙ２， Ｎｅ２） ＊ ＰｂＮｅ２
であり、Ｃ（ｍ，ｎ）は、ｍ個のうちｎ個を選択したときの組み合わせの数を表す。
【請求項4】
請求項３に記載の半導体装置であって、
第１パリティ生成回路と、
第２パリティ生成回路とを更に備え、
外部からの書き込みアクセス要求を受け付け、
前記第１パリティ生成回路は、書き込みデータの一部が前記第１データとして入力されてから、第１エンコード時間経過後に、前記第１エラー訂正コードに基づき、前記第１パリティデータの少なくとも１ビット以上のデータを出力し、
前記第２パリティ生成回路は、書き込みデータの残りが前記第２データとして入力されてから、前記第１エンコード時間より長い第２エンコード時間経過後に、前記第２エラー訂正コードに基づき、前記第２パリティデータの少なくとも１ビット以上のデータを出力し、
前記第１データと、前記第１パリティデータと、前記第２データと、前記第２パリティデータとを前記書き込みアクセス要求があったアドレスに書き込むことを特徴とする半導体装置。
第１パリティ生成回路と、
第２パリティ生成回路とを更に備え、
外部からの書き込みアクセス要求を受け付け、
前記第１パリティ生成回路は、書き込みデータの一部が前記第１データとして入力されてから、第１エンコード時間経過後に、前記第１エラー訂正コードに基づき、前記第１パリティデータの少なくとも１ビット以上のデータを出力し、
前記第２パリティ生成回路は、書き込みデータの残りが前記第２データとして入力されてから、前記第１エンコード時間より長い第２エンコード時間経過後に、前記第２エラー訂正コードに基づき、前記第２パリティデータの少なくとも１ビット以上のデータを出力し、
前記第１データと、前記第１パリティデータと、前記第２データと、前記第２パリティデータとを前記書き込みアクセス要求があったアドレスに書き込むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に係り、特に、単体の不揮発性メモリやシステムオンチップ上の混載の不揮発性メモリといった半導体装置に関するものである。
【背景技術】
【0002】
誤り訂正符号を利用して、冗長ビットを付加してメモリへデータを書き込み、データの信頼性を向上する技術が知られている。誤り訂正符号として、１ビットの誤りを訂正し、２ビットの誤りを検出するＳＥＣＤＥＤ（Ｓｉｎｇｌｅ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ， Ｄｏｕｂｌｅ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）が広く用いられている。
【0003】
特許文献１には、本体データと冗長データで構成されるワードデータを記憶し、当該ワードデータ単位で読み出し可能なメモリが開示されている。本体データは、複数の部分ワードに分割され、冗長データは、本体データ全体から生成された誤り訂正付加ビットであり、かつ、複数の部分ワードにそれぞれ対応する複数のパリティビットである。
【0004】
特許文献１に開示されているメモリは、部分ワードにエラーがあるかをパリティビットにより検出し、アクセス要求された部分ワードにエラーがないと判定されたときには、該当する部分ワードを高速に出力することができる。１ビットエラーが稀である場合には、特許文献１のメモリの平均的なアクセス速度は、エラーがない場合の遅延によって支配的に規定されるため、全体としてのメモリアクセス性能を向上することができる。
【0005】
フラッシュメモリをはじめとする不揮発性メモリのいくつかは、より多くのエラーを救済できるＢＣＨ符号を利用している。このような不揮発性メモリは、符号長を大きくすることにより、冗長ビットのオーバーヘッドを減少しつつ、多くのエラーを救済することができる。
【0006】
また、ＢＣＨ符号でのアクセス時間には、読み出しのアクセス時間と、書き込みのアクセス時間がある。読み出しのアクセス時間は、メモリアレイからのデータの読み出しと、ＢＣＨデコード回路のデコード時間から主に構成される。書き込みのアクセス時間は、リード・モディファイ・ライトの場合、メモリアレイからのデータの読み出しと、ＢＣＨデコード回路のデコード時間と、ＢＣＨエンコード回路のエンコード時間から主に構成される。デコード時間が長いため、下記はデコード時間について述べる。
【0007】
ＢＣＨ符号のデコード時間は、回路構成によって異なる。ビットシリアルな演算を行う回路は、演算時間はかかるが、回路面積はコンパクトになる。ビットパラレルな演算を行う回路は、ビットシリアルな演算を行う回路に比べ、演算時間は短縮されるが、回路面積は大きくなる。ここではコンパクトなビットシリアルな演算を行う回路を想定する。
【0008】
ＢＣＨのデコード方法の一つとして、シンドロームの生成、ＢＭＡアルゴリズム、及びチェン検索の３つのステップが知られている。ＢＭＡアルゴリズムのサイクル数は、シンドロームの生成とチェン検索のビットシリアル演算に比べ、それほど大きくないため、シンドロームの生成とチェン検索について述べる。
【0009】
シンドロームの生成は、符号長ｎとした場合、例えば、線形帰還シフトレジスタをｎ回シフトすることで計算できる。したがって、符号長が長いほど演算時間が長くなる。
【0010】
チェン検索は、符号長ｎとした場合、誤り位置多項式にガロア体の元を逐次代入して、エラーの有無をｎ回評価する。したがって、符号長が長いほど演算時間が長くなる。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特許第６６００１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
特許文献１のメモリは、エラーの発生率が高いメモリに適用した場合、平均的なメモリアクセス性能が悪化する懸念がある。
【0013】
フラッシュメモリをはじめとする不揮発性メモリが利用するＢＣＨ符号は、より多くのエラーを救済できるものの、上述したように符号長が大きいほどアクセス時間は大きくなる課題があった。
【0014】
本発明は、上記の課題を解決するためになされたもので、不揮発性メモリへのメモリアクセスのレイテンシを短縮できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0015】
上記の目的を達成するために本発明に係る半導体装置は、不揮発性メモリと、第１エラー訂正回路と、第２エラー訂正回路と、シリアルインターフェース回路とを備え、前記不揮発性メモリは、第１データと、第１パリティデータと、第２データと、第２パリティデータとから構成されるページデータを記憶し、前記第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータの少なくとも１ビット以上のデータを出力し、前記第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、前記第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータの少なくとも１ビット以上のデータを出力し、外部からのページデータ単位での読み出し要求を受け付け、前記第１デコードデータを先に前記シリアルインターフェース回路から出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力する。
【0016】
本発明に係る半導体装置によれば、外部からのページデータ単位での読み出し要求を受け付けると、第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータの少なくとも１ビット以上のデータを出力する。第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータの少なくとも１ビット以上のデータを出力する。そして、前記第１デコードデータを先に前記シリアルインターフェース回路から出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力する。
【0017】
このように、第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１デコードデータの少なくとも１ビット以上のデータを出力し、第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２デコードデータの少なくとも１ビット以上のデータを出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力する。これにより、不揮発性メモリへのメモリアクセスのレイテンシを短縮できる。
【0018】
本発明の前記第１データはＮｄａｔａ１ビットから構成され、前記第２データはＮｄａｔａ２ビットから構成され、Ｎｄａｔａ１は、Ｎｄａｔａ２に比べて小さいようにすることができる。
【0019】
本発明の前記第１パリティデータはＮｐａｒｉｔｙ１ビットから構成され、前記第２パリティデータはＮｐａｒｉｔｙ２ビットから構成され、前記第１エラー訂正回路は（Ｎｅ１ － １）ビット（Ｎｅ１は２以上の整数である。）のエラー訂正が可能であり、前記第２エラー訂正回路は（Ｎｅ２ － １）ビット（Ｎｅ２は２以上の整数である。）のエラー訂正が可能であり、前記不揮発性メモリの書換劣化がないと仮定したときの前記不揮発性メモリのビットエラーレートがＰｂであり、前記第１デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ１に比べ、前記第２デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ２は小さいか、もしくは、前記近似値Ｐｗ１と前記近似値Ｐｗ２とが対応しているようにすることができる。ただし、
Ｐｗ１＝Ｃ（Ｎｄａｔａ１＋Ｎｐａｒｉｔｙ１， Ｎｅ１） ＊ ＰｂＮｅ１
Ｐｗ２＝Ｃ（Ｎｄａｔａ２＋Ｎｐａｒｉｔｙ２， Ｎｅ２） ＊ ＰｂＮｅ２
であり、Ｃ（ｍ，ｎ）は、ｍ個のうちｎ個を選択したときの組み合わせの数を表す。
Ｐｗ１＝Ｃ（Ｎｄａｔａ１＋Ｎｐａｒｉｔｙ１， Ｎｅ１） ＊ ＰｂＮｅ１
Ｐｗ２＝Ｃ（Ｎｄａｔａ２＋Ｎｐａｒｉｔｙ２， Ｎｅ２） ＊ ＰｂＮｅ２
であり、Ｃ（ｍ，ｎ）は、ｍ個のうちｎ個を選択したときの組み合わせの数を表す。
【0020】
本発明に係る半導体装置は、第１パリティ生成回路と、第２パリティ生成回路とを更に備え、外部からの書き込みアクセス要求を受け付け、前記第１パリティ生成回路は、書き込みデータの一部が前記第１データとして入力されてから、第１エンコード時間経過後に、前記第１エラー訂正コードに基づき、前記第１パリティデータの少なくとも１ビット以上のデータを出力し、前記第２パリティ生成回路は、書き込みデータの残りが前記第２データとして入力されてから、前記第１エンコード時間より長い第２エンコード時間経過後に、前記第２エラー訂正コードに基づき、前記第２パリティデータの少なくとも１ビット以上のデータを出力し、前記第１データと、前記第１パリティデータと、前記第２データと、前記第２パリティデータとを前記書き込みアクセス要求があったアドレスに書き込むようにすることができる。
【発明の効果】
【0021】
以上説明したように、本発明の半導体装置によれば、不揮発性メモリへのメモリアクセスのレイテンシを短縮できる、という効果が得られる。
【図面の簡単な説明】
【0022】
【図1】本発明の実施形態に係る半導体装置の読み出し関連部分の回路を示すブロック図である。
【図2】本実施形態の半導体装置の読み出し動作を説明するための各信号の波形の模式図である。
【図3】ページデータのビット構成を示す図である。
【図4】本発明の実施形態の半導体装置の書き込み部分の回路を示すブロック図である。
【図5】組織符号を利用した場合の運用時間に対するビットエラーレートの変化の一例を示すグラフである。
【発明を実施するための形態】
【0023】
以下、図面を参照して、本発明の好適な実施の形態について説明する。
【0024】
図１は、本発明の実施形態の半導体装置１００の読み出し関連部分の回路を示すブロック図である。半導体装置１００は、不揮発性メモリ１０と、第１エラー訂正回路２０と、第２エラー訂正回路３０と、シリアルインターフェース回路４０とを備える。簡単のため、データ部分とパリティ部分が分かれた組織符号を用いた場合を例に説明する。
【0025】
不揮発性メモリ１０は、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２とから構成されるページデータＤを記憶する。不揮発性メモリ１０は、図示を省略するが、メモリセルアレイ、読み出し関連回路（センスアンプ）、書き込み関連回路（書き込みドライバ）、及びワード線やビット線の選択回路を含む。
【0026】
半導体装置１００は、外部からページデータ単位での読み出し要求を受け付け、読み出し要求に含まれるページアドレスＡに対応したページデータＤを不揮発性メモリ１０から読み出し、ページデータＤの第１データＤ１と、第１パリティデータＰ１とを第１エラー訂正回路２０に出力し、ページデータＤの第２データＤ２と、第２パリティデータＰ２とを第２エラー訂正回路３０に出力する。
【0027】
第１エラー訂正回路２０は、第１データＤ１と、第１パリティデータＰ１が入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータＤＤ１の少なくとも１ビット以上のデータを出力する。
【0028】
第２エラー訂正回路３０は、第２データＤ２と、第２パリティデータＰ２が入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータＤＤ２の少なくとも１ビット以上のデータを出力する。
【0029】
シリアルインターフェース回路４０は、第１デコードデータＤＤ１及び第２デコードデータＤＤ２を順に出力し、出力データＱとする。簡単のため、１クロックに１ビットのデータを出力するシリアルインターフェース回路を用いて説明する。尚、シリアルインターフェースとして、１クロックに複数ビットのデータを出力するシリアルインターフェース回路を用いてもよい。
【0030】
第１エラー訂正コードは（Ｎｅ１ － １）ビット（Ｎｅ１は２以上の整数である。）のエラー訂正が可能である。第１エラー訂正コードとして、ハミング符号、リードソロモン符号、ＢＣＨ符号、ＬＤＰＣ、ゴレイ符号等を用いてもよい。第１エラー訂正コードは、組み合わせ回路とフリップフロップから構成されてもよい。特に、組み合わせ回路のみから構成される場合、第１デコード時間は組み合わせ回路の遅延時間で決定され、高速にデコードできるため、好適である。
【0031】
第２エラー訂正コードは（Ｎｅ２ － １）ビット（Ｎｅ２は２以上の整数である。）のエラー訂正が可能である。第２エラー訂正コードとして、ハミング符号、リードソロモン符号、ＢＣＨ符号、ＬＤＰＣ、ゴレイ符号等を用いてもよい。第２エラー訂正コードは、組み合わせ回路とフリップフロップから構成されてもよい。特に、第２デコード時間の制約は第１デコード時間に比べ緩和できるため、回路面積を小さくしやすい。従って、第２エラー訂正コードは、組み合わせ回路とフリップフロップを用いた構成が好適である。
【0032】
図２は、本実施形態の半導体装置１００の読み出し動作を説明するための各信号の波形の模式図である。簡単のため、下記の場合を例示している。デコードデータＤＤ１は２ビットの場合を例示している。また、不揮発性メモリ１０からページデータＤ全体が一度に読み出される場合を例示している。また、第１デコードデータＤＤ１のシリアル出力が終了する前に、第２デコード時間が完了する場合を例示している。また、出力データＱの形式がＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を先に出力する場合を例示しており、かつ、ページデータＤ内でデコードデータＤＤ１がデコードデータＤＤ２よりＬＳＢ側に配置している場合を例示している。
【0033】
時刻Ｔ０に、外部からのアクセス要求を受けて、ページアドレスＡをラッチし、不揮発性メモリ１０の読み出しを開始する。時刻Ｔ１に、ページデータＤが読み出され、第１エラー訂正回路２０に、第１データＤ１及び第１パリティデータＰ１が入力され、第２エラー訂正回路３０に、第２データＤ２及び第２パリティデータＰ２が入力されることが完了する。そして、第１エラー訂正回路２０は、デコードを開始し、かつ、第２エラー訂正回路３０は、デコードを開始する。
【0034】
時刻Ｔ２に、第１デコードデータＤＤ１の出力が開始される。時刻Ｔ３に、第１デコードデータＤＤ１のシリアル出力が開始される。時刻Ｔ４に、第２デコードデータＤＤ２の出力が開始される。そして、時刻Ｔ５に、第２デコードデータＤＤ２のシリアル出力が開始される。
【0035】
このように、第２デコード時間に比べ、第１デコード時間は短いため、第１デコードデータＤＤ１を先にシリアルインターフェース回路４０から出力し、第２デコードデータＤＤ２を続いてシリアルインターフェース回路４０から出力する。これにより、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮できる。
【0036】
図３はページデータＤのビット構成を示す図である。ページデータＤは、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２とから構成される。出力データＱの形式がＬＳＢを先に出力する場合を例示しており、かつ、ページデータＤ内で第１データＤ１が第２データＤ２よりＬＳＢ側に配置されている場合を例示している。
【0037】
第１データＤ１はＮｄａｔａ１ビットから構成される。第２データＤ２はＮｄａｔａ２ビットから構成される。第１パリティデータＰ１はＮｐａｒｉｔｙ１ビットから構成される。第２パリティデータＰ２はＮｐａｒｉｔｙ２ビットから構成される。
【0038】
本実施形態において、第１データＤ１のビット数Ｎｄａｔａ１は、第２データＤ２のビット数Ｎｄａｔａ２に比べ、小さい。第１データＤ１と第２データＤ２では、同じ符号を用いてもよいし、異なる符号を用いてもよい。
【0039】
ここで、エラー訂正回路のデコード時間は、符号長が小さいほど短くなる傾向にあるため、第１エラー訂正回路２０の第１デコード時間を短く設定できる。
【0040】
また、符号長が大きいほど、パリティビット数を低減しやすい傾向にあるため、第２パリティデータＰ２のビット数Ｎｐａｒｉｔｙ２を低減できる。
【0041】
また、第１データＤ１に対する第１パリティデータＰ１のビット数Ｎｐａｒｉｔｙ１の比率は大きいものの、第１データＤ１のＮｄａｔａ１がページデータＤ全体のビット数に占める割合が小さいため、第１パリティデータＰ１のオーバーヘッドも緩和できる。
【0042】
このように、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮しつつ、パリティビットのオーバーヘッドを低減できる。
【0043】
第１エラー訂正回路２０は、（Ｎｅ１ － １）ビットエラー訂正可能であり、第２エラー訂正回路３０は（Ｎｅ２ － １）ビットエラー訂正可能である。
【0044】
不揮発性メモリ１０のビットエラーレートは、書き換えにより増加する傾向にある。書換劣化のほぼない状態でのビットエラーレートをＰｂとすると、第１デコードデータＤＤ１のエラー訂正にフェイルする確率の近似値Ｐｗ１は、Ｃ（Ｎｄａｔａ１＋Ｎｐａｒｉｔｙ１， Ｎｅ１） ＊ ＰｂＮｅ１ となる。ここで、Ｃ（ｎ，ｋ）はｎ個の要素からｋ個の要素を重複なく選択する組み合わせの数である。また、第２デコードデータＤＤ２のエラー訂正にフェイルする確率の近似値Ｐｗ２は、Ｃ （Ｎｄａｔａ２＋Ｎｐａｒｉｔｙ２， Ｎｅ２） ＊ ＰｂＮｅ２となる。ページデータＤにフェイルする確率の近似値はＰｗ１＋Ｐｗ２となる。Ｐｗ１とＰｗ２のどちらか一方の値が十分大きいとページデータＤのフェイル率は大きいほうのフェイル率で律速されてしまうため、Ｐｗ１とＰｗ２はほぼ同等であることが望ましい。さらに、第２エラー訂正回路３０は、レイテンシの制約は緩く、符号長を大きくとることができるため、Ｐｗ２を低減できる。そのため、Ｐｗ２はＰｗ１に比べ、ほぼ同等か、小さいことが好適である。
【0045】
なお、Ｎｄａｔａ１、Ｎｄａｔａ２、Ｎｐａｒｉｔｙ１、Ｎｐａｒｉｔｙ２、Ｎｅ１、Ｎｅ２、Ｐｂは、全て設計段階で決定される。また、Ｐｂについては、メモリ素子の製造工程における不良の発生率や、メモリ素子の書き換えの実験結果を基にしたビットエラーレートの予測値が、設計段階で決定される。
【0046】
このように、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮しつつ、パリティビットのオーバーヘッドを低減し、かつ、データの信頼性を向上できる。
【0047】
図４は、本発明の実施形態の半導体装置１００の書き込み部分の回路を示すブロック図である。半導体装置１００は、さらに、第１パリティ生成回路５０と、第２パリティ生成回路６０とを備える。簡単のため、組織符号の場合を例に説明する。
【0048】
半導体装置１００は、第１データＤ１と第２データＤ２から構成される入力データをページアドレスＡに書き込むための、外部からのページデータ単位の書き込みアクセスを受け付ける。
【0049】
第１パリティ生成回路５０は、入力データの一部が第１データＤ１として入力されてから、第１エンコード時間経過後に、第１エラー訂正コードに基づき、第１パリティデータＰ１の少なくとも１ビット以上のデータを出力する。
【0050】
第２パリティ生成回路６０は、入力データの残りが第２データＤ２として入力されてから、第１エンコード時間より長い第２エンコード時間経過後に、第２エラー訂正コードに基づき、第２パリティデータＰ２の少なくとも１ビット以上のデータを出力する。
【0051】
そして、半導体装置１００は、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２とを、書き込みアクセスの要求のあったページアドレスＡに書き込む。
【0052】
第１エンコード時間は、第２エンコード時間に比べて短く設定する。その場合、第１データＤ１と第１パリティデータＰ１を先に不揮発性メモリ１０へ書き込み、その後、第２データＤ２と第２パリティデータＰ２を、不揮発性メモリ１０へ書き込む。
【0053】
このように、不揮発性メモリ１０への書き込みアクセスのレイテンシを短縮できる。
【0054】
図５は、組織符号を利用した場合の運用時間に対するビットエラーレートの変化の一例を示すグラフである。ページデータＤ内の一部のワードの書き込みがランダムに発生した場合を仮定している。簡単のため、第１データＤ１のビット数Ｎｄａｔａ１と、第１パリティデータＰ１のビット数Ｎｐａｒｉｔｙ１と、第２パリティデータＰ２のビット数Ｎｐａｒｉｔｙ２は、ワードのビット数Ｎｗｏｒｄと同じであり、第２データＤ２のビット数Ｎｄａｔａ２がＮｗｏｒｄに比べ大きいとした。第２データＤ２の書き込みのたびに第２パリティデータＰ２を更新する必要があるため、第２パリティデータＰ２の書き換え回数は多い傾向にある。そのため、図５に示すように、運用時間に対し、第２パリティデータＰ２部分の不揮発性メモリ１０は早くに劣化し、ビットエラーレートが悪化する。
【0055】
なお、第２データＤ２のビットエラーレートが悪化しない。これは、第２データＤ２のビット数が大きく、レートとして悪化しないからである。アドレス全体に一様にアクセスした場合を想定し、例えば、Ｎｄａｔａ１＝Ｎｐａｒｉｔｙ１＝Ｎｐａｒｉｔｙ２＝３２、Ｎｄａｔａ２＝３２０とした場合、３２ｂｉｔ毎のアクセスが本ページデータに１００回あったとすると、第１データＤ１は約９回（＝１００＊３２／（３２＋３２０））更新があり、第２データＤ２全体は約９１回（＝１００＊３２０／（３２＋３２０））更新があることになる。第２データＤ２の各３２ビットは約９回（＝９１＊３２／３２０）更新があることになる。一方、第２パリティデータＰ２は約９１回更新がある。
【0056】
劣化を見越して、第２デコードデータＤＤ２のエラー訂正にフェイルする確率の近似値Ｐｗ２を低く設定するとよい。第２エラー訂正回路３０は、レイテンシの制約は緩く、符号長を大きくとることができるため、Ｐｗ２を低減できる。
【0057】
例えば、ｔ個の誤りを訂正できる（ｎ，ｋ）ＢＣＨ符号のパラメタｔ，ｎ，ｋを選択することにより、近似値Ｐｗ２を設定する。ｎは符号長、ｋは情報ビット長、ｎ－ｋがパリティビット長である。情報ビット長の一部をデータビットとして利用するので、Ｎｄａｔａ２≦ｋの関係がある。パリティビットはＮｐａｒｉｔｙ２＝ｎ－ｋの関係がある。従って、誤り訂正数ｔや、符号長ｎを大きくすると、Ｐｗ２を低く設定できる。
【0058】
このように、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮しつつ、パリティビットのオーバーヘッドを低減し、かつ、データの信頼性を向上できる。
【0059】
ここで、データの信頼性を一定に保ったまま、符号長ｎを大きくすると、パリティビットのオーバーヘッドを低減できる傾向にある。また、パリティビットのオーバーヘッドを一定に保ったまま、符号長ｎを大きくすると、データの信頼性を向上できる傾向にある。
したがって、符号長ｎを大きくすることが望ましいが、副作用として、メモリアクセスのレイテンシが増大する。そこで、デコード時間が短い第１エラー訂正回路２０を利用することで、大きい符号長ｎの第２エラー訂正回路３０を利用しても、第２エラー訂正回路３０の長いデコード時間を隠ぺいすることができる。
したがって、符号長ｎを大きくすることが望ましいが、副作用として、メモリアクセスのレイテンシが増大する。そこで、デコード時間が短い第１エラー訂正回路２０を利用することで、大きい符号長ｎの第２エラー訂正回路３０を利用しても、第２エラー訂正回路３０の長いデコード時間を隠ぺいすることができる。
【0060】
以上説明したように、本実施形態に係る半導体装置１００によれば、第１エラー訂正回路２０は、第１データＤ１と、第１パリティデータＰ１とが入力されてから、第１デコード時間経過後に、第１デコードデータＤＤ１の少なくとも１ビット以上のデータを出力し、第２エラー訂正回路３０は、第２データＤ２と、第２パリティデータＰ２とが入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２デコードデータＤＤ２の少なくとも１ビット以上のデータを出力し、第１デコードデータＤＤ１に続いて第２デコードデータＤＤ２をシリアルインターフェース回路４０から出力する。これにより、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮できる。
【0061】
また、第１パリティ生成回路５０は、書き込みデータの一部が第１データＤ１として入力されてから、第１エンコード時間経過後に、第１パリティデータＰ１の少なくとも１ビット以上のデータを出力し、第２パリティ生成回路６０は、書き込みデータの残りが第２データＤ２として入力されてから、第１エンコード時間より長い第２エンコード時間経過後に、第２パリティデータＰ２の少なくとも１ビット以上のデータを出力し、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２とを書き込みアクセス要求があったアドレスに書き込む。これにより、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮できる。
【0062】
なお、ページデータの一部のワード単位で書き込みアクセスを受け付けるように変更してもよい。その場合、回路内部でリード・モディファイ・ライト動作を実施すればよい。具体的には、該当ページデータを読み出し、エラー訂正回路でデコードデータを取得し、変更部分のデータを更新し、パリティ生成回路でパリティデータを生成し、不揮発性メモリへ書き込むようにすればよい。
【0063】
例えば、不揮発性メモリ１０から、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２が出力される。第１エラー訂正回路２０は、第１データＤ１と、第１パリティデータＰ１が入力されると、第１デコードデータＤＤ１を出力する。第２エラー訂正回路３０は、第２データＤ２と、第２パリティデータＰ２が入力されると、第２デコードデータＤＤ２を出力する。
【0064】
次に、第１デコードデータＤＤ１と第２デコードデータＤＤ２の内、一部のワードを所望の値に更新する。更新した第１デコードデータＤＤ１と第２デコードデータＤＤ２を、上記図４の第１データＤ１と第２データＤ２として利用する。第１パリティ生成回路５０は、第１データＤ１が入力されると、第１パリティデータＰ１を出力する。第２パリティ生成回路６０は、第２データＤ２が入力されると、第２パリティデータＰ２を出力する。不揮発性メモリ１０では、第１データＤ１と第１パリティデータＰ１と第２データＤ２と第２パリティデータＰ２が入力され、メモリセルへデータが書き込まれる。
【符号の説明】
【0065】
１０ 不揮発性メモリ
２０ 第１エラー訂正回路
３０ 第２エラー訂正回路
４０ シリアルインターフェース回路
５０ 第１パリティ生成回路
６０ 第２パリティ生成回路
１００ 半導体装置
２０ 第１エラー訂正回路
３０ 第２エラー訂正回路
４０ シリアルインターフェース回路
５０ 第１パリティ生成回路
６０ 第２パリティ生成回路
１００ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
