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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023033111
(43)【公開日】2023-03-09
(54)【発明の名称】パッケージキャリア及びパッケージ構造
(51)【国際特許分類】
H01L 23/12 20060101AFI20230302BHJP
H01L 25/07 20060101ALI20230302BHJP
H01L 25/10 20060101ALI20230302BHJP
H05K 3/46 20060101ALI20230302BHJP
【ＦＩ】
H01L23/12 N
H01L25/08 B
H01L25/08 G
H01L25/08 Z
H01L25/14 Z
H05K3/46 Q
【審査請求】有
【請求項の数】13
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022100206
(22)【出願日】2022-06-22
(31)【優先権主張番号】110131543
(32)【優先日】2021-08-25
(33)【優先権主張国・地域又は機関】TW
(71)【出願人】
【識別番号】599110599
【氏名又は名称】旭徳科技股▲ふん▼有限公司
(74)【代理人】
【識別番号】100081961
【弁理士】
【氏名又は名称】木内 光春
(74)【代理人】
【識別番号】100112564
【弁理士】
【氏名又は名称】大熊 考一
(74)【代理人】
【識別番号】100163500
【弁理士】
【氏名又は名称】片桐 貞典
(74)【代理人】
【識別番号】230115598
【弁護士】
【氏名又は名称】木内 加奈子
(72)【発明者】
【氏名】勞 紹文
(72)【発明者】
【氏名】范 智朋
(72)【発明者】
【氏名】▲チェン▼ 秉益
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA12
5E316AA32
5E316AA43
5E316CC37
5E316CC38
5E316CC39
5E316FF01
5E316FF09
5E316FF10
5E316FF22
5E316HH17
5E316HH22
5E316HH23
5E316HH24
5E316JJ02
5E316JJ06
(57)【要約】 （修正有）
【課題】多層回路基板とシリコンウェハとを含み、薄型化と熱放散効果及び構造的信頼性を達成するパッケージキャリア及びパッケージ構造を提供する。
【解決手段】パッケージキャリア１００ａにおいて、多層回路基板１１０は、互いに連通した第１開口Ｈ１と、第２開口Ｈ２と、を含む。第１開口Ｈ１の第１の直径Ｗ１及び第１の深さＤ１は、それぞれ第２開口Ｈ２の第２の直径Ｗ２及び第２の深さＤ２よりも大きい。シリコンウェハ１２０は、多層回路基板１１０の第１開口Ｈ１に埋め込まれ、活性表面Ｓを有し、接続回路層１２２を含む。接続回路層は、活性表面に設けられて多層回路基板１１０に電気接続される。多層回路基板１１０の第２開口Ｈ２は、接続回路層の一部を露出する。
【選択図】図１
【解決手段】パッケージキャリア１００ａにおいて、多層回路基板１１０は、互いに連通した第１開口Ｈ１と、第２開口Ｈ２と、を含む。第１開口Ｈ１の第１の直径Ｗ１及び第１の深さＤ１は、それぞれ第２開口Ｈ２の第２の直径Ｗ２及び第２の深さＤ２よりも大きい。シリコンウェハ１２０は、多層回路基板１１０の第１開口Ｈ１に埋め込まれ、活性表面Ｓを有し、接続回路層１２２を含む。接続回路層は、活性表面に設けられて多層回路基板１１０に電気接続される。多層回路基板１１０の第２開口Ｈ２は、接続回路層の一部を露出する。
【選択図】図１
【特許請求の範囲】
【請求項1】
互いに連通した第１開口と第２開口とを有する多層回路基板と、
前記多層回路基板の前記第１開口に埋め込まれ、活性表面を有し、接続回路層を含むシリコンウェハと
を含み、
前記第１開口の第１の直径及び第１の深さが、それぞれ前記第２開口の第２の直径及び第２の深さよりも大きく、
前記接続回路層が前記活性表面に設けられて前記多層回路基板に電気接続され、前記多層回路基板の前記第２開口が前記接続回路層の一部を露出する、
パッケージキャリア。
前記多層回路基板の前記第１開口に埋め込まれ、活性表面を有し、接続回路層を含むシリコンウェハと
を含み、
前記第１開口の第１の直径及び第１の深さが、それぞれ前記第２開口の第２の直径及び第２の深さよりも大きく、
前記接続回路層が前記活性表面に設けられて前記多層回路基板に電気接続され、前記多層回路基板の前記第２開口が前記接続回路層の一部を露出する、
パッケージキャリア。
【請求項2】
前記多層回路基板が、
互いに逆向きの上面と下面とを含むコア誘電体層と、
前記コア誘電体層の前記上面に設けられた第１パターン化回路層と、
前記コア誘電体層の前記下面に設けられた第２パターン化回路層と、
前記コア誘電体層の前記上面に設けられ、前記第１パターン化回路層を覆う第１誘電体層と、
前記第１誘電体層に設けられた第３パターン化回路層と、
前記コア誘電体層の前記下面に設けられ、前記第２パターン化回路層を覆う第２誘電体層と、
前記第２誘電体層に設けられた第４パターン化回路層と、
前記コア誘電体層を貫通し、前記第１パターン化回路層と前記第２パターン化回路層とに電気接続された少なくとも１つの第１導電ビアと、
前記第１誘電体層を貫通し、前記第３パターン化回路層と前記第１パターン化回路層とに電気接続された少なくとも１つの第２導電ビアと、
前記第２誘電体層を貫通し、前記第４パターン化回路層と前記第２パターン化回路層とに電気接続された少なくとも１つの第３導電ビアと、
前記第１誘電体層を貫通し、前記第３パターン化回路層と前記シリコンウェハの前記接続回路層とに電気接続された少なくとも１つの第４導電ビアと
を含む、
請求項１に記載のパッケージキャリア。
互いに逆向きの上面と下面とを含むコア誘電体層と、
前記コア誘電体層の前記上面に設けられた第１パターン化回路層と、
前記コア誘電体層の前記下面に設けられた第２パターン化回路層と、
前記コア誘電体層の前記上面に設けられ、前記第１パターン化回路層を覆う第１誘電体層と、
前記第１誘電体層に設けられた第３パターン化回路層と、
前記コア誘電体層の前記下面に設けられ、前記第２パターン化回路層を覆う第２誘電体層と、
前記第２誘電体層に設けられた第４パターン化回路層と、
前記コア誘電体層を貫通し、前記第１パターン化回路層と前記第２パターン化回路層とに電気接続された少なくとも１つの第１導電ビアと、
前記第１誘電体層を貫通し、前記第３パターン化回路層と前記第１パターン化回路層とに電気接続された少なくとも１つの第２導電ビアと、
前記第２誘電体層を貫通し、前記第４パターン化回路層と前記第２パターン化回路層とに電気接続された少なくとも１つの第３導電ビアと、
前記第１誘電体層を貫通し、前記第３パターン化回路層と前記シリコンウェハの前記接続回路層とに電気接続された少なくとも１つの第４導電ビアと
を含む、
請求項１に記載のパッケージキャリア。
【請求項3】
前記多層回路基板が、
前記第１誘電体層と前記第３パターン化回路層とを覆い、第３開口と複数の第１開気孔とを含む第１ソルダーマスク層と、
前記第２誘電体層と前記第４パターン化回路層とを覆い、複数の第２開気孔を含む第２ソルダーマスク層と
を更に含み、
前記第３開口が前記第２開口と前記第１開口とに連通しており、前記第３開口の第３の直径が前記第２の直径以上であり、前記第１開気孔が複数の第１パッドを定義するため前記第３パターン化回路層の一部を露出し、
前記第２開気孔が複数の第２パッドを定義するため前記第４パターン化回路層の一部を露出する、
請求項２に記載のパッケージキャリア。
前記第１誘電体層と前記第３パターン化回路層とを覆い、第３開口と複数の第１開気孔とを含む第１ソルダーマスク層と、
前記第２誘電体層と前記第４パターン化回路層とを覆い、複数の第２開気孔を含む第２ソルダーマスク層と
を更に含み、
前記第３開口が前記第２開口と前記第１開口とに連通しており、前記第３開口の第３の直径が前記第２の直径以上であり、前記第１開気孔が複数の第１パッドを定義するため前記第３パターン化回路層の一部を露出し、
前記第２開気孔が複数の第２パッドを定義するため前記第４パターン化回路層の一部を露出する、
請求項２に記載のパッケージキャリア。
【請求項4】
前記第１パッドに設けられた第１表面処理層と、
前記第２パッドに設けられた第２表面処理層と
を更に含む、
請求項３に記載のパッケージキャリア。
前記第２パッドに設けられた第２表面処理層と
を更に含む、
請求項３に記載のパッケージキャリア。
【請求項5】
前記多層回路基板の前記第１開口に充填された絶縁材料を更に含み、
前記シリコンウェハが前記絶縁材料を介して前記第１開口に固定される、
請求項１に記載のパッケージキャリア。
前記シリコンウェハが前記絶縁材料を介して前記第１開口に固定される、
請求項１に記載のパッケージキャリア。
【請求項6】
互いに連通した第１開口と第２開口とを有する多層回路基板と、
前記多層回路基板の前記第１開口に埋め込まれ、活性表面を有し、接続回路層を含むシリコンウェハと
を含み、
前記第１開口の第１の直径及び第１の深さが、それぞれ前記第２開口の第２の直径及び第２の深さよりも大きく、
前記接続回路層が前記活性表面に設けられて前記多層回路基板に電気接続され、前記多層回路基板の前記第２開口が前記接続回路層の一部を露出する、
パッケージキャリアと、
前記パッケージキャリアに設けられ、前記多層回路基板の前記第２開口に位置する少なくとも１つのチップと
を含み、
前記少なくとも１つのチップが前記シリコンウェハの前記接続回路層に電気接続された、
パッケージ構造。
前記多層回路基板の前記第１開口に埋め込まれ、活性表面を有し、接続回路層を含むシリコンウェハと
を含み、
前記第１開口の第１の直径及び第１の深さが、それぞれ前記第２開口の第２の直径及び第２の深さよりも大きく、
前記接続回路層が前記活性表面に設けられて前記多層回路基板に電気接続され、前記多層回路基板の前記第２開口が前記接続回路層の一部を露出する、
パッケージキャリアと、
前記パッケージキャリアに設けられ、前記多層回路基板の前記第２開口に位置する少なくとも１つのチップと
を含み、
前記少なくとも１つのチップが前記シリコンウェハの前記接続回路層に電気接続された、
パッケージ構造。
【請求項7】
前記多層回路基板が、
互いに逆向きの上面と下面とを含むコア誘電体層と、
前記コア誘電体層の前記上面に設けられた第１パターン化回路層と、
前記コア誘電体層の前記下面に設けられた第２パターン化回路層と、
前記コア誘電体層の前記上面に設けられ、前記第１パターン化回路層を覆う第１誘電体層と、
前記第１誘電体層に設けられた第３パターン化回路層と、
前記コア誘電体層の前記下面に設けられ、前記第２パターン化回路層を覆う第２誘電体層と、
前記第２誘電体層に設けられた第４パターン化回路層と、
前記コア誘電体層を貫通し、前記第１パターン化回路層と前記第２パターン化回路層とに電気接続された少なくとも１つの第１導電ビアと、
前記第１誘電体層を貫通し、前記第３パターン化回路層と前記第１パターン化回路層とに電気接続された少なくとも１つの第２導電ビアと、
前記第２誘電体層を貫通し、前記第４パターン化回路層と前記第２パターン化回路層とに電気接続された少なくとも１つの第３導電ビアと、
前記第１誘電体層を貫通し、前記第３パターン化回路層と前記シリコンウェハの前記接続回路層とに電気接続された少なくとも１つの第４導電ビアと
を含む、
請求項６に記載のパッケージ構造。
互いに逆向きの上面と下面とを含むコア誘電体層と、
前記コア誘電体層の前記上面に設けられた第１パターン化回路層と、
前記コア誘電体層の前記下面に設けられた第２パターン化回路層と、
前記コア誘電体層の前記上面に設けられ、前記第１パターン化回路層を覆う第１誘電体層と、
前記第１誘電体層に設けられた第３パターン化回路層と、
前記コア誘電体層の前記下面に設けられ、前記第２パターン化回路層を覆う第２誘電体層と、
前記第２誘電体層に設けられた第４パターン化回路層と、
前記コア誘電体層を貫通し、前記第１パターン化回路層と前記第２パターン化回路層とに電気接続された少なくとも１つの第１導電ビアと、
前記第１誘電体層を貫通し、前記第３パターン化回路層と前記第１パターン化回路層とに電気接続された少なくとも１つの第２導電ビアと、
前記第２誘電体層を貫通し、前記第４パターン化回路層と前記第２パターン化回路層とに電気接続された少なくとも１つの第３導電ビアと、
前記第１誘電体層を貫通し、前記第３パターン化回路層と前記シリコンウェハの前記接続回路層とに電気接続された少なくとも１つの第４導電ビアと
を含む、
請求項６に記載のパッケージ構造。
【請求項8】
前記多層回路基板が、
前記第１誘電体層と前記第３パターン化回路層とを覆い、第３開口と複数の第１開気孔とを含む第１ソルダーマスク層と、
前記第２誘電体層と前記第４パターン化回路層とを覆い、複数の第２開気孔を含む第２ソルダーマスク層と
を更に含み、
前記第３開口が前記第２開口と前記第１開口とに連通し、前記第３開口の第３の直径が前記第２の直径以上であり、前記第１開気孔が複数の第１パッドを定義するため前記第３パターン化回路層の一部を露出し、
前記第２開気孔が複数の第２パッドを定義するため前記第４パターン化回路層の一部を露出する、
請求項７に記載のパッケージ構造。
前記第１誘電体層と前記第３パターン化回路層とを覆い、第３開口と複数の第１開気孔とを含む第１ソルダーマスク層と、
前記第２誘電体層と前記第４パターン化回路層とを覆い、複数の第２開気孔を含む第２ソルダーマスク層と
を更に含み、
前記第３開口が前記第２開口と前記第１開口とに連通し、前記第３開口の第３の直径が前記第２の直径以上であり、前記第１開気孔が複数の第１パッドを定義するため前記第３パターン化回路層の一部を露出し、
前記第２開気孔が複数の第２パッドを定義するため前記第４パターン化回路層の一部を露出する、
請求項７に記載のパッケージ構造。
【請求項9】
前記パッケージキャリアが、
前記第１パッドに設けられた第１表面処理層と、
前記第２パッドに設けられた第２表面処理層と
を更に含む、
請求項８に記載のパッケージ構造。
前記第１パッドに設けられた第１表面処理層と、
前記第２パッドに設けられた第２表面処理層と
を更に含む、
請求項８に記載のパッケージ構造。
【請求項10】
前記パッケージキャリアが前記多層回路基板の前記第１開口に充填された絶縁材料を更に含み、
前記シリコンウェハが前記絶縁材料を介して前記第１開口に固定される、
請求項６に記載のパッケージ構造。
前記シリコンウェハが前記絶縁材料を介して前記第１開口に固定される、
請求項６に記載のパッケージ構造。
【請求項11】
前記少なくとも１つのチップが第１チップと第２チップとを含み、前記第１チップがフリップチップ方式にて前記シリコンウェハの前記接続回路層に電気接続され、前記第２チップがワイヤボンディング方式にて前記第３パターン化回路層に電気接続された、
請求項６に記載のパッケージ構造。
請求項６に記載のパッケージ構造。
【請求項12】
前記多層回路基板の前記第２開口に設けられ、前記シリコンウェハの前記接続回路層に電気接続されたパッケージ体と、
前記多層回路基板に設けられた光ファイバと
を更に含み、
前記パッケージ体と前記少なくとも１つのチップとが前記接続回路層を介して電気接続され、
前記光ファイバと前記パッケージ体とが前記多層回路基板の同一側に位置しており、前記パッケージ体が前記光ファイバに電気接続された、
請求項６に記載のパッケージ構造。
前記多層回路基板に設けられた光ファイバと
を更に含み、
前記パッケージ体と前記少なくとも１つのチップとが前記接続回路層を介して電気接続され、
前記光ファイバと前記パッケージ体とが前記多層回路基板の同一側に位置しており、前記パッケージ体が前記光ファイバに電気接続された、
請求項６に記載のパッケージ構造。
【請求項13】
前記少なくとも１つのチップが第１チップと第２チップとを含み、前記第１チップと前記第２チップがそれぞれフリップチップ方式にて前記シリコンウェハの前記接続回路層に電気接続され、前記第１チップと前記第２チップとが前記接続回路層を介して電気接続された、
請求項６に記載のパッケージ構造。
請求項６に記載のパッケージ構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は基板構造に関するものであり、特に、パッケージキャリア、及び該パッケージキャリアを用いたパッケージ構造に関する。
【背景技術】
【0002】
電子デバイスのスリム化に伴い、現在の傾向は中間基板の使用を減らすために異質の半導体部品を直接接続させることである。従って、半導体パッケージのサイズが縮小されるのみならず、半導体パッケージの計算速度を向上させるために電気経路が短縮される。ただし、異質な半導体部品を如何にして直接接続させるかが目下の解決すべき緊急の課題である。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明は、ヘテロジニアスインテグレーションの特徴を介して現在の軽量、薄型、コンパクトという傾向を満たすパッケージキャリアを対象とする。
【0004】
本発明はまた、より薄型化されたパッケージの厚さ、より好ましい熱放散効果、及びより好ましい構造的信頼性を達成するために上述したパッケージキャリアを採用したパッケージ構造も対象とする。
【課題を解決するための手段】
【0005】
本発明は、多層回路基板とシリコンウェハとを含むパッケージキャリアを提供する。多層回路基板は、互いに連通した第１開口と第２開口とを含む。第１開口の第１の直径及び第１の深さは、それぞれ第２開口の第２の直径及び第２の深さよりも大きい。シリコンウェハは、多層回路基板の第１開口に埋め込まれる。シリコンウェハは活性表面を有し、接続回路層を含む。接続回路層は活性表面に設けられて多層回路基板に電気接続される。多層回路基板の第２開口は、接続回路層の一部を露出する。
【0006】
本発明の１つの実施形態において、多層回路基板は、コア誘電体層と、第１パターン化回路層と、第２パターン化回路層と、第１誘電体層と、第３パターン化回路層と、第２誘電体層と、第４パターン化回路層と、少なくとも１つの第１導電ビアと、少なくとも１つの第２導電ビアと、少なくとも１つの第３導電ビアと、少なくとも１つの第４導電ビアとを含む。コア誘電体層は、互いに逆向きの上面と下面とを有する。第１パターン化回路層は、コア誘電体層の上面に設けられる。第２パターン化回路層は、コア誘電体層の下面に設けられる。第１誘電体層は、コア誘電体層の上面に設けられ、第１パターン化回路層を覆う。第３パターン化回路層は、第１誘電体層に設けられる。第２誘電体層は、コア誘電体層の下面に設けられ、第２パターン化回路層を覆う。第４パターン化回路層は、第２誘電体層に設けられる。第１導電ビアは、コア誘電体層を貫通し、第１パターン化回路層と第２パターン化回路層とに電気接続される。第２導電ビアは、第１誘電体層を貫通し、第３パターン化回路層と第１パターン化回路層とに電気接続される。第３導電ビアは、第２誘電体層を貫通し、第４パターン化回路層と第２パターン化回路層とに電気接続される。第４導電ビアは、第１誘電体層を貫通し、第３パターン化回路層とシリコンウェハの接続回路層とに電気接続される。
【0007】
本発明の１つの実施形態において、多層回路基板は、第１ソルダーマスク層と第２ソルダーマスク層とを更に含む。第１ソルダーマスク層は、第１誘電体層と第３パターン化回路層とを覆う。第１ソルダーマスク層は、第３開口と複数の第１開気孔とを有する。第３開口は第２開口と第１開口とに連通し、第３開口の第３の直径は第２の直径以上である。第１開気孔は、複数の第１パッドを定義するため第３パターン化回路層を露出する。第２ソルダーマスク層は、第２誘電体層と第４パターン化回路層とを覆う。第２ソルダーマスク層は複数の第２開気孔を有し、第２開気孔は、複数の第２パッドを定義するため第４パターン化回路層の一部を露出する。
【0008】
本発明の１つの実施形態において、パッケージキャリアは、第１表面処理層と第２表面処理層とを更に含む。第１表面処理層は第１パッドに設けられる。第２表面処理層は第２パッドに設けられる。
【0009】
本発明の１つの実施形態において、パッケージキャリアは、多層回路基板の第１開口に充填された絶縁材料を更に含む。シリコンウェハは、絶縁材料を介して第１開口に固定される。
【0010】
本発明は、パッケージキャリアと少なくとも１つのチップとを含むパッケージ構造を提供する。パッケージキャリアは、多層回路基板とシリコンウェハとを含む。多層回路基板は、互いに連通した第１開口と第２開口とを含む。第１開口の第１の直径及び第１の深さは、それぞれ第２開口の第２の直径及び第２の深さよりも大きい。シリコンウェハは、多層回路基板の第１開口に埋め込まれる。シリコンウェハは活性表面を有し、接続回路層を含む。接続回路層は活性表面に設けられて多層回路基板に電気接続される。多層回路基板の第２開口は接続回路層の一部を露出する。チップはパッケージキャリアに設けられ、多層回路基板の第２開口に位置し、そこでチップはシリコンウェハの接続回路層に電気接続される。
【0011】
本発明の１つの実施形態において、多層回路基板は、コア誘電体層と、第１パターン化回路層と、第２パターン化回路層と、第１誘電体層と、第３パターン化回路層と、第２誘電体層と、第４パターン化回路層と、少なくとも１つの第１導電ビアと、少なくとも１つの第２導電ビアと、少なくとも１つの第３導電ビアと、少なくとも１つの第４導電ビアとを含む。コア誘電体層は、互いに逆向きの上面と下面とを有する。第１パターン化回路層は、コア誘電体層の上面に設けられる。第２パターン化回路層は、コア誘電体層の下面に設けられる。第１誘電体層は、コア誘電体層の上面に設けられ、第１パターン化回路層を覆う。第３パターン化回路層は、第１誘電体層に設けられる。第２誘電体層は、コア誘電体層の下面に設けられ、第２パターン化回路層を覆う。第４パターン化回路層は、第２誘電体層に設けられる。第１導電ビアは、コア誘電体層を貫通し、第１パターン化回路層と第２パターン化回路層とに電気接続される。第２導電ビアは、第１誘電体層を貫通し、第３パターン化回路層と第１パターン化回路層とに電気接続される。第３導電ビアは、第２誘電体層を貫通し、第４パターン化回路層と第２パターン化回路層とに電気接続される。第４導電ビアは、第１誘電体層を貫通し、第３パターン化回路層とシリコンウェハの接続回路層とに電気接続される。
【0012】
本発明の１つの実施形態において、多層回路基板は、第１ソルダーマスク層と第２ソルダーマスク層とを更に含む。第１ソルダーマスク層は、第１誘電体層と第３パターン化回路層とを覆う。第１ソルダーマスク層は、第３開口と複数の第１開気孔とを有する。第３開口は第２開口と第１開口とに連通し、第３開口の第３の直径は第２の直径以上である。第１開気孔は、複数の第１パッドを定義するため第３パターン化回路層を露出する。第２ソルダーマスク層は、第２誘電体層と第４パターン化回路層とを覆う。第２ソルダーマスク層は複数の第２開気孔を有し、第２開気孔は、複数の第２パッドを定義するため第４パターン化回路層の一部を露出する。
【0013】
本発明の１つの実施形態において、パッケージキャリアは、第１表面処理層と第２表面処理層とを更に含む。第１表面処理層は第１パッドに設けられる。第２表面処理層は第２パッドに設けられる。
【0014】
本発明の１つの実施形態において、パッケージキャリアは、多層回路基板の第１開口に充填された絶縁材料を更に含む。シリコンウェハは、絶縁材料を介して第１開口に固定される。
【0015】
本発明の１つの実施形態において、少なくとも１つのチップは、第１チップと第２チップとを含む。第１チップはフリップチップ方式にてシリコンウェハの接続回路層に電気接続され、第２チップはワイヤボンディング方式にて第３パターン化回路層に電気接続される。
【0016】
本発明の１つの実施形態において、パッケージ構造は、パッケージ体と光ファイバとを更に含む。パッケージ体は、多層回路基板の第２開口に設けられ、シリコンウェハの接続回路層に電気接続される。パッケージ体とチップは、接続回路層を介して電気接続される。光ファイバは多層回路基板に設けられ、光ファイバとパッケージ体は多層回路基板の同一側に位置しており、パッケージ体は光ファイバに電気接続される。
【0017】
本発明の１つの実施形態において、チップは第１チップと第２チップとを含む。第１チップと第２チップは、フリップチップ方式にてシリコンウェハの接続回路層にそれぞれ電気接続される。第１チップと第２チップは、接続回路層を介して電気接続される。
【発明の効果】
【0018】
まとめると、本発明のパッケージキャリアの設計において、シリコンウェハは多層回路基板の第１開口に埋め込まれ、多層回路基板の第２開口はシリコンウェハの接続回路層を露出し、接続回路層は多層回路基板に電気接続される。このようにして、本発明のパッケージキャリアはヘテロジニアスインテグレーションの効果を達成することができ、軽量、薄型、コンパクトという現在の傾向を満たすことができる。加えて、本発明のパッケージキャリアを用いたパッケージ構造について、チップは多層回路基板の第２開口に設けられて、シリコンウェハの接続回路層に電気接続され、シリコンウェハは導電を介して信号を送信することができ、その材料は放熱効果を有し、その熱膨張係数はチップのものに類似していることで、本発明のパッケージ構造はより薄型化されたパッケージの厚さとより好ましい放熱効果並びに構造的信頼性の両方を有する。
【0019】
上記をより理解し易くするため、いくつかの実施形態を図面と併せて以下に詳細に説明する。
【図面の簡単な説明】
【0020】
添付図面は、本発明の更なる理解を提供するために含まれ、本明細書に包含されてその一部を構成する。図面は、本発明の実施形態を表し、明細書と併せ、本発明の原理を説明する役割を果たす。
【0021】
【0022】
【0023】
【0024】
【発明を実施するための形態】
【0025】
図１は、本発明の１つの実施形態によるパッケージキャリアの概略断面図である。図１を参照し、本実施形態において、パッケージキャリア１００ａは、多層回路基板１１０とシリコンウェハ１２０とを含む。多層回路基板１１０は、互いに連通した第１開口Ｈ１と第２開口Ｈ２とを有する。第１開口Ｈ１の第１の直径Ｗ１及び第１の深さＤ１は、それぞれ第２開口Ｈ２の第２の直径Ｗ２及び第２の深さＤ２よりも大きい。シリコンウェハ１２０は、多層回路基板１１０の第１開口Ｈ１に埋め込まれる。シリコンウェハ１２０は活性表面Ｓを有し、接続回路層１２２を含む。接続回路層１２２は活性表面Ｓに設けられ、多層回路基板１１０に電気接続される。多層回路基板１１０の第２開口Ｈ２は、接続回路層１２２の一部を露出する。
【0026】
詳細には、本実施形態の多層回路基板１１０は、コア誘電体層１１２と、第１パターン化回路層１１１と、第２パターン化回路層１１３と、第１誘電体層１１４と、第３パターン化回路層１１５と、第２誘電体層１１６と、第４パターン化回路層１１７と、少なくとも１つの第１導電ビアＴ１と、少なくとも１つの第２導電ビアＴ２と、少なくとも１つの第３導電ビアＴ３と、少なくとも１つの第４導電ビアＴ４とを含む。コア誘電体層１１２は、互いに逆向きの上面Ｓ１と下面Ｓ２とを有する。第１パターン化回路層１１１は、コア誘電体層１１２の上面Ｓ１に設けられる。第２パターン化回路層１１３は、コア誘電体層１１２の下面Ｓ２に設けられる。第１誘電体層１１４は、コア誘電体層１１２のの上面Ｓ１に設けられ、第１パターン化回路層１１１を覆う。第３パターン化回路層１１５は、第１誘電体層１１４に設けられる。第２誘電体層１１６は、コア誘電体層１１２の下面Ｓ２に設けられ、第２パターン化回路層１１３を覆う。第４パターン化回路層１１７は、第２誘電体層１１６に設けられる。第１導電ビアＴ１は、コア誘電体層１１２を貫通し、第１パターン化回路層１１１と第２パターン化回路層１１３とに電気接続される。第２導電ビアＴ２は、第１誘電体層１１４を貫通し、第３パターン化回路層１１５と第１パターン化回路層１１１とに電気接続される。第３導電ビアＴ３は、第２誘電体層１１６を貫通し、第４パターン化回路層１１７と第２パターン化回路層１１３とに電気接続される。第４導電ビアＴ４は、第１誘電体層１１４を貫通し、第３パターン化回路層１１５とシリコンウェハ１２０の接続回路層１２２とに電気接続される。簡述すると、本実施形態の多層回路基板１１０は４層回路基板として実施されるが、これは１つの例であり、本発明は４層回路基板に限定されない。
【0027】
加えて、本実施形態の多層回路基板１１０は、第１ソルダーマスク層１１８と第２ソルダーマスク層１１９とを更に含む。第１ソルダーマスク層１１８は、第１誘電体層１１４と第３パターン化回路層１１５とを覆う。第１ソルダーマスク層１１８は、第３開口Ｈ３と複数の第１開気孔Ａ１とを有する。第３開口Ｈ３は、第２開口Ｈ２と第１開口Ｈ１とに連通しており、第３開口Ｈ３の第３の直径Ｗ３は第２の直径Ｗ２以上である。第１開気孔Ａ１は、複数の第１パッドＰ１を定義するため第３パターン化回路層１１５の一部を露出する。第２ソルダーマスク層１１９は、第２誘電体層１１６と第４パターン化回路層１１７とを覆う。第２ソルダーマスク層１１９は複数の第２開気孔Ａ２を有し、第２開気孔Ａ２は、複数の第２パッドＰ２を定義するため第４パターン化回路層１１７の一部を露出する。
【0028】
第１パッドＰ１と第２パッドＰ２の酸化を防ぐため、本実施形態のパッケージキャリア１００ａは、第１表面処理層１３０と第２表面処理層１４０とを更に含む。第１表面処理層１３０は第１パッドＰ１に設けられ、第２表面処理層１４０は第２パッドＰ２に設けられる。第１表面処理層１３０と第２表面処理層１４０は、それぞれ、例えば、ニッケル層、金層、銀層、又はニッケル－パラジウム－金層であるが、本発明はこれに限定されない。第１表面処理層１３０と第２表面処理層１４０の配置は、第１パッドＰ１と第２パッドＰ２の酸化を防ぐのみならず、後続のワイヤボンディングを介したチップとの電気接続において、ワイヤを第１パッドＰ１と第２パッドＰ２とに容易に電気接続させることができる。
【0029】
加えて、本実施形態のパッケージキャリア１００ａは、多層回路基板１１０の第１開口Ｈ１に充填された絶縁材料１５０を更に含む。シリコンウェハ１２０は絶縁材料１５０を介して第１開口Ｈ１に固定され、絶縁材料１５０は、例えば、孔閉塞樹脂である。つまり、シリコンウェハ１２０が多層回路基板１１０の第１開口Ｈ１に埋め込まれるとき、シリコンウェハ１２０と第１開口Ｈ１の内壁との間に間隙が存在し、絶縁材料１５０はシリコンウェハ１２０を固定して位置決めするために間隙を埋めて、シリコンウェハ１２０と第１開口Ｈ１との間に位置している。第１開口Ｈ１の上面視は丸みを持った矩形であることが好ましい。
【0030】
更に、本実施形態のシリコンウェハ１２０の厚さは、コア誘電体層１１２の厚さ（即ち第１の深さＤ１）と略同一である。シリコンウェハ１２０が多層回路基板１１０の第１開口Ｈ１に埋め込まれるとき、シリコンウェハ１２０の活性表面Ｓがコア誘電体層１１２の上面Ｓ１と整列し、シリコンウェハ１２０の底面が下面Ｓ２と整列することが好ましく、これは後続のチップパッケージの全体的なパッケージの厚さを効果的に減少させることができる。更に、多層回路基板１１０の第２開口Ｈ２はシリコンウェハ１２０の接続回路層１２２の一部を露出するのみであり、これは接続回路層１２２の一部が第１誘電体層１１４により覆われることを意味し、第１誘電体層１１４の外側に露出された接続回路層１２２は、その後、電子素子に直接電気接続されることができる。
【0031】
簡述すると、本実施形態のシリコンウェハ１２０が多層回路基板１１０の第１開口Ｈ１に埋め込まれ、多層回路基板１１０の第２開口Ｈ２がシリコンウェハ１２０の接続回路層１２２を露出し、接続回路層１２２が第４導電ビアＴ４を介して多層回路基板１１０の第３パターン化回路層１１５に電気接続される。このようにして、本実施形態のパッケージキャリア１００ａはヘテロジニアスインテグレーションの効果を達成することができ、軽量、薄型、コンパクトという現在の傾向を満たすことができる。
【0032】
上述した実施形態の内容の部材及び部分の符号は以下の実施形態でも用いられ、同一の符号は同一又は類似の部材を示し、同一の技術内容の説明は省略する。省略した部分の説明は上述した実施形態を参照することができ、以下の実施形態では繰り返さない。
【0033】
図２は、本発明の１つの実施形態によるパッケージ構造の概略断面図である。図２を参照し、本実施形態において、パッケージ構造１０ａはパッケージキャリア１００ａと少なくとも１つのチップとを含む。少なくとも１つのチップは、第１チップ２０と第２チップ３０とを含む。第１チップ２０と第２チップ３０はパッケージキャリア１００ａに設けられ、第１チップ２０は多層回路基板１１０の第２開口Ｈ２に位置し、第２チップ３０は第１チップ２０に積載される。第１チップ２０はフリップチップ方式にてシリコンウェハ１２０の接続回路層１２２に電気接続され、第２チップ３０はワイヤボンディング方式にて第３パターン化回路層１１５に電気接続される。つまり、電線３４は第２チップ３０の電極３２と第１パッドＰ１との間に電気接続される。
【0034】
図３は、本発明のもう１つの実施形態によるパッケージ構造の概略断面図である。図２と図３を同時に参照し、本実施形態のパッケージ構造１０ｂは上述したパッケージ構造１０ａに類似しており、これらの間の差異は、本実施形態において、パッケージ構造１０ｂは１つのチップ４０のみを含んでおり、パッケージ構造１０ｂはパッケージ体５０と光ファイバ６０とを更に含むことにある。詳細には、チップ４０は多層回路基板１１０の第２開口Ｈ２に位置しており、フリップチップ方式でシリコンウェハ１２０’の接続回路層１２２’に電気接続される。パッケージ体５０は多層回路基板１１０の第２開口Ｈ２に設けられ、フリップチップ方式でシリコンウェハ１２０’の接続回路層１２２’に電気接続される。パッケージ体５０とチップ４０は接続回路層１２２’を介して電気接続される（図３の領域Ｅを参照）。光ファイバ６０は多層回路基板１１０の第１ソルダーマスク層１１８に設けられ、多層回路基板１１０におけるパッケージ体５０と同一側に位置しており、そこでパッケージ体５０と光ファイバ６０はスイッチとしての役割を果たすよう電気接続される。加えて、本実施形態のパッケージキャリア１００ｂにおいて、第１ソルダーマスク層１１８の第３開口Ｈ３’の第３の直径Ｗ３’は、第１誘電体層１１４の第２開口Ｈ２の第２の直径Ｗ２と等しい。
【0035】
図４は、本発明のもう１つの実施形態によるパッケージ構造の概略断面図である。図３と図４を同時に参照し、本実施形態のパッケージ構造１０ｃは上述したパッケージ構造１０ｂに類似しており、これらの間の差異は、本実施形態において、パッケージ構造１０ｃは２つのチップ４０、７０を含み、チップ４０、７０はそれぞれフリップチップ方式でシリコンウェハ１２０’の接続回路層１２２’に電気接続され、チップ４０、７０は接続回路層１２２’を介して電気接続されることにある。
【0036】
簡述すると、本実施形態において、第１チップ２０、チップ４０、パッケージ体５０、及びチップ７０は、シリコンウェハ１２０、１２０’の接続回路層１２２、１２２’に直接電気接続され、シリコンウェハ１２０、１２０’が導電を介して信号を送信するほか、それらの材料は放熱効果を有し、それらの熱膨張係数はチップのものと類似している。このため、本発明のパッケージ構造１０ａ、１０ｂ、１０ｃはより薄型化されたパッケージの厚さを有するのみならず、より好ましい放熱効果及び構造的信頼性をも有する。
【0037】
まとめると、本発明のパッケージキャリアの設計において、シリコンウェハは多層回路基板の第１開口に埋め込まれ、多層回路基板の第２開口はシリコンウェハの接続回路層を露出し、接続回路層は多層回路基板と電気接続される。このようにして、本発明のパッケージキャリアはヘテロジニアスインテグレーションの効果を達成し、軽量、薄型、コンパクトという現在の傾向を満たすことができる。加えて、本発明のパッケージキャリアを用いるパッケージ構造について、チップは多層回路基板の第２開口に設けられ、シリコンウェハの接続回路層に電気接続され、シリコンウェハは導電を介して信号を送信することができ、その材料は放熱効果を有し、その熱膨張係数はチップのものと類似していることで、本発明のパッケージ構造はより薄型化されたパッケージ厚さのみならず、より好ましい放熱効果及び構造的信頼性をも有する。
【0038】
当業者にとって、本発明の範囲又は精神から逸脱することなく、開示された実施形態に対する様々な改変及び変形をなすことができることは明らかであろう。上述を考慮し、本発明は、以下の特許請求の範囲及びそれらの均等物の範囲内にあるという条件において改変及び変形をカバーすることを意図している。
【産業上の利用可能性】
【0039】
本発明のパッケージキャリア及び該パッケージキャリアを用いたパッケージ構造は、パッケージ技術に適用することができる。
【符号の説明】
【0040】
１０ａ、１０ｂ、１０ｃ：パッケージ構造
２０：第１チップ
３０：第２チップ
３２：電極
３４：電線
４０、７０：チップ
５０：パッケージ体
６０：光ファイバ
１００ａ、１００ｂ：パッケージキャリア
１１０：多層回路基板
１１１：第１パターン化回路層
１１２：コア誘電体層
１１３：第２パターン化回路層
１１４：第１誘電体層
１１５：第３パターン化回路層
１１６：第２誘電体層
１１７：第４パターン化回路層
１１８：第１ソルダーマスク層
１１９：第２ソルダーマスク層
１２０、１２０’：シリコンウェハ
１２２、１２２’：接続回路層
１３０：第１表面処理層
１４０：第２表面処理層
１５０：絶縁材料
Ａ１：第１開気孔
Ａ２：第２開気孔
Ｄ１：第１の深さ
Ｄ２：第２の深さ
Ｈ１：第１開口
Ｈ２：第２開口
Ｈ３、Ｈ３’：第３開口
Ｐ１：第１パッド
Ｐ２：第２パッド
Ｓ１：上面
Ｓ２：下面
Ｓ：活性表面
Ｔ１：第１導電ビア
Ｔ２：第２導電ビア
Ｔ３：第３導電ビア
Ｔ４：第４導電ビア
Ｗ１：第１の直径
Ｗ２：第２の直径
Ｗ３、Ｗ３’：第３の直径
２０：第１チップ
３０：第２チップ
３２：電極
３４：電線
４０、７０：チップ
５０：パッケージ体
６０：光ファイバ
１００ａ、１００ｂ：パッケージキャリア
１１０：多層回路基板
１１１：第１パターン化回路層
１１２：コア誘電体層
１１３：第２パターン化回路層
１１４：第１誘電体層
１１５：第３パターン化回路層
１１６：第２誘電体層
１１７：第４パターン化回路層
１１８：第１ソルダーマスク層
１１９：第２ソルダーマスク層
１２０、１２０’：シリコンウェハ
１２２、１２２’：接続回路層
１３０：第１表面処理層
１４０：第２表面処理層
１５０：絶縁材料
Ａ１：第１開気孔
Ａ２：第２開気孔
Ｄ１：第１の深さ
Ｄ２：第２の深さ
Ｈ１：第１開口
Ｈ２：第２開口
Ｈ３、Ｈ３’：第３開口
Ｐ１：第１パッド
Ｐ２：第２パッド
Ｓ１：上面
Ｓ２：下面
Ｓ：活性表面
Ｔ１：第１導電ビア
Ｔ２：第２導電ビア
Ｔ３：第３導電ビア
Ｔ４：第４導電ビア
Ｗ１：第１の直径
Ｗ２：第２の直径
Ｗ３、Ｗ３’：第３の直径
【図1】
【図2】
【図3】
【図4】
【外国語明細書】