(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023003407
(43)【公開日】2023-01-11
(54)【発明の名称】放射部及び受信部を含む光検出器モジュール
(51)【国際特許分類】
G01J 1/02 20060101AFI20221228BHJP
H01S 5/022 20210101ALI20221228BHJP
H01S 5/42 20060101ALI20221228BHJP
H01L 31/10 20060101ALI20221228BHJP
H01L 27/146 20060101ALI20221228BHJP
G01S 7/4863 20200101ALI20221228BHJP
【ＦＩ】
G01J1/02 P
H01S5/022
H01S5/42
H01L31/10 A
H01L27/146 F
G01S7/4863
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022100179
(22)【出願日】2022-06-22
(31)【優先権主張番号】17/356208
(32)【優先日】2021-06-23
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/356282
(32)【優先日】2021-06-23
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/834402
(32)【優先日】2022-06-07
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】522250242
【氏名又は名称】アエルマ，インコーポレイテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】クラムキン，ジョナサン
【テーマコード（参考）】
2G065
4M118
5F173
5F849
5J084
【Ｆターム（参考）】
2G065AB02
2G065AB09
2G065BA02
2G065BA32
2G065BB11
2G065BB25
2G065DA15
4M118AA01
4M118AB01
4M118BA19
4M118CA05
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4M118CB01
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4M118EA14
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5F173MA10
5F173MD65
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5F849HA05
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5F849XB01
5F849XB08
5F849XB18
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5F849XB37
5J084AA05
5J084AA14
5J084AB07
5J084AC02
5J084AC03
5J084AC04
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5J084AC08
5J084BA04
5J084BA19
5J084BA36
5J084BA40
5J084CA65
5J084EA01
5J084EA22
(57)【要約】
【課題】 シリコン（Si）基盤上に化合物半導体（CS）光電子デバイスを実現する技術が開示される。
【解決手段】 集積プラットフォームは、CS材料のヘテロエピタキシ、及び平坦なSi基盤上の直接ヘテロエピタキシによるSi上のデバイス構造に基づき、又は、誘電パターンSi基盤上の選択領域ヘテロエピタキシによる。CSデバイス構造の堆積に続き、デバイス製造ステップは、Si相補型金属酸化物半導体（CMOS）製造技術を用いて実行され、大量生産を可能にする。集積プラットフォームは、画像センサのための光検出器アレイ及び垂直共振器面発光レーザアレイを含む光電子モジュールデバイスの製造を可能にする。そのようなモジュールデバイスは、自動車及びロボット車両並びにスマートフォンやタブレットのようなモバイルデバイスのための光検出及び測距（LIDAR）システム、及び工業上映像、人工知能（AI）、拡張現実（AR）及び仮想現実（VR）のような他の知覚アプリケーションのためを含む種々の用途で使用できる。
【選択図】 図１Ａ
【解決手段】 集積プラットフォームは、CS材料のヘテロエピタキシ、及び平坦なSi基盤上の直接ヘテロエピタキシによるSi上のデバイス構造に基づき、又は、誘電パターンSi基盤上の選択領域ヘテロエピタキシによる。CSデバイス構造の堆積に続き、デバイス製造ステップは、Si相補型金属酸化物半導体（CMOS）製造技術を用いて実行され、大量生産を可能にする。集積プラットフォームは、画像センサのための光検出器アレイ及び垂直共振器面発光レーザアレイを含む光電子モジュールデバイスの製造を可能にする。そのようなモジュールデバイスは、自動車及びロボット車両並びにスマートフォンやタブレットのようなモバイルデバイスのための光検出及び測距（LIDAR）システム、及び工業上映像、人工知能（AI）、拡張現実（AR）及び仮想現実（VR）のような他の知覚アプリケーションのためを含む種々の用途で使用できる。
【選択図】 図１Ａ
【特許請求の範囲】
【請求項1】
光検出器モジュールデバイスであって、前記デバイスは、
外部領域と内部領域とを有するモジュール筐体であって、前記外部領域は放射部と検知部とを有する、モジュール筐体と、
８５０～１５５０nmの波長範囲を有する電磁放射を放射するよう構成され、前記筐体の前記放射部上に構成された開口を含むよう前記筐体の前記放射部上に空間的に配置されるレーザデバイスと、
前記検知部に空間的に配置される光検出器回路と、
を含み、前記回路は、
第１端子と、
第２端子と、
表面領域を含むシリコン（Si）基盤であって、前記シリコン基盤は、４インチ～１２インチの範囲の直径を有するサイズの大型シリコン基盤の部分である、シリコン基盤と、
５０～５００nmの幅の特徴サイズを有する複数のv型溝であって、前記v型溝の各々は前記シリコン基盤の１１１結晶面を露出する、複数のv型溝と、
前記Si基盤の前記表面領域を覆うガリウム砒素材料を含む核形成層であって、前記核形成層は１０nm～１００nmの範囲の厚さを有する、核形成層と、
前記複数のv型溝の各々に重なり合うよう及び前記v型溝の各々の長さに沿って延びるように形成される複数のナノワイヤ、前記複数のナノワイヤの各々から延びる第１移行領域、及び直接ヘテロエピタキシを用いて構成されるガリウム砒素化合物半導体（CS）材料の１００結晶面成長により特徴付けられる第２移行領域を含む緩衝材であって、前記CS材料は、第１バンドギャップ特性、第１熱特性、第１極性、及び第１結晶質特性により特徴付けられ、前記シリコン基盤は、第２バンドギャップ特性、第２熱特性、第２極性、及び第２結晶質特性により特徴付けられる、緩衝材と、
光検出器アレイであって、前記アレイは、N及びMピクセル要素により特徴付けられ、Nは７より大きい整数であり、Mは０より大きい整数であり、前記ピクセル要素の各々は０．３マイクロメートル～３０マイクロメートルの範囲の特性長を有する、光検出器アレイと、
を含み、
前記光検出器の各々は、
前記緩衝材に重なり合う３E１７cm-３～５E１８cm-３の範囲の濃度を有するシリコン不純物を含むInP材料を含むn型材料と、
前記n型材料に重なり合う吸収材であって、前記吸収材はInGaAs含有材料を含み、前記吸収材は主に不純物を含まない、吸収材と、
前記吸収材に重なり合うp型材料でって、前記p型材料は、３E１７cm-３～５E１８cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物を含む、p型材料と、
前記n型材料に結合され及び前記第１端子に結合される第１電極と、
前記p型材料に結合され及び前記第２端子に結合され、２端子デバイスを形成する第２電極と、
開口領域により特徴付けられる発光領域であって、複数の光子が、前記CS材料と相互作用し、前記吸収材の部分により吸収されて、前記第１端子と前記第２端子との間に電流を生成する移動電荷キャリアの生成を生じさせることを可能にする、発光領域と、
次式：
により前記第１端子と前記第２端子との間の回路を特徴付ける０．１アンペア／ワットより大きい感度（アンペア／ワット）であって、ηは内部量子効率であり、qは電子電荷であり、hはプランク定数であり、νは光子周波数である、感度と、
次式：QE=１２４０×（Rλ/λ）に従い前記第１端子と前記第２端子との間で測定される回路を特徴付ける１０%より大きいフォトダイオード量子効率であって、Rλは単位A/Wの感度であり、λは単位nmの波長である、フォトダイオード量子効率と、
を含む、デバイス。
外部領域と内部領域とを有するモジュール筐体であって、前記外部領域は放射部と検知部とを有する、モジュール筐体と、
８５０～１５５０nmの波長範囲を有する電磁放射を放射するよう構成され、前記筐体の前記放射部上に構成された開口を含むよう前記筐体の前記放射部上に空間的に配置されるレーザデバイスと、
前記検知部に空間的に配置される光検出器回路と、
を含み、前記回路は、
第１端子と、
第２端子と、
表面領域を含むシリコン（Si）基盤であって、前記シリコン基盤は、４インチ～１２インチの範囲の直径を有するサイズの大型シリコン基盤の部分である、シリコン基盤と、
５０～５００nmの幅の特徴サイズを有する複数のv型溝であって、前記v型溝の各々は前記シリコン基盤の１１１結晶面を露出する、複数のv型溝と、
前記Si基盤の前記表面領域を覆うガリウム砒素材料を含む核形成層であって、前記核形成層は１０nm～１００nmの範囲の厚さを有する、核形成層と、
前記複数のv型溝の各々に重なり合うよう及び前記v型溝の各々の長さに沿って延びるように形成される複数のナノワイヤ、前記複数のナノワイヤの各々から延びる第１移行領域、及び直接ヘテロエピタキシを用いて構成されるガリウム砒素化合物半導体（CS）材料の１００結晶面成長により特徴付けられる第２移行領域を含む緩衝材であって、前記CS材料は、第１バンドギャップ特性、第１熱特性、第１極性、及び第１結晶質特性により特徴付けられ、前記シリコン基盤は、第２バンドギャップ特性、第２熱特性、第２極性、及び第２結晶質特性により特徴付けられる、緩衝材と、
光検出器アレイであって、前記アレイは、N及びMピクセル要素により特徴付けられ、Nは７より大きい整数であり、Mは０より大きい整数であり、前記ピクセル要素の各々は０．３マイクロメートル～３０マイクロメートルの範囲の特性長を有する、光検出器アレイと、
を含み、
前記光検出器の各々は、
前記緩衝材に重なり合う３E１７cm-３～５E１８cm-３の範囲の濃度を有するシリコン不純物を含むInP材料を含むn型材料と、
前記n型材料に重なり合う吸収材であって、前記吸収材はInGaAs含有材料を含み、前記吸収材は主に不純物を含まない、吸収材と、
前記吸収材に重なり合うp型材料でって、前記p型材料は、３E１７cm-３～５E１８cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物を含む、p型材料と、
前記n型材料に結合され及び前記第１端子に結合される第１電極と、
前記p型材料に結合され及び前記第２端子に結合され、２端子デバイスを形成する第２電極と、
開口領域により特徴付けられる発光領域であって、複数の光子が、前記CS材料と相互作用し、前記吸収材の部分により吸収されて、前記第１端子と前記第２端子との間に電流を生成する移動電荷キャリアの生成を生じさせることを可能にする、発光領域と、
次式：
【数2】
次式：QE=１２４０×（Rλ/λ）に従い前記第１端子と前記第２端子との間で測定される回路を特徴付ける１０%より大きいフォトダイオード量子効率であって、Rλは単位A/Wの感度であり、λは単位nmの波長である、フォトダイオード量子効率と、
を含む、デバイス。
【請求項2】
前記緩衝材は、ガリウム砒素含有材料と、リン化インジウム含有移行領域と、インジウムガリウム砒素及びリン化インジウムを含むトラップ層を含むインタフェース領域と、を更に含み、前記トラップ層は、前記ガリウム砒素含有材料及びリン化インジウム含有移行領域と重なり合う、請求項１に記載のデバイス。
【請求項3】
前記筐体の前記内部領域の中に結合される分類器モジュールを更に含み、前記分類器モジュールは、速度検知、画像検知、顔認識、距離検知、音響検知、熱検知、色検知、生体検知、重力検知、又は機械的動き検知、を含む１つ以上のクラスの分類を含む、請求項１に記載のデバイス。
【請求項4】
前記Si基盤は、前記光子が前記Si基盤を通過できるよう構成される、請求項１に記載のデバイス。
【請求項5】
前記デバイスは、仮想現実、携帯電話機、スマートフォン、タブレットコンピュータ、スマートウォッチ、ハンドヘルドゲームコンソール、自動車、船舶、航空機、又は高度運転者支援システム（ADAS）のために構成される、請求項１に記載のデバイス。
【請求項6】
前記発光領域は、前記シリコン基盤の部分に含まれない、請求項１に記載のデバイス。
【請求項7】
前記レーザデバイスは、VCSELアレイデバイス又はミラーデバイスに結合されるレーザデバイスを含む、請求項１に記載のデバイス。
【請求項8】
前記発光領域と重なり合う色フィルタを更に含む請求項１に記載のデバイス。
【請求項9】
前記色フィルタと重なり合うレンズを更に含む請求項８に記載のデバイス。
【請求項10】
前記CS材料は、InP、InGaAs、GaAs、GaP、InGaAsP、InAlGaAs、InGaP、又はそれらの組合せを含む、請求項１に記載のデバイス。
【請求項11】
各光検出器は、InGaAs又はInGaAsPを含む別個の吸収材、及びInPを含む倍増材により構成され、前記倍増材は、アバランシェゲインにより追加電荷キャリアを生成する、請求項１に記載のデバイス。
【請求項12】
前記吸収材は、InAs量子ドット又は量子ダッシュ含有材料を含む、請求項１に記載のデバイス。
【請求項13】
前記光検出器の各々は、
３E１７cm-３～５E１８cm-３の範囲の濃度を有するシリコン不純物を含むGaAs材料を含むn型材料と、
前記n型材料と重なり合う吸収材であって、前記吸収材はInAs量子ドット材料を含む、吸収材と、
前記吸収材と重なり合うp型材料であって、前記p型材料は、３E１７cm-３～１E２０cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物又はカーボン不純物を含む、p型材料と、
を含む、請求項１に記載のデバイス。
３E１７cm-３～５E１８cm-３の範囲の濃度を有するシリコン不純物を含むGaAs材料を含むn型材料と、
前記n型材料と重なり合う吸収材であって、前記吸収材はInAs量子ドット材料を含む、吸収材と、
前記吸収材と重なり合うp型材料であって、前記p型材料は、３E１７cm-３～１E２０cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物又はカーボン不純物を含む、p型材料と、
を含む、請求項１に記載のデバイス。
【請求項14】
前記回路は、背面照射（BSI）デバイスとして特徴付けられる、請求項１に記載のデバイス。
【請求項15】
前記回路は、前面照射（FSI）デバイスとして特徴付けられる、請求項１に記載のデバイス。
【請求項16】
リードアウト集積回路を更に含み、前記リードアウト集積回路は、
前記第１端子に結合される第１入力端子と、
前記第２端子に結合される第２入力端子と、
ピクセル出力と、
を含む、請求項１に記載のデバイス。
前記第１端子に結合される第１入力端子と、
前記第２端子に結合される第２入力端子と、
ピクセル出力と、
を含む、請求項１に記載のデバイス。
【請求項17】
前記第１入力端子及び前記第２入力端子に結合されるアナログフロントエンド回路を更に含む請求項１６に記載のデバイス。
【請求項18】
アナログ－デジタル変換を更に含む請求項１７に記載のデバイス。
【請求項19】
光検出器モジュールデバイスであって、前記デバイスは、
外部領域と内部領域とを有するモジュール筐体であって、前記外部領域は放射部と検知部とを有する、モジュール筐体と、
前記筐体の前記放射部上に構成される開口を含むよう、前記筐体の前記放射部上に空間的に配置されるレーザデバイスと、
前記検知部に空間的に配置される光検出器アレイ回路であって、前記光検出器アレイ回路は、第１端子と、第２端子と、４インチ～１２インチの範囲の直径を有するサイズのシリコン基盤上に形成される複数の光検出器と、を含む光検出器アレイ回路と、
を含み、
前記光検出器アレイ回路は、５０～５００nmの幅の特徴サイズを有する複数のv型溝を有し、前記v型溝の各々は、前記シリコン基盤の１１１結晶面を露出し、
前記光検出器アレイ回路は、前記シリコン基盤の表面領域を覆うガリウム砒素材料を含む核形成層を有し、前記核形成層は、１０nm～１００nmの範囲の厚さを有し、
前記光検出器アレイ回路は、前記複数のv型溝の各々と重なり合い及び前記v型溝の各々の長さに沿って延びるよう形成される複数のナノワイヤを含む緩衝材と、前記複数のナノワイヤの各々から延びる第１移行領域と、直接ヘテロエピタキシを用いて構成されるガリウム砒素化合物半導体（CS）の１００結晶面成長により特徴付けられる第２移行領域と、を含み、
前記光検出器の各々は、
n型材料化合物半導体（CS）材料と、
前記n型材料と重なり合うCS吸収材と、
前記吸収材と重なり合うp型CS材料と、
前記n型材料に結合され及び前記第１端子に結合される第１電極と、
前記p型材料に結合され及び前記第２端子に結合される第２電極と、
を含み、
前記光検出器アレイ回路は、前記複数の光検出器の前記n型CS材料の下に構成される発光領域を含む、デバイス。
外部領域と内部領域とを有するモジュール筐体であって、前記外部領域は放射部と検知部とを有する、モジュール筐体と、
前記筐体の前記放射部上に構成される開口を含むよう、前記筐体の前記放射部上に空間的に配置されるレーザデバイスと、
前記検知部に空間的に配置される光検出器アレイ回路であって、前記光検出器アレイ回路は、第１端子と、第２端子と、４インチ～１２インチの範囲の直径を有するサイズのシリコン基盤上に形成される複数の光検出器と、を含む光検出器アレイ回路と、
を含み、
前記光検出器アレイ回路は、５０～５００nmの幅の特徴サイズを有する複数のv型溝を有し、前記v型溝の各々は、前記シリコン基盤の１１１結晶面を露出し、
前記光検出器アレイ回路は、前記シリコン基盤の表面領域を覆うガリウム砒素材料を含む核形成層を有し、前記核形成層は、１０nm～１００nmの範囲の厚さを有し、
前記光検出器アレイ回路は、前記複数のv型溝の各々と重なり合い及び前記v型溝の各々の長さに沿って延びるよう形成される複数のナノワイヤを含む緩衝材と、前記複数のナノワイヤの各々から延びる第１移行領域と、直接ヘテロエピタキシを用いて構成されるガリウム砒素化合物半導体（CS）の１００結晶面成長により特徴付けられる第２移行領域と、を含み、
前記光検出器の各々は、
n型材料化合物半導体（CS）材料と、
前記n型材料と重なり合うCS吸収材と、
前記吸収材と重なり合うp型CS材料と、
前記n型材料に結合され及び前記第１端子に結合される第１電極と、
前記p型材料に結合され及び前記第２端子に結合される第２電極と、
を含み、
前記光検出器アレイ回路は、前記複数の光検出器の前記n型CS材料の下に構成される発光領域を含む、デバイス。
【請求項20】
光検出器モジュールデバイスであって、前記デバイスは、
外部領域と内部領域とを有するモジュール筐体であって、前記外部領域は放射部と検知部とを有する、モジュール筐体と、
前記筐体の前記放射部上に構成される第１開口を含むよう、前記筐体の前記放射部上に空間的に配置されるレーザデバイスと、
前記検知部上に構成される第２開口を含むよう空間的に配置される画像センサデバイスであって、前記画像センサデバイスは光検出器デバイスを含む、画像センサデバイスと、
を含み、
前記光検出器デバイスは、第１端子と、第２端子と、複数のv型溝を有するシリコン基盤上に形成される複数の光検出器と、を含み、前記v型溝の各々は前記シリコン基盤の１１１結晶面を露出し、
前記光検出器デバイスは、前記シリコン基盤の表面領域と重なり合うよう形成される核形成層を含み、
前記光検出器デバイスは、前記複数のv型溝の各々と重なり合い及び前記v型溝の各々の長さに沿って延びるよう形成される複数のナノワイヤを含む緩衝材と、前記複数のナノワイヤの各々から延びる第１移行領域と、直接ヘテロエピタキシを用いて構成される化合物（CS）材料の１００結晶面成長により特徴付けられる第２移行領域と、を含み、
前記光検出器の各々は、
n型材料化合物半導体（CS）材料と、
前記n型材料と重なり合うCS吸収材と、
前記吸収材と重なり合うp型CS材料と、
前記n型材料に結合され及び前記第１端子に結合される第１電極と、
前記p型材料に結合され及び前記第２端子に結合される第２電極と、
を含み、
前記光検出器デバイスは、前記複数の光検出器の前記n型CS材料の下に構成される発光領域を含み、
前記デバイスは、前記光検出器デバイスに欠お具されるリードアウト集積回路（ROIC）であって、前記ROICは第１入力端子と第２入力端子とピクセル出力とを有するROICを含み、
前記第１入力端子は前記第１端子に結合され、前記第２入力端子は、前記光検出器デバイスと前記ROICとの間のインタフェース領域において前記第２端子に結合される、
デバイス。
外部領域と内部領域とを有するモジュール筐体であって、前記外部領域は放射部と検知部とを有する、モジュール筐体と、
前記筐体の前記放射部上に構成される第１開口を含むよう、前記筐体の前記放射部上に空間的に配置されるレーザデバイスと、
前記検知部上に構成される第２開口を含むよう空間的に配置される画像センサデバイスであって、前記画像センサデバイスは光検出器デバイスを含む、画像センサデバイスと、
を含み、
前記光検出器デバイスは、第１端子と、第２端子と、複数のv型溝を有するシリコン基盤上に形成される複数の光検出器と、を含み、前記v型溝の各々は前記シリコン基盤の１１１結晶面を露出し、
前記光検出器デバイスは、前記シリコン基盤の表面領域と重なり合うよう形成される核形成層を含み、
前記光検出器デバイスは、前記複数のv型溝の各々と重なり合い及び前記v型溝の各々の長さに沿って延びるよう形成される複数のナノワイヤを含む緩衝材と、前記複数のナノワイヤの各々から延びる第１移行領域と、直接ヘテロエピタキシを用いて構成される化合物（CS）材料の１００結晶面成長により特徴付けられる第２移行領域と、を含み、
前記光検出器の各々は、
n型材料化合物半導体（CS）材料と、
前記n型材料と重なり合うCS吸収材と、
前記吸収材と重なり合うp型CS材料と、
前記n型材料に結合され及び前記第１端子に結合される第１電極と、
前記p型材料に結合され及び前記第２端子に結合される第２電極と、
を含み、
前記光検出器デバイスは、前記複数の光検出器の前記n型CS材料の下に構成される発光領域を含み、
前記デバイスは、前記光検出器デバイスに欠お具されるリードアウト集積回路（ROIC）であって、前記ROICは第１入力端子と第２入力端子とピクセル出力とを有するROICを含み、
前記第１入力端子は前記第１端子に結合され、前記第２入力端子は、前記光検出器デバイスと前記ROICとの間のインタフェース領域において前記第２端子に結合される、
デバイス。
【請求項21】
光検出器モジュールデバイスを形成する方法であって、前記方法は、
シリコン（Si）基盤を設けるステップであって、前記Si基盤は、４インチ～１２インチの範囲の直径を有するサイズの大型シリコン基盤の部分である、ステップと、
５０～５００nmの幅の特徴サイズを有する複数のv型溝ｗ形成するステップであって、前記v型溝の各々は前記シリコン基盤の１１１結晶面を露出する、ステップと、
前記Si基盤の表面領域を覆うガリウム砒素材料を含む核形成層を形成するステップであって、前記核形成層は１０nm～１００nmの範囲の厚さを有する、ステップと、
前記複数のv型溝の各々に重なり合うよう及び前記v型溝の各々の長さに沿って延びるように複数のナノワイヤ、前記複数のナノワイヤの各々から延びる第１移行領域、及び直接ヘテロエピタキシを用いて構成されるガリウム砒素化合物半導体（CS）材料の１００結晶面成長により特徴付けられる第２移行領域を含む緩衝材を形成するステップであって、前記CS材料は、第１バンドギャップ特性、第１熱特性、第１極性、及び第１結晶質特性により特徴付けられ、前記Si基盤は、第２バンドギャップ特性、第２熱特性、第２極性、及び第２結晶質特性により特徴付けられる、ステップと、
光検出器アレイを形成するステップであって、前記アレイは、N及びMピクセル要素により特徴付けられ、Nは７より大きい整数であり、Mは０より大きい整数であり、前記ピクセル要素の各々は０．３マイクロメートル～３０マイクロメートルの範囲の特性長を有する、ステップと、
を含み、
光検出器の各々を形成するステップは、
前記緩衝材に重なり合う３E１７cm-３～５E１８cm-３の範囲の濃度を有するシリコン不純物を含むInP材料を含むn型材料を形成するステップと、
前記n型材料に重なり合う吸収材であって、前記吸収材はInGaAs含有材料を含み、前記吸収材は主に不純物を含まない、吸収材と、
前記吸収材に重なり合うp型材料でって、前記p型材料は、３E１７cm-３～５E１８cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物を含む、p型材料と、
前記n型材料に結合され及び第１端子に結合される第１電極と、
前記p型材料に結合され及び前記第２端子に結合され、２端子デバイスを形成する第２電極と、
開口領域により特徴付けられる発光領域であって、複数の光子が、前記CS材料と相互作用し、前記吸収材の部分により吸収されて、前記第１端子と前記第２端子との間に電流を生成する移動電荷キャリアの生成を生じさせることを可能にする、発光領域と、
を含み、
前記Si基盤、前記複数のv型溝、前記核形成層、前記緩衝材、及び前記光検出器アレイは、光検出器回路を形成し、
前記方法は、
外部領域と内部領域とを有するモジュール筐体を形成するステップであって、前記外部領域は、放射部と検知部とを有し、前記光検出器回路は、前記筐体の前記検知部上に空間的に配置される、ステップと、
８５０～１５５０nmの波長範囲を有する電磁放射を放出するよう構成され、前記筐体の前記放射部上に構成される開口を含むよう前記筐体の前記放射部上に形成される開口を含むレーザデバイスを形成するステップと、
を含む方法。
シリコン（Si）基盤を設けるステップであって、前記Si基盤は、４インチ～１２インチの範囲の直径を有するサイズの大型シリコン基盤の部分である、ステップと、
５０～５００nmの幅の特徴サイズを有する複数のv型溝ｗ形成するステップであって、前記v型溝の各々は前記シリコン基盤の１１１結晶面を露出する、ステップと、
前記Si基盤の表面領域を覆うガリウム砒素材料を含む核形成層を形成するステップであって、前記核形成層は１０nm～１００nmの範囲の厚さを有する、ステップと、
前記複数のv型溝の各々に重なり合うよう及び前記v型溝の各々の長さに沿って延びるように複数のナノワイヤ、前記複数のナノワイヤの各々から延びる第１移行領域、及び直接ヘテロエピタキシを用いて構成されるガリウム砒素化合物半導体（CS）材料の１００結晶面成長により特徴付けられる第２移行領域を含む緩衝材を形成するステップであって、前記CS材料は、第１バンドギャップ特性、第１熱特性、第１極性、及び第１結晶質特性により特徴付けられ、前記Si基盤は、第２バンドギャップ特性、第２熱特性、第２極性、及び第２結晶質特性により特徴付けられる、ステップと、
光検出器アレイを形成するステップであって、前記アレイは、N及びMピクセル要素により特徴付けられ、Nは７より大きい整数であり、Mは０より大きい整数であり、前記ピクセル要素の各々は０．３マイクロメートル～３０マイクロメートルの範囲の特性長を有する、ステップと、
を含み、
光検出器の各々を形成するステップは、
前記緩衝材に重なり合う３E１７cm-３～５E１８cm-３の範囲の濃度を有するシリコン不純物を含むInP材料を含むn型材料を形成するステップと、
前記n型材料に重なり合う吸収材であって、前記吸収材はInGaAs含有材料を含み、前記吸収材は主に不純物を含まない、吸収材と、
前記吸収材に重なり合うp型材料でって、前記p型材料は、３E１７cm-３～５E１８cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物を含む、p型材料と、
前記n型材料に結合され及び第１端子に結合される第１電極と、
前記p型材料に結合され及び前記第２端子に結合され、２端子デバイスを形成する第２電極と、
開口領域により特徴付けられる発光領域であって、複数の光子が、前記CS材料と相互作用し、前記吸収材の部分により吸収されて、前記第１端子と前記第２端子との間に電流を生成する移動電荷キャリアの生成を生じさせることを可能にする、発光領域と、
を含み、
前記Si基盤、前記複数のv型溝、前記核形成層、前記緩衝材、及び前記光検出器アレイは、光検出器回路を形成し、
前記方法は、
外部領域と内部領域とを有するモジュール筐体を形成するステップであって、前記外部領域は、放射部と検知部とを有し、前記光検出器回路は、前記筐体の前記検知部上に空間的に配置される、ステップと、
８５０～１５５０nmの波長範囲を有する電磁放射を放出するよう構成され、前記筐体の前記放射部上に構成される開口を含むよう前記筐体の前記放射部上に形成される開口を含むレーザデバイスを形成するステップと、
を含む方法。
【発明の詳細な説明】
【背景技術】
【0001】
電子デバイスは、長年に渡り増え続けてきた。Apple社により設計され販売されているiPhone１２から、Amazon.com社によるあらゆる種類の商品の販売のための高度なネットワークまで、電子デバイスは、私たちの日常生活の殆ど全ての側面に入り込んできた。これらのデバイスは、半導体材料、一般的にはシリコン（「Si」）から作られる小型チップに依存する。これらのシリコン材料は、オブジェクト又はシーンの画像をキャプチャできる検知デバイスを作るためにも使用される。シリコンは、豊富な材料であるので広く使用されており、シリコンに基づく半導体製造は、電子産業において行われた投資により成熟している。一般的な技術プロセスは、相補型金属酸化物半導体又は「CMOS」と呼ばれる。CMOS技術は、集積回路を製造するために開発されたが、今や画像センサのために使用されている。そのような画像センサは、CMOS画像センサと呼ばれる。しばしば、そのようなCMOS画像センサは、１２インチシリコンウェハによる大量生産を用いて製造される。
【0002】
CMOS画像センサの進歩にも拘わらず、制限又は欠点が存在する。例えば、CMOS画像センサは、検出可能な波長範囲に制限がある。更に、そのようなCMOS画像センサは、検出可能波長範囲の中で、より長い波長において粗悪な感度に直面している。これら及び他の制限も存在し得る。
【0003】
以上から、産業界が改良された検知デバイスを開発することが望まれる。
【発明の概要】
【0004】
本発明は、概して、電子デバイスに関する。より詳細には、本発明は、限定ではないが、シリコン上の化合物半導体（compound semiconductor（CS））材料のヘテロエピタキシを用いる光検出器及び光検出器アレイ回路のような光電子デバイスに関連する技術、並びにその結果生じる回路製造及び集積方法を提供する。単なる例として、本発明は、特に、画像検知、LIDAR（light detection and ranging）を含む範囲発見を含む種々の用途に適用できるが、多くの他の用途が存在することが認識される。
【0005】
実施形態によると、本発明は、LIDAR機能を備えて構成される光検出器モジュールデバイスを提供する。このモジュールは、仮想現実（virtual reality （VR））、携帯電話機、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、スマートウォッチ、eリーダ、ハンドヘルドゲームコンソール、又は他のコンピューティングデバイスのために構成できる。代替として、モジュールデバイス１０５は、自動車、空中車両、飛行機、ジェット機、船舶、ドローン、ロボット車両、高度運転者支援システム（advanced driver-assistance systems （ADAS））、等のために構成できる。モジュールは、外部領域と内部領域とを有するモジュール筐体を有することができる。外部領域は、放射部と検知部とを含む。
【0006】
モジュールデバイスの放射部は、電磁放射を放射するよう構成されるレーザデバイス（又はレーザアレイ）に結合できる。このレーザは、筐体の外部領域の放射部上に構成される開口を含むよう空間的に配置できる。電磁放射発光は、８５０nmから１５５０nmの間の波長範囲を有することができる。レーザデバイスは、VCSEL（vertical cavity surface emitting laser）アレイデバイス、EEL（edge emitting laser）デバイス、ミラーデバイスに結合されるレーザデバイス、等であり得る。
【0007】
モジュールデバイスの検知部は、光子を検出して、それらを電気信号に変換するよう構成される画像センサデバイスに結合できる。この画像センサは、筐体の外部領域の検知部上に構成される開口を含むよう空間的に配置できる。画像センサは、ロジック／リードアウト回路に結合でき、レーザはレーザドライバに結合できる。これらのデバイスは、同じ集積回路デバイス内に構成できる。
【0008】
光検出器モジュールは、筐体の内部領域内に結合される分類器モジュールを更に含むことができる。例では、分類器モジュールは、画像センサにより収集されたデータを更に処理するために、ロジック／リードアウト回路に結合できる。この分類器モジュールは、速度検知、画像検知、顔認識、距離検知、音響検知、熱検知、色検知、生体検知（つまり、生体センサを介する）、重力検知、機械的動き検知、又は他の同様の検知種類を含む１つ以上のクラスの分類を含むことができる。
【0009】
特定の実施形態では、画像センサは、他の要素の中でも特に、第１端子と第２端子とを含む光検出器デバイスを含む。光検出器デバイスは、表面領域を含むSi基盤を含む。デバイスは、直接ヘテロエピタキシを用いてSi基盤の表面領域上に堆積されたCS材料を含む緩衝材を含む。その結果、CS材料は、第１バンドギャップ特性、第１熱特性、第１極性、及び第１結晶質特性により特徴付けられ、Si基盤は、第２バンドギャップ特性、第２熱特性、第２極性、及び第２結晶質特性により特徴付けられる。デバイスは、光検出器のアレイを有し、アレイは、N及びMピクセル要素により特徴付けられ、Nは７より大きい整数であり、Mは０より大きい整数である。
【0010】
実施形態では、ピクセル要素の各々は種々の特徴を有する。実施形態では、各ピクセル要素は、０．３マイクロメートル～５０マイクロメートルの範囲の特性長を有する。実施形態では、各ピクセル要素は、０．３マイクロメートル～５０マイクロメートルの範囲の好適な特性長を有する。実施形態では、光検出器の各々は、３E１７cm-３～８E１８cm-３の範囲の濃度を有するSi不純物を含むリン化インジウム（InP）材料を含むn型材料と、n型材料と重なり合う吸収材であって、吸収材はインジウムガリウム砒素（InGaAs）含有材料を含み、吸収材は主に不純物を含まない、吸収材と、吸収材と重なり合うp型材料であって、p型材料は３E１７cm-３～５E１８cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物を含む、p型材料と、n型材料に結合され及び第１端子に結合される第１電極と、p型材料に結合され及び第２端子に結合され、２端子デバイスを定める第２電極と、を含む。デバイスは、開口領域により特徴付けられる発光領域を含み、複数の光子がCS材料と相互作用し、吸収材の部分により吸収され、第１端子と第２端子との間に電流を生じる移動電荷キャリアの生成を生じさせることを可能にする。
【0011】
任意で、デバイスは、デバイスを特徴付ける０．１アンペア／ワットより大きいアンペア／ワットの感度と（
ここで、ηは内部量子効率であり、νは光子周波数である）、回路を特徴付ける１０％より大きいフォトダイオード量子効率QE=１２４０×（Rλ/λ）と、を有し、ここでRλはA/Wの単位の感度であり、λはnmの単位の波長である。
【数1】
【0012】
従来の技術に勝る利益及び利点が達成される。CS材料のヘテロエピタキシに基づく集積プラットフォーム、及び直接又は選択的ヘテロエピタキシによるSi上のデバイス構造は、画像センサ及びレーザアレイのような光電子デバイスの大量生産を可能にする。本発明の技術を用いて製造されるこれらのデバイスは、改良された検出可能波長範囲、より高い感度、及び他の関連する性能メトリックを示すことができる。これら及び他の利益又は利点は、本願明細書を通じて、及び以下に更に詳細に説明される。
【0013】
本発明の特性及び利点の更なる理解は、明細書の後半部分及び添付の図面を参照して実現され得る。
【図面の簡単な説明】
【0014】
本発明をより完全に理解するために、添付の図面を参照する。これらの図面は、本発明の範囲の限定と考えられるべきではなく、現在記載されている実施形態及び現在理解される本発明のベストモードは、以下の添付の図面を使用して更に詳細に説明される。
【0015】
【図1A】本発明の例による光検出器モジュールデバイスの上面図の簡易図である。
【0016】
【0017】
【0018】
【0019】
【図1E】本発明の例による光検出器モジュールデバイスの前面斜視図の簡易図である。
【0020】
【図1F】本発明の例による光検出器モジュールデバイスの背面図の簡易図である。
【0021】
【図1G】本発明の例によるLIDARシステムの簡易ブロック図である。
【0022】
【図2A】本発明の例によるリードアウト回路に結合される光検出器アレイ回路を含む回路デバイスの簡易図である。
【0023】
【0024】
【図3】本発明の例による光検出器回路デバイスの簡易図である。
【0025】
【図4】本発明の例によるヘテロエピタキシにより実現されるSi基盤上のCS緩衝材を含むデバイスの簡易図である。
【0026】
【図5】本発明の例によるヘテロエピタキシにより実現されるSi基盤上の光検出器のためのCS緩衝材及びCSデバイス材料を含むデバイスの簡易図である。
【0027】
【図6】本発明の例によるヘテロエピタキシにより実現されるSi基盤上のCS緩衝材、CSデバイス材料、及び拡散により形成されるp型ドープ領域を含むデバイスの簡易図である。
【0028】
【図7】本発明の例によるヘテロエピタキシにより実現されるSi基盤上のCS緩衝材、CSデバイス材料、拡散により形成されるp型ドープ領域、アイソレーショントレンチ、平面膜、金属接触部、ビア、ビア内の金属、及びトレンチ内に形成される上部金属、を含むデバイスの簡易図である。
【0029】
【図8】本発明の例によるパターン化された誘電体を利用する選択的エリアヘテロエピタキシにより実現されるSi基盤上に配置されるCS緩衝材及びCSデバイス材料の簡易図である。
【0030】
【図9】本発明の例による選択的エリアヘテロエピタキシにより実現されるSi基盤上のCS緩衝材、CSデバイス材料、拡散により形成されるp型ドープ領域、形成されたアイソレーショントレンチ、形成された平面膜、形成された金属接触部、形成されたビア、形成されたビア内の金属、及びトレンチ内に形成される上部金属、を含むデバイスの簡易図である。
【0031】
【図10A】本発明の例による選択的エリアヘテロエピタキシのためのパターン化されたダイを有するウェハの上面図である。
【図10B】本発明の例による選択的エリアヘテロエピタキシのための円によりパターン化された例示的なダイの上面図である。
【図10C】本発明の例による選択的エリアヘテロエピタキシのための長方形ストライプによりパターン化された例示的なダイの上面図である。
【0032】
【図11】本発明の例による、Si基盤上の直接ヘテロエピタキシ又は選択的エリアヘテロエピタキシを利用する光検出器及び光検出器アレイ回路を製造する方法、及びその後のリードアウト回路ウェハとのウェハ－ウェハボンディング統合、その後の背面処理を示す簡易フロー図である。
【0033】
【図12】本発明で使用されるInGaAs材料、及び従来のCMOS検知デバイスで使用されるSi材料の、近似吸収スペクトルのグラフを示す簡易図である。
【0034】
【図13A】本発明の例による光検出器デバイスを形成する方法を示す簡易図である。
【図13B】本発明の例による光検出器デバイスを形成する方法を示す簡易図である。
【図13C】本発明の例による光検出器デバイスを形成する方法を示す簡易図である。
【図13D】本発明の例による光検出器デバイスを形成する方法を示す簡易図である。
【図13E】本発明の例による光検出器デバイスを形成する方法を示す簡易図である。
【発明を実施するための形態】
【0035】
本発明は、概して、電子装置に関する。より詳細には、本発明は、限定ではないが、Si上のCS材料のヘテロエピタキシを用いる光検出器及び光検出器アレイ回路のようなモバイル用途の光電子デバイスに関連する技術、並びにその結果生じる回路製造及び集積方法を提供する。単なる例として、本発明は、特に、画像検知、LIDARを含む範囲発見を含む種々の用途に適用できるが、多くの他の用途が存在することが認識される。
【0036】
例では、本発明は、種々のモジュールデバイス内に実装できるSi基盤上の、光検出器回路アレイを含む高度に製造可能且つスケーラブルな半導体光電子デバイスを実現する方法及びデバイスを提供する。Si基盤上にCS材料を直接堆積させることにより、成熟したSiマイクロレンズ製造プロセスが、高性能光検出器回路を製造するために利用できる。１２インチSi基盤上の堆積は、CMOS技術では一般的であり、CMOS製造ラインで後続の製造を可能にするが、この技術は、１２インチSi基盤にのみ限定されない。CS材料は、本発明において説明される技術によりSi基盤上に直接堆積できる。
【0037】
CS材料の直接堆積を説明するための技術は、ここでヘテロエピタキシと呼ばれる。ヘテロエピタキシステップ又は複数のステップは、限定ではないが、金属有機化学蒸着（metalorganic chemical vapor deposition （MOCVD））、分子線エピタキシ（molecular beam epitaxy （MBE））、金属有機MBE（metalorganic MBE （MOMBE））、化学ビームエピタキシ（chemical beam epitaxy （CBE））、ハイドライド気相成長（hydride vapor phase epitaxy （HVPE））、液相成長（liquid phase epitaxy （LPE））、又はそれらの任意の組合せにより実行されてよい。
【0038】
Si基盤に加えて、限定ではないが、本発明の範囲から逸脱することなく、絶縁体上シリコン（silicon on insulator （SOI））、ミスカット（miscut）Si、ミスカットSi上SOI、又はSi上ゲルマニウム（Ge）を含む代替の基盤が使用されてよい。
【0039】
本発明の実施形態では、CS材料は、先ず緩衝材を堆積させることにより、ヘテロエピタキシによりSi基盤上に堆積される。緩衝材は、Si表面上の初期核形成を含み、CS材料とSi表面との間のインタフェースの近くの欠陥のトラッピング、解除（annihilation）、及び／又はフィルタリングを可能にする。初期核形成ステップは、比較的低温で実行されてよく、その後の、欠陥のトラッピング、解除（annihilation）、及び／又はフィルタリングを目的とする緩衝材成長は、より高温で実行されてよい。表面処理は、Si表面上の初期核形成の前に実行されてよい。この処理は、限定ではないが、Si表面の化学的洗浄及び／又は処理、周囲温度での高温アニーリング、表面酸化物を除去する及び／又は処理するための周囲温度での高温アニーリング、又は処理若しくはエッチングによる種々のSi結晶平面の形成、によるSi表面の再配列を含んでよい。
【0040】
初期核形成及び緩衝成長は、限定ではないが、表面再配列又は修復のための初期IV族（例えば、Si又はGe材料）成長、その後の欠陥トラッピングのためのCS成長、又は種々のSi結晶面の形成を含み得るSi表面パターン化若しくは構造化、その後のCS核形成及び成長、又は低温CS核形成、又は低温CS核形成及びそれに続く欠陥の曲げ及び消滅のための温度グレーディングによる多段階成長、又は歪み層超格子の使用、高歪み場とのインタフェース、勾配若しくは段階的勾配層、又は欠陥のリダイレクト、トラップ、変換、及び／又は消滅のための他の同様の技術を含む、多くの方法、及び方法の組合せにより実行できる。
【0041】
本発明の技術は、Si製造方法を利用することにより、大量に種々の光電子デバイスを製造するために使用できる。これらのデバイスは、限定ではないが、エッジ発光又は垂直共振器表面発光、光変調器、光検出器又はフォトダイオード、半導体光増幅器、及び光コム（optical comb）若しくは周波数生成のための非線形デバイスであるレーザを含む。画像センサ及び光検出器回路アレイに特有の、種々のデバイス構造が、デバイス層のヘテロエピタキシ堆積及びその後の製造ステップにより実現できる。これらのデバイス構造は、限定ではないが、平面フォトダイオード、メサ型フォトダイオード、二重メサ型フォトダイオード、PIN若しくはNIPフォトダイオード、アバランシェフォトダイオード（avalanche photodiode （APs））、及び単一走行キャリア（uni-traveling-carrier （UTC）.）フォトダイオードを含む。
【0042】
Si上のCS材料の堆積により実現される光電子デバイス及びデバイスアレイは、限定ではないが、LIDAR；限定ではないが自動車、空中車両、航空機、ジェット機、ドローン、ロボット車両を含む自動車のためのLIDAR；高度運転者支援システム（ADAS）；限定ではないが電話機及びタブレットを含むモバイルデバイスのためのLIDAR；限定ではないがデジタルカメラ、携帯電話機、タブレットを含むカメラアプリケーションのための撮像；ロボット、人工知能（AI）アプリケーション、拡張現実（AR）アプリケーション、及び仮想現実（VR）アプリケーションのための撮像及び知覚；３D撮像及び知覚；防衛及び航空宇宙産業；産業用映像、工場自動化；医療及び生物医学的撮像；地形学、気象、及び風マッピング；ガス検知；赤外線（IR）撮像；スマートビルディング、セキュリティ、人数カウント；熱撮像、サーモグラフィ；暖房、換気及び空調（heating, ventilation and air conditioning （HVAC））；を含む種々の用途で利用できる。
【0043】
II-V族材料に加えて、本発明の技術は、限定ではないがII-VI化合物、IV-VI化合物、II-V化合物、又はIV-IV化合物を含む光検出器回路のための他の材料に適用できる。
【0044】
別の実施形態では、CS核形成、緩衝材、及びその後の光検出器材料は、選択的エリアヘテロエピタキシにより堆積され形成されてよい。それにより、Si又は同様の基盤は、先ず誘電体によりパターン化され、くぼみを形成でき、その中で、CS核形成、緩衝材、及び光検出器材料は、選択的に堆積できる。選択的エリアヘテロエピタキシは、Si基盤が誘電体によりパターン化されるプロセスであり、その後の半導体材料の堆積は、誘電体表面上にではなく、露出したSi表面上に選択的に堆積し得る。選択的エリアヘテロエピタキシは、Si上のCS材料の品質を向上するため、光検出器製造を促進するため、及び新規なデバイス構造の実現のためにも有益である。選択的エリアヘテロエピタキシは、CS材料とSiとの間の熱膨張係数の不一致により引き起こされる熱歪みを解放することにより、及び欠陥と転移のアスペクト比トラッピングを提供することにより、材料品質を向上できる。
【0045】
上述の技術は、モジュールデバイスのために構成される集積回路に適用できる。図１Aは、本発明の例による光検出器モジュールデバイスの上面図の簡易図である。図示のように、デバイス１０１は、回路基板１１０（例えば、印刷回路基板（printed circuit board （PCB））等）を含む。回路基板１１０は、上部に構成される、リードアウト／ロジックデバイス１２０と、画像センサデバイス１３０と、レーザデバイス（又はレーザアレイ）１４０と、レーザドライバ１５０と、を含む。この場合、画像センサチップ１３０は、リードアウト／ロジックチップ１２０の上に裏向きに接着される。レーザアレイチップ１４０は、その関連するレーザドライバ１５０により構成され、ターゲットにより反射され画像センサチップ１３０により画像化されるために戻る１つ以上の出力ビームを放射する。図１B～１Dは、デバイス１０１の特定のコンポーネントの追加の詳細又は変形を示す。図１Bは、M×Nピクセル要素を有するアレイ１３２として構成される例示的な画像センサチップ１３０の斜視図を示す。レーザアレイチップ１４０は、図１Cに示されるような垂直共振器型面発光レーザ（vertical cavity surface emitting laser （VCSEL））アレイ１４２、図１Dに示されるようなエッジ発光レーザ（edge emitting laser （EEL））１４４であり得る。例示的な出力ビーム１４９は、両方の例において点線で示される。
【0046】
例によると、本発明は、光検出器モジュールデバイスを提供する。図１E（前面斜視図）及び図１F（背面斜視図）に示すように、例示的な光検出器モジュールデバイス１０５は、外部領域１６２３と内部領域１６４とを有する筐体１６０を有することができる。外部領域は、放射部１７４と検知部１７６とを含む。この場合、放射部１７４及び検知部１７６は、外部領域１６２の前面に構成される。背面又は両面に検知部１７２及び検出部１７４を有するような他の構成が可能である。
【0047】
モジュールデバイス１０５の放射部１７４は、電磁放射を放射するよう構成されるレーザデバイス１４０に結合できる。このレーザ１４０は、筐体１６０の外部領域の放射部１７４上に構成される開口を含むよう空間的に配置できる。例では、電磁放射発光は、８５０nmから１５５０nmの間の波長範囲を有することができる。特定の例では、波長範囲は９４０nmである。レーザデバイス１４０は、VCSELアレイデバイス（図１Cを参照）、EELデバイス（図１Dを参照）、ミラーデバイスに結合されるレーザデバイス、等であることができる。
【0048】
モジュールデバイス１０５の検知部１７６は、光子を検出して、それらを電気信号に変換するよう構成される画像センサデバイス１３０に結合できる。この画像センサは、筐体１６０の外部領域１６２の検知部１７６上に構成される開口を含むよう空間的に配置できる。画像センサ１３０及びレーザ１４０は、図１Aに示した集積回路デバイス１０１と同様に構成できる。内部領域１６４（図１Fの点線の切り取り１０６）に示されるように、画像センサ１３０は、ロジック／リードアウト回路１２０に電気的に結合される。この場合、画像センサ１３０は、デバイス１０５の前面を向いている（点線で示される）。更に、レーザ１４０は、レーザドライバ１５０に電気的に結合される。
【0049】
モジュールデバイス１０５は、筐体１６０の内部領域１６４内に結合される分類器モジュール１７８を更に含むことができる。例では、分類器モジュール１７８は、画像センサ１３０により収集されたデータを更に処理するために、ロジック／リードアウト回路１２０に結合できる。この分類器モジュール１７８は、速度検知、画像検知、顔認識、距離検知、音響検知、熱検知、色検知、生体検知（つまり、生体センサを介する）、重力検知、機械的動き検知、又は他の同様の検知種類を含む１つ以上のクラスの分類を含むことができる。
【0050】
例では、画像センサ１３０は、Si基盤の上に形成されるCS材料スタックを含む光検出器回路である。この材料スタックは、緩衝材と、n型材料、吸収材、及びp型材料から構成される光検出器のアレイと、を含むことができる。各光検出器は、発光領域と、n型材料及び第１端子に結合される第１電極と、p型材料及び第２端子に結合される第２電極と、を更に含む。光検出器回路の更なる詳細は、残りの図を参照して議論される。
【0051】
このモジュールデバイス１０５は、仮想現実（virtual reality （VR））、携帯電話機、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、スマートウォッチ、eリーダ、ハンドヘルドゲームコンソール、又は他のモバイルコンピューティングデバイスのために構成できる。代替として、モジュールデバイス１０５は、自動車、空中車両、飛行機、ジェット機、船舶、ドローン、ロボット車両、ADAS、等のために構成できる。当業者は、上述のデバイス構成及び用途に対する他の変形、変更、及び代替を認識するだろう。
【0052】
図１Gは、本発明の例によるLIDARシステムを示す簡易ブロック図である。図示のように、システム１０７は、画像センサデバイス１３０と、光学系１３４と、レーザデバイス（又はレーザアレイ）１４０と、光サーキュレータ１３６に光学的に結合される可動ミラー１８０と、を含む。この構成では、可動ミラー１８０は、レーザ１４０から（光サーキュレータ１３６を通じて）来る１つ以上の出力ビームを、オブジェクト／反射点１９９へと向けることができる。次に、オブジェクト／反射点１９９からの１つ以上の反射ビームは、画像センサデバイス１３０により画像化される（つまり、可動ミラー１８０から反射され、光サーキュレータ１３６により光学系１３４を通じて画像センサ１３０へと向けられる）。これらの要素の間のこの光経路（方向付き矢印を有する線により示される）を用いて、可動ミラー１８０は、２Dでステアリングして、シーン又はオブジェクトの３D撮像を可能にする。勿論、この例示的なLIDARシステムに対する他の変形、変更、及び代替が存在し得る。
【0053】
図２Aは、本発明の例によるリードアウト回路２０２に結合される光検出器アレイ回路２０１を含む回路デバイス２００の簡易図である。図示のように、光検出器回路２０１は、接着（bond）インタフェース２０３において、CMOSリードアウト回路２０２に接着される。光検出器回路及びCMOS回路のフロントエンド製造のためのステップは、本発明の範囲から逸脱することなく、詳細又は順序が異なってよい。例では、アレイ２０１内の各光検出器デバイス構造は、n型CS材料２１４、CS吸収材２１６、p型CS材料２２０（CS材料２１８内に構成される）、第１端子２２８（つまりアノード）に結合されるp金属接触部２２４、及び第２端子２３０（つまりカソード）に結合されるn金属接触部、により形成される。n金属接触部／第２端子結合は、本発明の範囲から逸脱することなく、光検出器回路の上側から形成され、又は裏側から形成されてよい。これらの光検出器デバイスは、アイソレーショントレンチ２２２により分離できる。
【0054】
リードアウト回路２０２は、リードアウト集積回路（readout integrated circuit （ROIC））２４２及び他のフロントエンド集積回路（IC）を含むことのできるSi基盤２４０を含む。誘電体層２４４内のリードアウト回路２０２の金属層は、接着インタフェース２０３においてフォトダイオード２０１のアノード端子２２８及びカソード端子２３０に接触する端子（例えば、第１入力端子２４６及び第２入力端子）を含むことができる。図２Bは、ピクセルリードアウト用端子２６２及びトリガ用端子２６４によりリードアウト回路２０２に結合される光検出器２０１を有するデバイス２００を表す簡易回路図を示す。当業者は、金属接触部及び端子接続の構成に対する他の変形、変更、及び代替を認識するだろう。
【0055】
接着、背面接触、光コーティング、色フィルタ集積、又はレンズ取り付けを含む、バックエンド製造のためのステップは、本発明の範囲から逸脱することなく、詳細又は順序が異なってよい。本発明の例では、Siハンドル構造及びCS材料の一部は（図３の基盤２１０及びCS緩衝材２１２を参照）、Si CMOS回路に向かい合わせで接着した後に、光検出器回路の裏側から除去される。この除去プロセスは、光が光検出器材料（例えば、CS吸収材）と相互作用することを可能にするよう構成される発光領域を形成するために使用できる。光コーティング２５０及び／又は色フィルタ２５２は、ピクセル要素の発光開口を定めるのを助けるために、n型CMOS材料に適用されてよい。レンズアレイ２５４は、各ピクセル要素への光の結合を増大させて、光検出器回路の感度を向上するために、光コーティング２５０／色フィルタ２５２に結合されてよい。図２の光検出器回路は、背面照射（back side illuminated （BSI））光検出器を表す。変更された前面照射（front side illuminated （FSI））光検出器回路は、本発明の範囲から逸脱することなく、Si上のCSヘテロエピタキシにより実現されてよい。
【0056】
図３は、本発明の実施形態による光検出アレイ器回路デバイス３００の簡易図である。上述のように、本発明は、CS材料スタックを形成するためｎヘテロエピタキシによりSi基盤の上にCS材料を堆積することを含むことができる。デバイス３００は、CMOS回路（図２のデバイス２０２）に接着される光検出器アレイ回路（図２のデバイス２０１）の前の製造段階を表すことができる。ここで、CS緩衝材２１２は、Si基盤２１０のSi表面２１１の上に空間的に構成される。光検出器デバイス材料は、n型CS材料２１４と、CS吸収材２１６と、CS材料２１８と、を含み、CS緩衝材２１２の上に空間的に構成される。１つ以上のp型CS領域２２０は、CS材料２１８の１つ以上の部分の内部に構成される。１つ以上のアイソレーショントレンチ２２２は、光検出器デバイス材料（つまり、層２１４、２１６、及び２１８）の部分の中に構成され、光学的及び電気的絶縁のために誘電体材料２２６により、又は代替として若しくは包括的にアレイの個別CS光検出器デバイスを分離できる金属のような他の材料で満たされる。
【0057】
光検出器の各々は、n型CS材料２１４への及びp型CS材料２２０への金属接触部（又は電極）を有し構成できる。図３では、p接触部金属２２４は、p型CS材料２２０の各々の上にあるよう構成され、図示されないが、n接触部金属はn型CS材料２１４に結合できる。n金属接触部及び結合は、本発明の範囲から逸脱することなく、光検出器回路２１２の上側から形成され、又は裏側から形成されてよい。p接触部金属２２４は、第１端子２２８（例えばアノード）に更に結合でき、n接触部金属は第２端子（例えばカソード）に結合できる。
【0058】
例によると、本発明は、光検出器のための回路を提供する。光検出器回路は、Si基盤の表面領域の上に形成される（又は堆積される）緩衝材、等を含む。この緩衝材は、直接ヘテロエピタキシを用いてSi基盤の表面領域上に堆積されるCS材料を含むことができる。その結果、CS材料は、第１バンドギャップ特性、第１熱特性、第１極性、及び第１結晶質特性により特徴付けられる。緩衝材と比べて、Si基盤は、第２バンドギャップ特性、第２熱特性、第２極性、及び第２結晶質特性により特徴付けられる。
【0059】
特定の例では、CS材料は、InP、InGaAs、ガリウム砒素（GaAs）、リン化ガリウム（GaP）、インジウムガリウム砒素リン（InGaAsP）、インジウムアルミニウムガリウム砒素（InAlGaAs）、インジウム砒素（InAs）、インジウムガリウムリン（InGaP）、又はそれらの組合せを含むことができる。
【0060】
光検出器回路は、光検出器のアレイを更に含む。このアレイは、N及びMピクセル要素（つまり、N×Mアレイ、N>０、M>０）により特徴付けられる。特定の例では、Nは７より大きい整数であり、Mは０より大きい整数である。これらのピクセル要素の各々は、０．３マイクロメートル～５０マイクロメートルの範囲の特性長を有する。また、光検出器の各々は、n型材料、n型材料の上にある吸収材、及び吸収材の上にあるp型材料、を含む。
【0061】
特定の例では、n型材料は、緩衝材の上にある、３E１７cm-３～５E１８cm-３の範囲の濃度を有するシリコン不純物を有するInP材料を含むことができる。吸収材は、InGaAs含有材料を含むことができ、任意の不純物を主に（又は実質的に）有しないことができる。そして、p型材料は、３E１７cm-３～５E１８cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物を含むことができる。
【0062】
代替の光検出器CSデバイス構造では、n型材料は、３E１７cm-３～５E１８cm-３の範囲の濃度を有するシリコン不純物を含むGaAs材料を含み、吸収材は、InAs量子ドット材料を含み、p型材料は、３E１７cm-３～１E２０cm-３の範囲の濃度を有する亜鉛不純物又はベリリウム不純物又はカーボン不純物を含む。
【0063】
代替として、光検出器デバイス構造は、InGaAs又はInGaAsPを含む別個の吸収材、及びInPを含む倍増材により構成されることができ、前記倍増材は、アバランシェゲインにより追加電荷キャリアを生成する。
【0064】
光検出器回路は、n型材料に結合され及び第１端子に結合される第１電極と、p型材料に結合され及び第２端子に結合される第２電極と、を更に含む。この構成は、各光検出器を、２端子デバイス（つまり、アノード及びカソード端子を有する）として定める。
【0065】
光検出器回路は、開口領域により特徴付けられる発光領域を更に含み、複数の光子がCS材料と相互作用し、吸収材の部分により吸収され、第１端子と第２端子との間に電流を生じる移動電荷キャリアの生成を生じさせることを可能にする。特定の例では、Si基盤は、光子がSi基盤を通過できるよう構成される。発光領域は、シリコン基盤の任意の部分に含まれないよう構成されることもできる。色フィルタは、発光領域の上に（又はそれに結合されるように）構成でき、レンズは色フィルタの上に（又はそれに結合されるように）構成できる。
【0066】
更に、光検出器回路は、第１端子と第２端子との間の回路を特徴付ける０．１アンペア／ワットより大きい感度、及び第１端子と第２端子との間で測定されるような１０％より大きいフォトダイオード量子効率により特徴付けられる。光検出器回路は、用途に依存して、BSIデバイス又はFSIとして特徴付けることができる。
【0067】
光検出器回路デバイスは、光検出器のアレイに結合される、ROICのようなアナログフロントエンド回路を更に含むことができる。ROICは、第１入力端子と、第２入力端子と、ピクセル出力と、を含む。第１及び第２入力端子は、各々、光検出器の第１及び第２端子に結合される。光検出器回路は、（例えば、ROICの部分として又はそれにより構成される）アナログ－デジタル変換機能も含むことができる。上述の要素及び構成に対する他の変形、変更、及び代替が存在し得る。
【0068】
デバイス２００及び３００に関する例示的な製造方法の更なる詳細は、図４～９を参照して以下に議論される。
【0069】
図４～９は、本発明の例による化合物半導体（compound semiconductor （CS））を製造する方法を示す簡易図である。これらの図では、以下の図において共通の参照符号は、前の図で記載されたのと同じ要素を表す。
【0070】
図４は、本発明の例によるヘテロエピタキシにより実現されるSi基盤上のCS緩衝材を含むデバイス４００の簡易図である。本実施形態では、CS緩衝材４２０は、CS材料４２０を核形成するために、及び緩衝材４２０内の及びCS材料４２０とSi表面４１１との間のインタフェースの近くにある欠陥をトラップ及び／又はフィルタリングするために、Si基盤４１０の表面領域４１１の上に堆積される。初期核形成及び緩衝材成長は、限定ではないが、表面再配列のための初期IV族材料成長、その後の欠陥トラッピングのためのIII-V族CS成長、種々のSi結晶面の形成を含み得るSi表面パターン化若しくは構造化、その後のCS核形成及び成長、低温CS核形成、低温CS核形成及びそれに続く欠陥の曲げ及び消滅のための温度グレーディングによる多段階成長、歪み層超格子の使用、高歪み場とのインタフェース、勾配若しくは段階的勾配材料、又は欠陥のリダイレクト、トラップ、変換、及び／又は消滅のための他の同様の技術を含む、多くの方法、及び方法の組合せにより実行されてよい。
【0071】
図５のデバイス５００に示すように、CS緩衝材４２０の形成に続いて、光検出器デバイス材料は、CS緩衝材４２０及びSi基盤４１０の上に堆積されてよい。光検出器デバイス材料は、n型CS材料５１０、CS吸収材５２０、及びCS材料５３０を含むことができる。本実施形態では、Si上の緩衝部の上に堆積されるCSデバイス材料（例えば、図４のデバイス４００）は、光検出器アレイ回路のための平面フォトダイオード構造を形成してよい。
【0072】
n型CS材料５１０は、Siドーピング不純物を含み、Si上の緩衝部の上に形成される。CS吸収材５２０は、n型材料５１０の上に形成され、特性波長又は関心波長範囲を有する光を非常に吸収する。吸収材５２０は、主に不純物を含まない。CS材料５３０は、吸収材５２０の上に形成され、意図的な不純物を有しないで堆積される。図示の種々の材料は、バンド平滑化層、拡散ブロック層、別個の吸収層、電荷層、又は倍増層を含んでよい。当業者は、他の変形、代替、及び変更を認識するだろう。
【0073】
図６のデバイス６００に示されるように、各光検出器のp型材料６１０は、CS材料５２０の部分の中に形成される。要素５３０のために使用される特定のCS材料に依存して、p型材料６１０は、亜鉛、ベリリウム、又はカーボン、等であってよい不純物材料の拡散を有し形成できる。
【0074】
図７は、（例えば、図４～６において上述したような）フロントエンド製造ステップの完了の後の光検出器回路７００を示す。アイソレーショントレンチ７１０は、光又は電気的絶縁のために、及び組合せで、（例えば１つ以上のn接触部金属を形成するために）n型層５１０を露出するために、光検出器デバイス材料（例えば、層５１０～５３０）の部分の中に形成されてよい。１つ以上のp接触部金属７２０は、p型材料６１０の上に形成できる。誘電体材料７３０は、p接触部金属７２０、p型材料６１０ｍ、及び光検出器デバイス材料の上に堆積されてよい。この場合、誘電体材料７３０は、アイソレーショントレンチ７１０も満たす。追加のビア及びトレンチが、p接触部金属７２０を露出するために形成されてよく、ビア及びトレンチは、金属材料７４０により満たされて、誘電体材料７３０の露出表面領域においてp接触部金属７２０に金属接続を提供してよい。勿論、他の変形、変更、及び代替が存在し得る。
【0075】
形成される光検出器デバイス構造は、限定ではないが、PINフォトダイオード、APD、UTC-PD、メサ型フォトダイオード、又は平面フォトダイオードを含み得る。光検出器は、限定ではないが、InGaAs、InGaAsPを含むバルク吸収層を利用でき、又は、代替として、量子井戸、量子ダッシュ、又は量子ドットを利用できる。当業者は、他の変形、代替、及び変更を認識するだろう。
【0076】
図８は、光検出器回路８００の代替の実施形態を表す。選択的エリアヘテロエピタキシによりCS材料がSi表面上に堆積され、それにより、Si表面は、先ず誘電体材料８１０によりパターン化されて、くぼみを形成する。くぼみの中では、CS材料は、露出したSi表面上に選択的に堆積され得るが、誘電体材料上に堆積しない。材料は、図７について説明したものと同様の又は同一の層（同じ参照符号により示される）を含んでよい。図９に示すように、（図８に示した）CS材料の選択的ヘテロエピタキシに続く光検出器回路９００のフロントエンド製造ステップは、図７の実施形態における光検出器回路７００を形成するために利用されたステップと同様又は同一である（同じ参照符号により示される）。図示のように、（除去されていない場合には、誘電体材料８１０と結合される）誘電体材料９１０は、選択的エリアヘテロエピタキシにより形成された２つのCS材料スタックを分離する。
【0077】
選択的エリアヘテロエピタキシは、Si上のCS材料の品質を向上するため、光検出器製造を促進するため、及び新規なデバイス構造の実現のためにも有益である。選択的エリアヘテロエピタキシは、CS材料とSiとの間の熱膨張係数の不一致により引き起こされる熱歪みを解放することにより、及び欠陥と転移のアスペクト比トラッピングを提供することにより、材料品質を向上できる。
【0078】
図９の実施形態は、パターン化誘電体８１０により提供される分離により、（図７に示した）別個のトレンチアイソレーションステップを必要としない。CS領域の間の誘電体の一部は、エッチング又は代替プロセスにより除去され、次に、これらの領域は、追加の光学的分離を提供するために、不透明であり得る金属のような材料で満たされることができる。本発明の範囲から逸脱することなく、そのようなトレンチアイソレーションは、代替として、光検出器基盤又は基盤からのチップを目標リードアウト回路Si CMOS基盤に接着した後に、バックエンドステップで形成できる。
【0079】
図１０A～１０Cは、本発明の種々の例によるウェハダイパターンを示す簡易図である。図１０Aは、例示的なダイパターンを有するウェハ１００１を示す。各個別ダイ（例えば、ダイ１０１０）は、１mm×１mm未満のような小さいもから、使用されるリソグラフィシステムにとって許容可能な最大である大きなサイズまで、サイズ／面積において変化してよい。各ダイの内部で、選択的エリアヘテロエピタキシがSi上のCS材料成長のために利用されるならば、誘電体の種々のパターンが利用できる。例は、円形パターン（図１０Bのダイ１００２に示す）、長方形パターン（図１０Cのダイ１００３に示す）を含むことができる。パターン形状及びサイズの選択は、成長最適化及びパターン曲線因子とともに、よい高い材料品質を達成するのを助ける。ダイ１００３に示す長方形ストライプパターンでは、破線の円により示される円形の光検出器（例えば、光検出器１０２０）は、メサエッチングによる又は拡散による成長の後に形成でき、拡散は平面デバイスを形成し得る。パターンは、誘電体が選択的エリアヘテロエピタキシのために誘電体の下にあるSi表面を露出するよう除去される領域を表す。
【0080】
限定ではないが、正方形、楕円、台形、異なるサイズの長方形、平行四辺形、及び種々の多角形のような他のパターンが、本発明の範囲から逸脱することなく、利用できる。
【0081】
図２～１０Cの実施形態に示されたものを含む、そのような光検出器及び光検出器アレイの実現を達成するためのステップシーケンスは、多数の方法で、異なる順序で、実行でき、デバイス層及び構造の設計は本発明の範囲から逸脱することなく変更できる。
【0082】
図１１は、本発明の例による光検出器及び光検出器アレイ回路を製造する方法を示す簡易フロー図である。図示のように、図１１は、Si光検出器及び光検出器アレイ上のCSを実現するために実行できる並列ステップのシーケンスを示し及び要約する。Si光検出器及び光検出器アレイは、次に、限定ではないが、リードアウト、ロジック、AI、機械学習（machine learning （ML））、信号処理、及び画像処理を含む機能が可能なCMOS回路と統合される。例では、本発明の方法は、並列に実行される、フロントエンド光検出器製造プロセス１１１０、及びフロントエンドCMOS IC製造プロセス１１２０を含む。
【0083】
図示のように、フロントエンド光検出器製造プロセス１１１０は、基盤（例えば、Si基盤、SOI基盤、等）を提供するステップ１１１２と、Si上のCSヘテロエピタキシを実行し、及びデバイスを生成するためにデバイス構造を形成するステップ１１１４と、デバイスを生成するために金属沈着を実行するステップ１１６と、を含むことができる。Si上のCSヘテロエピタキシ、デバイス構造形成、及び金属沈着ステップは、限定ではないが、図７～９の実施形態で説明したような構造を実現するために実行できる。他の光検出器の変形も、製造され、CMOS回路ウェハとの統合するために同様のステップシーケンスに従うことができる。フロントエンドIC製造プロセス１１２０では、ステップは、同様に、基盤（例えば、SiCMOS基盤、等）を提供するステップ１１２２と、IC製造プロセス（Si上のROIC及び／又は他のICフロントエンド製造）を実行してデバイスを生成するステップ１１２４と、デバイスを生成するために金属沈着を実行するステップ１１２６と、を含むことができる。
【0084】
光検出器回路（プロセス１１１０）及びCMOS回路（プロセス１１２０）のフロントエンド製造に続き、ウェハ（デバイス１１１６及び１１２６）は、向き合わせて接着され（つまり、フリップチップボンディング構成）、デバイス１１３０により示されるように、限定ではないが、酸化物－酸化物、及び銅－銅（Cu-to-Cu）接着のような一般的な接着技術を利用する。接着集積を含むバックエンド製造の詳細なステップは、本発明の範囲から逸脱することなく、光検出器構造及び光検出器フロントエンド製造シーケンス、及びCMOSデバイス構造及びCMOSフロントエンド製造シーケンスに依存して変化することができる。
【0085】
接着に続き、バックエンド製造ステップは、処理済みデバイス１１４０（例えば、図２のデバイス２００）を生成するために、実行されてよい。そのようなバックエンド製造ステップは、限定ではないが、部分的若しくは全体的なグラインディング、エッチング、若しくはポリッシング、又はそれらの組合せによる光検出器ハンドルウェハの除去、光検出器構造の方向（つまり、光検出器が上から下へPIN若しくはPN構造、又は上から下へNIP若しくはNP構造であるかどうか、色フィルタの適用、レンズ若しくは他の光学系の適用）に依存して、光検出器のn側又はp側に形成され得る背面接触部の適用を含んでよい。装置構造は、FSI又はBSIであることができ、詳細なステップ及びステップの順序は、本発明の範囲から逸脱することなく、変化できる。
【0086】
記載されたウェハ－ウェハ処理の代替として、CMOS回路に接着される光検出器の製造も、チップ－ウェハ又はチップ－チップ形式で実行できる。当業者は、他の変形、代替、及び変更を認識するだろう。
【0087】
図１２は、本発明で使用されるInGaAs材料、及び従来のCMOS検知デバイスで使用されるSi材料の、近似吸収スペクトルのグラフ１２００を示す簡易図である。方法及びデバイスを提供するために、私たちは、本発明の技術の利益及び利点を説明するために、広い波長範囲にわたり、InGaAs（実線）及びSi（点線）の吸収率のデータの編集をプロットした。図示のように、Siよりも、InGaAsの吸収率は、検討されている波長範囲に渡り、より高く、InGaAsの波長範囲は、より長い波長である傾向がある。InGaAsの図示のスペクトルは、インジウム組成が０．５３、ガリウム組成が０．４７の場合である。この組成は、InPに格子整合しているので、一般的に使用される。InGaAsの吸収波長範囲は、InGaAs組成を変更することにより、より長い波長に更に拡張できるが、これは歪みを組み込む。
【0088】
図１３A～１３Eは、本発明の例による光検出器デバイスを形成する方法を示す簡易図である。これらの図に示す方法のステップは、光検出器デバイスを形成するための前述の任意の方法のステップと組み合わせることができる。更に、これらの図に渡り同じ参照符号は、同じ要素、領域、構成、等を表す。
【0089】
例では、本発明の方法は、図１３Aに示されるように、大型シリコン基盤を提供するステップ１３１０により開始する。シリコン基盤１３１０は、約４インチから約１２インチまでの直径を有する。例では、シリコン基盤の表面は、任意の自然の酸化物材料を除去するために洗浄される。基盤は、水素又は他の適切な種類を含む高温環境を用いて洗浄される。例では、方法は、複数のv型溝を形成するステップを含む。図１３Bに示すように、複数のv型溝の各々は、５０～５００ナノメートルの幅の特徴サイズを有することができる。例では、v型溝の各々は、シリコン基盤の１１１結晶面を露出する。複数のv型溝１３１１は、一般に、水酸化カリウム及び水酸化テトラメチルアンモニウム（tetramethyl ammonium hydroxide （TMAH））のようなエッチング液、又は他の適切なエッチング液を用いて形成される。
【0090】
例では、図１３Cに示すように、方法は、ガリウム砒素材料を含む核形成層１３２０を形成して、シリコン基盤１３１０の表面領域を覆うステップを含む。核形成層１３２０は、１０nm～１００nmの範囲の厚さを有するが、他の厚さも可能である。
【0091】
例では、図１３Dに示すように、方法は、複数の溝の各々の上に且つv型溝の各々の長さの方向に延びるよう形成される複数のナノワイヤを含む緩衝材１３３０を形成するステップを含む。緩衝材１３３０は、複数のナノワイヤの各々から延びる第１移行領域１３３１と、直接ヘテロエピタキシを用いて構成されるガリウム砒素化合物半導体（compound semiconductor （CS））材料の１００結晶面成長により特徴付けられる第２移行領域１３３２と、を含む。CS材料は、第１バンドギャップ特性、第１熱特性、第１極性、及び第１結晶質特性により特徴付けられ、シリコン基盤１３１０は、第２バンドギャップ、第２熱特性、第２極性、及び第２結晶質特性により特徴付けられる。
【0092】
例では、緩衝材は、ガリウム砒素含有材料と、リン化インジウム含有移行領域（例えば、InGaAs、等）と、インジウムガリウム砒素及びリン化インジウムを含むトラップ層を含むインタフェース領域と、を更に含み、トラップ層は、ガリウム砒素含有材料及びリン化インジウム含有移行領域と重なり合う。特定の例では、移行領域は、始めにGaAsにより近くなり、InP勾配領域に向かってInPにより近くなることができる。
【0093】
以上は特定の実施形態の完全な説明であるが、種々の変更、代替の構成及び均等物が使用されてよい。例として、パッケージ化されたデバイスは、上述の及び本願明細書の外部の要素の任意の組合せを含むことができる。従って、上述の記載及び説明は、添付の特許請求の範囲により定められる本発明の範囲を限定すると考えられるべきではない。
【符号の説明】
【0094】
１０１ デバイス
１１０ 回路基板
１２０ リードアウト及びロジック
１３０ 画像センサ
１４０ レーザ
１５０ レーザドライバ
１１０ 回路基板
１２０ リードアウト及びロジック
１３０ 画像センサ
１４０ レーザ
１５０ レーザドライバ
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図11】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【外国語明細書】