特開 2023-34861 ＤＣ－ＤＣコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023034861

(43)【公開日】2023-03-13

(54)【発明の名称】ＤＣ－ＤＣコンバータ

(51)【国際特許分類】

   H02M 3/28 20060101AFI20230306BHJP

【ＦＩ】

H02M3/28 H

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2021141309

(22)【出願日】2021-08-31

(71)【出願人】

【識別番号】000003942

【氏名又は名称】日新電機株式会社

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】清水 健介

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730AS01

5H730AS08

5H730BB27

5H730DD03

5H730DD04

5H730DD16

5H730DD41

5H730EE05

5H730EE07

5H730EE13

5H730FD01

5H730FD11

5H730FD31

5H730FD41

5H730FF09

5H730FG05

(57)【要約】

【課題】出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制する。
【解決手段】複数の１次側スイッチング素子（Ｓ１～Ｓ４）を含む１次側ブリッジ回路（１０）と、複数の２次側スイッチング素子（Ｓ５～Ｓ８）、還流ダイオードおよびコンデンサを含む２次側ブリッジ回路（２０）と、変換部（３０）と、を備え、全ての２次側スイッチング素子をオフにし、前記１次側スイッチング素子を半周期毎にスイッチングを行わせ、１次側ブリッジ回路の位相差を、１次側から２次側へ伝送する電力に応じて制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の１次側スイッチング素子を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、
複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、
トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、
前記１次側スイッチング素子および前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、
前記制御部は、
全ての前記２次側スイッチング素子をオフにするように制御し、前記１次側スイッチング素子についてそれぞれが半周期毎にスイッチングを行うように制御するとともに、
前記第１レグと前記第２レグとの間の位相差を、１次側から２次側へ伝送する電力に応じて制御する動作を実行することを特徴とする、ＤＣ－ＤＣコンバータ。

【請求項2】

前記変換部は、前記トランスの１次側端子または２次側端子に接続されたリアクトルを更に有することを特徴とする、請求項１に記載のＤＣ－ＤＣコンバータ。

【請求項3】

前記１次側ブリッジ回路の入力電圧は、前記２次側ブリッジ回路の出力電圧を１次側換算した電圧よりも高圧である請求項１または２に記載のＤＣ－ＤＣコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＤＣ－ＤＣコンバータに関する。

【背景技術】

【0002】

一般的に、デュアルアクティブブリッジ方式のＤＣ－ＤＣコンバータでは、１次側と２次側を絶縁するために、両者の間にトランスが設けられる。当該トランスの１次側と２次側との巻き線比に応じて、１次側の電圧を昇圧または降圧して、２次側に出力できる。

【0003】

また、１次側と２次側の電圧比と当該トランスの巻き線比とがバランスしていた場合、ＺＶＳ（Zero Volt Switching）ができ、損失なくスイッチングすることができる。しかしながら、上記バランスがずれていた場合、ＺＶＳができずに効率低下が起こる。

【0004】

特許文献１には、上記バランスが大きくずれた場合に、出力側のブリッジ回路ではスイッチング素子を常時オフにした整流器として動作させることで、出力側のスイッチング損失を削減する技術が開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１４－７５９４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

デュアルアクティブブリッジ方式のＤＣ－ＤＣコンバータの出力側のブリッジ回路を整流器として動作させる場合においても損失はある。また、更なる効率の改善を図ることが望まれている。そこで、本発明の一態様は、出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制することを目的とする。

【課題を解決するための手段】

【0007】

上記の課題を解決するために、本発明の一態様に係るＤＣ－ＤＣコンバータは、複数の１次側スイッチング素子を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記１次側スイッチング素子および前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、全ての前記２次側スイッチング素子をオフにするように制御し、前記１次側スイッチング素子についてそれぞれが半周期毎にスイッチングを行うように制御するとともに、前記第１レグと前記第２レグとの間の位相差を、１次側から２次側へ伝送する電力に応じて制御する動作を実行する。

【発明の効果】

【0008】

本発明の一態様によれば、ＤＣ－ＤＣコンバータにおいて、出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制することができる。

【図面の簡単な説明】

【0009】

【図1】実施形態１に係るＤＣ－ＤＣコンバータを示す回路図である。

【図2】実施形態１に係るＤＣ－ＤＣコンバータにおける起動時でのタイミングチャートである。

【図3】実施形態１に係るＤＣ－ＤＣコンバータにおける低出力時でのタイミングチャートである。

【図4】実施形態１に係るＤＣ－ＤＣコンバータにおける低出力時の区間Ｔ１での１次側換算での等価回路である。

【図5】実施形態１に係るＤＣ－ＤＣコンバータにおける低出力時の区間Ｔ２での１次側換算での等価回路である。

【図6】実施形態１に係るＤＣ－ＤＣコンバータにおける低出力時の区間Ｔ３での１次側換算での等価回路である。

【図7】実施形態１に係るＤＣ－ＤＣコンバータにおける高出力時でのタイミングチャートである。

【図8】実施形態１に係るＤＣ－ＤＣコンバータにおける高出力時の区間Ｔ４での１次側換算での等価回路である。

【図9】実施形態１に係るＤＣ－ＤＣコンバータにおける制御部のブロック図を示す。

【図10】参考動作例に係る整流器動作において、出力する電力を絞るために、第２レグ１２のデューティを非常に小さくした場合でのタイミングチャートになる。

【図11】参考動作例に係る小電力出力時でのＬＣ共振を起こす場合における電流経路を示すための１次側換算での等価回路になる。

【発明を実施するための形態】

【0010】

〔実施形態１〕
以下に、図１～８を用いて本発明の一実施形態について、詳細に説明する。

【0011】

（ＤＣ－ＤＣコンバータ１の構成）
図１は、実施形態１に係るＤＣ－ＤＣコンバータ１を示す回路図である。ＤＣ－ＤＣコンバータ１は、１次側ブリッジ回路１０と、２次側ブリッジ回路２０と、変換部３０と、制御部４０と、を備える。

【0012】

１次側ブリッジ回路１０は、入力端子で直流電源Ｅ１に接続されている。２次側ブリッジ回路２０は、出力端子で直流電源Ｅ２に接続されている。１次側ブリッジ回路１０の入力端子間の電圧は１次側電圧Ｖ１であり、１次側ブリッジ回路１０の入力端子を流れる電流は１次側電流Ｉ１である。２次側ブリッジ回路２０の出力端子間の電圧は２次側電圧Ｖ２であり、２次側ブリッジ回路２０の出力端子を流れる電流は２次側電流Ｉ２である。ここで、１次側電圧Ｖ１、１次側電流Ｉ１、２次側電圧Ｖ２、２次側電流Ｉ２のそれぞれは、制御部４０が取得する時間平均値であり、後述する制御に用いる。

【0013】

ここで、「入力」、「出力」とは、直流電源Ｅ１の側から直流電源Ｅ２の側へ、すなわち、１次側から２次側へと電力が伝送されることを想定した表現である。しかし、これは便宜上の表現であって、以下でも同様である。実施形態１のＤＣ－ＤＣコンバータ１は、双方向なデュアルアクティブブリッジ方式のＤＣ－ＤＣコンバータであり、２次側から１次側への電力の伝送も可能である。

【0014】

１次側ブリッジ回路１０は、４つの１次側スイッチング素子Ｓ１～Ｓ４が設けられたフルブリッジ回路に、コンデンサ素子Ｃ１が並列に接続されている。１次側ブリッジ回路１０は、第１レグ１１と、第２レグ１２と、コンデンサ素子Ｃ１とにより構成されている。第１レグ１１は、１次側スイッチング素子Ｓ１と１次側スイッチング素子Ｓ２とが直列に接続されている。第２レグ１２は、１次側スイッチング素子Ｓ３と１次側スイッチング素子Ｓ４とが直列に接続されている。

【0015】

２次側ブリッジ回路２０は、４つの２次側スイッチング素子Ｓ５～Ｓ８が設けられたフルブリッジ回路に、コンデンサ素子Ｃ２が並列に接続されている。２次側ブリッジ回路２０は、第３レグ２１と、第４レグ２２と、コンデンサ素子Ｃ２とにより構成されている。第３レグ２１は、２次側スイッチング素子Ｓ５と２次側スイッチング素子Ｓ６とが直列に接続されている。第４レグ２２は、２次側スイッチング素子Ｓ７と２次側スイッチング素子Ｓ８とが直列に接続されている。

【0016】

１次側スイッチング素子Ｓ１～Ｓ４および２次側スイッチング素子Ｓ５～Ｓ８（以降、まとめてスイッチング素子Ｓ１～Ｓ８と称する）は、それぞれ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはその他のＦＥＴ（Field Effect Transistor）で構成できる。あるいは、スイッチング素子Ｓ１～Ｓ８は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、その他のトランジスタで構成されてもよい。

【0017】

スイッチング素子Ｓ１～Ｓ８には、還流ダイオードＤ１～Ｄ８がそれぞれ並列に接続されている。また、スイッチング素子Ｓ１～Ｓ８には、容量成分Ｃｓｎｕｂ１～Ｃｓｎｕｂ８（コンデンサ）がそれぞれ並列に接続されているように回路図上では表されている。容量成分Ｃｓｎｕｂ１～Ｃｓｎｕｂ８としては、スイッチング素子Ｓ１～Ｓ８に現実のコンデンサ素子が接続されてもよく、スイッチング素子の寄生容量のみであってもよい。あるいは、現実のコンデンサ素子と寄生容量が合成された容量成分であってもよい。以下では、回路図上における容量成分Ｃｓｎｕｂ１～Ｃｓｎｕｂ８を単にスナバコンデンサと称する。

【0018】

変換部３０は、巻き線比ｎのトランスＴｒと、リアクトルＬ１と、リアクトルＬ２とを備える。図１の回路図においては、変換部３０のインダクタンス成分が、１次側に設けられたリアクトルＬ１と、リアクトルＬ２として等価的に表されている。リアクトルＬ１は、１次側スイッチング素子Ｓ１と１次側スイッチング素子Ｓ２との接続点と、トランスＴｒの１次巻線の１次側端子に接続されている。リアクトルＬ２は、１次側スイッチング素子Ｓ３と１次側スイッチング素子Ｓ４との接続点と、トランスＴｒの１次巻線の２次側端子に接続されている。

【0019】

リアクトルＬ１およびリアクトルＬ２で表せるインダクタンス成分は、トランスＴｒの漏れインダクタンスを含む。トランスＴｒの２次巻線は、２次側スイッチング素子Ｓ５と２次側スイッチング素子Ｓ６との接続点および２次側スイッチング素子Ｓ７と２次側スイッチング素子Ｓ８との接続点に接続されている。変換部３０に現実の素子としてのリアクトル素子が設けられる場合には、リアクトル素子は、トランスＴｒの１次側に配置されても、２次側に配置されても、あるいは両方に配置されてもよい。

【0020】

制御部４０は、１次側電圧Ｖ１、１次側電流Ｉ１、２次側電圧Ｖ２、および２次側電流Ｉ２を参照して、スイッチング素子Ｓ１～Ｓ８のスイッチングを制御する。

【0021】

（参考動作例：従来技術によるＤＣ－ＤＣコンバータでの整流器動作）
まず、ＤＣ－ＤＣコンバータ１の参考動作例として、特許文献１に記載されているように２次側ブリッジ回路２０を整流器として動作させた場合に関して説明する。

【0022】

特許文献１に記載の技術では、２次側ブリッジ回路２０の２次側スイッチング素子Ｓ５～Ｓ８を常時オフにする。そのため、２次側ブリッジ回路２０は、実質的に還流ダイオードＤ５～Ｄ８によってフルダイオードブリッジになり、整流器として動作する。

【0023】

このとき、第１レグ１１と第２レグ１２とのレグ間位相差φＬを０として、第１レグのデューティを５０％とし、第２レグ１２のデューティを可変とする。デューティを小さくすることで、１次側ブリッジ回路１０から２次側ブリッジ回路２０に出力する電力を小さくすることができる。

【0024】

発明者は参考動作例のＤＣ－ＤＣコンバータ１における小電力出力時の挙動を解析した。図１０は、参考動作例に係る整流器動作において、出力する電力を絞るために、第２レグ１２のデューティを非常に小さくした場合でのタイミングチャートになる。図１１は、参考動作例に係る小電力出力時でのＬＣ共振を起こす場合における電流経路を示すための１次側換算での等価回路になる。

【0025】

図１１の等価回路におけるインダクタＬは、変換部３０の１次側換算でのインダクタンスを表しており、トランスＴｒとリアクトルＬ１とリアクトルＬ２とが合成されたものである。等価回路における、変換部１次側電圧Ｖｔｒ１は変換部３０の１次側入力端子間の電圧であり、変換部２次側電圧Ｖｔｒ２は変換部３０の２次側出力端子間の電圧である。インダクタ電流ｉＬは変換部３０を通じて１次側ブリッジ回路１０と２次側ブリッジ回路２０との間でやり取りされる電流であって、上記インダクタＬを流れる電流に相当する。

【0026】

図１０に示すように、第２レグ１２のデューティを小さくした状態で、１次側ブリッジ回路１０から２次側ブリッジ回路２０に小電力を出力する。この間である区間Ｔ０において、変換部１次側電圧Ｖｔｒ１および変換部２次側電圧Ｖｔｒ２と、変換部３０のインダクタＬと、スナバコンデンサＣｓｎｕｂ３～Ｃｓｎｕｂ８とによってＬＣ共振が発生する。後述するように、トランスＴｒにおける周波数に応じて、トランスＴｒでの損失が変わることが知られている。そのため、整流器動作におけるＬＣ共振によっても、トランスＴｒにおいて損失が発生する。

【0027】

図１１に示すように、ＬＣ共振をおこしている区間Ｔ０の期間中では、１次側スナバコンデンサＣｓｎｕｂ３と、１次側スナバコンデンサＣｓｎｕｂ４と、２次側スナバコンデンサＣｓｎｕｂ５～８の合成容量Ｃｓｅｃと、が直列接続されることとなる。そのため、この場合における合成容量Ｃｔｒは、次式で表せる。ただし、以下の各式では、各コンデンサの容量と、インダクタＬのインダクタンスと、は１次側換算での値である。

【0028】

【数1】

ここで、１次側スナバコンデンサＣｓｎｕｂ３と、１次側スナバコンデンサＣｓｎｕｂ４との合成容量Ｃｐｒｉとする。

【数2】

スナバコンデンサＣｓｎｕｂ５～Ｃｓｎｕｂ８の合成容量Ｃｓｅｃは次式で表せる。

【数3】

ＬＣ共振での共振周波数は次式で表せる。

【数4】

スナバコンデンサＣｓｎｕｂ３～８の容量をそれぞれ５ｎＦとし、等価回路におけるインダクタＬを５０μＨとしたとき、Ｃｔｒは１．６６ｎＦとなり、このときの共振周波数ｆｔｒは５５１ｋＨｚとなる。

【0029】

（ＤＣ－ＤＣコンバータ１での整流器動作）
次に、本発明に係るＤＣ－ＤＣコンバータ１における整流器動作に関して説明する。本発明でも、参考例と同様に、２次側ブリッジ回路２０のスイッチング素子Ｓ５～Ｓ８を常時オフにする。そのため、２次側ブリッジ回路２０は、実質的に還流ダイオードＤ５～Ｄ８によってフルダイオードブリッジになり、整流器として動作する。

【0030】

参考例では、デューティを変更することで、出力する電力を調整した。しかし、本発明では、第１レグおよび第２レグのデューティを５０％、すなわち半周期毎にスイッチングを行うように制御するとともに、第１レグ１１と第２レグ１２とのレグ間位相差φＬを調整することで、出力する電力を調整する。

【0031】

また、本発明での整流器動作は、２次側電圧Ｖ２をトランスＴｒの１次側換算した電圧Ｖ２’が、１次側電圧Ｖ１よりも小さい場合に動作ができる。特に、１次側ブリッジ回路１０が電力の入力側になり、２次側ブリッジ回路２０が電力の出力側になる。入出力関係と等価回路における電圧の高低は対応しており、２次側ブリッジ回路２０が入力側として動作し、１次側ブリッジ回路１０が出力側として動作してもよい。ただし、２次側の直流電源Ｅ２の電圧Ｖ２に関しては、巻き線比ｎを考慮した値を用いる。

【0032】

（整流器動作の起動時）
図２は、実施形態１に係るＤＣ－ＤＣコンバータ１における起動時でのタイミングチャートである。

【0033】

図２に示すように、ＤＣ－ＤＣコンバータ１の起動時は、レグ間位相差φＬをπとする。すなわち、１次側スイッチング素子Ｓ１およびＳ３のオンオフを指示する信号が完全に同じように制御され、また、１次側スイッチング素子Ｓ２およびＳ４のオンオフを指示する信号が完全に同じように制御される。そのため、１次側ブリッジ回路から２次側ブリッジ回路への出力電力は０である。ここで、図２におけるＴｄは、各レグにおける直列接続されたスイッチング素子が同時にオンになり貫通電流が流れることを防ぐためのデッドタイムである。

【0034】

ただし、整流器動作におけるデューティ５０％は、デッドタイムを考慮していない場合でのデューティであり、デッドタイムを考慮した場合、正確に５０％刻みでオンオフするわけではない。

【0035】

（整流器動作の低出力時）
図３は、実施形態１に係るＤＣ－ＤＣコンバータ１における低出力時でのタイミングチャートである。図３に示すように、ＤＣ－ＤＣコンバータ１の低出力時は、レグ間位相差φＬがπ未満の値をとる。

【0036】

（区間Ｔ１）
図４は、実施形態１に係るＤＣ－ＤＣコンバータ１における低出力時の区間Ｔ１での１次側換算での等価回路である。区間Ｔ１では、１次側スイッチング素子Ｓ１およびＳ４がオフしており、１次側スイッチング素子Ｓ２およびＳ３がオンしている。

【0037】

そのため、図４に示すように、インダクタＬにＶ２’－Ｖ１の電圧が印加され、インダクタ電流ｉＬは減少する。ここで、Ｖ２’は、２次側電圧Ｖ２を１次側ブリッジ回路１０基準で換算した場合の電圧である。この間、１次側ブリッジ回路１０から２次側ブリッジ回路２０へと電力を出力することができる。

【0038】

（区間Ｔ２）
図５は、実施形態１に係るＤＣ－ＤＣコンバータ１における低出力時の区間Ｔ２での１次側換算での等価回路である。区間Ｔ２では、デッドタイムＴｄを除き、スイッチング素子Ｓ１およびＳ３がオンしており、スイッチング素子Ｓ２およびＳ４がオフしている。

【0039】

そのため、図５に示すように、１次側ブリッジ回路１０の内部で電流が還流するために、ブリッジ間での電力のやりとりは行われない。したがって、変換部１次側電圧Ｖｔｒ１は０になり、インダクタＬには電圧Ｖ２’が印加され、インダクタ電流ｉＬが増加する。この間、ブリッジ間での電力のやりとりは生じない。

【0040】

（区間Ｔ３）
インダクタ電流ｉＬが増加していき、インダクタ電流ｉＬが負から正へとゼロクロスすることで、区間Ｔ２から区間Ｔ３へと移行する。

【0041】

図６は、実施形態１に係るＤＣ－ＤＣコンバータ１における低出力時の区間Ｔ３での１次側換算での等価回路である。区間Ｔ３では、デッドタイムＴｄを除き、１次側スイッチング素子Ｓ１およびＳ３がオンしており、１次側スイッチング素子Ｓ２およびＳ４がオフしている。

【0042】

図６に示すように、区間Ｔ３では、変換部１次側電圧Ｖｔｒ１、変換部２次側電圧Ｖｔｒ２、およびインダクタ電流ｉＬのそれぞれが振動する。

【0043】

１次側ブリッジ回路１０では、スイッチング素子Ｓ１～Ｓ４が位相シフト制御されており、ＬＣ共振による電流は１次側ブリッジ回路１０内を還流する。対して、この区間Ｔ３において、２次側ブリッジ回路２０では、スナバコンデンサＣｓｎｕｂ５～Ｃｓｎｕｂ８の充放電が行われる。

【0044】

このとき、各素子のオン抵抗等を無視すると、インダクタＬと２次側ブリッジ回路２０のスナバコンデンサＣｓｎｕｂ５～Ｃｓｎｕｂ８の合成容量ＣｓｅｃとによってＬＣ直列回路が形成される。スナバコンデンサＣｓｎｕｂ５～Ｃｓｎｕｂ８の合成容量Ｃｓｅｃは上述したものと同一である。

【0045】

この区間Ｔ３は、１次側ブリッジ回路１０の１次側第２レグ１２がスイッチングして、電圧Ｖ２’がインダクタＬに印加されるまで続く。この間、ブリッジ間での電力のやりとりは生じない。

【0046】

また、ＬＣ共振での共振周波数は次式で表せる。

【数5】

ここで、例えばスナバコンデンサＣｓｎｕｂ５～８の容量をそれぞれ５ｎＦとし、インダクタＬが５０μＨとしたとき、Ｃｓｅｃは５ｎＦとなり、このときの共振周波数ｆｓｅｃは３１８ｋＨｚとなる。すなわち、参考動作例よりも共振周波数を約４０％低減できる。

【0047】

（整流器動作の高出力時）
レグ間位相差φＬを小さくしていくと、１次側ブリッジ回路１０から２次側ブリッジ回路２０への出力電力は大きくなり、電流と電圧の共振部分はなくなる。この共振部分がなくなった状態を高出力時と呼称する。

【0048】

図７は、実施形態１に係るＤＣ－ＤＣコンバータ１における高出力時でのタイミングチャートである。図７に示すように、ＤＣ－ＤＣコンバータ１の高出力時は、レグ間位相差φＬが０以上π未満の値をとり、低出力時よりも小さな値である。

【0049】

高出力時では、区間Ｔ１およびＴ２は低出力時と同様に存在し、区間Ｔ３に代わり区間Ｔ４が存在する。また、低出力時よりも高出力時では、電力を出力する区間Ｔ１の長さが長くなるため、より電力を出力する時間が増える。

【0050】

（区間Ｔ４）
レグ間位相差φＬを小さくすると、区間Ｔ３が短くなり、スイッチング素子Ｓ１～Ｓ４のスイッチングのオンオフが変化することで、区間Ｔ３が区間Ｔ４へと変化する。

【0051】

図８は、実施形態１に係るＤＣ－ＤＣコンバータ１における高出力時の区間Ｔ４での１次側換算での等価回路である。区間Ｔ４では、１次側デッドタイムＴｄを除き、スイッチング素子Ｓ１およびＳ４がオンしており、１次側スイッチング素子Ｓ２およびＳ３がオフしている。

【0052】

そのため、区間Ｔ４では、インダクタ電流ｉＬが負から正にゼロクロスする前に、第２レグ１２がスイッチングすることで、１次側ブリッジ回路１０の還流区間が終わり、インダクタＬにはＶ１＋Ｖ２’の電圧が印加される。この区間Ｔ４はインダクタ電流ｉＬのゼロクロスまで続く。また、この間、１次側ブリッジ回路１０から２次側ブリッジ回路２０へと電力を出力している。

【0053】

（区間Ｔ３およびＴ４以降）
図３における区間Ｔ３および図７における区間Ｔ４以降は、周期πごとに、スイッチングのオンオフが反転したタイミングチャートが続く。

【0054】

（ＤＣ－ＤＣコンバータ１での損失について）
ここで、トランスＴｒで発生する損失に関して説明する。トランスＴｒの銅損は、負荷損であり、導体抵抗による損失である。一般に、巻き線による表皮効果の影響をうけ、周波数が大きくなるほど抵抗が増大する。すなわち、銅損は、周波数が大きくなるほど銅損が増大する傾向がある。

【0055】

ＤＣ－ＤＣコンバータ１において高周波電流が流れると、トランスＴｒおよびリアクトルＬ１、Ｌ２の表皮効果による銅損、及び２次側ブリッジ回路２０での高周波電流の印加による、銅バーまたは銅線等での発熱により、損失が生じる。

【0056】

（小括）
したがって、整流器動作における低出力時においては、区間Ｔ３におけるインダクタLとスナバコンデンサＣｓｎｕｂ５～８との共振部分における電流・電圧の共振の周波数を低減することができる。周波数に応じて銅損が変化し、周波数が低下することでこれらの損失は低減できる。そのため、共振周波数を低下させることで、共振による損失を低減することができる。

【0057】

（制御部４０の制御ブロック）
図９は、実施形態１に係るＤＣ－ＤＣコンバータ１における制御部４０のブロック図を示す。図９に示すように、２次側電圧Ｖ２および２次側電流Ｉ２から出力電力Ｐｏｕｔを算出する。当該出力電力Ｐｏｕｔと、目標電力Ｐｏｕｔ＊とから電力偏差ΔＰｏｕｔを導出する。

【0058】

電力偏差ΔＰｏｕｔと、１次側電圧Ｖ１と、２次側電圧Ｖ２と、巻き線比ｎと、スイッチング周波数ｆｓｗと、インダクタＬとにより、位相偏差演算部にて、位相差領域の偏差φｅに変換する。当該偏差φｅをＰＩ演算にて増幅したものと、πとの偏差から、レグ間位相差φＬが生成される。

【0059】

ＰＷＭ（Pulse Width Modulation）信号をスイッチング素子Ｓ１～Ｓ４に出力することで、スイッチング素子Ｓ１～Ｓ４をスイッチングする。第１レグ１１のスイッチング素子Ｓ１とＳ２とは、互いに逆位相である。また、第２レグ１２のスイッチング素子Ｓ３とＳ４とは、第１レグに対しレグ間位相差φＬだけ位相が遅れている。また、スイッチング素子Ｓ５～Ｓ８は、常時オフである。

【0060】

〔変形例１〕
１次側ブリッジ回路１０と２次側ブリッジ回路２０との動作関係は、１次側電圧Ｖ１と２次側電圧Ｖ２との関係により定まり、入力側のブリッジ回路（ここでは、１次側ブリッジ回路１０）がスイッチングし、出力側のスイッチング回路（ここでは、２次側ブリッジ回路２０）が常時オフする。また、入力側のブリッジ回路から出力側のブリッジ回路へと電力を出力する。

【0061】

本発明においては、１次側ブリッジ回路１０が入力側であり、２次側ブリッジ回路２０が出力側であったが、逆でもよい。すなわち、２次側ブリッジ回路２０が入力側であり、１次側ブリッジ回路１０が出力側である場合でもよく、この場合、１次側ブリッジ回路１０はスイッチングせずに、２次側ブリッジ回路２０から出力された電力を受け取ることになる。

【0062】

〔変形例２〕
実施形態１および２では、各ブリッジ回路のレグの数が２レグであったが、各ブリッジ回路のレグの数が３レグであってもよい。この場合、３相交流によって、電力を出力することができる。

【0063】

〔ソフトウェアによる実現例〕
ＤＣ－ＤＣコンバータ１（以下、「装置」と呼ぶ）の機能は、当該装置としてコンピュータを機能させるためのプログラムであって、当該装置の制御部４０としてコンピュータを機能させるためのプログラムにより実現することができる。

【0064】

この場合、上記装置は、上記プログラムを実行するためのハードウェアとして、少なくとも１つの制御装置（例えばプロセッサ）と少なくとも１つの記憶装置（例えばメモリ）を有するコンピュータを備えている。この制御装置と記憶装置により上記プログラムを実行することにより、上記各実施形態で説明した各機能が実現される。

【0065】

上記プログラムは、一時的ではなく、コンピュータ読み取り可能な、１または複数の記録媒体に記録されていてもよい。この記録媒体は、上記装置が備えていてもよいし、備えていなくてもよい。後者の場合、上記プログラムは、有線または無線の任意の伝送媒体を介して上記装置に供給されてもよい。

【0066】

また、上記各制御ブロックの機能の一部または全部は、論理回路により実現することも可能である。例えば、上記各制御ブロックとして機能する論理回路が形成された集積回路も本発明の範疇に含まれる。この他にも、例えば量子コンピュータにより上記各制御ブロックの機能を実現することも可能である。

【0067】

〔まとめ〕
上記の課題を解決するために、本発明の一態様に係るＤＣ－ＤＣコンバータは、複数の１次側スイッチング素子を含み、第１レグと第２レグとを有した１次側ブリッジ回路と、複数の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第３レグと第４レグとを有した２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記１次側スイッチング素子および前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、全ての前記２次側スイッチング素子をオフにするように制御し、前記１次側スイッチング素子についてそれぞれが半周期毎にスイッチングを行うように制御するとともに、前記第１レグと前記第２レグとの間の位相差を、１次側から２次側へ伝送する電力に応じて制御する動作を実行する。

【0068】

上記の構成によれば、２次側ブリッジ回路が整流器として動作し、１次側ブリッジ回路から出力された電力が２次側ブリッジ回路で整流され受電される。そのため、２次側スイッチング回路での損失が少ない。

【0069】

前記変換部は、前記トランスの１次側端子または２次側端子に接続されたリアクトルを更に有してもよい。

【0070】

上記の構成によれば、変換部はトランスに加えてリアクトルを備えてもよい。

【0071】

前記１次側ブリッジ回路の入力電圧は、前記２次側ブリッジ回路の出力電圧を１次側換算した電圧よりも高圧であってもよい。

【0072】

上記の構成によれば、１次側ブリッジ回路の入力電圧が、トランスの巻き線比に応じて２次側ブリッジ回路の出力電圧をトランスの１次側換算した電圧よりも高圧にすることで、１次側ブリッジ回路から２次側ブリッジ回路へと電力を出力することができる。

【0073】

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

【符号の説明】

【0074】

１、１００ ＤＣ－ＤＣコンバータ
１０ １次側ブリッジ回路
１１ 第１レグ
１２ 第２レグ
２０ ２次側ブリッジ回路
２１ 第３レグ
２２ 第４レグ
３０ 変換部
４０ 制御部
Ｃｓｎｕｂ１～Ｃｓｎｕｂ８ スナバコンデンサ（コンデンサ）
Ｄ１～Ｄ８ 還流ダイオード
Ｓ１～Ｓ４ １次側スイッチング素子
Ｓ５～Ｓ８ ２次側スイッチング素子
Ｔｒ トランス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】