特開 2023-36057 スタンダードセル構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023036057

(43)【公開日】2023-03-13

(54)【発明の名称】スタンダードセル構造

(51)【国際特許分類】

   H01L 21/82 20060101AFI20230306BHJP

   H01L 21/28 20060101ALI20230306BHJP

   H01L 21/768 20060101ALI20230306BHJP

   H01L 29/423 20060101ALI20230306BHJP

   H01L 21/336 20060101ALI20230306BHJP

   H01L 21/8238 20060101ALI20230306BHJP

   H01L 27/088 20060101ALI20230306BHJP

   H01L 21/822 20060101ALI20230306BHJP

   H01L 29/417 20060101ALI20230306BHJP

【ＦＩ】

H01L21/82 B

H01L21/28 301A

H01L21/90 B

H01L29/58 G

H01L29/78 301X

H01L27/092 F

H01L27/092 C

H01L27/088 331D

H01L27/088 331A

H01L27/04 A

H01L29/50 M

H01L29/78 301P

【審査請求】有

【請求項の数】18

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022138521

(22)【出願日】2022-08-31

(31)【優先権主張番号】63/238,826

(32)【優先日】2021-08-31

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】522295047

【氏名又は名称】發明與合作實驗室有限公司

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】盧 超群

(72)【発明者】

【氏名】闕 ▲壮▼穎

(72)【発明者】

【氏名】▲黄▼ 立平

【テーマコード（参考）】

4M104

5F033

5F038

5F048

5F064

5F140

【Ｆターム（参考）】

4M104AA01

4M104BB01

4M104BB30

4M104DD02

4M104DD03

4M104DD46

4M104EE09

4M104EE12

4M104EE14

4M104EE17

4M104FF13

4M104FF24

4M104GG10

4M104HH14

5F033HH08

5F033HH11

5F033HH19

5F033JJ01

5F033JJ04

5F033JJ05

5F033JJ06

5F033JJ19

5F033JJ33

5F033NN03

5F033NN06

5F033NN08

5F033NN19

5F033PP07

5F033QQ07

5F033QQ31

5F033QQ48

5F033UU04

5F033VV06

5F033XX03

5F033XX15

5F033XX33

5F038BH10

5F038BH18

5F038CA02

5F038CA06

5F038CA18

5F038CD02

5F038CD03

5F038EZ14

5F038EZ18

5F048AA01

5F048AB03

5F048AB04

5F048AC03

5F048BA01

5F048BC03

5F048BC06

5F048BC11

5F048BD01

5F048BD02

5F048BD06

5F048BE03

5F048BF03

5F048BF07

5F048BF11

5F048BF15

5F048BF16

5F048BF17

5F048BF18

5F048BG13

5F048CC11

5F048CC19

5F048DA25

5F048DA27

5F048DA30

5F064AA04

5F064BB05

5F064BB06

5F064BB07

5F064BB26

5F064BB35

5F064CC12

5F064DD03

5F064DD08

5F064DD09

5F064DD26

5F064EE16

5F064EE19

5F064EE22

5F064EE27

5F064EE32

5F064EE33

5F064EE36

5F064EE52

5F064GG05

5F140AB03

5F140BB05

5F140BC13

5F140BC15

5F140BG01

5F140BG09

5F140BG12

5F140BG14

5F140BH06

5F140BH15

5F140BH30

5F140BH45

5F140BH47

5F140BK18

5F140CB04

5F140CE07

(57)【要約】      （修正有）

【課題】コンタクトのうちの少なくとも１つが第１の金属線を経由せずに第２の金属線に直接接続するスタンダードセルを提供する。
【解決手段】インバータスタンダードセル５００において、ＰＭＯＳトランジスタは、半導体基板のｎ＿ウェル領域内の２つのフィン（ピッチ３λ）からなる第１のフィン構造とそれを覆うゲートを有し、ＮＭＯＳトランジスタは、半導体基板のｐ＿ウェル領域内に形成される２つのフィン（ピッチ３λ）からなる第２のフィン構造それを覆うゲートを有する。ＮＭＯＳトランジスタは、フィンピッチよりも大きい距離を有する間隙によって、ＰＭＯＳトランジスタと離間しており、トランジスタ間に配置される２つのダミーフィンが存在する。インバータスタンダードセルの最小加工寸法（λ）が、異なるテクノロジノードに対して漸進的に減少するにつれ、λ²換算でのインバータスタンダードセルの面積寸法は、同じであるか又は略同じである。
【選択図】図５（ａ）

【特許請求の範囲】

【請求項1】

スタンダードセルであって、
複数のトランジスタと、
前記複数のトランジスタに結合される一組のコンタクトと、
前記複数のトランジスタに電気的に結合される少なくとも１つの入力線と、
前記複数のトランジスタに電気的に結合される出力線と、
前記複数のトランジスタに電気的に結合されるＶＤＤコンタクト線と、
前記複数のトランジスタに電気的に結合されるＶＳＳコンタクト線と
を備え、
前記スタンダードセルの最小加工寸法（λ）が、異なるテクノロジノードに対して漸進的に減少するにつれ、λ²換算での、前記スタンダードセルの面積寸法が、同じであるか、または略同じである、スタンダードセル。

【請求項2】

前記スタンダードセルは、インバータセル、ＮＡＮＤセル、またはＮＯＲセルである、請求項１に記載のスタンダードセル。

【請求項3】

前記一組のコンタクトのうちの第１のコンタクトに電気的に結合される金属コンタクト線をさらに備え、前記第１のコンタクトは、前記金属コンタクト線によって完全には覆われていない、請求項１に記載のスタンダードセル。

【請求項4】

前記金属コンタクト線の幅は、前記第１のコンタクトの幅と同じであるか、または略同じである、請求項３に記載のスタンダードセル。

【請求項5】

前記金属コンタクト線によって覆われていない、前記第１のコンタクトの一部分上に形成される高濃度ドープシリコンプラグをさらに備え、前記高濃度ドープシリコンプラグは、前記金属コンタクト線に接触する、請求項３に記載のスタンダードセル。

【請求項6】

前記複数のトランジスタに電気的に結合される第１の金属線と、
前記複数のトランジスタに電気的に結合される第２の金属線であって、前記第２の金属線が、前記第１の金属線の上方にある、第２の金属線と
をさらに備え、
前記一組のコンタクトのうちの少なくとも１つは、前記第１の金属線を経由することなく、前記第２の金属線に直接接続する、請求項１に記載のスタンダードセル。

【請求項7】

前記一組のコンタクトのうちの前記少なくとも１つは、ゲートコンタクトである、請求項６に記載のスタンダードセル。

【請求項8】

スタンダードセルであって、
原表面を有する半導体基板と、
複数のトランジスタと、
前記複数のトランジスタに結合される一組のコンタクトと、
前記複数のトランジスタに電気的に結合される第１の金属線と、
前記複数のトランジスタに電気的に結合される第２の金属線と
を備え、
前記複数のトランジスタは、前記半導体基板に基づいて形成され、前記複数のトランジスタのうちの少なくとも１つは、チャネル層および導電領域を備え、
前記チャネル層または前記導電領域は、前記半導体基板から独立しており、イオン注入を施すことなく、ドープされている、スタンダードセル。

【請求項9】

少なくとも１つの前記トランジスタは、フィン構造を備え、前記チャネル層は、前記フィン構造の第１の側壁および第２の側壁を覆うが、前記フィン構造の頂表面を覆わない、請求項８に記載のスタンダードセル。

【請求項10】

少なくとも１つの前記トランジスタは、フィン構造を備え、前記チャネル層は、前記フィン構造の頂表面を覆う頂部分と、前記フィン構造の第１の側壁および第２の側壁を覆う側部分とを備え、前記頂部分および前記側部分は、同時に形成されていない、請求項８に記載のスタンダードセル。

【請求項11】

前記導電領域は、前記半導体基板の側エッジに基づいて、選択的に成長している、請求項８に記載のスタンダードセル。

【請求項12】

前記半導体基板の前記原表面の下に形成されるトレンチと、
前記トレンチ内の分離領域と
をさらに備え、
前記導電領域は、前記トレンチ内に配置され、前記導電領域の底表面は、前記分離領域によって前記半導体基板から分離される、請求項１１に記載のスタンダードセル。

【請求項13】

前記導電領域の片側のみが、前記半導体基板に接触する、請求項１２に記載のスタンダードセル。

【請求項14】

前記導電領域に接触する金属領域をさらに備え、
前記金属領域は、前記トレンチ内に配置され、前記金属領域の底表面は、前記分離領域によって前記半導体基板から分離される、請求項１２に記載のスタンダードセル。

【請求項15】

スタンダードセルであって、
ウェル領域を有する基板と、
第１の型のトランジスタおよび第２の型のトランジスタを含む複数のトランジスタであって、前記第１の型のトランジスタが、前記ウェル領域の内部に形成され、前記第２の型のトランジスタが、前記ウェル領域の外部に形成される、複数のトランジスタと、
前記複数のトランジスタに結合される複数のコンタクトと、
前記複数のトランジスタに電気的に結合される少なくとも１つの入力線と、
前記複数のトランジスタに電気的に結合される出力線と、
前記複数のトランジスタに電気的に結合されるＶＤＤコンタクト線と、
前記複数のトランジスタに電気的に結合されるＶＳＳコンタクト線と
を備え、
前記第１の型のトランジスタは、互いに電気的に結合される第１の組のフィン構造を含み、前記第２の型のトランジスタは、互いに電気的に結合される第２の組のフィン構造を含み、前記第１の型のトランジスタと前記第２の型のトランジスタとの間の間隙は、３×Ｆｐ－Ｆｗに等しいか、または略等しく、ここで、Ｆｐは、前記第１の型のトランジスタ内の隣接する２つのフィン構造間のフィンピッチ距離であり、Ｆｗは、前記フィン構造のフィン幅であり、
前記第１の型のトランジスタ内の前記隣接する２つのフィン構造間のフィンピッチ距離は、３～５λの間であり、ここで、λは、最小加工寸法である、スタンダードセル。

【請求項16】

前記第１の型のトランジスタと前記第２の型のトランジスタとの間の間隙は、８～１２λの間である、請求項１５に記載のスタンダードセル。

【請求項17】

スタンダードセルであって、
複数のトランジスタと、
前記複数のトランジスタに結合される一組のコンタクトと、
前記複数のトランジスタに電気的に結合される第１の金属線と、
前記複数のトランジスタに電気的に結合される第２の金属線であって、前記第２の金属線が、前記第１の金属線の上方にある、第２の金属線と
を備え、
前記一組のコンタクトのうちの少なくとも１つは、前記第１の金属線を経由することなく、前記第２の金属線に直接接続する、スタンダードセル。

【請求項18】

前記一組のコンタクトのうちの前記少なくとも１つは、ゲートコンタクトである、請求項１７に記載のスタンダードセル。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、モノリシック半導体ダイ内の半導体デバイスに関し、特に、最小加工寸法（minimum feature size）を小さくすることなく、モノリシック半導体ダイ内の論理回路の寸法を効果的に小さくし得る統合スケーリングおよびストレッチングプラットフォームに基づく、モノリシック半導体ダイに内蔵される最適化スタンダードセルに関する。

【背景技術】

【0002】

集積回路の性能およびコストにおける向上は主として、ムーアの法則によるプロセススケーリング技術によって実現されてきており、製造プロセスの、最小２８ｎｍ（またはそれ未満）までの微細化による、トランジスタ性能におけるプロセスばらつきは難題である。特に、より大容量の論理回路を実現するために必要な、記憶密度の増加のための論理回路スケーリング、待機時消費電力低減のための動作電圧（Ｖｄｄ）における低減、および歩留向上は、実現がますます困難になっている。

【0003】

スタンダードセルは、論理回路における、一般に使用されており、基本的な素子である。スタンダードセルは、図１（ａ）～図１（ｆ）に示されるような、（インバータセル、ＮＯＲセル、ならびにＮＡＮＤセル、インバータセル×２、ＮＯＲセル×２、およびＮＡＮＤセル×２などの）基本的な論理関数セルを備え得る。しかし、製造プロセスの、最小２２ｎｍまたはそれ未満（いわゆる、「最小加工寸法」、「λ」、または「Ｆ」）までの微細化でも、コンタクトの寸法および金属配線のレイアウトの干渉のために、λ²またはＦ²によって表されるスタンダードセルの合計面積は、最小加工寸法が減少すると劇的に増加する。

【0004】

最小加工寸法が減少すると、スタンダードセルの合計面積が劇的に増加する理由のいくつかは、以下のように説明され得る。従来のスタンダードセルは、図１（ａ）に示されるようなインバータを例に挙げれば、複数の相互接続であって、トランジスタの拡散レベル（ソース領域およびドレイン領域）を接続するためのその第１の相互接続層Ｍ１を有している複数の相互接続を使用することによって接続される。Ｍ１のみを使用することによってダイ寸法を大きくすることなく、（入力または出力などの）信号伝達を容易にするための第２の相互接続層Ｍ２および／または第３の相互接続層Ｍ３を増加させる必要性が存在しており、その場合、いくつかの種類の導電材料で構成される構造ビア－１が、Ｍ２をＭ１に接続するために形成される。よって、Ｍ１とのコンタクト接続を介して拡散によって形成される垂直構造、すなわち、「拡散－コンタクト（Ｃｏｎ）－Ｍ１」が存在する。同様に、Ｍ１にコンタクト構造を介してゲートを接続するための別の構造が、「ゲート－Ｃｏｎ－Ｍ１」として形成され得る。

【0005】

さらに、接続構造が、Ｍ２相互接続に接続するためにビア１を介してＭ１相互接続から形成される必要がある場合、それは、「Ｍ１－ビア１－Ｍ２」と呼ばれる。ゲートレベルからＭ２相互接続への、より複雑な相互接続構造は、「ゲート－Ｃｏｎ－Ｍ１－ビア１－Ｍ２」と表され得る。さらに、積層相互接続システムは、「Ｍ１－ビア１－Ｍ２－ビア２－Ｍ３」または「Ｍ１－ビア１－Ｍ２－ビア２－Ｍ３－ビア３－Ｍ４」構造等を有し得る。２つのアクセストランジスタ（図１（ａ）に示されるようなインバータのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ）におけるゲートは、第２の相互接続層Ｍ２内に配置される入力に接続されるため、従来のインバータでは、そうした金属接続はまず、相互接続層Ｍ１を経由しなければならない。すなわち、インバータにおける従来の相互接続システムは、ゲートが、Ｍ１構造をバイパスすることなく、Ｍ２に直接接続することを可能とし得ない。その結果、一方のＭ１相互接続と他方のＭ１相互接続との間の必要な空間がダイ寸法を増大させ、場合によっては、配線接続は、直接、Ｍ２を使用してＭ１領域を越えるという特定の効率的なチャネリングの意図を妨げ得る。さらに、ビア１からコンタクトまでの間の自己整合構造を形成し、同時に、ビア１およびコンタクトの両方がそれぞれ、それら自身の相互接続システムに接続されることは困難である。

【0006】

さらに、（図１（ａ）に示されるようなインバータの）従来のスタンダードセルでは、少なくとも、１つのＮＭＯＳトランジスタ１１および１つのＰＭＯＳトランジスタ１２であって、それぞれが、ｐ基板の、（ｎウェルおよびｐウェルなどの）一部の隣接領域内に配置され、近傍に互いに隣接して形成される、１つのＮＭＯＳトランジスタ１１および１つのＰＭＯＳトランジスタ１２が存在しており、ｎ＋／ｐ／ｎ／ｐ＋寄生バイポーラ素子と呼ばれる寄生接合構造であって、図２に示されるように、ＮＭＯＳトランジスタ１１のｎ＋領域から始まり、ｐウェルへの、隣接するｎウェルへの、さらに、ＰＭＯＳトランジスタ１２のｐ＋領域（ｐウェル）までのその輪郭を有する寄生接合構造が形成される。ｎ＋／ｐ接合またはｐ＋／ｎ接合のいずれかに大きなノイズが発生した場合、非常に大きい電流がこのｎ＋／ｐ／ｎ／ｐ＋接合を通って異常に流れることがあり、これは、場合によっては、ＣＭＯＳ回路の一部の動作を遮断し、チップ全体の誤動作をもたらし得る。ラッチアップと呼ばれるそうした異常現象は、ＣＭＯＳ動作に悪影響を与え、回避されなければならない。

【0007】

確かにＣＭＯＳにとっての弱点である、ラッチアップに対する耐性を増加させる１つの方法は、ｎ＋領域からｐ＋領域までの距離を増加させることである。よって、ラッチアップの問題を回避するための、ｎ＋領域からｐ＋領域までの距離の増加は、スタンダードセルの寸法を大きくすることにもなる。

【0008】

図３（ａ）は、一半導体会社（サムスン（Ｓａｍｓｕｎｇ））の５ｎｍ（ＵＨＤ）スタンダードセルのＰＭＯＳならびにＮＭＯＳトランジスタ間のレイアウトおよび接続を表す「スティック線図」を示している。スティック線図は、活性領域（赤色の水平線）およびゲート線（青色の垂直線）を含んでいるに過ぎない。以下では、活性領域は、「フィン」と呼ばれ得る。当然、一方では、ＰＭＯＳおよびＮＭＯＳトランジスタに直接結合されており、他方では、入力端子、出力端子、高レベル電圧Ｖｄｄ、および低レベル電圧ＶＳＳ（または、接地「ＧＮＤ」）などに結合される、なお多くのコンタクトが存在する。特に、各トランジスタは、許容範囲内にＷ／Ｌ比が維持され得るように、トランジスタのチャネルを形成するための２つの活性領域またはフィン（暗赤色により示される）を含んでいる。Ｘ＝２×Ｃｐｐであり、Ｙ＝セル＿高さであり、Ｃｐｐがコンタクトからポリピッチまでの間の距離（Ｃｐｐ）であるとき、インバータセルの面積寸法はＸ×Ｙに等しい。（「ダミーフィン」と呼ばれる、薄赤色により示される）一部の活性領域またはフィンは、このスタンダードセルのＰＭＯＳ／ＮＭＯＳにおいては利用されないことが表されており、その潜在的な理由は、ＰＭＯＳとＮＭＯＳとの間のラッチアップの問題に関係している可能性が高い。よって、図３（ａ）中のＰＭＯＳとＮＭＯＳとの間のラッチアップ距離は、Ｆｐがフィンピッチ（例えば、＝５λ）であるとき、３×Ｆｐ－λ（例えば、＝１４λ）である。

【0009】

サムスン（Ｓａｍｓｕｎｇ）５ｎｍ（ＵＨＤ）スタンダードセルにおけるＣｐｐ（５４ｎｍ）およびセル＿高さ（２１６ｎｍ）に関する利用可能なデータに基づいて、セル面積は、Ｘ×Ｙが２３３２８ｎｍ²（または、ラムダ（Ｌａｍｂｄａ）（λ）が最小加工寸法５ｎｍであるとき、９３３．１２λ²）に等しいことによって算出され得る。図３（ｂ）は、サムスン（Ｓａｍｓｕｎｇ）５ｎｍ（ＵＨＤ）スタンダードセルおよびその寸法を示している。図３（ｂ）に示されるように、ＰＭＯＳとＮＭＯＳとの間のラッチアップ距離は約１５λであり、Ｃｐｐは１０．８λであり、セル＿高さは４３．２λである。

【0010】

さらに、異なるプロセステクノロジノード（または最小加工寸法）についてのＣｐｐ、およびセル＿高さに関する公に利用可能な情報は、以下の表中に示されている。

【0011】

【表1】

【0012】

【表2】

【0013】

【表3】

【0014】

上記表を用いれば、３つのファウンドリについての、面積寸法（２×Ｃｐｐ×セル＿高さ） 対 異なるプロセステクノロジノードに関するスケーリング傾向は、図４に示すことができる。テクノロジノードが（たとえば、２２ｎｍから５ｎｍまで）減少するにつれ、λ²換算での、従来のスタンダードセル（２×Ｃｐｐ×セル＿高さ）の面積寸法は、劇的に増加することは明らかである。従来のスタンダードセルでは、プロセスノードが小さいほど、λ²換算での面積寸法は大きくなる。そうした劇的な増加は、λが減少するにつれ、ゲートコンタクト／ソースコンタクト／ドレインコンタクトの寸法を比例的に小さくすることが難しいこと、ＰＭＯＳとＮＭＯＳとの間のラッチアップ距離を比例的に小さくすることが難しいこと、および、λが減少するにつれ、金属層内の干渉が減少することによって生じ得る。

【0015】

よって、上記課題を解決し得る新規なスタンダードセル構造を提案する必要性が存在している。

【発明の概要】

【0016】

本開示の一実施形態は、スタンダードセルであって、複数のトランジスタと、複数のトランジスタに結合される一組のコンタクトと、複数のトランジスタに電気的に結合される少なくとも１つの入力線と、複数のトランジスタに電気的に結合される出力線と、複数のトランジスタに電気的に結合されるＶＤＤコンタクト線と、複数のトランジスタに電気的に結合されるＶＳＳコンタクト線とを含む、スタンダードセルを提供することである。スタンダードセルの最小加工寸法（λ）が、異なるテクノロジノードに対して、たとえば、２２ｎｍから別のものまで、漸進的に減少するにつれ、λ²換算での、スタンダードセルの面積サイズは同じであるか、または略同じである。

【0017】

本開示の一態様によれば、スタンダードセルは、（限定されないが）インバータセル、ＮＡＮＤセル、またはＮＯＲセルであり得る。

【0018】

本開示の一態様によれば、スタンダードセルは、一組のコンタクトのうちの第１のコンタクトに電気的に結合される金属コンタクト線をさらに含み、第１のコンタクトは、金属コンタクト線によって完全には覆われていない。

【0019】

本開示の一態様によれば、金属コンタクト線の幅は、第１のコンタクトの幅と同じであるか、または略同じである。

【0020】

本開示の一態様によれば、スタンダードセルは、金属コンタクト線によって覆われていない、第１のコンタクトの一部分上に形成される、高濃度ドープシリコンプラグをさらに含み、高濃度ドープシリコンプラグは、金属コンタクト線に接触する。

【0021】

本開示の一態様によれば、スタンダードセルは、複数のトランジスタに電気的に結合される第１の金属線と、複数のトランジスタに電気的に結合される第２の金属線であって、第２の金属線が、第１の金属線の上方にある、第２の金属線とをさらに含み、一組のコンタクトのうちの少なくとも１つは、第１の金属線を経由することなく、第２の金属線に直接接続する。

【0022】

本開示の一態様によれば、一組のコンタクトのうちの少なくとも１つは、ゲートコンタクトである。

【0023】

本開示の別の実施形態は、スタンダードセルであって、原表面を有する半導体基板と、複数のトランジスタと、一組のコンタクトと、第１の金属線と、第２の金属線とを含む、スタンダードセルを提供することである。一組のコンタクト、第１の金属線、および第２の金属線は、複数のトランジスタに電気的に結合される。ここで、複数のトランジスタは、半導体基板に基づいて形成され、複数のトランジスタのうちの少なくとも１つは、チャネル層および導電領域を備え、チャネル層または導電領域は、半導体基板から独立しており、イオン注入を施すことなく、ドープされている。

【0024】

本開示の一態様によれば、少なくとも１つのトランジスタは、フィン構造を備え、チャネル層は、フィン構造の第１の側壁および第２の側壁を覆うが、フィン構造の頂表面を覆わない。

【0025】

本開示の一態様によれば、少なくとも１つのトランジスタは、フィン構造を備え、チャネル層は、フィン構造の頂表面を覆う頂部分と、フィン構造の第１の側壁および第２の側壁を覆う側部分とを備え、頂部分および側部分は、同時に形成されていない。

【0026】

本開示の一態様によれば、導電領域は、半導体基板の側エッジに基づいて、選択的に成長している。

【0027】

本開示の一態様によれば、スタンダードセルは、トレンチおよび分離領域をさらに備える。トレンチは、半導体基板の原表面の下に形成される。分離領域は、トレンチ内にあり、導電領域は、トレンチ内に配置され、分離領域の底表面は、分離領域によって半導体基板から分離される。

【0028】

本開示の一態様によれば、導電領域の片側のみが、半導体基板に接触する。

【0029】

本開示の一態様によれば、スタンダードセルは、導電領域に接触する金属領域をさらに備え、金属領域は、トレンチ内に配置され、金属領域の底表面は、分離領域によって半導体基板から分離される。

【0030】

本開示のさらに別の実施形態は、スタンダードセルであって、ウェル領域を有する基板と、複数のトランジスタと、複数のコンタクトと、少なくとも１つの入力線と、出力線と、ＶＤＤコンタクト線と、ＶＳＳコンタクト線とを含んでいる。複数のトランジスタは、第１の型のトランジスタおよび第２の型のトランジスタを含み、第１の型のトランジスタはウェル領域内に形成され、第２の型のトランジスタは、ウェル領域外部に形成される。複数のコンタクトは、複数のトランジスタに結合される。少なくとも１つの入力線は、複数のトランジスタに電気的に結合される。出力線は、複数のトランジスタに電気的に結合される。ＶＤＤコンタクト線は、複数のトランジスタに電気的に結合される。ＶＳＳコンタクト線は、複数のトランジスタに電気的に結合される。第１の型のトランジスタは、互いに電気的に結合されている第１の組のフィン構造を含み、第２の型のトランジスタは、互いに電気的に結合される第２の組のフィン構造を含み、第１の型のトランジスタと第２の型のトランジスタとの間の間隙は、３×Ｆｐ－λに等しいか、または略等しく、ここで、Ｆｐは、第１の型のトランジスタ内の隣接する２つのフィン構造間のピッチ距離であり、λは、スタンダードセルの最小加工寸法であり、第１の型のトランジスタ内の隣接する２つのフィン構造間のピッチ距離は、３～５λ間、たとえば３λである。

【0031】

本開示の一態様によれば、第１の型のトランジスタと第２の型のトランジスタとの間の間隙は、８～１２λ間であり、たとえば、８λに略等しい。

【0032】

本開示のなお別の実施形態は、スタンダードセルであって、複数のトランジスタと、複数のトランジスタに結合される一組のコンタクトと、複数のトランジスタに電気的に結合される第１の金属線と、複数のトランジスタに電気的に結合される第２の金属線であって、第２の金属線が、第１の金属線の上方にある、第２の金属線とを含み、一組のコンタクトのうちの少なくとも１つは、第１の金属線を経由することなく、第２の金属線に直接接続する、スタンダードセルを提供する。

【0033】

本開示の一態様によれば、一組のコンタクトのうちの少なくとも１つは、ゲートコンタクトである。

【0034】

本特許または出願ファイルは、カラーで制作されている少なくとも一図面を含む。一の（複数の）カラー図面を含む本特許または特許出願公開のコピーは、請求、および必要な料金の支払いにより米国特許商標庁（ＵＳＰＴＯ）によって提供される。

【0035】

本開示の上述の、および他の態様は、好ましいが、限定でない１つの（複数の）実施形態の以下の詳細な説明に関して、よりよく理解されるであろう。以下の説明は添付図面を参照しながら行われる。

【図面の簡単な説明】

【0036】

【図1(a)】等価回路図であって、それぞれ、インバータセル、ＮＯＲセル、およびＮＡＮＤセルという、従来技術の基本的な論理関数セルを示す、等価回路図である。

【図1(b)】等価回路図であって、それぞれ、インバータセル、ＮＯＲセル、およびＮＡＮＤセルという、従来技術の基本的な論理関数セルを示す、等価回路図である。

【図1(c)】等価回路図であって、それぞれ、インバータセル、ＮＯＲセル、およびＮＡＮＤセルという、従来技術の基本的な論理関数セルを示す、等価回路図である。

【図1(d)】等価回路図であって、それぞれ、インバータセル、ＮＯＲセル、およびＮＡＮＤセルという、従来技術の基本的な論理関数セルを示す、等価回路図である。

【図1(e)】等価回路図であって、それぞれ、インバータセル、ＮＯＲセル、およびＮＡＮＤセルという、従来技術の基本的な論理関数セルを示す、等価回路図である。

【図1(f)】等価回路図であって、それぞれ、インバータセル、ＮＯＲセル、およびＮＡＮＤセルという、従来技術の基本的な論理関数セルを示す、等価回路図である。

【図2】スタンダードセルの従来のＮＭＯＳおよびＰＭＯＳ構造の断面を示す図である。

【図3(a)】一半導体会社（サムスン（Ｓａｍｓｕｎｇ））の５ｎｍ（ＵＨＤ）スタンダードセルのＰＭＯＳならびにＮＭＯＳトランジスタのレイアウトおよび接続を表すスティック線図である。

【図3(b)】図３（ａ）に示されるような、サムスン（Ｓａｍｓｕｎｇ）５ｎｍ（ＵＨＤ）スタンダードセルの寸法を示すスティック線図である。

【図4】３つのファウンドリについての、面積寸法（２×Ｃｐｐ×セル＿高さ） 対 異なるプロセステクノロジノードに関するスケーリング傾向を示す図である。

【図5(a)】本発明による、新規なインバータスタンダードセルのレイアウトスタイルを示すスティック線図である。

【図5(b)】図５（ａ）に描かれるインバータスタンダードセルの寸法を備えるスティック線図である。

【図5(c)】図５（ａ）～図５（ｂ）に基づいて、インバータスタンダードセルを形成するための一連の処理レイアウトを示す図である。

【図5(d)】図５（ａ）～図５（ｂ）に基づいて、インバータスタンダードセルを形成するための一連の処理レイアウトを示す図である。

【図5(e)】図５（ａ）～図５（ｂ）に基づいて、インバータスタンダードセルを形成するための一連の処理レイアウトを示す図である。

【図5(f)】図５（ａ）～図５（ｂ）に基づいて、インバータスタンダードセルを形成するための一連の処理レイアウトを示す図である。

【図6(a)】本発明による、新規なスタンダードセルにおいて使用される、微細化された金属酸化物半導体電界効果トランジスタ（ｍＭＯＳＦＥＴ）の上面図を示す図である。

【図6(b)】パッド酸化物層、基板上のパッド窒化物層、および基板内に形成されるＳＴＩ酸化物１の断面を示す図である。

【図6(c)】活性領域上／の上に形成される真性ゲート（ＴＧ）およびダミーシールドゲート（ＤＳＧ）を示す図である。

【図6(d)】スピンオン誘電体（ＳＯＤ）が成膜され、適切に設計されたゲートマスク層が成膜され、エッチングされることを示す図である。

【図6(e)】ダミーシールドゲート（ＤＳＧ）の上方の窒化物層と、ＤＳＧと、ＤＳＧに対応する誘電絶縁体の一部分と、ＤＳＧに対応するｐ型基板が除去されることを示す図である。

【図6(f)】ゲートマスク層が除去され、ＳＯＤがエッチングされ、酸化物層が成膜されて、ＳＴＩ－酸化物－２を形成することを示す図である。

【図6(g)】酸化物―３層が成膜され、エッチングされて酸化物―３スペーサを形成し、低濃度ドープドレイン（ＬＤＤ）がｐ型基板内に形成され、窒化物層が成膜され、エッチバックされて窒化物スペーサを形成し、誘電絶縁体が除去されることを示す図である。

【図6(h)】選択エピタキシャル成長（ＳＥＧ）技術によって真性シリコン電極が成長することを示す図である。

【図6(i)】ＣＶＤ－ＳＴＩ－酸化物３層が成膜され、エッチバックされ、真性シリコン電極が除去され、ｍＭＯＳＦＥＴのソース（ｎ＋ソース）およびドレイン（ｎ＋ドレイン）が形成されることを示す図である。

【図6(j)】酸化物スペーサが成膜され、エッチングされてコンタクトホール開口を形成することを示す図である。

【図6(k)】ＳＯＤ層が成膜されて基板上の空孔を充填し、ＣＭＰを使用して表面を平坦にすることを示す図である。

【図6(l)】図６（ｋ）の上面図である。

【図6(m)】図６（ｌ）中の構造の上に形成される光抵抗層を示す図である。

【図6(n)】異方性エッチング技術によって露出したゲート拡張領域内の窒化物（Ｎｉｔｒｉｄｅ）キャップ層を除去して、導電性金属ゲート層を露呈することを示す図である。

【図6(o)】光抵抗層およびＳＯＤ層が除去されて、ソース領域およびドレイン領域の両方の頂部に開口領域を形成し、スペーサが形成されることを示す図である。

【図6(p)】図６（ｏ）の上面図である。

【図6(q)】金属－１層相互接続ネットワークが形成されることを示す図である。

【図6(r)】ゲートが、金属－１層によってソース領域に接続される、図６（ｑ）の上面図である。

【図7(a)】本開示の別の実施形態による、新規なスタンダードセルにおいて使用されるｍＭＯＳＦＥＴの構築フェーズの上面図である。

【図7(b)】図７（ａ）に示される切断線Ｃ７Ａに沿う、トランジスタの構築フェーズの断面である。

【図7(c)】図７（ａ）に示される切断線Ｃ７Ａ２に沿う、トランジスタの構築フェーズの断面である。

【図7(d)】第２の導体ピラー部および第４の導体ピラー部が第１の導体ピラー部および第３のピラー部上に形成された後の構造を示す上面図である。

【図7(e)】図７（ｄ）に描かれる切断線Ｃ７Ｄ１に沿って切断した断面図である。

【図7(f)】図７（ｄ）に描かれる切断線Ｃ１Ｅ２に沿って切断した断面図である。

【図7(g)】本開示の一実施形態による、第１の導電層および第２の誘電体副層８６０が第１の誘電体層の上に形成された後の構造を示す上面図である。

【図7(h)】図７（ｇ）に描かれる切断線Ｃ７Ｇ１に沿って切断した断面図である。

【図7(i)】図７（ｇ）に描かれる切断線Ｃ７Ｇ２に沿って切断した断面図である。

【図7(j)】本開示の一実施形態による、導電層が上部誘電体層の上に形成された後の構造を示す上面図である。

【図7(k)】図７（ｊ）に描かれる切断線Ｃ７Ｊ１に沿って切断した断面図である。

【図7(l)】図７（ｊ）に描かれる切断線Ｃ７Ｊ２に沿って切断した断面図である。

【図8(a)】本開示の一実施形態による、新規なスタンダードセルにおいて使用されるｍＭＯＳＦＥＴの上面図である。

【図8(b)】図８（ａ）に描かれる切断線Ｃ４Ｂ１に沿って切断した断面図である。

【図8(c)】図８（ａ）に描かれる切断線Ｃ４Ｂ２に沿って切断した断面図である。

【図8(d)】本開示の別の実施形態による、新規なスタンダードセルにおいて使用される別のｍＭＯＳＦＥＴの上面図である。

【図8(e)】図８（ｄ）に描かれる切断線Ｃ８Ｄ１に沿って切断した断面図である。

【図8(f)】図８（ｄ）に描かれる切断線Ｃ８Ｄ２に沿って切断した断面図である。

【図9】本開示の別の実施形態による、新規なスタンダードセルにおいて使用されるＮＭＯＳトランジスタの断面を示す図である。

【図10(a)】本開示の一実施形態による、新規なスタンダードセルにおいて使用されるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの組み合わせ構造を示す上面図である。

【図10(b)】図１０（ａ）中の切断線（Ｘ軸）に沿って切断したＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの断面図である。

【図10(c)】図１０（ａ）中の切断線（Ｙ軸）に沿って切断したＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの断面図である。

【図11】本発明によって提供される新規なスタンダードセルの面積寸法と、種々の他の会社によって提供される従来製品の面積寸法との比較結果を示す図である。

【図12(a)】本開示のいくつかの実施形態による、１つの単一のＮＯＲセルと、１つの単一のＮＡＮＤセルと、インバータセル×２とを有するスタンダードセルの上面図、および対応する等価回路図である。

【図12(b)】本開示のいくつかの実施形態による、１つの単一のＮＯＲセルと、１つの単一のＮＡＮＤセルと、インバータセル×２とを有するスタンダードセルの上面図、および対応する等価回路図である。

【図12(c)】本開示のいくつかの実施形態による、１つの単一のＮＯＲセルと、１つの単一のＮＡＮＤセルと、インバータセル×２とを有するスタンダードセルの上面図、および対応する等価回路図である。

【図12(d)】本開示のいくつかの実施形態による、ＮＯＲセル×２と、ＮＡＮＤセル×２とを有するスタンダードセルの上面図、および対応する等価回路図である。

【図12(e)】本開示のいくつかの実施形態による、ＮＯＲセル×２と、ＮＡＮＤセル×２とを有するスタンダードセルの上面図、および対応する等価回路図である。

【発明を実施するための形態】

【0037】

従来のスタンダードセルでは、最小加工寸法またはテクノロジノードの、２８ｎｍ（またはそれ未満）までの微細化でも、トランジスタの寸法は、比例して小さくすることができなかった。本発明は、モノリシック半導体ダイにおいて、コンパクトなレイアウトスタイルを備える新規なスタンダードセルを開示しており、この新規なレイアウトスタイルを採用することによって、異なるテクノロジノードを跨ぐスタンダードセルの面積寸法は、ラッチアップの問題を大きくすることなく、テクノロジノードに対して均一の、またはテクノロジノードに影響されにくい状態に留まり得る。

【0038】

たとえば、図５（ａ）は、本発明による、スタンダードセル５００のスティック線図である。図５（ｂ）は、図５（ａ）によるインバータセル５００の（λ換算での）寸法を備えるスティック線図である。構造を明瞭および簡潔に説明する目的で、インバータスタンダードセル５００のゲートレベルおよび拡散レベルが描かれているに過ぎない。

【0039】

インバータスタンダードセル５００は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含んでおり、ＰＭＯＳトランジスタは、半導体基板（図示せず）のｎ＿ウェル領域内に形成される２つのフィン（それらの間のピッチ距離Ｆｐが３λである）からなる第１のフィン構造と、フィン構造を覆うゲートとを有しており、ＮＭＯＳトランジスタは、半導体基板（図示せず）のｐ＿ウェル領域内に形成される２つのフィン（それらの間のピッチ距離Ｆｐが３λである）からなる第２のフィン構造と、第２のフィン構造を覆うゲートとを有している。ＮＭＯＳトランジスタは、フィンピッチよりも大きい距離を有する間隙によって、ＰＭＯＳトランジスタと離間しており、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間に配置される２つのダミーフィンが存在している。

【0040】

インバータスタンダードセル５００の面積寸法によって、コンパクトな設計が実現されることがあり、インバータスタンダードセル５００の最小加工寸法（λ）が、異なるテクノロジノードに対して漸進的に（たとえば、２２ｎｍから１６ｎｍまで、または２２ｎｍから５ｎｍまで）減少するにつれ、λ²換算での、インバータスタンダードセル５００の面積寸法は、同じであるか、または略同じである。本実施形態では、活性領域またはフィンの幅はλであり、ゲート線（またはポリ（Ｐｏｌｙ）ライン）の幅も同様であり、Ｃｐｐは４λであり、セル＿高さは２４λであり、インバータスタンダードセル５００のセル面積（黒破線の矩形で記されているような、２×Ｃｐｐ×セル＿高さ）は１９２λ²である。

【0041】

図５（ｃ）～図５（ｆ）は、λが５ｎｍに設定される場合に、図５（ａ）および図５（ｂ）に基づいて、新規なインバータスタンダードセル５００を形成するための一連の処理レイアウトを示す図である。図５（ａ）に示されるように、複数の組のフィン構造（たとえば、複数の水平フィン）が半導体基板（図示せず）上に形成され、半導体基板のｎ＿ウェル領域内に形成される２つの隣接フィン５０１は、ＰＭＯＳトランジスタの活性領域として使用される半導体基板内に形成され、ＰＭＯＳに隣接する２つの隣接フィン５０２は、ＮＭＯＳトランジスタの活性領域として使用される。ここでは、半導体基板内であって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間に形成される２つの隣接フィン５０３は、２つのダミーフィンとしての役割を果たし得る。図５（ｃ）では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の間隙は、３×Ｆｐ－Ｆｗに等しいか、または略等しく、Ｆｐは、２つの隣接フィン構造間の、図５（ａ）に示されるフィンピッチ距離であり（たとえば、Ｆｐ＝３λであり）、Ｆｗはフィン構造のフィン幅である。本実施形態では、フィン幅Ｆｗはλ（最小加工寸法）に設定される。よって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の間隙は、３×Ｆｐ－λに等しいか、または略等しい（たとえば、間隙＝８λである）。

【0042】

さらに、複数のゲート線５０４（または、ポリ（Ｐｏｌｙ）ライン）が半導体基板上に形成され、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、ダミーフィンとのフィン構造に跨っている。本実施形態では、２つのゲート線またはポリライン間の間隙（Ｃｐｐ、図５（ａ）に記されている）は、最小で４λである。図５（ｃ）では、複数のソース／ドレインコンタクトＡＡ＿ＣＴ ５０５（金属－１層（Ｍ１）にソース／ドレイン領域の活性領域を接続するための開口ビアマスク層およびゲートコンタクトＧａｔｅ＿ＣＴ ５０６（金属－２層（Ｍ２）にポリラインを直接接続するための開口ビアマスク層）が形成される。図５（ｄ）では、複数の金属－１層（Ｍ１）５０７（幅：λまたはそれよりも大きい）が形成され、複数のソース／ドレインコンタクト５０５（ＡＡ＿ＣＴマスク）を接続するが、しかし、ゲートコンタクトＧａｔｅ＿Ｃ ５０６は、金属－１層（Ｍ１）５０７に接続されない。図５（ｅ）では、金属－１層（Ｍ１）５０７を金属－２層（Ｍ２）に接続するための複数のビア１ ５０８が、金属－１層（Ｍ１）５０７の頂部上に形成される。図５（ｆ）では、複数の金属－２層（Ｍ２）５０９が形成されて、複数のビア１ ５０８をＶｄｄ、出力端子、およびＶｓｓにそれぞれ接続する１つのさらなる金属－２層（Ｍ２）５１０が形成されて、ゲートコンタクトＧａｔｅ＿Ｃ５０６を入力端子に直接接続する。

【0043】

従来のスタンダードセルは、金属－１層（Ｍ１）をバイパスすることなく、ゲートまたはソース／ドレインが金属－２層（Ｍ２）に直接接続することを可能としないがある。本発明は、以下のように、ゲート／ソース／ドレインが、遷移金属－１層なしで、１つの垂直導電性プラグによって、自己整合方式で、金属－２相互接続層に直接接続され得る新規なスタンダードセル構造を開示する。

【0044】

図５（ａ）～図５（ｆ）では、省略されている記号の意味は以下の通りである。

【0045】

【表4】

【0046】

さらに、インバータスタンダードセル５００の寸法は、新規なインバータスタンダードセル５００内のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソース、ドレイン、およびゲートの直線寸法を正確に制御することによって容易に実現されることがあり、直線寸法は、現在利用可能なテクノロジノードの寸法（または最小加工寸法）に関係なく、最小で、最小加工寸法であるラムダ（Ｌａｍｂｄａ）（λ）であり得る。

【0047】

従来のスタンダードセルでは、製造プロセスの微細化が、最小で、２８ｎｍまたはそれ未満（いわゆる、「最小加工寸法」、「λ」、または「Ｆ」）までの場合にも、スタンダードセルに使用される金属酸化物半導体電界効果トランジスタ（ｍＭＯＳＦＥＴ）の寸法は、比例して小さくできなかった。しかし、本実施形態では、（図５（ａ）中のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタなどの）隣接する２つのトランジスタが、ドレイン／ソースを介して互いに接続されると、隣接する２つのトランジスタのゲートのエッジ間の距離（すなわち、ラッチアップ距離）は、最小で８λであり得る。さらに、ソース、ドレイン、およびゲート用のコンタクトホールの直線寸法が、λ未満、たとえば０．６λ～０．８λであることが、ドレイン領域内で（同様に、ソース領域およびゲート領域内で）実現され得る。

【0048】

図５（ｂ）に示されるように、ＰＭＯＳおよびＮＭＯＳのそれぞれは、適度なＷ／Ｌ比を維持するために複数の活性領域を含んでいる。（金属－１層（Ｍ１）との接続のための）ソース／ドレインコンタクトＡＡ＿ＣＴは、活性領域内に形成され得る。本発明は、ゲートレベルマスク上に追加される、一時的なダミーシールドゲート（ＤＳＧ）を使用して、フォトリソグラフィの位置ずれの許容度（ＭＴＰ）を回避することによって、ソース領域と分離領域との間におけるゲートエッジから境界エッジへの設計された距離（ＧＥＢＥＳＩ）を大きくすることを実現する。

【0049】

たとえば、図６（ａ）は、本発明の一実施形態による、新規なスタンダードセルにおいて使用される、微細化された金属酸化物半導体電界効果トランジスタ（ｍＭＯＳＦＥＴ）６００の例である。図６（ａ）に示されるように、ｍＭＯＳＦＥＴ６００は、（１）長さＧ（Ｌ）および幅Ｇ（Ｗ）を有するゲート構造６１０を、（２）ゲート構造６１０のエッジから分離領域６０５のエッジまでの直線寸法である長さＳ（Ｌ）および幅Ｓ（Ｗ）を有するソース６０３をゲート構造６１０の左側に、（３）ゲート構造６１０のエッジから分離領域６０５のエッジまでの直線寸法である長さＤ（Ｌ）および幅Ｄ（Ｗ）を有するドレイン６０７をゲート構造６１０の右側に、（４）それぞれＣ－Ｓ（Ｌ）ならびにＣ－Ｓ（Ｗ）と表記される開口の長さおよび幅を有する、自己整合技術によって形成されているコンタクトホール６０９をソース６０３の中心に、（５）それぞれＣ－Ｄ（Ｌ）ならびにＣ－Ｄ（Ｗ）と表記される開口の長さおよび幅を有する、自己整合技術によって形成されるコンタクトホール６１１を同様にドレイン６０７の中心に含んでいる。長さＧ（Ｌ）、長さＤ（Ｌ）および長さＳ（Ｌ）は、最小で、最小加工寸法λに正確に制御され得る。さらに、Ｃ－Ｓ（Ｌ）およびＣ－Ｓ（Ｗ）と表記される開口の長さおよび幅、または、Ｄ－Ｓ（Ｌ）およびＤ－Ｓ（Ｗ）と表記される開口の長さおよび幅は、λ未満、たとえば０．６λ～０．８λであり得る。

【0050】

以下では、本発明のスタンダードセルにおいて使用されている上記ｍＭＯＳＦＥＴ６００の製造プロセスについて簡単に説明する。ｍＭＯＳＦＥＴ６００の構造、およびその製造プロセスの詳細な説明は、２０２０年１２月３１日に出願され、「ＭＩＮＩＡＴＵＲＩＺＥＤ ＴＲＡＮＳＩＳＴＯＲ ＳＴＲＵＣＴＵＲＥ ＷＩＴＨ ＣＯＮＴＲＯＬＬＥＤ ＤＩＭＥＮＳＩＯＮＳ ＯＦ ＳＯＵＲＣＥ／ＤＲＡＩＮ ＡＮＤ ＣＯＮＴＡＣＴ－ＯＰＥＮＩＮＧ ＡＮＤ ＲＥＬＡＴＥＤ ＭＡＮＵＦＡＣＴＵＲＥ ＭＥＴＨＯＤ」と題された米国特許出願番号第１７／１３８，９１８号において開示されており、米国特許出願番号第１７／１３８，９１８号の内容全体は、本明細書中、参照によって援用される。

【0051】

図６（ｂ）に示されるように、パッド酸化物層６０２が形成され、パッド窒化物層６０４が基板６０１上に成膜される。ｍＭＯＳＦＥＴ６００の活性領域はまた、画定されており、活性領域の外部のシリコン材料の部分を除去して、トレンチ構造を生成する。トレンチ構造内に、酸化物―１層が成膜され、エッチバックされて、シリコン基板の原水平表面（「ＨＳＳ」）の下方に、シャロ―トレンチアイソレーション（ＳＴＩ－酸化物１）６０６を形成する。

【0052】

パッド酸化物層６０２およびパッド窒化物層６０４が除去され、誘電絶縁体６１２がＨＳＳの上に形成される。次いで、ＨＳＳの上方に、ゲート層６１０および窒化物層６１４が成膜され、ゲート層６１０および窒化物層６１４がエッチングされて、ｍＭＯＳＦＥＴの真性ゲート（true gate：ＴＧ）および真性ゲートに対して所望の直線距離を有するダミーシールドゲート（dummy shield gate：ＤＳＧ）を形成する。図６（ｃ）に示されるように、真性ゲート（ＴＧ）の長さはλであり、ダミーシールドゲート（ＤＳＧ）の長さもλであり、真性ゲート（ＴＧ）およびダミーシールドゲート（ＤＳＧ）のエッジ間の距離もλである。

【0053】

次いで、スピンオン誘電体（ＳＯＤ）７１２を成膜し、次いで、ＳＯＤ７１２をエッチバックする。図６（ｄ）に示されるように、フォトリソグラフィマスク技術によって適切に設計されたゲートマスク層８０２を形成する。その後、図６（ｅ）に示されるように、異方性エッチング技術を利用して、ダミーシールドゲート（ＤＳＧ）の上方の窒化物層６１４を除去し、ダミーシールドゲート（ＤＳＧ）と、ダミーシールドゲート（ＤＳＧ）に対応する誘電絶縁体６１２の部分と、ダミーシールドゲート（ＤＳＧ）に対応するｐ型基板６０１とを除去する。

【0054】

さらに、図６（ｆ）に示されるように、ゲートマスク層８０２を除去し、ＳＯＤ７１２をエッチングし、ＳＴＩ－酸化物－２ １００２を成膜し、次いで、エッチバックする。次いで、図６（ｇ）に示されるように、酸化物―３層を成膜およびエッチバックして酸化物―３スペーサ１５０２を形成し、ｐ型基板６０１内に低濃度ドープドレイン（ＬＤＤ）１５０４を形成し、窒化物層を成膜およびエッチバックして窒化物スペーサ１５０６を形成し、誘電絶縁体４０２を除去する。

【0055】

さらに、図６（ｈ）に示されるように、選択エピタキシャル成長（ＳＥＧ）技術を利用して、真性シリコン電極１６０２を成長させる。次いで、図６（ｉ）に示されるように、ＣＶＤ－ＳＴＩ－酸化物３層１７０２を成膜およびエッチバックし、真性シリコン１６０２を除去し、ｍＭＯＳＦＥＴのソース領域（ｎ＋ソース）１７０４およびドレイン領域（ｎ＋ドレイン）１７０６を形成する。ソース領域（ｎ＋ソース）１７０４およびドレイン領域（ｎ＋ドレイン）１７０６は、真性ゲート（ＴＧ）と、ＣＶＤ－ＳＴＩ－酸化物３層１７０２であって、その位置が元々、ダミーシールドゲート（ＤＳＧ）によって占められるＣＶＤ－ＳＴＩ－酸化物３層１７０２との間に形成され、よって、ソース領域（ｎ＋ソース）１７０４（またはドレイン領域（ｎ＋ドレイン）１７０６）の長さおよび幅は、最小でλであり得る。ソース領域（ｎ＋ソース）１７０４（またはドレイン領域（ｎ＋ドレイン）１７０６）の開口は、λ未満、たとえば０．８λであり得る。図６（ｊ）に示されるように、そうした開口は、さらなる酸化物スペーサ１８０２が形成される場合に、縮小され得る。

【0056】

さらに、新規なスタンダードセルによって、第１の金属相互接続（Ｍ１層）が、自己整合性微細化コンタクトによって、従来のコンタクトホール開口マスクおよび／またはＭ１接続用の金属－０媒介層（translation layer）を使用することなく、ゲート、ソース、および／またはドレイン領域を直接接続する。図６（ｉ）に続いて、ＳＯＤ層１９０１が成膜されて、ソース領域（ｎ＋ソース）１７０４（またはドレイン領域（ｎ＋ドレイン）１７０６）の開口１８０４を含む、基板上の空孔を充填する。次いで、図６（ｋ）に示されるように、ＣＭＰを使用して表面を平坦にする。図６（ｌ）は、図６（ｋ）の上面図であり、水平方向における複数のフィンガを示している。

【0057】

さらに、適切に設計されたマスクを使用し、光抵抗層１９０２を実施し、それにより、図６（ｌ）中のＹ軸に沿ってゲート拡張領域のエリアを露出させるための、長さＧＲＯＣ（Ｌ）の別個の空間を有する、図６（ｌ）中のＸ軸に沿う、特定のストライプパターンとなり、その場合、結果は、図６（ｍ）中の上面図として示される。図６（ｍ）に示されるように、最もアグレッシブなデザインルールは、ＧＲＯＣ（Ｌ）＝λである場合である。次いで、（図６（ｎ）に示される）異方性エッチング技術を使用して、露出したゲート拡張領域内の窒化物キャップ層を除去して、導電性金属ゲート層を露呈する。

【0058】

その後、光抵抗層１９０２を除去し、次いで、ソース領域１７０４およびドレイン領域１７０６の両方の頂部上の開口領域が再び露呈されるようにＳＯＤ層１９０１を除去する。次いで、適切に設計された厚さを有する酸化物層１９０４を成膜し、次いで、異方性エッチング技術を使用して、ソース領域１７０４と、ドレイン領域１７０６と、露出したゲート拡張領域１９０３との開口領域内の４つの側壁上にスペーサを形成する。したがって、自然に構築されるコンタクトホール開口が、露出したゲート拡張領域、ソース領域１７０４、およびドレイン領域１７０６それぞれの中に形成される。図６（ｏ）は、そうしたトランジスタ構造の断面を示している。図６（ｐ）は、図６（ｏ）中のそうしたトランジスタ構造の上面図を示している。露出したゲート拡張領域１９０３内の開口の垂直長ＣＲＭＧ（Ｌ）は、λであり得る長さＧＲＯＣ（Ｌ）よりも小さい。

【0059】

最後に、適切に設計された厚さを有する金属－１層１９０５を形成して、前述のコンタクトホール開口のすべてのホールを充填し、ウェーハ表面のトポグラフィに沿う平滑な平坦面となる。次いで、図６（ｑ）に示されるように、フォトリソグラフィマスク技術を使用して、コンタクトホール開口それぞれの間の接続の全てを生成し、必要な金属－１相互接続ネットワークを実現する。図６（ｒ）は、図６（ｑ）に示されるｍＭＯＳＦＥＴ６００の上面図である。よって、この金属－１層は、すべてのトランジスタを接続する直接相互接続機能とともに、ゲートおよびソース／ドレインに対するコンタクト充填、ならびにプラグ接続の機能の両方を実現するタスクを完了する。高価であり、非常に厳密に制御される従来のコンタクトホールマスクを使用し、特に、数十億個のトランジスタの水平方向の幾何学的形状をさらに微細化するうえで、最も困難な課題であろう、コンタクトホール開口を穿孔するというその後の非常に困難なプロセスを続行する必要性は存在しない。さらに、それは、コンタクトホール開口内への金属プラグの挿入、および（たとえば、金属ゼロ構造を生成する特定の最先端技術に明確に必要とされる）複雑な統合処理工程によって、金属スタッドを実現するためのＣＭＰプロセスの両方を行うことを排除する。

【0060】

それにより、（図５（ｂ）に示されるようなＡＡ＿ＣＴなどの）ソース／ドレインコンタクトの寸法は、テクノロジノードの寸法（または最小加工寸法）に関係なく、最小でλ×λになり得る。同様に、（金属２層（図５（ｂ）に示されるＭ２）との直接の接続のためのゲート＿ＣＴなどの）ゲートコンタクトは、ゲートまたはポリライン上に形成されることがあり、ゲートコンタクトの寸法もλ×λである。すなわち、スタンダードセル内の、（図５（ａ）中のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタなどの）トランジスタのソース、ドレイン、およびゲートと、それらのコンタクトとの直線寸法は、正確に制御されることがあり、直線寸法は、最小で、最小加工寸法であるラムダ（Ｌａｍｂｄａ）（λ）であり得る。本実施形態では、ソース／ドレインコンタクト寸法は、より大きく（たとえば、λ（Ｙ方向の幅）×２λ（Ｘ方向の長さ）に）なり、２つのゲートまたはポリライン間の間隙は、３λよりも大きく（たとえば、４または５λに）なる。

【0061】

さらに、前述のように、従来のスタンダードセルは、Ｍ１構造をバイパスすることなく、ゲートまたは拡散部がＭ２に直接接続することを可能としないことがある。本発明は、ゲート（Ｇａｔｅ）または拡散（ソース／ドレイン）エリアが、遷移層Ｍ１なしで、同じダイ上のその他の場所において、コンタクトおよびビア１を作製する構築フェーズ中にそれぞれ形成されるコンタクト－Ａおよびビア１－Ａからなる１つの垂直導電性プラグによって、自己整合方式で、Ｍ２相互接続層に直接接続される新規なスタンダードセルを開示している。その結果、一方のＭ１相互接続と他方のＭ１相互接続との間の必要な空間、および特定の配線接続におけるブロッキングの問題が軽減される。

【0062】

以下では、ゲートおよび拡散（ソース／ドレイン）エリアが、自己整合方式で、遷移層Ｍ１なしで、Ｍ２相互接続層に直接接続される、本発明の別の実施形態によるスタンダードセルにおいて使用されるｍＭＯＳＦＥＴ７００について簡単に説明する。図７（ａ）はｍＭＯＳＦＥＴ７００の構築フェーズの上面図であり、図７（ｂ）および図７（ｃ）は、図７（ａ）に示される切断線Ｃ７Ａ１および切断線Ｃ７Ａ２にそれぞれに沿う、トランジスタの構築フェーズの２つの断面である。

【0063】

図７（ｂ）および図７（ｃ）に示されるように、ｍＭＯＳＦＥＴ７００は、シャロ―トレンチアイソレータ（ＳＴＩ）７０５によって形成および制限される。ｍＭＯＳＦＥＴ７００は、ゲート端子７０２と、ゲート端子７０２の下にあるトランジスタチャネル領域７０３と、ソース／ドレイン領域７０４とを有する。ゲート端子７０２は、ゲート誘電体層７０２ａと、ゲート誘電体層７０２ａの上に形成されるゲート導電層７０２ｂと、ゲート導電層７０２ｂの上に形成されるシリコン領域（またはシード領域）７０２ｃとを備える。シリコン領域７０２ｃは、ポリシリコンまたは非晶質シリコンで作製されることがある。ゲート端子７０２は、シリコン領域７０２ｃの頂部の上に、キャップ層７０２ｄ（たとえば、窒化物層）をさらに含み、（たとえば、窒化物スペーサ７０２ｓ１および熱酸化物スペーサ７０２ｓ２を含む）少なくとも１つのスペーサをゲート誘電体層７０２ａ、ゲート導電層７０２ｂ、およびシリコン領域７０２ｃの側壁の上にさらに含んでいる。第１の誘電体層７２０は、ＳＴＩ７０５とともに、ゲート端子７０２およびソース／ドレイン領域７０４を含むｍＭＯＳＦＥＴ７００の活性領域を少なくとも覆って、半導体基板７０１上に形成される。

【0064】

（オープンホール７０７ａおよび７０７ｂなどの）複数のオープンホールは、第１の誘電体層７２０内に形成され、シリコン領域７０２ｃの頂部分７１およびソース／ドレイン領域７０４の頂部分７２を露呈する。いくつかの実施形態では、オープンホール７０７ａおよび７０７ｂは、フォトリソグラフィプロセスによって形成され、第１の誘電体層７２０の部分を除去して、シリコン領域７０２ｃの上記部分と、ソース／ドレイン領域７０４のドレイン端子のシリコン領域とを露出させる。一例では、オープンホール７０７ａおよび７０７ｂそれぞれは、最小加工寸法（たとえば、ｍＭＯＳＦＥＴ７００の臨界寸法）に等しい寸法であり得る。当然、オープンホール７０７ａおよび７０７ｂの寸法は、最小加工寸法より大きいことがある。オープンホール７０７ａおよび７０７ｂの底部（すなわち、露呈されている頂部分７１および露呈されている頂部分７２）はそれぞれ、多結晶／非晶質シリコン、または高い導電性を有する高濃度不純物濃度を有する結晶シリコンのいずれかを有する材料で作製される。ゲート端子の露出したシリコン領域７０２ｃおよびソース／ドレイン端子の露出したシリコン領域は、選択エピタキシャル成長技術（ＳＥＧ）によってシード領域に基づいて、ピラーを成長させるためのシード領域である。

【0065】

次いで、図７（ｄ）～図７（ｆ）に示されるように、高濃度ドープ導電性シリコンプラグ（または導体ピラー）が、露呈されている頂部分７１および露呈されている頂部分７２に基づいて、ＳＥＧによって成長し、第１の導体ピラー部７３１ａおよび第３の導体ピラー部７３１ｂを形成する。次いで、第１の誘電体副層７４０が、第１の誘電体副層７４０の頂面７４０ｓが第１の導体ピラー部７３１ａおよび第３の導体ピラー部７３１ｂの頂面と略同一平面上にあるように、第１の誘電体層７２０の上に形成される。第１の導体ピラー部７３１ａおよび第３の導体ピラー部７３１ｂの「露出したヘッド」（または露出した頂面）は、その後のＳＥＧプロセスのシード部として使用され得る。さらに、第１の導体ピラー部７３１ａおよび第３の導体ピラー部７３１ｂのそれぞれは、その上部内にシード領域またはシードピラーを有し、そうしたシード領域またはシードピラーは、以下の選択エピタキシャル成長に使用され得る。続いて、第２の導体ピラー部７３２ａが、第２の選択エピタキシャル成長によって、第１の導体ピラー部７３１ａ上に形成され、第４の導体ピラー部７３２ｂが、第３の導体ピラー部７３１ｂ上に形成される。図７（ｄ）は、本開示の一実施形態による、第２の導体ピラー部７３２ａおよび第４の導体ピラー部７３２ｂが第１の導体ピラー部７３１ａおよび第３のピラー部７３１ｂ上にそれぞれ形成された後の構造を示す上面図である。図７（ｅ）は、図７（ｄ）に描かれる切断線Ｃ７Ｄ２に沿って切断した断面図である。図７（ｆ）は、図７（ｄ）に描かれる切断線Ｃ７Ｄ１に沿って切断した断面図である。

【0066】

さらに、図７（ｇ）～図７（ｉ）に示されるように、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、または他の好適な導電性材料などの第１の導電層７５０が、第１の誘電体副層７４０の頂面７４０ｓ上に成膜され得る。次いで、第２の導電性副層７６０が第１の導電層７５０上に成膜される。第１の導電層７５０および第２の誘電体副層７６０がパターニングされて、開口中空７０９を画定し、第１の導体ピラー７３０Ａは、第１の導電層７５０および第２の誘電体副層７６０に接触することなく、開口中空７０９を貫通する。図７（ｇ）は、本開示の一実施形態による、第１の導電層７５０および第２の誘電体副層７６０が第１の誘電体副層７４０の上に形成された後の構造を示す上面図である。図７（ｈ）は、図７（ｇ）に描かれる切断線Ｃ７Ｇ１に沿って切断した断面図である。図７（ｉ）は、図７（ｇ）に描かれる切断線Ｃ７Ｇ２に沿って切断した断面図である。

【0067】

また、図７（ｊ）～７（ｌ）に示されるように、上部誘電体層７７０が成膜されて、第２の誘電体副層７６０および第１の誘電体副層７４０を覆って開口中空７０９を充填する。上部誘電体層７７０の頂面７７０ｓは、（第１の導体ピラー部またはサブピラー７３１ａ、および第２の導体ピラー部またはサブピラー７３２ａを含む）第１の導体ピラー７３０Ａおよび（第３の導体ピラー部またはサブピラー７３１ｂおよび第４の導体ピラー部またはサブピラー７３２ｂを含む）第２の導体ピラー７３０Ｂの頂面７３０ｔよりも低い。次いで、上部導電層７８０が上部誘電体層７７０の上に形成され、第１の導体ピラー７３０Ａは、上部導電層７８０に接続するが、第１の導電層７５０とは接続されない。この例では、図７（ｊ）は、本開示の一実施形態による、導電層７８０が上部誘電体層７７０の上に形成された後の構造を示す上面図である。図７（ｋ）は、図７（ｊ）に描かれる切断線Ｃ７Ｊ１に沿って切断した断面図である。図７（ｌ）は、図７（ｊ）に描かれる切断線Ｃ７Ｊ２に沿って切断した断面図である。

【0068】

前述のように、ゲート端子の露出したシリコン領域７０２ｃおよびソース／ドレイン端子の露出したシリコン領域のそれぞれは、選択エピタキシャル成長技術（ＳＥＧ）によって、シード領域に基づいて、ピラーを成長させるためのシード領域を有する。さらに、第１の導体ピラー部７３１ａおよび第３の導体ピラー部７３１ｂのそれぞれも、その上部内にシード領域またはシードピラーを有し、そうしたシード領域またはシードピラーは、以下の選択エピタキシャル成長に使用され得る。本実施形態は、導電端子の上部上にシード部またはシードピラーが存在し、導体ピラー部が以下の選択エピタキシャル成長技術について構成される限り、１つの垂直導電性または導体プラグによって、自己整合方式で、（導電層Ｍ２、Ｍ３、．．ＭＸ－１に接続することなく）Ｍ１相互接続（一種の導電端子）または導電層がＭＸ相互接続層に直接接続することを可能にするようにも適用され得る。シード部またはシードピラーは、シリコンに限定されるものでなく、以下の選択エピタキシャル成長のために構成されるシードとして許容可能な任意の材料が使用され得る。

【0069】

要約すれば、新規なスタンダードセル、およびスタンダードセルには、少なくとも以下の利点が存在する。
（１）スタンダードセル内のトランジスタのソース、ドレイン、およびゲートの直線寸法は、正確に制御され、直線寸法は、最小で、最小加工寸法であるラムダ（Ｌａｍｂｄａ）(λ)であり得る。したがって、隣接する２つのトランジスタがドレイン／ソースを介して互いに接続されている場合、トランジスタの長さ寸法は、最小で３λになり、隣接する２つのトランジスタのゲートのエッジ間の距離は最小で２λであり得る。当然、許容度目的で、トランジスタの長さ寸法は、約３λ～６λまたはそれより大きくなり、隣接する２つのトランジスタのゲートのエッジ間の距離は、８λまたはそれよりも大きくなり得る。
（２）第１の金属相互接続（Ｍ１層）は、自己整合性微細化コンタクトによって、従来のコンタクトホール開口マスクおよび／またはＭ１接続用の金属－０媒介層を使用することなく、ゲート、ソースおよび／またはドレイン領域を直接接続する。
（３）ゲートおよび／または拡散（ソース／ドレイン）エリアは、自己整合方式で、金属１層（Ｍ１）を接続することなく、金属２（Ｍ２）相互接続層に直接接続される。したがって、一方の金属１層（Ｍ１）相互接続層と他方の金属１層（Ｍ１）相互接続層との間の必要な空間、および、一部の配線接続におけるブロッキングの問題が軽減される。さらに、下部金属層が、導体ピラーによって上部金属層に直接接続されるが、導体ピラーが、下部金属層と上部金属層との間のいずれの中間金属層にも電気的に接続されない場合にも、同じ構造が適用され得る。
（４）スタンダードセル内の高レベル電圧Ｖｄｄおよび／または低レベル電圧ＶＳＳ用の金属配線は、シリコン基板の元のシリコン表面の下に配置されることがあり、よって、コンタクトの寸法同士、高レベル電圧Ｖｄｄおよび低レベル電圧ＶＳＳなどを接続する金属配線のレイアウト同士の干渉は、スタンダードセルの寸法が小さくされても回避され得る。さらに、Ｖｄｄまたはグランド接続用の金属２層（Ｍ２）または金属３層（Ｍ３）とソース／ドレイン領域を電気的に結合するために元々使用される、ソース／ドレイン領域用の開口は、新規なスタンダードセル、およびスタンダードセル内では省略され得る。

【0070】

一部の代替的な実施形態では、導体ピラーは金属導体ピラーであることがあり、または、金属導体ピラーと、その上部上のシード部もしくはシードピラーとを有する複合導体ピラーであり得る。たとえば、図８（ａ）は、本開示の一実施形態による、新規なスタンダードセルにおいて使用されるｍＭＯＳＦＥＴ８００の上面図である。図８（ｂ）は、図８（ａ）に描かれる切断線Ｃ８Ａ１に沿って切断した断面図である。図８（ｃ）は、図８（ａ）に描かれる切断線Ｃ８Ａ２に沿って切断した断面図である。本実施形態では、相互接続層を接続するために使用される導体ピラーｍＭＯＳＦＥＴ８００は、タングステンピラーおよび第１の高濃度ドープシリコンピラーを含み、その上部内にシード領域またはシードピラーを有する。

【0071】

図８（ａ）～図８（ｃ）に示されるように、図７（ｊ）～図７（ｌ）中の高濃度ドープＮ＋ポリシリコンピラー７３１ａ、７３２ａ、７３１ｂ、７３２ｂは除去され、タングステンピラー８３０ｗ、ＴｉＮ層８３０ｎ、および高濃度ドープシリコンピラーによって置換され得る。第１の導体ピラーは、（タングステンピラー８３０ｗおよびＴｉＮ層８３０ｎを含む）金属ピラー部８３０Ａと、高濃度ドープシリコンピラー８１０ａとを含み、第２の導体ピラーは、（タングステンピラー８３０ｗおよびＴｉＮ層８３０ｎを含む）金属ピラー部８３０Ｂと、高濃度ドープシリコンピラー８１０ｂとを含む。高濃度ドープシリコンピラー８１０ａおよび８１０ｂは、以下で形成される金属接続を接続するように構成される導体ピラーを成長させるためのシード領域またはシードピラーとしての役割を果たす。たとえば、高濃度ドープシリコンピラー８１０ａおよび８１０ｂは、その上に別のシリコンピラーを成長させて、第１の誘電体副層８４０の上に形成され、高濃度ドープシリコンピラー８１０ａおよび８１０ｂに電気的に接続される第１の導電層８５０（たとえば、第１の金属副層８５０ａまたは第２の金属副層８５０ｂ）を接続するための以下のＳＥＧプロセスのシード領域またはシードピラーとしての役割を果たし得る。導体ピラーは、その上部内にシード領域またはシードピラーを有することがあり、ボーダレスコンタクトが満たされるが、それは、以下のＳＥＧプロセスが、その上に別のシリコンピラーを成長させるために構成される導体ピラーのシード領域またはシードピラーであるからである。

【0072】

いくつかの実施形態では、（第１の金属副層８５０ａまたは８５０ｂなどの）金属コンタクト線の幅は、（高濃度ドープシリコンピラー８１０ａまたは高濃度ドープシリコンピラー８１０ｂなどの）コンタクトの幅と同じであるか、または略同じであり得る。当然、金属コンタクト線の幅は、第１のコンタクトの幅と異なり得る。図８（ｄ）～図８（ｆ）に示されるように、（第１の金属副層８５０ａまたは第２の金属副層８５０ｂなどの）金属導線の幅は、（最小で、高濃度ドープシリコンピラー８１０ａまたは８１０ｂの最小加工寸法であり得る）下方のコンタクトプラグの幅とも同じでない。しかし、金属導線と、下のコンタクトプラグとの間に位置ずれが存在し、フォトリソグラフィマスク位置ずれ許容度は、（第１の金属副層８５０ａまたは第２の金属副層８５０ｂなどの）金属導線が、（図８（ｅ）および図８（ｆ）に示されるような、高濃度ドープシリコンピラー８１０ａまたは８１０ｂなどの）コンタクトを完全には覆い得ないことを生じ得るが、コンタクトエリアの不足によって、金属導電層とコンタクトとの間の抵抗が高すぎることがあり得る心配はない。

【0073】

よって、金属導線と、下方のコンタクトとの間の抵抗は、適切に制御され得る。ここで、本発明は、ＳＥＧを使用して、金属導線および下方のコンタクトプラグの両方を接続する特定の超高濃度ドープシリコン材料を成長させて、金属導線と下方のコンタクトプラグとの間の位置ずれによって発生する抵抗の問題を改善する。本実施形態では、さらなるＳＥＧプロセスが行われ、特定の超高濃度ドープシリコン材料（サイドピラー８２０）を成長させて、金属導電層８５０ａおよび８５０ｂの垂直壁を取り付ける。図８（ｄ）は本開示の別の実施形態による、新規なスタンダードセルにおいて使用される別のｍＭＯＳＦＥＴ８００’の上面図であり、図８（ｅ）は図８（ｄ）に描かれる切断線Ｃ８Ｄ１に沿って切断した断面図である。図８（ｆ）は、図８（ｄ）に描かれる切断線Ｃ８Ｄ２に沿って切断した断面図である。

【0074】

従来のスタンダードセルは、金属１層（Ｍ１）をバイパスすることなく、ゲートまたはソース／ドレインが金属２層（Ｍ２）に直接接続することを可能とし得ない。本発明は、ゲート／ソース／ドレインが、１つの垂直導電性プラグによって、自己整合方式で、遷移金属－１層（Ｍ１）なしで、金属－２相互接続層（Ｍ２）に直接接続され得る新規なスタンダードセル構造を開示している。金属－２相互接続層（Ｍ２）に直接接続されるゲートエリア／活性領域に関する詳細な説明は、２０２１年１１月１７日に出願され、「ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＳＴＲＵＣＴＵＲＥ ＡＮＤ ＭＡＮＵＦＡＣＴＵＲＥ ＭＥＴＨＯＤ ＴＨＥＲＥＯＦ」と題された米国特許出願番号第１７／５２８，９５７号において開示されており、米国特許出願番号第１７／５２８，９５７号の内容全体は、本明細書中、参照によって援用される。

【0075】

さらに、本発明は、ソースおよびドレイン領域が、絶縁体によって完全に分離される新規なＭＯＳ構造を開示しており、そうした絶縁体は、ラッチアップの問題に対する耐性を向上させるのみならず、シリコン基板内へのアイソレーション距離を増加させ、隣接するトランジスタ内の接合を分離して接合間の表面距離を低減（たとえば、３λ）し、スタンダードセルの寸法も同様となる。以下では、ＮＭＯＳならびにＰＭＯＳトランジスタ内のソースおよびドレイン領域のｎ＋とｐ＋との領域がそれぞれ、絶縁体によって完全に分離される新規なＣＭＯＳ構造について簡単に説明する。

【0076】

本開示の別の実施形態による、新規なスタンダードセルにおいて使用されるＮＭＯＳトランジスタ５１の断面を示す図である図９を参照されたい。ゲート誘電体層３３１および（ゲート金属などの）ゲート導電層３３２を備えるゲート構造３３が、（シリコン基板などの）半導体基板の水平表面または原表面の上方にある。（酸化物層および窒化物層の複合体などの）誘電体キャップ３３３が、ゲート導電層３３２の上方にある。さらに、酸化物層３４１および窒化物層３４２の複合体を含み得るスペーサ３４が、ゲート構造３３の側壁を覆うために使用される。トレンチがシリコン基板内に形成され、ソース領域５５およびドレイン領域５６の全部または少なくとも一部が、それぞれ、対応するトレンチ内に位置決めされる。ＭＯＳトランジスタ５２内のソース（又はドレイン）領域は、Ｎ＋領域または他の適切なドーププロファイル領域（たとえば、Ｐ－領域およびＰ＋領域からの漸進的な、または段階的な変化）を含み得る。

【0077】

さらに、（窒化物または他の高ｋ誘電体材料などの）局所アイソレーション４８がトレンチ内に配置され、ソース領域の下に位置決めされ、別の局所アイソレーション４８が別のトレンチ内に配置され、ドレイン領域の下に位置決めされる。そうした局所アイソレーション４８は、シリコン基板の水平シリコン表面（ＨＳＳ）の下にあり、シリコン基板内への局所アイソレーション（ＬＩＳＳ）４８と呼ばれ得る。ＬＩＳＳ４８は、厚い窒化物層または誘電体層の複合体であり得る。たとえば、局所アイソレーションまたはＬＩＳＳ４８は、トレンチの側壁の少なくとも一部分を覆う酸化物層（酸化物－３Ｖ層４８１と呼ばれる）と、トレンチの底壁の少なくとも一部分を覆う別の酸化物層（酸化物－３Ｂ層４８２）とを含む複合局所アイソレーションを備え得る。酸化物－３Ｖ層４８１および酸化物－３Ｂ層４８２は、熱酸化処理によって形成され得る。

【0078】

複合局所アイソレーション４８は、酸化物－３Ｂ層４８２の上にあり、酸化物－３Ｖ層４８１に接触する窒化物層４８３（窒化物－３層と呼ばれる）をさらに含む。窒化物層４８３または窒化物－３は、酸化物－３Ｖ層が、設計されるように最大限に残っている限り、任意の適切な絶縁材料によって置換され得ることが言及される。さらに、図９中のＳＴＩ（シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））領域は、ＳＴＩ－１層４９１およびＳＴＩ－２層４９２を含む複合ＳＴＩ４９を備えることがあり、ＳＴＩ－１層４９１およびＳＴＩ－２層４９２はそれぞれ、異なるプロセスによって厚い酸化物材料で作製され得る。

【0079】

さらに、図９中のソース（またはドレイン）領域は、複合ソース領域５５および／またはドレイン領域５６を備え得る。たとえば、ＮＭＯＳトランジスタ５２内では、複合ソース領域５５（またはドレイン領域５６）は、トレンチ内に、低濃度ドープドレイン（ＬＤＤ）５５１およびＮ＋の高濃度ドープ領域５５２を少なくとも備える。なお、特に、低濃度ドープドレイン（ＬＤＤ）５５１は、均一な（１１０）結晶方位を有する露出したシリコン表面に当接する。露出したシリコン表面は、ゲート構造のエッジとは対照的に、ＴＥＣ（有効チャネル長の鋭利なエッジとなるように適切に画定されてエッチングされたトランジスタ本体（の厚さ）と図９にラベル表示される、好適な凹んだ厚みを有するその垂直境界を有する。露出したシリコン表面は、ゲート構造と実質的に位置合わせされている。露出したシリコン表面は、トランジスタのチャネルの端子面であり得る。

【0080】

低濃度ドープドレイン（ＬＤＤ）５５１およびＮ＋の高濃度ドープ領域５５２が、複合ソース領域５５またはドレイン領域５６の新たに形成された結晶の、変化する（１１０）結晶構造に対するシード効果を有さない、ＬＩＳＳ領域にわたる適切に整った（１１０）新たな格子を形成するために、結晶シーズとして使用される、露出したＴＥＣエリアからシリコンを成長させるための選択エピタキシャル成長（ＳＥＧ）技術（または、原子層堆積ＡＬＤもしくは選択成長ＡＬＤ－ＳＡＬＤであり得る他の適切な技術）に基づいて形成され得る。（低濃度ドープドレイン（ＬＤＤ）５５１およびＮ＋の高濃度ドープ領域５５２を含む）そうした新たに形成された結晶は、図９に記されているように、ＴＥＣ－Ｓｉという名で呼ばれ得る。

【0081】

一実施形態では、ＴＥＣは、ゲート構造３３のエッジと位置合わせされるか、または実質的に位置合わせされ、ＬＤＤ５５１の長さは、調節可能であり、ＴＥＣの反対側にある、ＬＤＤ５５１の側壁は、スペーサ３４の側壁と位置合わせされるか、または実質的に位置合わせされ得る。複合ソース（またはドレイン）領域はさらに、ソース／ドレイン領域全体の完成のために、ＴＥＣ－Ｓｉ部分との水平接続において形成される、いくつかのタングステン（または他の好適な金属材料）プラグ５５３をさらに備え得る。図９に示されるように、金属－１層などの後の金属相互接続に流れる活性チャネル電流は、特定の良好な金属と金属とのオーミックコンタクトによって、ＬＤＤ５５１およびＮ＋の高濃度ドープ領域５５２を介して、金属－１に直接接続されるタングステン５５３（または他の金属材料）に、従来のシリコンと金属との間のコンタクトよりもはるかに低い抵抗で流れる。

【0082】

ＮＭＯＳトランジスタ５２のソース／ドレインコンタクト抵抗は、図９に示されるように、ソース／ドレイン構造内で利用される、併合された金属半導体接合の構造に応じて妥当な範囲に保たれ得る。このソース／ドレイン構造内の併合された金属半導体接合は、電流集中効果を改善し、コンタクト抵抗を低減し得る。さらに、ソース／ドレイン構造の底部は、底部酸化物（酸化物－３Ｂ層４８２）（図９に示される）により基板から分離されているので、ｎ＋とｎ＋との間、またはｐ＋とｐ＋との間の分離は、適度な範囲内に保たれ得る。したがって、ＰＭＯＳトランジスタ（図示せず）の隣接する２つの活性領域間の間隔は、２λに低減され得る。底部酸化物（酸化物－３Ｂ層４８２）は、ソース／ドレイン接合漏れ電流を大幅に低減することがあり、その場合、ｎ＋とｎ＋との間、またはｐ＋とｐ＋との間の漏れ電流を低減する。

【0083】

さらに、現在利用可能なスタンダードセルでは、高レベル電圧Ｖｄｄおよび低レベル電圧Ｖｓｓ（またはグランド）用の金属配線は、シリコン基板の元のシリコン表面の上に配置され、そうした配置は、他の複数の金属配線とそれらの金属配線との間に十分な空間が存在しない場合には干渉する。本発明は、高レベル電圧Ｖｄｄおよび／または低レベル電圧Ｖｓｓ用の金属配線が、シリコン基板の元のシリコン表面の下に配置され得るので、コンタクトの寸法、高レベル電圧Ｖｄｄおよび低レベル電圧Ｖｓｓなどを接続する金属配線のレイアウトの干渉が、スタンダードセルの寸法が小さくされても回避され得る新規なスタンダードセルを開示している。

【0084】

図９に示されるように、ＮＭＯＳ５１のドレイン領域内では、タングステンまたは他の金属材料５５３は、Ｖｄｄに電気的に結合されるＰウェルに直接結合されている。一方、ＮＭＯＳ５１のソース領域内では、タングステンまたは他の金属材料５５３は、グランドに電気的に結合されるｐウェルまたはＰ基板に直接結合されている。よって、Ｖｄｄまたはグランド接続用の金属２層（Ｍ２）または金属３層（Ｍ３）とソース／ドレイン領域を電気的に結合するために元々使用される、ソース／ドレイン領域用の開口は、新規なスタンダードセル、およびスタンダードセル内では省略され得る。前述の構造、およびその製造プロセスの構造についての詳細な説明は、２０２０年８月１１日に出願され、「ＴＲＡＮＳＩＳＴＯＲ ＳＴＲＵＣＴＵＲＥ ＡＮＤ ＲＥＬＡＴＥＤ ＩＮＶＥＲＴＥＲ」と題された米国特許出願番号第１６／９９１，０４４号において開示されており、米国特許出願番号第１６／９９１，０４４号の内容全体は、本明細書中、参照によって援用される。

【0085】

図１０（ａ）は、本開示の一実施形態による、新規なスタンダードセルにおいて使用されるＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５１の組み合わせ構造を示す上面図である。図１０（ｂ）は、図１０（ａ）中の切断線（Ｘ軸）に沿って切断したＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５１の断面図である。図１０（ｂ）に示されるように、その結果、ｎ＋／ｐ接合からｐウェル（またはｐ基板）／ｎウェル接合を介してｎ／ｐ＋接合に至る、はるかに長い経路となる。ＬＤＤ－ｎ／ｐ接合からｐウェル／ｎウェル接合を介してｎ／ＬＤＤ－ｐ接合に至る、考えられるラッチアップ経路は、図１０（ｂ）に記される、長さ（１）、長さ（２）（一ＬＩＳＳ領域の底壁の長さ）、長さ（３）、長さ（４）、長さ（５）、長さ（６）、長さ（７）（別のＬＩＳＳ領域の底壁の長さ）、および長さ（８）を含んでいる。一方、図２に示される、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１１を組み合わせる従来のＣＭＯＳ構造では、ｎ＋／ｐ接合からｐウェル／ｎウェル接合を介してｎ／ｐ＋接合に至る、考えられるラッチアップ経路は、（図２に示される）長さ（ｄ）、長さ（ｅ）、長さ（ｆ）、および長さ（ｇ）を含んでいるに過ぎない。図１０（ｂ）のそうした考えられるラッチアップ経路は、図２の経路よりも長い。したがって、デバイスレイアウトの観点から、図１０（ｂ）中のＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５１間の確保されるエッジ距離（Ｘｎ＋Ｘｐ）は、図２のエッジ距離よりも小さくなり得る。たとえば、確保されるエッジ距離（Ｘｎ＋Ｘｐ）は、約２～４λ、たとえば３λであり得る。

【0086】

さらに、上述の従来のスタンダードセルと違って、本発明では、スタンダードセルのＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５１との間の、シリコン基板内へのクロスシェイプの局所アイソレーション（ＬＩＳＳ）（たとえば、窒化物－３＋酸化物－３）を利用するので、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５１との間の考えられるラッチアップ経路は、従来のＣＭＯＳ内のものよりも長くなり得るし、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５１との間のラッチアップ距離または確保されるエッジ距離は、従来のスタンダードセル内で使用されるものよりも短くなり得る。

【0087】

したがって、本発明における、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５１との間のラッチアップ距離は、テクノロジノードの寸法（または最小加工寸法）に関係なく、最小で８λである。本発明では、ＮＭＯＳならびにＰＭＯＳトランジスタ内のソースおよびドレイン領域のｎ＋とｐ＋との領域はそれぞれ、絶縁体によって完全に分離されており、そうした絶縁体は、ラッチアップの問題に対する耐性を向上させるのみならず、シリコン基板内へのアイソレーション距離を増加させて、ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５１内の接合を、接合間の表面距離が低減させられ得るように分離する。ＰＭＯＳおよびＮＭＯＳの新規な組み合わせ構造についての詳細な説明は、２０２１年５月１２日に出願され、「ＣＯＭＰＬＥＭＥＮＴＡＲＹ ＭＯＳＦＥＴ ＳＴＲＵＣＴＵＲＥ ＷＩＴＨ ＬＯＣＡＬＩＺＥＤ ＩＳＯＬＡＴＩＯＮＳ ＩＮ ＳＩＬＩＣＯＮ ＳＵＢＳＴＲＡＴＥ ＴＯ ＲＥＤＵＣＥ ＬＥＡＫＡＧＥＳ ＡＮＤ ＰＲＥＶＥＮＴ ＬＡＴＣＨ－ＵＰ」と題された米国特許出願番号第１７／３１８，０９７号において開示されており、米国特許出願番号第１７／３１８，０９７号の内容全体は、本明細書中、参照によって援用される。

【0088】

ソース／ドレインコンタクト寸法が縮小される場合の小Ｉ－ｏｎ電流の問題を解決するために、本発明はここでは、選択エピタキシャル成長（ＳＥＧ）技術をさらに使用して、ＰＭＯＳトランジスタ５２（またはＮＭＯＳトランジスタ５１）のゲート構造３３の下方の（フィン構造１００３などの）活性領域の元の本体を覆う薄チャネル層１００１を成長させて、電子／正孔移動度を向上させ得る。たとえば、図１０（ｃ）は、図１０（ａ）中の切断線（Ｙ軸）に沿って切断したＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５１の断面図である。薄チャネル層１００１は、イオン注入を施すことなく形成されるドープされたチャネル層である。さらに、薄チャネル層１００１は、原シリコン基板の一部でなく、よって、薄チャネル層１００１は、半導体基板から独立している。さらに、一実施形態では、薄チャネル層１００１は、フィン構造１００３の第１の側壁及び第２の側壁を覆い、フィン構造１００３の頂表面を覆わない。別の実施形態では、薄チャネル層１００１は、フィン構造１００３の頂表面を覆う頂部分（図示せず）と、フィン構造の第１の側壁および第２の側壁を覆う側部分とを備え、頂部分および側部分は同時に形成されていない。トランジスタの改善されたＩ－ｏｎ電流についての詳細な説明は、２０２１年７月２９日に出願され、「Ｎｅｗ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｐｒｏｃｅｓｓｉｎｇ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ」と題された米国特許仮出願番号第６３／２２６，７８７号において開示されており、米国特許仮出願番号第６３／２２６，７８７号の内容全体は、本明細書中、参照によって援用される。

【0089】

上述によれば、（図５（ａ）および図５（ｂ）に示される新規なインバータセル５００などの）インバータが収容されるスタンダードセルは、本発明の新規な構造では、面積寸法（２×Ｃｐｐ×セル＿高さ）１９２λ²を有し、λ²換算でのそうした面積寸法は、図１１に示されるように、（Ａ＿社、Ｂ＿社、Ｃ＿社などの）種々の会社によって提供される従来製品と比較して、少なくとも、テクノロジノード２２ｎｍから５ｎｍまでほぼ同じになる。図１１は、本発明によって提供される新規なスタンダードセルの面積寸法と、種々の他の会社によって提供される従来製品の面積寸法との比較結果を示す図である。

【0090】

しかし、新規なスタンダードセルのレイアウトスタイルおよび面積寸法は、これらの事項に限定されるものでない。一部の他の実施形態では、本発明は、異なるレイアウトスタイルおよびセル寸法（たとえば、３×Ｃｐｐ×セル＿高さ、または５×Ｃｐｐ×セル＿高さ）を有する種々のスタンダードセル（たとえば、１つの単一のＮＯＲセル、１つの単一のＮＡＮＤセル、ＮＯＲセル×２、またはＮＡＮＤセル×２を有するスタンダードセル）において利用され得る。

【0091】

たとえば、図１２（ａ）～図１２（ｃ）は、本開示のいくつかの実施形態による、１つの単一のＮＯＲセルと、１つの単一のＮＡＮＤセルと、インバータセル×２とを有するスタンダードセルの上面図および対応する等価回路図である。図１２（ｄ）～図１２（ｅ）は、本開示のいくつかの実施形態による、ＮＯＲセル×２と、ＮＡＮＤセル×２とを有するスタンダードセルの上面図および対応する等価回路図である。１つの単一のＮＯＲセルと、１つの単一のＮＡＮＤセルと、インバータセル×２とを有するスタンダードセルは、３×Ｃｐｐ×セル＿高さのセル寸法を有し得るし、ＮＯＲセル×２と、ＮＡＮＤセル×２とを有するスタンダードセルは５×Ｃｐｐ×セル＿高さ）のセル寸法を有し得る。

【0092】

本発明は、新規なスタンダードセル設計において、コンパクトなレイアウトスタイルを展開している。本開示のいくつかの実施形態では、新規な、コンパクトなレイアウトスタイルは、λ（ラムダ（Ｌａｍｂｄａ）は、テクノロジノードの最小加工寸法である）換算での技術スケーリングから独立し得る面積寸法λ²をスタンダードセルが有することを可能にし得る。本明細書において説明されるレイアウト設計では、異なるテクノロジノードに跨るスタンダードセルの面積寸法は、テクノロジノードに対して均一か、またはテクノロジノードに影響されにくい状態に留まり得る。さらに、ラッチアップの問題は、スタンダードセルの寸法が小さくなるにつれ、大きくならない。

【0093】

本発明は、例示によって、および、（複数の）好ましい実施形態によって説明されているが、本発明は、それらに限定されるものでないと理解されるものである。他方で、それは、種々の修正、ならびに同様の配置および手順を包含することが意図されており、したがって、添付請求項の範囲には、そうした修正、ならびにすべての同様の配置および手順を包含する最も広い解釈が与えられるべきである。

【図1(a)】

【図1(b)】

【図1(c)】

【図1(d)】

【図1(e)】

【図1(f)】

【図2】

【図3(a)】

【図3(b)】

【図4】

【図5(a)】

【図5(b)】

【図5(c)】

【図5(d)】

【図5(e)】

【図5(f)】

【図6(a)】

【図6(b)】

【図6(c)】

【図6(d)】

【図6(e)】

【図6(f)】

【図6(g)】

【図6(h)】

【図6(i)】

【図6(j)】

【図6(k)】

【図6(l)】

【図6(m)】

【図6(n)】

【図6(o)】

【図6(p)】

【図6(q)】

【図6(r)】

【図7(a)】

【図7(b)】

【図7(c)】

【図7(d)】

【図7(e)】

【図7(f)】

【図7(g)】

【図7(h)】

【図7(i)】

【図7(j)】

【図7(k)】

【図7(l)】

【図8(a)】

【図8(b)】

【図8(c)】

【図8(d)】

【図8(e)】

【図8(f)】

【図9】

【図10(a)】

【図10(b)】

【図10(c)】

【図11】

【図12(a)】

【図12(b)】

【図12(c)】

【図12(d)】

【図12(e)】

【外国語明細書】