特開 2023-38548 ストレージシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023038548

(43)【公開日】2023-03-17

(54)【発明の名称】ストレージシステム

(51)【国際特許分類】

   G06F 3/06 20060101AFI20230310BHJP

   G06F 13/10 20060101ALI20230310BHJP

   G06F 9/48 20060101ALI20230310BHJP

【ＦＩ】

G06F3/06 301R

G06F3/06 301F

G06F13/10 330C

G06F9/48 370

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2021145334

(22)【出願日】2021-09-07

(71)【出願人】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110001678

【氏名又は名称】藤央弁理士法人

(72)【発明者】

【氏名】島田 健太郎

(72)【発明者】

【氏名】長尾 尚

(72)【発明者】

【氏名】岡田 尚也

(57)【要約】

【課題】求められる性能に対してより効率的な構成のストレージシステムを実現する。
【解決手段】第二のプロセッサと第二のメモリとの間の帯域は、第一のプロセッサと第一のメモリとの間の帯域より高い。第一のメモリは、ホスト計算機からのリードコマンドを格納する。第一のプロセッサは、リードコマンドの内容の解析を行い、解析の結果に従って、第二のプロセッサにリードデータを要求する。第二のプロセッサは、第一のプロセッサからの要求に従って、１以上の記憶ドライブからリードデータを読み出して第二のメモリに格納する。第二のプロセッサは、第二のメモリにリードデータを格納したことを第一のプロセッサに通知する。第一のプロセッサは、第二のメモリから読み出されたリードデータを、第一のメモリに格納することなく、ホスト計算に転送する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ホスト計算機と通信するストレージシステムであって、
第一のプロセッサと、
前記第一のプロセッサに接続する第一のメモリと、
第二のプロセッサと、
前記第二のプロセッサに接続する第二のメモリと、
１以上の記憶ドライブと、を含み、
前記第二のプロセッサと前記第二のメモリとの間の帯域は、前記第一のプロセッサと前記第一のメモリとの間の帯域より高く、
前記第一のメモリは、前記ホスト計算機に起因するリードコマンドを格納し、
前記第一のプロセッサは、前記リードコマンドの内容の解析を行い、前記解析の結果に従って、前記第二のプロセッサにリードデータを要求し、
前記第二のプロセッサは、前記第一のプロセッサからの要求に従って、前記１以上の記憶ドライブから前記リードデータを読み出して前記第二のメモリに格納し、
前記第二のプロセッサは、前記第二のメモリに前記リードデータを格納したことを前記第一のプロセッサに通知し、
前記第一のプロセッサは、前記第二のメモリから読み出された前記リードデータを、前記第一のメモリに格納することなく、前記ホスト計算機に送付する、ストレージシステム。

【請求項2】

請求項１に記載のストレージシステムであって、
前記第一のメモリは、前記ホスト計算機に起因するライトコマンドを格納し、
前記第一のプロセッサは、前記ライトコマンドの解析を行い、前記解析の結果に従って、前記第二のメモリ上の領域を確保し、
前記第一のプロセッサは、前記ホスト計算機が送付したライトデータを、前記第一のメモリに格納することなく、前記第二のメモリ上の前記領域に格納し、前記第二のプロセッサに前記第二のメモリ上の前記領域に格納したライトデータに対する処理を要求し、
前記第二のプロセッサは、前記第二のメモリに格納された前記ライトデータを、前記第一のプロセッサからの要求に応じて、前記１以上の記憶ドライブに格納する、ストレージシステム。

【請求項3】

請求項２に記載のストレージシステムであって、
前記第一のプロセッサに接続されたバッファ管理部をさらに含み、
前記第一のプロセッサは、前記第二のメモリ上の前記領域を確保することを前記バッファ管理部に要求し、
前記バッファ管理部は、前記第一のプロセッサからの前記要求に応じて、前記第二のメモリ上の前記領域を確保する、ストレージシステム。

【請求項4】

請求項２に記載されたストレージシステムであって、
第三のプロセッサと、
第三のプロセッサに接続された第三のメモリと、をさらに含み、
前記第三のプロセッサと前記第三のメモリとの間の帯域は、前記第一のプロセッサと前記第一のメモリとの間の帯域より高く、
前記第一のプロセッサは、前記第二のプロセッサに前記第二のメモリに格納された前記ライトデータの二重化要求を送信し、
前記第二のプロセッサは、前記二重化要求に応じて、前記第二のメモリに格納された前記ライトデータを前記第三のプロセッサに送信し、
前記第三のプロセッサは、前記ライトデータを前記第三のメモリに格納し、
前記第三のプロセッサは、前記第三のメモリに前記ライトデータを格納したことを前記第一のプロセッサに通知する、ストレージシステム。

【請求項5】

請求項１に記載されたストレージシステムであって、
さらに、データ変換部を備え、
前記第一のプロセッサは、前記データ変換部に、前記第二のメモリに格納された前記リードデータのデータ変換を要求し、
前記データ変換部は、前記第一のプロセッサからの要求に応じて、前記第二のメモリから読み出された前記リードデータを変換して、前記第二のメモリに格納し、
前記第一のプロセッサは、前記第二のメモリに格納された前記変換されたリードデータを、前記第一のメモリに格納することなく、前記ホスト計算機に送付する、ストレージシステム。

【請求項6】

請求項５に記載されたストレージシステムであって、
前記データ変換部のデータ変換は、圧縮されたデータを伸長する処理である、ストレージシステム。

【請求項7】

請求項２に記載されたストレージシステムであって、
更にデータ変換部を含み、
前記第一のプロセッサは、前記第二のメモリに格納されたライトデータのデータ変換を、前記データ変換部に要求し、
前記データ変換部は、前記第一のプロセッサからの要求に応じて、前記第二のメモリから読み出された前記ライトデータを変換して、前記第二のメモリに格納し、
前記第二のプロセッサは、前記第二のメモリに格納された、前記データ変換部により変換されたライトデータを、前記第一のプロセッサからの要求に応じて、前記１以上の記憶ドライブに格納する、ストレージシステム。

【請求項8】

請求項７に記載されたストレージシステムであって、
前記データ変換部のデータ変換は、データを圧縮する処理である、ストレージシステム。

【請求項9】

請求項１に記載されたストレージシステムであって、
第四のプロセッサと、
前記第四のプロセッサに接続された第四のメモリと、
ルータと、を含み、
前記第四のプロセッサと前記第四のメモリとの間の帯域は、前記第一のプロセッサと前記第一のメモリとの間の帯域より高く、
前記第一のメモリは、前記ホスト計算機に起因するライトコマンドを格納し、
前記第一のプロセッサは、前記ライトコマンドの解析を行い、前記解析の結果に従って、前記第二のメモリ上の領域と、前記四のメモリ上の領域を確保し、
前記ルータは、前記ホスト計算機が送付したライトデータを、前記第一のメモリに格納することなく、前記第二のメモリと前記第四のメモリのそれぞれ前記確保された領域に格納し、
前記第二のプロセッサ又は前記第四のプロセッサは、前記第二のメモリまたは前記第四のメモリに格納されたライトデータを、前記第一のプロセッサからの要求に応じて、前記１以上の記憶ドライブに格納する、ストレージシステム。

【請求項10】

請求項９に記載されたストレージシステムであって、
データ変換部をさらに含み、
前記第一のプロセッサは、前記データ変換部にデータ変換を要求し、
前記データ変換部は、前記第一のプロセッサからの要求に応じて、前記第二のメモリ又は前記第四のメモリ上の前記ライトデータを変換して、前記第二のメモリ又は前記第四のメモリに格納し、
前記第二のプロセッサ又は前記第四のプロセッサは、前記第二のメモリ又は前記第四のメモリに格納された、前記データ変換部により変換されたライトデータを、前記第一のプロセッサからの要求に応じて、前記１以上の記憶デバイスに格納する、ストレージシステム。

【請求項11】

ホスト計算機と通信するストレージシステムであって、
第一のプロセッサと、
前記第一のプロセッサに接続する第一のメモリと、
第二のプロセッサと、
前記第二のプロセッサに接続する第二のメモリと、
１以上の記憶ドライブと、を含み、
前記第二のプロセッサと前記第二のメモリとの間の帯域は、前記第一のプロセッサと前記第一のメモリとの間の帯域より高く、
前記第一のメモリは、前記ホスト計算機に起因するリードコマンドを格納し、
前記第一のプロセッサは、前記リードコマンドの内容の解析を行い、前記解析の結果に従って、前記１以上の記憶ドライブから前記リードコマンドに対応するリードデータを読み出して、前記第一のメモリに格納することなく、前記第二のメモリに格納し、前記第二のプロセッサに前記第二のメモリに格納した前記リードデータに対して第一の処理を要求し、
前記第二のプロセッサは、前記第一のプロセッサからの要求に応じて、前記第二のメモリから前記リードデータを読み出し、前記第一の処理を実行し、前記第一の処理を実行した結果を前記第二のメモリに格納し、
前記第一のプロセッサは、前記第二のメモリに格納された前記リードデータまたは前記リードデータの前記第一の処理を行った結果を読み出し、前記ホスト計算機に送付する、ストレージシステム。

【請求項12】

請求項１１に記載のストレージシステムであって、
前記第一のメモリは、前記ホスト計算機に起因するライトコマンドを格納し、
前記第一のプロセッサは、前記ライトコマンドの解析を行い、前記解析の結果に従って、前記第二のメモリ上の領域を確保し、
前記第一のプロセッサは、前記ホスト計算機が送付したライトデータを、前記第一のメモリに格納することなく、前記第二のメモリ上の前記領域に格納し、前記第二のプロセッサに、前記第二のメモリに格納されたライトデータに対して第二の処理を要求し、
前記第二のプロセッサは、前記第一のプロセッサからの要求に応じて、前記第二のメモリから前記ライトデータを読み出し、前記第二の処理を実行し、前記第二の処理を実行した結果を前記第二のメモリに格納し、
前記第一のプロセッサは、前記第二のメモリに格納された、前記ライトデータまたは前記ライトデータの前記第二の処理を行った結果を、前記第一のメモリに格納することなく、前記１以上の記憶ドライブに格納する、ストレージシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ストレージシステムに関する。

【背景技術】

【0002】

本開示の背景技術として、例えば、特許文献１がある。特許文献１には、一種類のＣＰＵを用いてストレージシステムを構成する例が開示されている。より具体的には、「ストレージ装置は、非透過性ブリッジを応用したパケット方向転換手段により、プロセッサから主記憶への書き込みに対してもＰＣＩ Ｅｘｐｒｅｓｓマルチキャストを適用可能とし、共有メモリへの書き込み順序を二重化したメモリ間で一致させる。その結果、各プロセッサの各主記憶アクセスにより共有メモリを高速に読み出すことができる。」（要約）と記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第８，７００，８５６号

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＣＰＵの性能は、コア性能とメモリ帯域に依存する。ＣＰＵのコア性能は演算性能を示し、１コアの演算性能が高いほど、またはコア数が増加するほど高くなる。メモリ帯域は、ＣＰＵが処理するデータを格納する外部メモリへのアクセス性能を示し、実装するメモリ制御回路の性能が高くなるほど高くなる。

【0005】

ストレージシステムに対して、さらに高性能化が求められている。ストレージシステムにおけるＣＰＵの処理では、高い演算性能を要求する処理と、大量のデータを処理するために高いメモリ帯域を要求する処理がある。そのため、ストレージシステムのコントローラの演算を一種類のＣＰＵで実行する構成では、高い演算性能及び高いメモリ帯域の両方を有するＣＰＵを必要とする。

【0006】

しかし、高い演算性能及び高いメモリ帯域を有するＣＰＵは、これを実現する複雑な電子回路を大量に必要とするため、ＬＳＩ(Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）など半導体チップに実装する場合、半導体チップの面積が大きくなり、製造効率が低い。したがって、より効率的な構成でストレージシステムに求められる性能を実現することが望まれる。

【課題を解決するための手段】

【0007】

本発明の一態様は、ホスト計算機と通信するストレージシステムであり、第一のプロセッサと、前記第一のプロセッサに接続する第一のメモリと、第二のプロセッサと、前記第二のプロセッサに接続する第二のメモリと、１以上の記憶ドライブと、を含む。前記第二のプロセッサと前記第二のメモリとの間の帯域は、前記第一のプロセッサと前記第一のメモリとの間の帯域より高い。前記第一のメモリは、前記ホスト計算機からのリードコマンドを格納する。前記第一のプロセッサは、前記リードコマンドの内容の解析を行い、前記解析の結果に従って、前記第二のプロセッサにリードデータを要求する。前記第二のプロセッサは、前記第一のプロセッサからの要求に従って、前記１以上の記憶ドライブから前記リードデータを読み出して前記第二のメモリに格納する。前記第二のプロセッサは、前記第二のメモリに前記リードデータを格納したことを前記第一のプロセッサに通知する。前記第一のプロセッサは、前記第二のメモリから読み出された前記リードデータを、前記第一のメモリに格納することなく、前記ホスト計算に転送する。

【0008】

本発明の他の一態様は、ホスト計算機と通信するストレージシステムであって、第一のプロセッサと、前記第一のプロセッサに接続する第一のメモリと、第二のプロセッサと、前記第二のプロセッサに接続する第二のメモリと、１以上の記憶ドライブと、を含む。前記第二のプロセッサと前記第二のメモリとの間の帯域は、前記第一のプロセッサと前記第一のメモリとの間の帯域より高い。前記第一のメモリは、前記ホスト計算機に起因するリードコマンドを格納する。前記第一のプロセッサは、前記リードコマンドの内容の解析を行い、前記解析の結果に従って、前記１以上の記憶ドライブから前記リードコマンドに対応するリードデータを読み出して、前記第一のメモリに格納することなく、前記第二のメモリに格納し、前記第二のプロセッサに前記第二のメモリに格納した前記リードデータに対して第一の処理を要求する。前記第二のプロセッサは、前記第一のプロセッサからの要求に応じて、前記第二のメモリから前記リードデータを読み出し、前記第一の処理を実行し、前記第一の処理を実行した結果を前記第二のメモリに格納する。前記第一のプロセッサは、前記第二のメモリに格納された前記リードデータまたは前記リードデータの前記第一の処理を行った結果を読み出し、前記ホスト計算機に送付する。

【発明の効果】

【0009】

本発明の一態様によれば、求められる性能に対してより効率的な構成のストレージシステムを実現することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、ストレージシステムの第一の構成例である。

【図2A】図２Ａは、ＣＰＵ小の半導体チップの構成例を模式的に示す。

【図2B】図２Ｂは、ＣＰＵ大の半導体チップの構成例を模式的に示す。

【図3A】図３Ａは、ＣＰＵ大とＣＰＵ小との間の面積比の例を模式的に示す。

【図3B】図３Ｂは、二つのＣＰＵ及び一つのＣＰＵ大の組み合わせと、二つのＣＰＵ大の組み合わせとの間の面積比を示す。

【図4】図４は、第一の構成例におけるリードコマンドの処理シーケンスの例である。

【図5】図５は、第一の構成例におけるライトコマンドの処理シーケンスの例である。

【図6】図６は、バッファ管理部にバッファ領域を設定する処理のフローチャートの例である。

【図7】図７は、ストレージシステムの第二の構成例である。

【図8】図８は、第二の構成例におけるリードコマンドの処理シーケンスの例である。

【図9】図９は、第二の構成例におけるライトコマンドの処理シーケンスの例である。

【図10】図１０は、ストレージシステムの第三の構成例である。

【図11】図１１は、第三の構成例におけるライトコマンドの処理シーケンスの例である。

【図12】図１２は、ストレージシステムの第四の構成例である。

【図13】図１３は、第四の構成例におけるライトコマンドの処理シーケンスの例である。

【図14】図１４は、ストレージシステムの第五の構成例である。

【図15】図１５は、第五の構成例におけるリードコマンドの処理シーケンスの例である。

【図16】図１６は、第五の構成例におけるライトコマンドの処理シーケンスの例である。

【発明を実施するための形態】

【0011】

以下、図面に基づいて、本発明の実施の形態を説明する。なお、以下の記載および図面は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされており、本発明は、他の種々の形態でも実施する事が可能であり、特に限定しない限り、各構成要素は単数でも複数でも構わない。

【0012】

また、以下に説明する実施例は特許請求の範囲に係る発明を限定するものではなく、実施例の中で説明されている要素の組み合わせの全てが、発明の解決手段に必須であるとは限らない。

【0013】

以下の説明では、「テーブル」、「リスト」、「キュー」等の表現にて各種情報を説明することがあるが、各種情報は、これら以外のデータ構造で表現されていてもよく、データ構造に依存しないことを示すため、「ｘｘｘのテーブル」、「ｘｘｘのリスト」、「ｘｘｘのキュー」等を「ｘｘｘ情報」等と称することがある。以下の説明では、識別情報について説明する際に、「識別情報」、「識別子」、「名」、「ＩＤ」、「番号」等の表現を用いるが、これらについてはお互いに置換が可能である。

【0014】

以下の説明では、同一あるいは同様な機能を有する構成要素が複数ある場合には、基本的に同一の符号を付して説明するが、機能が同じであっても機能を実現するための手段が異なる場合がある。さらに、後述する本発明の実施例は、汎用コンピュータ上で稼動するソフトウェアで実装してもよいし、専用ハードウェア又はソフトウェアとハードウェアの組み合わせで実装してもよい。

【0015】

また、以下の説明では「プログラム」を主語として処理を説明することがあるが、プログラムはプロセッサ（例えば、ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によって実行されることによって、定められた処理に対して、適宜に記憶資源（例えば、メモリ）、および／または、インタフェースデバイス（通信ポート）等を用いながら行うため、処理の主体がプロセッサとして説明してもよい。

【0016】

プログラムを主語として説明された処理は、プロセッサを有する計算機（例えば、計算ホスト、ストレージ装置）が行う処理としてもよい。また、以下の説明では、「コントローラ」の表現で、プロセッサ又はプロセッサが行う処理の一部又は全部を行うハードウェア回路を指してもよい。

【0017】

プログラムは、プログラムソース（例えば、プログラム配布サーバや、計算機が読み取り可能な記憶メディア）から、各計算機にインストールされてもよく、この場合、プログラム配布サーバはＣＰＵと記憶資源を含み、記憶資源はさらに配布プログラムと配布対象であるプログラムを記憶し、配布プログラムをＣＰＵが実行することで、プログラム配布サーバのＣＰＵは配布対象のプログラムを他の計算機に配布してもよい。

【0018】

また、以下の説明において、２以上のプログラムが１つのプログラムとして実現されてもよいし、１つのプログラムが２以上のプログラムとして実現されてもよい。また、以下の説明において、記憶ドライブ又は単にドライブは、物理的な記憶デバイスを意味し、典型的には、不揮発性の記憶デバイスである。ドライブは、例えば、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）又はＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）でもよい。ストレージシステムに異なる種類のドライブが混在していてもよい。

【実施例0019】

図１は、実施例にかかるストレージシステムの構成例を示す図である。ストレージシステムは、不図示のホスト計算機にて生成されたデータを受信し、格納、保持する。また、ストレージシステムは、ホスト計算機からの指示に応答して、格納されているデータをホスト計算機に送信する。

【0020】

ストレージシステムは、複数のストレージコントローラ１００Ａ、１００Ｂと、１または複数の記憶ドライブ１０９Ａから１０９Ｅと、を含む。図１において、例として二つのストレージコントローラ１００Ａ、１００Ｂが示されているが、ストレージコントローラの数は任意であり、一つのみでも３以上であってもよい。また、図１において、例として五つの記憶ドライブ１０９Ａから１０９Ｅが示されているが、記憶ドライブの数は任意である。

【0021】

ストレージコントローラ１００Ａ、１００Ｂは、それぞれ、不図示のフロントエンドネットワークを介して、不図示の１又は複数のホスト計算機と通信する。ストレージコントローラ１００Ａは、ストレージコントローラ１００Ａに内蔵するバックエンドスイッチ（ＢＥ－ＳＷ）１０８Ａによって、記憶ドライブ１０９Ａから１０９Ｅと通信する。ストレージコントローラ１００Ｂは、ストレージコントローラ１００Ｂに内蔵するバックエンドスイッチ１０８Ｂによって、記憶ドライブ１０９Ａから１０９Ｅと通信する。

【0022】

また、ストレージコントローラ１００Ａ、１００Ｂは、ストレージコントローラ間のパス１１０を介して通信する。パス１１０は、ストレージコントローラの冗長化のためにＣＰＵ間で利用される通信路で、広帯域のインタコネクトで構成される。当該通信路を使って、ストレージコントローラ１００Ａ、１００Ｂ間で、ライトデータの２重化やメタデータの共有等を行う。一方のストレージコントローラが保守や障害等で閉塞しても、もう一方のストレージコントローラにより、ストレージシステムとしての処理を継続可能である。

【0023】

ストレージシステムは、複数の記憶ドライブを纏めて一つの記憶領域として管理し、ホスト計算機にデータを記憶するための領域を提供する。このとき、記憶ドライブの一部が故障することによってデータを消失しないように、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ）技術による記憶ドライブ間の冗長化を行い、データ保障を行ってよい。

【0024】

ホスト計算機にストレージとしての機能を提供するため、ストレージコントローラ１００Ａ、１００Ｂは、冗長化されたコントローラを構成する。ストレージコントローラ１００Ａ、１００Ｂは、それぞれ、１又は複数のプロセッサ及び１又は複数のメモリを備える。図１に示す構成例において、ストレージコントローラ１００Ａとストレージコントローラ１００Ｂは同様の構成を有する。なお、図示された又は不図示の一部の構成要素が、一方のストレージコントローラのみに実装されていてもよい。

【0025】

図１の構成例において、ストレージコントローラ１００Ａは、ＣＰＵ小１０１Ａ、１０１Ｂ、メモリ（ＭＥＭ）１０２Ａ、１０２Ｂ、バッファ管理部１０３Ａ、１０３Ｂ、及びスイッチ（ＳＷ）１０４Ａ、１０４Ｂを含む。さらに、ストレージコントローラ１００Ａは、フロントエンドインタフェース１０５Ａ、１０５Ｂ、ＣＰＵ大１０６Ａ、メモリ１０７Ａ、及びバックエンドスイッチ１０８Ａを含む。例えば、メモリ１０２Ａ、１０２Ｂは、それぞれ一つのメモリデバイス（例えばＤＩＭＭ：Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）で構成され、メモリ１０７Ａは、複数のメモリデバイス（例えばＤＩＭＭ）を含む。

【0026】

ストレージコントローラ１００Ｂは、ＣＰＵ小１０１Ｃ、１０１Ｄ、メモリ１０２Ｃ、１０２Ｄ、バッファ管理部１０３Ｃ、１０３Ｄ、及びスイッチ（ＳＷ）１０４Ｃ、１０４Ｄを含む。さらに、ストレージコントローラ１００Ｂは、フロントエンドインタフェース１０５Ｃ、１０５Ｄ、ＣＰＵ大１０６Ｂ、メモリ１０７Ｂ、及びバックエンドスイッチ１０８Ｂを含む。例えば、メモリ１０２Ｃ、１０２Ｄは、それぞれ一つのメモリデバイス（例えばＤＩＭＭ）で構成され、メモリ１０７Ｂは、複数のメモリデバイス（例えばＤＩＭＭ）を含む。

【0027】

以下において、ストレージコントローラ１００Ａの構成を説明する。同様の説明が、ストレージコントローラ１００Ｂに対して適用可能である。

【0028】

フロントエンドインタフェース１０５Ａ、バッファ管理部１０３Ａ、及びＣＰＵ大１０６Ａは、スイッチ１０４Ａに接続されている。これらは、スイッチ１０４Ａを介して互いに通信する。

【0029】

ＣＰＵ小１０１Ａは、バッファ管理部１０３Ａを介して、スイッチ１０４Ａに接続されている。メモリ１０２Ａは、ＣＰＵ小１０１Ａに接続されている。メモリ１０２Ａの記憶領域は、ＣＰＵ小１０１Ａにより又はＣＰＵ小１０１Ａを介してアクセスされる。

【0030】

フロントエンドインタフェース１０５Ｂ、バッファ管理部１０３Ｂ、及びＣＰＵ大１０６Ａは、スイッチ１０４Ｂに接続されている。これらは、スイッチ１０４Ｂを介して互いに通信する。ＣＰＵ小１０１Ｂは、バッファ管理部１０３Ｂを介して、スイッチ１０４Ａに接続されている。メモリ１０２Ｂは、ＣＰＵ小１０１Ｂに接続されている。メモリ１０２Ｂの記憶領域は、ＣＰＵ小１０１Ｂにより又はＣＰＵ小１０１Ｂを介してアクセスされる。

【0031】

ＣＰＵ大１０６Ａは、メモリ１０７Ａに接続されている。メモリ１０７Ａの記憶領域は、ＣＰＵ大１０６Ａにより又はＣＰＵ大１０６Ａを介してアクセスされる。ＣＰＵ大１０６Ａは、バックエンドスイッチ１０８Ａに接続されている。ＣＰＵ大１０６Ａは、バックエンドスイッチ１０８Ａを介して記憶ドライブ１０９Ａから１０９Ｅにアクセスする。ＣＰＵ大１０６Ａは、ホスト計算機からのデータを記憶ドライブ１０９Ａから１０９Ｅに格納し、また、記憶ドライブ１０９Ａから１０９Ｅからホスト計算機のデータを読み出す。

【0032】

フロントエンドインタフェース１０５Ａ、１０５Ｂは、ストレージシステムに各種要求を行う複数のホスト計算機と接続するためのインタフェースである。フロントエンドインタフェース１０５Ａ、１０５Ｂは、ホスト計算機との通信プロトコルとストレージシステム内の通信プロトコルの相互変換を行う。

【0033】

ホスト計算機との通信は、例えば、ＦＣ（Ｆｉｂｒｅ Ｃｈａｎｎｅｌ）、Ｅｔｈｅｒｎｅｔ、ｉＳＣＳＩ、ＮＶＭｅ－ｏＦ（ＮＶＭｅ ｏｖｅｒ Ｆａｂｒｉｃｓ）等のプロトコルを利用することができる。なお、本実施形態では、フロントエンドインタフェース１０５Ａ、１０５Ｂが利用するプロトコルは、上記例に限定されない。

【0034】

スイッチ１０４Ａ、１０４Ｂを介した相互接続インタフェースの規格は、例えばＰＣＩ－Ｅｘｐｒｅｓｓである。なお、ストレージコントローラ１００Ａ内の接続インタフェースは、ＰＣＩ－Ｅｘｐｒｅｓｓに限定されない。

【0035】

バックエンドスイッチ１０８Ａは、ストレージシステムに搭載される複数の記憶ドライブ１０９Ａから１０９Ｅと接続する為のインタフェースである。バックエンドスイッチ１０８Ａは、記憶ドライブ１０９Ａから１０９Ｅにデータを書き込み記憶ドライブ１０９Ａから１０９Ｅからデータを読み出すためのインタフェースである。バックエンドスイッチ１０８Ａは、例えば、ＮＶＭｅ（ＮＶＭ Ｅｘｐｒｅｓｓ）のプロトコルを利用する。バックエンドのプロトコルは任意であって、例えば、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）又はＳＡＴＡであってもよい。

【0036】

メモリ１０２Ａ、１０２Ｂ及びメモリ１０７Ａは、それぞれは、プロセッサの主記憶として、ストレージシステム内においてＣＰＵが使用するデータの格納領域として機能する、一時的な記憶領域を提供する。後述するように、メモリ１０７Ａは、ホストのデータ（ホストデータ）を一時的に格納するバッファ領域を提供する。

【0037】

メモリは、例えば揮発性メモリを使用することができる。揮発性メモリと共に又は代えて、ＳＣＭ（Ｓｔｏｒａｇｅ Ｃｌａｓｓ Ｍｅｍｏｒｙ）などの不揮発性メモリを使用してもよい。揮発性記憶媒体は、不揮発性記憶媒体共に、計算機読み取り可能な非一過性記憶媒体である。

【0038】

揮発性メモリの例は、ＤＲＡＭである。一例として、複数のＤＲＡＭチップを基板上に実装したＤＩＭＭを利用することができる。ＤＲＡＭにアクセスするための接続インタフェースが従う規格は。例えばＤＤＲ４（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ４）である。なお、ストレージシステム内のメモリの接続インタフェースの規格がＤＤＲ４に限定されない。

【0039】

ＣＰＵ小１０１Ａ、１０１Ｂは、１以上のプロセッサコア及び１以上のメモリ制御回路を内蔵する半導体チップである。ＣＰＵ小１０１Ａ、１０１Ｂは、それぞれ、メモリ１０２Ａ、１０２Ｂにデータを格納し、メモリ１０２Ａ、１０２Ｂからデータを読み出す。ＣＰＵ小１０１Ａ、１０１Ｂは、メモリ１０２Ａ、１０２Ｂに格納されているプログラムの命令コードに従って動作して、所望の機能を実現する。

【0040】

ＣＰＵ大１０６Ａは、１以上のプロセッサコア及び１以上のメモリ制御回路を内蔵する半導体チップである。ＣＰＵ大１０６Ａは、メモリ１０７Ａにデータを格納し、メモリ１０７Ａからデータを読み出す。ＣＰＵ大１０６Ａは、メモリ１０７Ａに格納されているプログラムの命令コードに従って動作して、所望の機能を実現する。

【0041】

ＣＰＵ小１０１Ａ、１０１Ｂは同様の構成を有し、それらの演算性能及びメモリ帯域は同様であってよい。これらの演算性能及びメモリ帯域が異なっていてもよい。ＣＰＵ大１０６Ａは、ＣＰＵ小１０１Ａ、１０１Ｂより高いメモリ帯域を有している。メモリ帯域が高いことは、接続されている１以上のメモリとより大量のデータの送受信を行うことができることを意味する。なお、ＣＰＵ大１０６Ａの演算性能は、ＣＰＵ小１０１Ａ、１０１Ｂと同一又は異なってもよい。

【0042】

図２Ａは、ＣＰＵ小１０１Ａの半導体チップの構成例を模式的に示す。他のＣＰＵ小１０１Ｂも同様の構成を有することができる。ＣＰＵ小１０１Ａは、八つのプロセッサコア２１１と一つの低速メモリ制御回路２１３を含む。図２Ａにおいては、一つのプロセッサコアが例として符号２１１で指示されている。メモリ制御回路２１３は、一つのメモリ１０２Ａ（例えばＤＩＭＭ）と通信を行う回路である。

【0043】

図２Ｂは、ＣＰＵ大１０６Ａの半導体チップの構成例を模式的に示す。ＣＰＵ大１０６Ａは、１６のプロセッサコア２２１と四つのメモリ制御回路２２３を含む。図２Ｂにおいては、一つのプロセッサコアが例として符号２２１で指示され、一つのメモリ制御回路が例として符号２２３で指示されている。メモリ制御回路２２３の数は、メモリ１０７Ａのメモリデバイスの数と同じであり、各メモリ制御回路２２３は、メモリ１０７Ａの各メモリデバイスと通信を行う。図２Ｂの構成例は四つのメモリ制御回路２２３を含み、ＣＰＵ大１０６Ａは、四つのメモリデバイスに同時にアクセスすることができる。

【0044】

図２Ａ及び２Ｂに示す構成例において、ＣＰＵの演算性能は、一般的に１プロセッサコアの演算性能と、プロセッサコアの数に依存し、ＣＰＵのメモリ帯域は、同時アクセスできるメモリデバイスの数、つまり、メモリ制御回路の数に依存する。図２Ａ、２Ｂに示す構成例において、ＣＰＵ大１０６ＡをＣＰＵ小１０１Ａより多くのメモリ制御回路を有する。そのため、ＣＰＵ大のメモリ帯域は、ＣＰＵ小１０１Ａより大きい。一方、１０６Ａの回路構成は、ＣＰＵ小１０１Ａより大規模かつ複雑であり、半導体チップの面積がより大きいものとなる。

【0045】

なお、これら構成例において、一つのメモリ制御回路及びの構成は共通でも異なっていてもよく、コア回路構成が共通でも異なっていてもよい。ＣＰＵとしてより高い演算性能又はより広いメモリ帯域は、半導体チップとして、より複雑で大きな面積の回路を必要とする。また、ＣＰＵのより大きい面積は、ＣＰＵのより低い製造効率及びより高いコストの結果となる。

【0046】

図３Ａは、ＣＰＵ大１０６ＡとＣＰＵ小１０１Ａとの間の面積比の例を模式的に示す。図２Ａ、２Ｂに示す構成例において、例えば、一つのＣＰＵ小１０１Ａと一つのＣＰＵ大１０６Ａとの間の面積比は１：４である。

【0047】

３Ｂは、二つのＣＰＵ小１０１Ａ及び一つのＣＰＵ大１０６Ａの組み合わせと、二つのＣＰＵ大１０６Ａの組み合わせとの間の面積比を示す。これらの面積比は６：８である。これら組み合わせの間において、コア数の比は３２：３２であり、メモリ制御回路数の比は６：８である。

【0048】

ストレージシステムにおいては、ホスト計算機と入出力するデータ（ホストデータ又はユーザデータとも呼ぶ）など大量のデータへのアクセスを伴う処理と、大量のデータへのアクセスは伴わない処理が存在する。大量のデータへのアクセスを伴う処理を高速に行うためには、より高いメモリ帯域が求められる。大量のデータへのアクセスを伴わない処理の速度は、メモリ帯域への依存度が小さい。

【0049】

大量のデータへのアクセスを伴う処理をＣＰＵ大が主に担い、大量のデータへのアクセスを伴わない処理をＣＰＵ小が主に担うことで、複数のＣＰによる処理時間と同等の処理時間を、より少ないＣＰＵ大及び１以上のＣＰＵ小の組み合わせで実現できる。

【0050】

例えば、上記例において、二つのＣＰＵ大による処理時間と同様の処理時間を、二つのＣＰＵ小及び一つのＣＰＵ大で実現することができる。上述のように、二つのＣＰＵ小及び一つのＣＰＵ大の組み合わせの総面積は、二つのＣＰＵ大の総面積より小さい。つまり、より効率的に製造できるＣＰＵ回路構成によって、ストレージシステムに対して要求される性能を実現することが可能となる。

【0051】

さらに、図１に示す構成例において、二つのＣＰＵ小１０１Ａ、１０１Ｂが処理したホスト計算機からのコマンドに対応するホストデータの処理を、一つのＣＰＵ大１０６Ａが実行する。上述のように、ＣＰＵ大１０６Ａは、ＣＰＵ小１０１Ａ、１０１Ｂより高いメモリ帯域を有している。このため、ＣＰＵ大１０６Ａは、ＣＰＵ小１０１Ａまたは１０１Ｂがホストデータの処理を行った場合に比べて、より少ない処理時間により、ホストデータを処理することができる。なお、一つのストレージコントローラに実装されるＣＰＵ小の数がＣＰＵ大の数以下であってもよく、ＣＰＵ小とＣＰＵ大の演算性能が同様であってもよい。

【0052】

以下において、ストレージコントローラの処理例を説明する。図４は、ストレージコントローラ１００Ａのリード処理例を示すシーケンス図である。リード処理は、ホスト計算機からリードコマンドに応答して、指定されたホストデータ（リードデータ）を記憶ドライブから読み出し、ホスト計算機に転送する。

【0053】

以下においては、記憶デバイスからリードデータを読み出してホスト計算機に転送する例を説明する。ストレージコントローラ１００Ｂに対しても同様の説明を適用することができる。図４において、上から下に向かって時間が経過する。この点は、他のシーケンス図において同様である。また、任意のＳＳＤが符号１０９で示されている。

【0054】

フロントエンドインタフェース１０５Ａが、不図示のホスト計算機からリードコマンドを受信し、スイッチ１０４Ａ、バッファ管理部１０３Ａ、及びＣＰＵ小１０１Ａのメモリ制御回路を介して、メモリ１０２Ａに格納する。例えば、メモリ１０２Ａ上に予めキュー領域を設定しておき、該キュー領域にホスト計算機から受信したリードコマンドを格納する。さらに、ＣＰＵ小１０１Ａは、メモリ１０２Ａ上の該キュー領域からリードコマンドを取得して解析する（２０１）。

【0055】

ＣＰＵ小１０１Ａは、リードコマンドを解析した結果に従って、リードコマンドが指定する論理ボリューム番号と、当該論理ボリューム内のブロックアドレスと共に、リード要求を、バッファ管理部１０３Ａ及びスイッチ１０４を介してＣＰＵ大１０６Ａに送信する（２０２）。なお、ＣＰＵ小１０１Ａは、リードコマンドが指定する論理ボリューム番号とブロックアドレスに対応するＳＳＤ１０９Ａ～Ｅの内の一つの指定と、該ＳＳＤ１０９内のブロックアドレスを指定してもよい。

【0056】

ＣＰＵ大１０６Ａは、ＣＰＵ小１０１Ａからのリード要求に応じて、ＳＳＤ１０９からホスト計算機により指定されたリードデータを読み出す。ＣＰＵ大１０６Ａは、ホスト計算機からのリードコマンドが指定する論理ボリューム番号と該論理ボリューム内のブロックアドレスを、ＳＳＤ１０９Ａ～Ｅの内の一つの指定と、該ＳＳＤ１０９内のブロックアドレスに変換し、そのブロックアドレスを指定するＳＳＤリードコマンドを、バックエンドスイッチ１０８Ａを介して該ＳＳＤ１０９に送信する（２０３）。ＣＰＵ小１０１ＡがＳＳＤ１０９Ａ～Ｅの内の一つと、該ＳＳＤ１０９内のブロックアドレスを指定する場合、ＣＰＵ大１０６Ａによる上記変換は省略される。なお、ＳＳＤリードコマンドは図４に示す通り、ＣＰＵ大１０６Ａから直接該ＳＳＤ１０９に送信してもよいし、ＳＳＤリードコマンドをメモリ１０７Ａ上に置いたキュー領域に一旦格納し、ＳＳＤ１０９がメモリ１０７Ａ上の該キュー領域よりＳＳＤリードコマンドを取り出すようにしてもよい。

【0057】

ＣＰＵ大１０６Ａは、ＳＳＤ１０９から受信したＳＳＤデータ（リードデータ）をメモリ１０７Ａに格納する（２０４）。ＣＰＵ大１０６Ａは、データ準備完了通知を、スイッチ１０４Ａを介して、ＣＰＵ小１０１Ａに送信する（２０５）。データ準備完了通知に応答して、ＣＰＵ小１０１Ａは、フロントエンドインタフェース１０５に対してリードデータが準備できたことを知らせるＦＥデータレディ通知を、メモリ１０２Ａに格納する。このようなフロントエンドインタフェース１０５への通知も、ホスト計算機から受信したリードコマンドと同じように、メモリ１０２Ａ上に予めキュー領域を設定しておき、該キュー領域に格納してもよい。フロントエンドインタフェース１０５Ａは、スイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、メモリ１０２Ａ上の該キュー領域からＦＥデータレディ通知を取得する（２０６）。

【0058】

ＦＥデータレディ通知に応答して、フロントエンドインタフェース１０５Ａは、データリード命令を、スイッチ１０４Ａを介して、ＣＰＵ大１０６Ａに送信する（２０７）。データリード命令に応答して、ＣＰＵ大１０６Ａは、メモリ１０７Ａから指定されたデータを読み出し（２０８）、読み出したリードデータを、スイッチ１０４Ａを介してフロントエンドインタフェース１０５Ａに返す（２０９）。このデータリード命令の処理は、ＣＰＵ大１０６Ａのプロセッサコアのいずれか一つがメモリ制御回路を制御して実行してもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路がプロセッサコアの介在なしに直接実行してもよい。フロントエンドインタフェース１０５Ａは、受信したリードデータをホスト計算機に返す。

【0059】

次に、ホスト計算機からのライトコマンドに対するライト処理の例を説明する。図５は、ストレージコントローラ１００Ａのライト処理例を示すシーケンス図である。ライト処理は、ホスト計算機からライトコマンド及びホストデータ（ライトデータ）を受信し、ライトコマンドによって指定された論理ボリューム番号と該論理ボリューム内のブロックアドレスに対応する記憶ドライブのブロックアドレスに、ライトデータを格納する。

【0060】

フロントエンドインタフェース１０５Ａは、ホスト計算機からライトコマンドを受信する。フロントエンドインタフェース１０５Ａは、ライトコマンドを、スイッチ１０４Ａ、バッファ管理部１０３Ａ、及びＣＰＵ小１０１Ａのメモリ制御回路を介して、メモリ１０２Ａに格納する。例えば、ホスト計算機からリードコマンドが送信された場合と同じく、メモリ１０２Ａ上に予めキュー領域を設定しておき、該キュー領域にホスト計算機から受信したライトコマンドを格納する。さらに、ＣＰＵ小１０１Ａは、メモリ１０２Ａ上の該キュー領域からライトコマンドを取得して、解析する（３０１）。

【0061】

ＣＰＵ小１０１Ａは、ライトコマンドを解析した結果に従って、ホスト計算機からライトデータを受信するために必要なバッファサイズを決定し、そのバッファサイズを指定したバッファ要求を、バッファ管理部１０３Ａに送信する（３０２）。

【0062】

バッファ管理部１０３Ａは、メモリ１０７Ｂにおいて、バッファとして使用することができるバッファ領域を、ＣＰＵ大１０６Ａから割り当てられ、管理している。バッファ管理部１０３Ａは、そのバッファ領域の空き領域をバッファ要求に対して格納領域として割り当て、該格納領域のアドレスを指定するバッファ許可を、ＣＰＵ小１０１Ａに返す（３０３）。なお、異なるバッファ領域が、バッファ管理部１０３Ａ及び１０３Ｂに割り当てられてもよく、共通のバッファ領域がこれらによって共同管理されてもよい。

【0063】

図６は、ＣＰＵ大１０６Ａが、バッファ管理部１０３Ａ、１０３Ｂに、メモリ１０７Ａからバッファ領域を割り当てる処理例を示すフローチャートである。ＣＰＵ大１０６Ａは、一つのバッファ管理部を選択して、メモリ１０７Ａ上の領域（先頭アドレス、領域サイズ）を決定し（Ｓ１１）、そのバッファ領域の先頭アドレス及び領域のサイズを、選択したバッファ管理部に設定する（Ｓ１２）。

【0064】

次に、ＣＰＵ大１０６Ａが、ストレージコントローラ１００Ａ内の全てのバッファ管理部にバッファ領域を設定したか判定する（Ｓ１３）。全てのバッファ管理部にバッファ領域を設定している場合（Ｓ１３：ＹＥＳ）、本フローは終了する。未設定のバッファ管理部が残っている場合（Ｓ１３：ＮＯ）、フローはステップＳ１１に戻る。

【0065】

このように、バッファ管理部１０３Ａ、１０３Ｂは、ＣＰＵ大１０６Ａによりメモリ１０７Ａ上のバッファ領域の設定を受けることによって、ＣＰＵ小１０１Ａに対して、ＣＰＵ小１０１Ａに直接接続しないメモリ１０７Ａ上のバッファ領域を割り当てることができる。

【0066】

図５に戻って、バッファ許可に応答して、ＣＰＵ小１０１Ａは、取得した格納領域のアドレスを指定する転送許可を、フロントエンドインタフェース１０５Ｂに送信する（３０４）。フロントエンドインタフェース１０５Ａは、ホスト計算機にデータを受信する準備ができたことを通知して、ホスト計算機よりライトデータを受信する。フロントエンドインタフェース１０５Ａは、受信したライトデータを、転送許可(３０４)で指定された格納領域のアドレスと共に、ＣＰＵ大１０６Ａに送信する。ＣＰＵ大１０６Ａは、メモリ１０７Ａにおける指定されたアドレスにライトデータを格納する（３０５）。このライトデータのメモリ１０７Ａへの格納は、ＣＰＵ大１０６Ａ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して行ってもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路がプロセッサコアの介在無しに直接行ってもよい。

【0067】

次に、ＣＰＵ小１０１Ａは、ライトデータの二重化要求を、バッファ管理部１０３Ａ及びスイッチ１０４Ａを介して、ＣＰＵ大１０６Ａに送信する（３０６）。ＣＰＵ大１０６Ａは、メモリ１０７Ａ上の当該バッファ領域から二重化する対象のライトデータを読み出し（３０７）、二重化転送として、パス１１０を介して別のストレージコントローラ１００ＢのＣＰＵ大１０６Ｂに転送する。このライトデータのメモリ１０７Ａからの読み出しも、ＣＰＵ大１０６Ａ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して行ってもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路がプロセッサコアの介在無しに直接行ってもよい。ＣＰＵ大１０６Ｂは、受信したデータをメモリ１０７Ｂに格納する（３０８）。このライトデータのメモリ１０７Ｂへの格納も、ＣＰＵ大１０６Ｂ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して行ってもよいし、ＣＰＵ大１０６Ｂ上のメモリ制御回路がプロセッサコアの介在無しに直接行ってもよい。これにより、障害によりメモリ１０７Ａまたは１０７Ｂのいずれか一方がアクセス不能になっても、他方からライトデータを取り出すことができるので、ライトデータが消失する可能性を低減できる。

【0068】

ＣＰＵ大１０６Ｂは、二重化完了通をＣＰＵ大１０６Ａに、パス１１０を介して返す。ＣＰＵ大１０６Ｂからの二重化完了通知に応答して、ＣＰＵ大１０６Ａは、二重化完了通知をスイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、ＣＰＵ小１０１Ａに返す（３０９）。

【0069】

ＣＰＵ大１０６Ａからの二重化完了通知に応答して、ＣＰＵ小１０１Ａは、フロントエンドインタフェース１０５Ａに対してライトデータの格納処理が完了したことを知らせるＦＥライト完了通知を、メモリ１０２Ａに格納する。このようなフロントエンドインタフェース１０５への通知も、ホスト計算機から受信したライトコマンドと同じように、メモリ１０２Ａ上に予めキュー領域を設定しておき、該キュー領域に格納してもよい。フロントエンドインタフェース１０５Ａは、スイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、メモリ１０２Ａ上の該キュー領域からＦＥライト完了通知を取得する（３１０）。フロントエンドインタフェース１０５は、ＦＥライト完了通知を取得すると、ホスト計算機に、ライト完了通知を返す。

【0070】

次に、ＣＰＵ小１０１Ａは、バッファ管理部１０３Ａ及びスイッチ１０４Ａを介して、ＳＳＤ１０９へのライト要求をＣＰＵ大１０６Ａに送信する（３１１）。ライト要求に応答して、ＣＰＵ大１０６Ａは指定されたデータをメモリ１０７Ａのバッファ領域から読み出し（３１２）、バックエンドスイッチ１０８Ａを介して、ＳＳＤライトコマンドと共にＳＳＤ１０９に送信する（３１３）。このＳＳＤライトコマンドは、図５の通り、ＣＰＵ大１０６Ａから直接ＳＳＤ１０９に送信してもよいし、ＳＳＤライトコマンドをメモリ１０７Ａ上に置いたキュー領域に一旦格納し、ＳＳＤ１０９がメモリ１０７Ａ上の該キュー領域よりＳＳＤライトコマンドを取り出すようにしてもよい。また複数あるＳＳＤ１０９Ａ～Ｅのうちライトデータを書き込むＳＳＤ１０９と、該ＳＳＤ１０９内のライトデータを書き込むブロックアドレスは、ＣＰＵ大１０６Ａが決定する。

【0071】

次に、ＣＰＵ大１０６Ａは、ＳＳＤ１０９へのライト完了通知を、スイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、ＣＰＵ小１０１Ａに送信する（３１４）。ライト完了通知に応答して、ＣＰＵ小１０１Ａは、バッファ管理部１０３Ａに、今回のライトコマンドのために確保した格納領域の開放要求を送信する（３１５）。要求に応答して、バッファ管理部１０３Ａは、指定された格納領域を開放し、再び新たなライト処理で使用可能とする。

【0072】

図４及び５を参照して説明した処理は、フロントエンドインタフェース１０５Ｂ、ＣＰＵ小１０１Ｂ、メモリ１０２Ｂ、バッファ管理部１０３Ｂ、スイッチ１０４Ｂ、ＣＰＵ大１０６Ｂ、バックエンドスイッチ１０８Ａ及びＳＳＤ１０９においても実行される。また、ストレージコントローラ１００Ｂにおいても同様である。

【実施例0073】

以下において、本明細書の他の実施例に係るストレージシステムを説明する。以下に説明する実施例は、ライトデータを変換、例えば、圧縮、重複排除又は暗号化を行い、その変換データを記憶ドライブに格納する。これにより、データ格納量や安全性を改善することができる。

【0074】

図７は、実施例にかかるストレージシステムの構成例を示す図である。以下において、図１に記載の構成例との相違を主に説明する。なお、図１と同一符号を付した構成要素は、同一種類の構成要素であるが、異なる処理を実行し得る。ストレージシステムは、アクセラレータ（ＡＣＣ）４１１Ａ、４１１Ｂを含む。アクセラレータ４１１Ａ、４１１Ｂは、それぞれデータ変換部である。アクセラレータ４１１ＡはＣＰＵ大１０６Ａと接続され、アクセラレータ４１１ＢはＣＰＵ大１０６Ｂと接続されている。

【0075】

アクセラレータ４１１Ａ、４１１Ｂは、それぞれ、ストレージコントローラ１００Ａ、１００Ｂにて、例えば、データの圧縮及び伸張を高速に行う、ハードウェアである。アクセラレータ４１１Ａ、４１１Ｂは、ライトデータを圧縮し、その圧縮データがＳＳＤ１０９に格納される。また、ＳＳＤ１０９から読み出された圧縮データは、アクセラレータ４１１Ａ、４１１Ｂに伸長されて、元のデータに復元される。アクセラレータ４１１Ａ、４１１Ｂは、これらの処理に加えて又は代えて、暗号化や重複排除処理を実行してもよい。

【0076】

アクセラレータ４１１Ａ、４１１Ｂは、圧縮及び伸張処理などのデータ変換処理を、ストレージコントローラ１００Ａ、１００ＢのＣＰＵに代わって高速に実行することができる。本実施例では、アクセラレータを、１台のストレージコントローラにつき１台搭載する例を記すが、この台数に限定されるものではない。例えば、１台のストレージコントローラにつきアクセラレータを２台搭載してもよい。

【0077】

図８を参照して、ホスト計算機からのリードコマンドに対する処理を説明する。記憶デバイスからリードデータを読み出してホスト計算機に転送する例を説明する。フロントエンドインタフェース１０５Ａが、ホスト計算機からリードコマンドを受信し、スイッチ１０４Ａ、バッファ管理部１０３Ａ、及びＣＰＵ小１０１Ａのメモリ制御回路を介して、メモリ１０２Ａに格納する。図４と同様に、例えば、メモリ１０２Ａ上に予めキュー領域を設定しておき、該キュー領域にホスト計算機から受信したリードコマンドを格納する。さらに、ＣＰＵ小１０１Ａは、メモリ１０２Ａ上の該キュー領域からリードコマンドを取得して解析する（５０１）

【0078】

ＣＰＵ小１０１Ａは、リードコマンドを解析した結果に従って、リードコマンドが指定する論理ボリューム番号と、当該論理ボリューム内のブロックアドレスと共に、リード要求を、バッファ管理部１０３Ａ及びスイッチ１０４を介してＣＰＵ大１０６Ａに送信する（５０２）。なお、ＣＰＵ小１０１Ａは、リードコマンドが指定する論理ボリューム番号とブロックアドレスに対応するＳＳＤ１０９Ａ～Ｅの内の一つの指定と、該ＳＳＤ１０９内のブロックアドレスを指定してもよい。

【0079】

ＣＰＵ大１０６Ａは、ＣＰＵ小１０１Ａからのリード要求に応じて、ＳＳＤ１０９からホスト計算機により指定されたリードデータを読み出す。ここでのリードデータは、ホストデータが変換されたデータである。ＣＰＵ大１０６Ａは、ホスト計算機からのリードコマンドが指定する論理ボリューム番号と該論理ボリューム内のブロックアドレスを、ＳＳＤ１０９Ａ～Ｅの内の一つの指定と、該ＳＳＤ１０９内のブロックアドレスに変換し、そのブロックアドレスを指定するＳＳＤリードコマンドを、バックエンドスイッチ１０８Ａを介して該ＳＳＤ１０９に送信する（５０３）。ＣＰＵ小１０１ＡがＳＳＤ１０９Ａ～Ｅの内の一つと、該ＳＳＤ１０９内のブロックアドレスへの変換を実行する場合、ＣＰＵ大１０６Ａによるその変換は省略される。なお、図４と同様に、ＳＳＤリードコマンドは図８に示す通り、ＣＰＵ大１０６Ａから直接該ＳＳＤ１０９に送信してもよいし、ＳＳＤリードコマンドをメモリ１０７Ａ上に置いたキュー領域に一旦格納し、ＳＳＤ１０９がメモリ１０７Ａ上の該キュー領域よりＳＳＤリードコマンドを取り出すようにしてもよい。

【0080】

ＣＰＵ大１０６Ａは、ＳＳＤ１０９から受信したＳＳＤデータをメモリ１０７Ａに格納する（５０４）。このメモリ１０７ＡへのＳＳＤデータの格納は、ＣＰＵ大１０６Ａのプロセッサコアのいずれか一つがメモリ制御回路を制御して実行してもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路が、プロセッサコアの介在なしに、直接実行してもよい。ＣＰＵ大１０６Ａは、データ準備完了通知を、スイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、ＣＰＵ小１０１Ａに送信する（５０５）。データ準備完了通知に応答して、ＣＰＵ小１０１Ａは、リードデータのデータ変換要求を、バッファ管理部１０３Ａ及びスイッチ１０４Ａを介してＣＰＵ大１０６Ａに送信する。ＣＰＵ大１０６Ａは、データ変換要求をアクセラレータ４１１Ａに転送する（５０６）。

【0081】

データ変換要求に応答して、アクセラレータ４１１Ａは、ＣＰＵ大１０６Ａを介して、対象の変換前データをメモリ１０７Ａから読み出し（５０７）、所定のデータ変換を行う。次にアクセラレータ４１１Ａは、変換したデータを、ＣＰＵ大１０６Ａを介して、メモリ１０７Ａに格納する（５０８）。このメモリ１０７Ａからの変換前データの読み出し、及び変換後データの格納は、ＣＰＵ大１０６Ａ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して実行してもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路が、プロセッサコアの介在なしに、直接実行してもよい。アクセラレータ４１１Ａは、変換完了通知を、ＣＰＵ大１０６Ａに返す。ＣＰＵ大１０６Ａは、変換完了通知５０９をＣＰＵ小１０１Ａに、スイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、送信する（５０９）。

【0082】

変換完了通知に応答して、ＣＰＵ小１０１Ａは、フロントエンドインタフェース１０５に対してリードデータ(変換後データ)が準備できたことを知らせるＦＥデータレディ通知を、メモリ１０２Ａに格納する。このようなフロントエンドインタフェース１０５への通知も、図４の場合と同様に、ホスト計算機から受信したリードコマンドと同じように、メモリ１０２Ａ上に予めキュー領域を設定しておき、該キュー領域に格納してもよい。フロントエンドインタフェース１０５Ａは、スイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、メモリ１０２Ａ上の該キュー領域からＦＥデータレディ通知を取得する（５１０）。

【0083】

ＦＥデータレディ通知に応答して、フロントエンドインタフェース１０５Ａは、データリード命令を、スイッチ１０４Ａを介して、ＣＰＵ大１０６Ａに送信する（５１１）。データリード命令に応答して、ＣＰＵ大１０６Ａは、メモリ１０７Ａから指定されたデータを読み出し（５１２）、読み出したリードデータを、スイッチ１０４Ａを介してフロントエンドインタフェース１０５Ａに返す（５１３）。このデータリード命令の処理も、ＣＰＵ大１０６Ａのプロセッサコアのいずれか一つがメモリ制御回路を制御して実行してもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路がプロセッサコアの介在なしに直接実行してもよい。フロントエンドインタフェース１０５Ａは、受信したリードデータをホスト計算機に返す。

【0084】

次に、ホスト計算機からのライトコマンドに対するライト処理の例を説明する。図９は、ストレージコントローラ１００Ａのライト処理例を示すシーケンス図である。ライト処理は、ホスト計算機からライトコマンド及びホストデータ（ライトデータ）を受信し、ライトコマンドによって指定された論理ボリューム番号と該論理ボリューム内のブロックアドレスに対応する記憶ドライブのブロックアドレスに、ライトデータを格納する。

【0085】

フロントエンドインタフェース１０５Ａは、ホスト計算機からライトコマンドを受信する。フロントエンドインタフェース１０５Ａは、ライトコマンドを、スイッチ１０４Ａ、バッファ管理部１０３Ａ、及びＣＰＵ小１０１Ａのメモリ制御回路を介して、メモリ１０２Ａに格納する。例えば、ホスト計算機からリードコマンドが送信された場合と同じく、メモリ１０２Ａ上に予めキュー領域を設定しておき、該キュー領域にホスト計算機から受信したライトコマンドを格納する。さらに、ＣＰＵ小１０１Ａは、メモリ１０２Ａ上の該キュー領域からライトコマンドを取得して、解析する（６０１）。

【0086】

ＣＰＵ小１０１Ａは、ライトコマンドを解析した結果に従って、ホスト計算機からライトデータを受信するために必要なバッファサイズを決定し、そのバッファサイズを指定したバッファ要求を、バッファ管理部１０３Ａに送信する（６０２）。バッファ管理部１０３Ａは、メモリ１０７Ｂにおいて、バッファとして使用することができるバッファ領域を、ＣＰＵ大１０６Ａから割り当てられ、管理している。バッファ管理部１０３Ａは、そのバッファ領域の空き領域をバッファ要求に対して格納領域として割り当て、該格納領域のアドレスを指定するバッファ許可を、ＣＰＵ小１０１Ａに返す（６０３）。

【0087】

バッファ許可に応答して、ＣＰＵ小１０１Ａは、取得した格納領域のアドレスを指定する転送許可を、フロントエンドインタフェース１０５Ｂに送信する（６０４）。フロントエンドインタフェース１０５Ａは、ホスト計算機にデータを受信する準備ができたことを通知して、ホスト計算機よりライトデータを受信する。フロントエンドインタフェース１０５Ａは、受信したライトデータを、転送許可(６０４)で指定された格納領域のアドレスと共に、ＣＰＵ大１０６Ａに送信する。ＣＰＵ大１０６Ａは、メモリ１０７Ａにおける指定されたアドレスにライトデータを格納する（６０５）。このライトデータのメモリ１０７Ａへの格納も、図５と同様に、ＣＰＵ大１０６Ａ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して行ってもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路がプロセッサコアの介在無しに直接行ってもよい。

【0088】

次に、ＣＰＵ小１０１Ａは、ライトデータの二重化要求を、バッファ管理部１０３Ａ及びスイッチ１０４Ａを介して、ＣＰＵ大１０６Ａに送信する（６０６）。二重化要求に応答して、ＣＰＵ大１０６Ａは、メモリ１０７Ａ上の当該バッファ領域から二重化する対象のライトデータを読み出し（６０７）、二重化転送として、パス１１０を介して別のストレージコントローラ１００ＢのＣＰＵ大１０６Ｂに転送する。このライトデータのメモリ１０７Ａからの読み出しも、図５と同様に、ＣＰＵ大１０６Ａ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して行ってもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路がプロセッサコアの介在無しに直接行ってもよい。

【0089】

ＣＰＵ大１０６Ｂは、受信したデータをメモリ１０７Ｂに格納する（６０８）。このライトデータのメモリ１０７Ｂへの格納も、ＣＰＵ大１０６Ｂ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して行ってもよいし、ＣＰＵ大１０６Ｂ上のメモリ制御回路がプロセッサコアの介在無しに直接行ってもよい。これにより、メモリ１０７Ａまたは１０７Ｂのいずれか一方がアクセス不能のなっても、他方からライトデータを取り出すことができるので、障害によりライトデータが消失する可能性を低減できる。

【0090】

ＣＰＵ大１０６Ｂは、二重化完了通知をＣＰＵ大１０６Ａに、パス１１０を介して返す。ＣＰＵ大１０６Ｂからの二重化完了通に応答して、ＣＰＵ大１０６Ａは、二重化完了通をスイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、ＣＰＵ小１０１Ａに返す（６０９）。

【0091】

ＣＰＵ大１０６Ａからの二重化完了通知に応答して、ＣＰＵ小１０１Ａは、フロントエンドインタフェース１０５Ａに対してライトデータの格納処理が完了したことを知らせるＦＥライト完了通知を、メモリ１０２Ａに格納する。このようなフロントエンドインタフェース１０５への通知も、ホスト計算機から受信したライトコマンドと同じように、メモリ１０２Ａ上に予めキュー領域を設定しておき、該キュー領域に格納してもよい。フロントエンドインタフェース１０５Ａは、スイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、メモリ１０２Ａ上の該キュー領域からＦＥライト完了通知を取得する（６１０）。フロントエンドインタフェース１０５は、ＦＥライト完了通知を取得すると、ホスト計算機に、ライト完了通知を返す。

【0092】

次に、ＣＰＵ小１０１Ａは、バッファ管理部１０３Ａ及びスイッチ１０４Ａを介して、データ変換要求をＣＰＵ大１０６Ａに送信する。ＣＰＵ大１０６Ａは、データ変換要求をアクセラレータ４１１Ａに送信する（６１１）。

【0093】

アクセラレータ４１１Ａは、データ変換要求に応答して、ＣＰＵ大１０６Ａを介して変換前データをメモリ１０７Ａから読み出し（６１２）、所定のデータ変換を行う。次にアクセラレータ４１１Ａは、変換したデータを、ＣＰＵ大１０６Ａを介してメモリ１０７Ａに書き込む（６１３）。このメモリ１０７Ａからの変換前データの読み出し、及び変換後データの格納は、ＣＰＵ大１０６Ａ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して実行してもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路が直接実行してもよい。変換データは、変換前ライトデータのためのバッファ領域と異なる領域に格納してもよいし、変換前ライトデータのバッファ領域と同じ領域に格納してもよい。

【0094】

アクセラレータ４１１Ａは、変換完了通知を、ＣＰＵ大１０６Ａに返す。ＣＰＵ大１０６Ａは、その変換完了通知をＣＰＵ小１０１Ａに、スイッチ１０４Ａ及びバッファ管理部１０３を介して、返す（６１４）。変換完了通知は、変換後のデータサイズを示してもよい。

【0095】

ＣＰＵ小１０１Ａは、変換完了通知に応答して、変換されたデータの二重化要求を、バッファ管理部１０３Ａ及びスイッチ１０４Ａを介して、ＣＰＵ大１０６Ａに送信する（６１５）。二重化要求に応答して、ＣＰＵ大１０６Ａは、メモリ１０７Ａから二重化する対象の変換後データを読み出し（６１６）、二重化転送として、パス１１０を介して別のストレージコントローラ１００ＢのＣＰＵ大１０６Ｂに転送する。この変換後データのメモリ１０７Ａからの読み出しも、ＣＰＵ大１０６Ａ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して行ってもよいし、ＣＰＵ大１０６Ａ上のメモリ制御回路がプロセッサコアの介在無しに直接行ってもよい。

【0096】

ＣＰＵ大１０６Ｂは、受信したデータをメモリ１０７Ｂに格納する（６１７）。この変換後データのメモリ１０７Ｂへの格納も、ＣＰＵ大１０６Ｂ上のプロセッサコアのいずれか一つがメモリ制御回路を制御して行ってもよいし、ＣＰＵ大１０６Ｂ上のメモリ制御回路がプロセッサコアの介在無しに直接行ってもよい。これにより、障害によりメモリ１０７Ａまたは１０７Ｂのいずれか一方がアクセス不能のなっても、他方から変換後データを取り出すことができるので、変換後データが消失する可能性を低減できる。

【0097】

ＣＰＵ大１０６Ｂは、二重化完了通知をＣＰＵ大１０６Ａに、パス１１０を介して返す。ＣＰＵ大１０６Ｂからの二重化完了通知に応答して、ＣＰＵ大１０６Ａは、二重化完了通知をスイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、ＣＰＵ小１０１Ａに返す（６１８）。

【0098】

ＣＰＵ大１０６Ａからの二重化完了通知に応答して、ＣＰＵ小１０１Ａは、バッファ管理部１０３Ａ及びスイッチ１０４Ａを介して、ＳＳＤ１０９へのライト要求をＣＰＵ大１０６Ａに送信する（６１９）。ライト要求に応答して、ＣＰＵ大１０６Ａは指定されたデータをメモリ１０７Ａから読み出し（６２０）、バックエンドスイッチ１０８Ａを介して、ＳＳＤライトコマンドと共にＳＳＤ１０９に送信する（６２１）。

【0099】

このＳＳＤライトコマンドは、図９の通り、ＣＰＵ大１０６Ａから直接ＳＳＤ１０９に送信してもよいし、ＳＳＤライトコマンドをメモリ１０７Ａ上に置いたキュー領域に一旦格納し、ＳＳＤ１０９がメモリ１０７Ａ上の該キュー領域よりＳＳＤライトコマンドを取り出すようにしてもよい。また複数あるＳＳＤ１０９Ａ～Ｅのうちライトデータを書き込むＳＳＤ１０９と、該ＳＳＤ１０９内のライトデータを書き込むブロックアドレスは、ＣＰＵ大１０６Ａが決定する。

【0100】

次に、ＣＰＵ大１０６Ａは、ＳＳＤ１０９へのライト完了通知を、スイッチ１０４Ａ及びバッファ管理部１０３Ａを介して、ＣＰＵ小１０１Ａに送信する（６２２）。ライト完了通知に応答して、ＣＰＵ小１０１Ａは、バッファ管理部１０３Ａに、当該のライトコマンドのために確保した格納領域の開放要求を送信する（６２３）。格納領域の解放要求に応答して、バッファ管理部１０３Ａは、指定された格納領域を開放し、再び新たなライト処理で使用可能とする。

【0101】

図８及び９を参照して説明した処理は、フロントエンドインタフェース１０５Ｂ、ＣＰＵ小１０１Ｂ、メモリ１０２Ｂ、バッファ管理部１０３Ｂ、スイッチ１０４Ｂ、ＣＰＵ大１０６Ａ、アクセラレータ４１１Ｂ、バックエンドスイッチ１０８Ａ及びＳＳＤ１０９においても実行される。また、ストレージコントローラ１００Ｂにおいても同様である。