特開 2023-38600 センス回路、センス方法及び抵抗変化型メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023038600

(43)【公開日】2023-03-17

(54)【発明の名称】センス回路、センス方法及び抵抗変化型メモリ

(51)【国際特許分類】

   G11C 13/00 20060101AFI20230310BHJP

   G11C 7/06 20060101ALI20230310BHJP

【ＦＩ】

G11C13/00 400B

G11C7/06 130

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021145406

(22)【出願日】2021-09-07

(71)【出願人】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】弁理士法人扶桑国際特許事務所

(72)【発明者】

【氏名】川畑 邦範

(57)【要約】      （修正有）

【課題】読み出し時の消費電流を抑制する抵抗変化型メモリ、センス回路及び方法を提供する。
【解決手段】センス回路１０は、基準電流の電流値（Ｉｒｅｆ）のｎ倍の電流値をもつ第１の電流を生成する電流源１１と、第１の電流のうち抵抗変化型のメモリのメモリセル２０の抵抗値に応じた電流値（Ｉｃｅｌｌ）のセル電流が流れる電流経路１２ａと、第１の電流のうちセル電流をコピーして（ｎ－１）／２倍した電流が流れる電流経路１２ｃと、第１の電流のうちＩｒｅｆ×ｎから電流経路１２ａ、１２ｃの電流（Ｉｃｅｌｌ×｛１＋（ｎ－１）／２｝＝Ｉｃｅｌｌ×（ｎ＋１）／２）の値を引いた電流値（Ｉｄｉｆ）の第２の電流が流れる電流経路１２ｂと、Ｉｃｅｌｌ×（ｎ－１）／２とＩｄｉｆとから得られる、ＩｃｅｌｌとＩｒｅｆの差分のｎ倍（図１では３倍）の電流差に基づいて、メモリセル２０からのデータの読み出し結果を出力する出力回路１５と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

基準電流の第１の電流値のｎ倍（ｎは３以上の実数）の第２の電流値をもつ第１の電流を生成する電流源と、
前記第１の電流のうち、抵抗変化型のメモリのメモリセルの抵抗値に応じた第３の電流値のセル電流が流れる第１電流経路と、
前記第１の電流のうち、前記第２の電流値から前記第３の電流値のｎ－１倍の値を引いた第４の電流値の第２の電流が流れる第２電流経路と、
前記第１電流経路に流れる前記セル電流をコピーして、前記第３の電流値の第３の電流を発生させる第１カレントミラー回路と、
前記第２電流経路に流れる前記第２の電流をコピーして、前記第４の電流値の第４の電流を発生させる第２カレントミラー回路と、
前記第３の電流の前記第３の電流値と前記第４の電流の前記第４の電流値とから得られる、前記第３の電流値と前記第１の電流値の差分のｎ倍の電流差に基づいて、前記メモリセルからのデータの読み出し結果を出力する出力回路と、
を有するセンス回路。

【請求項2】

前記メモリセルに印加される電圧を検出し、前記電圧の電圧値が基準電圧値に等しくなるように、前記第２電流経路に流れる前記第２の電流の前記第４の電流値を調整する電流調整回路を有する、請求項１に記載のセンス回路。

【請求項3】

前記出力回路は、前記第３の電流値と前記第４の電流値とから得られる、前記第３の電流値と前記第１の電流値の差分のｎ×２倍の前記電流差に基づいて、相補の前記読み出し結果を出力する、請求項１または２に記載のセンス回路。

【請求項4】

電流源が、基準電流の第１の電流値のｎ倍（ｎは３以上の実数）の第２の電流値をもつ第１の電流を生成し、
第１電流経路が、前記第１の電流のうち、抵抗変化型のメモリのメモリセルの抵抗値に応じた第３の電流値のセル電流を流し、
第２電流経路が、前記第１の電流のうち、前記第２の電流値から前記第３の電流値のｎ－１倍の値を引いた第４の電流値の第２の電流を流し、
第１カレントミラー回路が、前記第１電流経路に流れる前記セル電流をコピーして、前記第３の電流値の第３の電流を発生させ、
第２カレントミラー回路が、前記第２電流経路に流れる前記第２の電流をコピーして、前記第４の電流値の第４の電流を発生させ、
出力回路が、前記第３の電流の前記第３の電流値と前記第４の電流の前記第４の電流値とから得られる、前記第３の電流値と前記第１の電流値の差分のｎ倍の電流差に基づいて、前記メモリセルからのデータの読み出し結果を出力する、
センス方法。

【請求項5】

印加される電圧によって抵抗値が変化するメモリセルと、
基準電流の第１の電流値のｎ倍（ｎは３以上の実数）の第２の電流値をもつ第１の電流を生成する電流源と、前記第１の電流のうち、前記メモリセルの抵抗値に応じた第３の電流値のセル電流が流れる第１電流経路と、前記第１の電流のうち、前記第２の電流値から前記第３の電流値のｎ－１倍の値を引いた第４の電流値の第２の電流が流れる第２電流経路と、前記第１電流経路に流れる前記セル電流をコピーして、前記第３の電流値の第３の電流を発生させる第１カレントミラー回路と、前記第２電流経路に流れる前記第２の電流をコピーして、前記第４の電流値の第４の電流を発生させる第２カレントミラー回路と、前記第３の電流の前記第３の電流値と前記第４の電流の前記第４の電流値とから得られる、前記第３の電流値と前記第１の電流値の差分のｎ倍の電流差に基づいて、前記メモリセルからのデータの読み出し結果を出力する出力回路と、を備えたセンス回路と、
を有する抵抗変化型メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、センス回路、センス方法及び抵抗変化型メモリに関する。

【背景技術】

【0002】

抵抗変化型メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）などが知られている（たとえば、特許文献１－２参照）。

【0003】

抵抗変化型メモリのメモリセルは、印加される電圧に応じて高抵抗状態または低抵抗状態に変化し、各抵抗状態を２値のデータに対応付けて保持する。
読み出し時において、読み出し対象のメモリセルには、センス回路（センスアンプとも呼ばれる）が接続される。そして、たとえば、一定の基準電流の電流値と、メモリセルの抵抗値との積であるセル電位と、所定の基準電位との大小関係に応じて、メモリセルの抵抗値に対応したデータ（０または１）が出力される。このようなセンス回路では、メモリセルの抵抗値が、基準電位を基準電流の電流値で割った値に近くなるほど、セル電位と基準電位との電位差が小さくなる。そして、この電位差が、センス回路の読み出し感度（読み出しマージン）の限界を下回ると正常に読み出しができなくなり、上記メモリセルは“不良”とされ、歩留まりが低下する。

【0004】

従来、メモリセルに流れる電流（以下セル電流という）と基準電流とをそれぞれカレントミラー回路を用いてコピーし、両電流差から生じる相補の電位差を差動増幅器により読み出しデータとして出力するセンス回路があった（たとえば、特許文献３参照）。このセンス回路によれば、メモリセルには決められたバイアス電圧が印加されるため、セル電流の低下がなく、また、比較的大きな電流差が差動増幅器に入力されるため、比較的高い読み出し感度が実現される。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００７－１７２７０３号公報

【特許文献2】特開２０１１－１３４３８３号公報

【特許文献3】特開２００４－１６４７６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

カレントミラー回路を用いてセル電流と基準電流の電流差を大きくするセンス回路は、電流経路が多くなり、読み出し時における消費電流が大きくなる。
１つの側面では、本発明は、読み出し時の消費電流を抑制できるセンス回路、センス方法及び抵抗変化型メモリを提供することを目的とする。

【課題を解決するための手段】

【0007】

１つの実施態様では、基準電流の第１の電流値のｎ倍（ｎは３以上の実数）の第２の電流値をもつ第１の電流を生成する電流源と、前記第１の電流のうち、抵抗変化型のメモリのメモリセルの抵抗値に応じた第３の電流値のセル電流が流れる第１電流経路と、前記第１の電流のうち、前記第２の電流値から前記第３の電流値のｎ－１倍の値を引いた第４の電流値の第２の電流が流れる第２電流経路と、前記第１電流経路に流れる前記セル電流をコピーして、前記第３の電流値の第３の電流を発生させる第１カレントミラー回路と、前記第２電流経路に流れる前記第２の電流をコピーして、前記第４の電流値の第４の電流を発生させる第２カレントミラー回路と、前記第３の電流の前記第３の電流値と前記第４の電流の前記第４の電流値とから得られる、前記第３の電流値と前記第１の電流値の差分のｎ倍の電流差に基づいて、前記メモリセルからのデータの読み出し結果を出力する出力回路と、を有するセンス回路が提供される。

【0008】

また、１つの実施態様では、センス方法が提供される。
また、１つの実施態様では、抵抗変化型メモリが提供される。

【発明の効果】

【0009】

１つの側面では、本発明は、読み出し時の消費電流を抑制できる。

【図面の簡単な説明】

【0010】

【図1】第１の実施の形態のセンス回路の一例を示す図である。

【図2】比較例のセンス回路を示す図である。

【図3】抵抗変化型メモリの一例を示す図である。

【図4】コラム制御回路の１入出力部分の回路例を示す図である。

【図5】抵抗変化型メモリにおけるメモリの一例を示す図である。

【図6】電圧制御回路の一例を示す図である。

【図7】電流源の一例を示す図である。

【図8】第２の実施の形態のセンス回路の一例を示す図である。

【図9】第３の実施の形態のセンス回路の一例を示す図である。

【図10】第４の実施の形態のセンス回路の一例を示す図である。

【発明を実施するための形態】

【0011】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のセンス回路の一例を示す図である。

【0012】

第１の実施の形態のセンス回路１０は、抵抗変化型メモリのメモリセル２０（メモリ素子２０ａを含んでいる）に記憶されているデータを読み出すために用いられる。抵抗変化型メモリの他の構成については後述する（図３、図４など参照）。

【0013】

センス回路１０は、基準電流の電流値（Ｉｒｅｆ）の３倍の電流値（３Ｉｒｅｆ）をもつ電流を生成する電流源１１を有する。この電流源１１によって、センス回路１０に流れる電流の最大値が３Ｉｒｅｆに制限される。

【0014】

また、センス回路１０は、３Ｉｒｅｆの電流のうち、メモリセル２０の抵抗値に応じた電流値（Ｉｃｅｌｌ）のセル電流が流れる電流経路１２ａを有する。また、センス回路１０は、電流源１１が生成する電流のうち、３Ｉｒｅｆから、Ｉｃｅｌｌの２倍の値を引いた電流値（Ｉｄｉｆ）の電流が流れる電流経路１２ｂを有する。

【0015】

さらに、センス回路１０は、カレントミラー回路１３，１４、出力回路１５、電流調整回路１６を有する。
カレントミラー回路１３は、電流経路１２ａに流れるセル電流をコピーして、出力回路１５にセル電流と同じ電流値（Ｉｃｅｌｌ）の電流を発生させる。図１の例では、カレントミラー回路１３は、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下ｐＭＯＳという）１３ａ，１３ｂと、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳという）１３ｃ，１３ｄを有する。第１の実施の形態のセンス回路１０では、ｐＭＯＳ１３ａ，１３ｂのトランジスタサイズが同じであり（互いのチャネル長及びチャネル幅が等しい）、ｎＭＯＳ１３ｃ，１３ｄのトランジスタサイズが同じである。なお、トランジスタサイズが同じであるとは、製造上の多少の誤差がある場合も含まれる（以下も同じである）。

【0016】

ｐＭＯＳ１３ａは、電流経路１２ａ上に設けられており、ソースには電流源１１が接続されており、ドレインにはメモリセル２０が接続される。ｐＭＯＳ１３ａのゲートは、自身のドレインに接続されているとともに、ｐＭＯＳ１３ｂのゲート及び電流調整回路１６に接続されている。

【0017】

ｐＭＯＳ１３ｂは、セル電流がコピーされた電流が流れる電流経路１２ｃ上に設けられており、ソースには電流源１１が接続されており、ドレインには、ｎＭＯＳ１３ｃのドレインが接続されている。

【0018】

ｎＭＯＳ１３ｃは、セル電流がコピーされた電流が流れる電流経路１２ｃ上に設けられており、ソースは接地電位（ＶＳＳ（たとえば、０Ｖ））となる。ｎＭＯＳ１３ｃのゲートは、自身のドレインに接続されているとともに、出力回路１５の入力トランジスタとしても機能するｎＭＯＳ１３ｄのゲートに接続されている。

【0019】

図１のカレントミラー回路１３は、ｐＭＯＳ１３ａ，１３ｂによるカレントミラー回路とｎＭＯＳ１３ｃ，１３ｄによるカレントミラー回路を含んでいる。
カレントミラー回路１４は、電流経路１２ｂに流れる電流をコピーして、出力回路１５にその電流と同じ電流値（Ｉｄｉｆ）の電流を発生させる。図１の例では、カレントミラー回路１４は、ｎＭＯＳ１４ａ，１４ｂを有する。ｎＭＯＳ１４ａ，１４ｂのトランジスタサイズは同じである。

【0020】

ｎＭＯＳ１４ａは、電流経路１２ｂ上に設けられており、ドレインには、電流調整回路１６の後述するｐＭＯＳ１６ｂを介して、電流源１１が接続されている。さらに、ｎＭＯＳ１４ａのドレインには、自身のゲートが接続されているとともに、出力回路１５のもう１つの入力トランジスタとしても機能するｎＭＯＳ１４ｂのゲートに接続されている。ｎＭＯＳ１４ａのソースはＶＳＳとなる。

【0021】

図１の出力回路１５は、ＩｃｅｌｌとＩｄｉｆとから得られる、ＩｃｅｌｌとＩｒｅｆの差分の３倍の電流差に基づいて、メモリセル２０からのデータの読み出し結果を出力する。図１の例では、出力回路１５は、差動入力される信号差を増幅する増幅回路であり、ｐＭＯＳ１５ａ，１５ｂ、ｎＭＯＳ１５ｃと、カレントミラー回路１３，１４の一部であるｎＭＯＳ１３ｄ，１４ｂを有する。

【0022】

ｐＭＯＳ１５ａ，１５ｂのソースには、電源電圧（ＶＤＤ）が印加され、ｐＭＯＳ１５ａ，１５ｂのゲートは互いに接続されているとともに、ｐＭＯＳ１５ｂのドレインに接続されている。ｐＭＯＳ１５ａのドレインは、出力端子ＯＵＴ及び、ｎＭＯＳ１３ｄのドレインに接続されている。ｐＭＯＳ１５ｂのドレインは、ｎＭＯＳ１４ｂのドレインに接続されている。ｎＭＯＳ１３ｄ，１４ｂのソースは、ｎＭＯＳ１５ｃのドレインに接続されている。ｎＭＯＳ１５ｃのソースはＶＳＳとなる。ｎＭＯＳ１５ｃのゲートには、読み出し動作時にセンス回路１０をイネーブル状態にするためのイネーブル信号ＳＡｅｎが入力される。

【0023】

電流調整回路１６は、メモリセル２０に印加される電圧（バイアス電圧）を検出し、バイアス電圧の値（ＶＢＩＡＳ）が基準電圧値（Ｖｒｅｆ）に等しくなるように、電流経路１２ｂに流れる電流の値（Ｉｄｉｆ）を調整する。電流調整回路１６は、電圧制御回路１６ａとｐＭＯＳ１６ｂを有する。

【0024】

電圧制御回路１６ａは、メモリセル２０に印加されるバイアス電圧となるカレントミラー回路１３のｐＭＯＳ１３ａ，１３ｂのゲート電圧を検出し、ＶＢＩＡＳ＝ＶｒｅｆとなるようにｐＭＯＳ１６ｂのゲートの電圧値（ＶＧＰ）を制御する。これにより、ｐＭＯＳ１３ａ，１３ｂのソースの電圧値（ＶＣ）が一定になる。電圧制御回路１６ａの回路例については後述する（図６参照）。

【0025】

ｐＭＯＳ１６ｂは、電流経路１２ｂ上に設けられており、ソースが電流源１１に接続されており、ドレインは、カレントミラー回路１４のｎＭＯＳ１４ａのドレインに接続されている。ｐＭＯＳ１６ｂは、ＶＧＰに応じてＩｄｉｆを調整する。なお、Ｉｄｉｆが調整されることで、Ｉｃｅｌｌも調整される。

【0026】

このような電流調整回路１６を設けることで、メモリ素子２０ａに印加される電圧を制限することができ、メモリ素子２０ａに過電圧が印加されることを防ぐことができる。
以下、センス回路１０の動作を説明する。

【0027】

メモリセル２０からのデータ読み出し時、イネーブル信号ＳＡｅｎの論理レベルが、Ｈ（Ｈｉｇｈ）レベルとなり、ｎＭＯＳ１５ｃがオンする。また、電圧制御回路１６ａにより、ＶＢＩＡＳ＝Ｖｒｅｆに調整され、カレントミラー回路１３のｐＭＯＳ１３ａ，１３ｂのゲート－ソース間電圧の絶対値が、ｐＭＯＳ１３ａ，１３ｂの閾値電圧の絶対値よりも大きくなり、ｐＭＯＳ１３ａ，１３ｂがオンする。また、電流源１１が、３Ｉｒｅｆの電流を生成する。

【0028】

３Ｉｒｅｆの電流は、電流経路１２ａ，１２ｂ，１２ｃに分岐される。電流経路１２ａには、３Ｉｒｅｆの電流のうち、メモリセル２０の抵抗値に応じた電流値（Ｉｃｅｌｌ）のセル電流が流れる。そして、カレントミラー回路１３により、電流経路１２ｃにもＩｃｅｌｌの電流が流れる。また、カレントミラー回路１３のｎＭＯＳ１３ｃ，１３ｄがオンすることにより、出力回路１５にＩｃｅｌｌの電流が供給される。

【0029】

一方、電流経路１２ａ，１２ｃにそれぞれＩｃｅｌｌの電流が流れることにより、電流経路１２ｂには、Ｉｄｉｆ＝３Ｉｒｅｆ－２Ｉｃｅｌｌの電流が流れる。そして、カレントミラー回路１４のｎＭＯＳ１４ａ，１４ｂがオンすることにより、出力回路１５にＩｄｉｆの電流が供給される。

【0030】

出力回路１５のｐＭＯＳ１５ａ，１５ｂは、ソースにＶＤＤが印加されることによってオンする。また、ｐＭＯＳ１５ａ，１５ｂはカレントミラー接続されているため、ｐＭＯＳ１５ｂのソース－ドレイン間に流れるＩｄｉｆの電流がｐＭＯＳ１５ａのソース－ドレイン間にも流れる。

【0031】

これにより、出力回路１５は、出力端子ＯＵＴから、ＩｄｉｆとＩｃｅｌｌとから得られるＩｃｅｌｌとＩｒｅｆの３倍の電流差に基づいて、メモリセル２０からのデータの読み出し結果（電圧ΔＶ）を出力する。ＩｃｅｌｌとＩｒｅｆの３倍の電流差が得られる理由は、Ｉｄｉｆ－Ｉｃｅｌｌ＝（Ｉｒｅｆ－Ｉｃｅｌｌ）×３となるためである。Ｉｃｅｌｌ＞Ｉｒｅｆの場合、“１”データ（Ｈレベルの電圧ΔＶ）が出力端子ＯＵＴから出力され、Ｉｃｅｌｌ＜Ｉｒｅｆの場合、“０”データ（Ｌ（Ｌｏｗ）レベルの電圧ΔＶ）が出力端子ＯＵＴから出力される。

【0032】

以上のようなセンス回路１０では、出力回路１５は、基準電流の電流値（Ｉｒｅｆ）とセル電流の電流値（Ｉｃｅｌｌ）との差分に基づいてデータの読み出し結果を出力するのではなく、（Ｉｒｅｆ－Ｉｃｅｌｌ）×３に基づいて、読み出し結果を出力する。つまり、増幅回路である出力回路１５に差動入力される信号差（Ｉｄｉｆ－Ｉｃｅｌｌ）がＩｒｅｆ－Ｉｃｅｌｌを拡大したものであるため、Ｉｒｅｆ－Ｉｃｅｌｌが微小な値であっても、高い読み出し感度で、データの読み出しが可能である。

【0033】

また、セル電流と基準電流とをそれぞれカレントミラー回路を用いてコピーし、両電流差から生じる相補の電位差を差動増幅器により読み出しデータとして出力するセンス回路を用いる場合よりも、上記のようなセンス回路１０によれば、消費電流を抑制できる。

【0034】

以下、比較のために、上記のセンス回路の例を示す。
図２は、比較例のセンス回路を示す図である。
比較例のセンス回路３０は、ｐＭＯＳ３１～３７、ｎＭＯＳ３８～４２を有する。ｐＭＯＳ３１とｎＭＯＳ４２は、読み出し時に、イネーブル信号ＳＡｅｎの論理レベルがＨレベル、イネーブル信号ＳＡｅｎの反対論理の信号／ＳＡｅｎの論理レベルがＬレベルになるとオンする。ｐＭＯＳ３１のソースにはＶＤＤが印加され、ｐＭＯＳ３１のドレインには、ｐＭＯＳ３２，３５のソースが接続されている。ｎＭＯＳ４２のドレインは、ｎＭＯＳ３８～４１のソースに接続されており、ｎＭＯＳ４２のソースはＶＳＳとなる。

【0035】

ｐＭＯＳ３２，３３，３４はカレントミラー接続されており、ｐＭＯＳ３２のソース－ドレイン間に流れるセル電流と同じ電流値（Ｉｃｅｌｌ）の電流が、ｐＭＯＳ３３，３４のソース－ドレイン間にも流れる。

【0036】

また、ｐＭＯＳ３５，３６，３７もカレントミラー接続されており、ｐＭＯＳ３５のソース－ドレイン間に流れる基準電流と同じ電流値（Ｉｒｅｆ）の電流が、ｐＭＯＳ３６，３７のソース－ドレイン間にも流れる。

【0037】

ｐＭＯＳ３３のドレインにドレインが接続されるｎＭＯＳ３８のドレイン－ソース間にもＩｃｅｌｌの電流が流れ、ｎＭＯＳ３８とカレントミラー接続されたｎＭＯＳ３９のドレイン－ソース間にもＩｃｅｌｌの電流が流れる。

【0038】

また、ｐＭＯＳ３６のドレインにドレインが接続されるｎＭＯＳ４０のドレイン－ソース間にもＩｒｅｆの電流が流れ、ｎＭＯＳ４０とカレントミラー接続されたｎＭＯＳ４１のドレイン－ソース間にもＩｒｅｆの電流が流れる。

【0039】

ここで、ｐＭＯＳ３４とｎＭＯＳ４１のドレイン同士が接続されているため、ｐＭＯＳ３４のドレインとｎＭＯＳ４１のドレイン間のノードから、Ｉｃｅｌｌ－Ｉｒｅｆの電流差に対応した電位差＋ΔＶが、センス回路３０の相補出力の一方として出力される。

【0040】

また、ｐＭＯＳ３７とｎＭＯＳ３９のドレイン同士が接続されているため、ｐＭＯＳ３７のドレインとｎＭＯＳ３９のドレイン間のノードから、Ｉｒｅｆ－Ｉｃｅｌｌの電流差に対応した電位差－ΔＶが、センス回路３０の相補出力の他方として出力される。

【0041】

上記のような相補出力差ΔＶ×２を生み出す（Ｉｃｅｌｌ－Ｉｒｅｆ）×２＝ΔＩ×２の電流差を得るためには、Ｉｃｅｌｌ×３＋Ｉｒｅｆ×３の電流が消費されることになる。Ｉｃｅｌｌ≒Ｉｒｅｆのときは、Ｉｒｅｆ×６の電流が消費される。電流が消費される６つの電流経路があるためである。

【0042】

これに対して、第１の実施の形態のセンス回路１０において、上記の電圧ΔＶを生み出すＩｃｅｌｌ－Ｉｄｉｆ＝（Iｃｅｌｌ－Ｉｒｅｆ）×３＝ΔＩ×３の電流差を得るための消費電流は、Ｉｒｅｆ×３＋Ｉｄｉｆｆ×２＝Ｉｒｅｆ×９－Ｉｃｅｌｌ×４である。Ｉｃｅｌｌ≒Ｉｒｅｆのときでも消費電流はＩｒｅｆ×５となり、上記比較例のセンス回路３０よりも電流差が大きい（読み出し感度が高い）にもかかわらず、電流が消費される電流経路は５つであり、消費電流が少ない。

【0043】

なお、センス回路３０において、ミラー回路のミラー比を変えることで、センス回路１０と同様の電流差（ΔＩ×３）を得ることができる。すなわち、ｐＭＯＳ３２，３３のチャネル幅に対して、ｐＭＯＳ３４のチャネル幅を１．５倍にし、ｐＭＯＳ３５，３６のチャネル幅に対して、ｐＭＯＳ３７のチャネル幅を１．５倍にする。また、ｎＭＯＳ３８のチャネル幅に対して、ｎＭＯＳ３９のチャネル幅を１．５倍にし、ｎＭＯＳ４０のチャネル幅に対して、ｎＭＯＳ４１のチャネル幅を１．５倍にする。これにより、センス回路３０においてもΔＩ×３の電流差を得ることができるが、その場合、消費電流は、Ｉｃｅｌｌ×３．５＋Ｉｒｅｆ×３．５となる。Ｉｃｅｌｌ≒Ｉｒｅｆのとき、消費電流はＩｒｅｆ×７となる。第１の実施の形態のセンス回路１０の消費電流は、これの５／７倍に抑えられている。

【0044】

（抵抗変化型メモリ）
以下、上記のようなセンス回路１０を含む抵抗変化型メモリについて説明する。
図３は、抵抗変化型メモリの一例を示す図である。

【0045】

抵抗変化型メモリ５０は、I／Ｆ（インタフェース）回路５１、アドレスデコーダ５２、コマンドデコーダ５３、データ入出力バッファ５４、ロウ制御回路５５、コラム制御回路５６、メモリセルアレイ５７、電源回路５８を有する。

【0046】

I／Ｆ回路５１は、抵抗変化型メモリ５０の外部からアドレス、命令、書き込みデータの入力を受け付けるとともに、読み出しデータを出力する。
アドレスデコーダ５２は、I／Ｆ回路５１より供給されるアドレスからロウ選択アドレスとコラム選択アドレスを生成し、ロウ選択アドレスをロウ制御回路５５に供給し、コラム選択アドレスをコラム制御回路５６に供給する。

【0047】

コマンドデコーダ５３は、I／Ｆ回路５１より供給される命令をデコードし、各種制御信号を出力する。
データ入出力バッファ５４は、I／Ｆ回路５１より供給される書き込みデータや、メモリセルアレイ５７から読み出された読み出しデータを保持する。

【0048】

ロウ制御回路５５は、アドレスデコーダ５２から供給されるロウ選択アドレスと、コマンドデコーダ５３が出力する制御信号に基づいて、メモリセルアレイ５７の図示しない複数のワード線の何れかを選択して駆動する。

【0049】

コラム制御回路５６は、アドレスデコーダ５２から供給されるコラム選択アドレスに基づいて、メモリセルアレイ５７の図示しない複数のビット線及び複数のソース線の何れかを選択する。そして、コラム制御回路５６は、コマンドデコーダ５３が出力する制御信号に基づいて、読み出しまたは書き込みを行うための電圧を、選択したビット線やソース線に印加する。また、コラム制御回路５６は、図１に示したようなセンス回路１０を有する。コラム制御回路５６の回路例については後述する。

【0050】

メモリセルアレイ５７は、アレイ状に配列された複数のメモリセルを有する。各メモリセルは、ワード線、ビット線及びソース線に接続されている。
電源回路５８は、ロウ制御回路５５やコラム制御回路５６に、所定の電圧を供給する。

【0051】

（コラム制御回路）
図４は、コラム制御回路の１入出力部分の回路例を示す図である。
たとえば、抵抗変化型メモリ５０の入出力端子が３２個ある場合、コラム制御回路５６には、図４に示すような回路部が３２個含まれる。

【0052】

図４に示すコラム制御回路５６の回路部は、コラムスイッチ６１，６２、ＢＬドライバ６３、ＳＬドライバ６４、ライト制御回路６５、リードスイッチ６６、リード制御回路６７、データ出力回路６８、データ入力回路６９と、図１に示したセンス回路１０を含む。

【0053】

コラムスイッチ６１は、アドレスデコーダ５２から供給されるコラム選択アドレスに基づいて、複数のビット線（図４の例では３２本のビット線（ＢＬ＜０＞～ＢＬ＜３１＞））の何れかと、ＢＬドライバ６３及びリードスイッチ６６とを接続する。

【0054】

コラムスイッチ６２は、アドレスデコーダ５２から供給されるコラム選択アドレスに基づいて、複数のソース線（図４の例では３２本のソース線（ＳＬ＜０＞～ＳＬ＜３１＞））の何れかと、ＳＬドライバ６４とを接続する。

【0055】

ＢＬドライバ６３は、ライト制御回路６５が出力する制御信号により、書き込みデータに応じた電圧を、コラムスイッチ６１がＢＬドライバ６３に接続したビット線に印加する。

【0056】

ＳＬドライバ６４は、ライト制御回路６５が出力する制御信号により、書き込みデータに応じた電圧を、コラムスイッチ６２がＳＬドライバ６３に接続したソース線に印加する。

【0057】

ライト制御回路６５は、コマンドデコーダ５３が出力する制御信号の１つであるライト信号“Ｗｒｉｔｅ”を受ける。そして、ライト制御回路６５は、“Ｗｒｉｔｅ”によりデータの書き込みが指示された場合、データ入力回路６９から供給される書き込みデータ（“０”または“１”）に応じた電圧をＢＬドライバ６３、ＳＬドライバ６４に発生させるための制御信号を出力する。

【0058】

リードスイッチ６６は、コマンドデコーダ５３が出力する制御信号の１つであるリード信号“Ｒｅａｄ”を受ける。そして、リードスイッチ６６は、“Ｒｅａｄ”によりデータの読み出しが指示された場合、コラムスイッチ６１がリードスイッチ６６に接続したビット線を、センス回路１０に接続する。

【0059】

リード制御回路６７は、“Ｒｅａｄ”によりデータの読み出しが指示された場合、センス回路１０をイネーブル状態にするために、図１に示したイネーブル信号ＳＡｅｎの論理レベルを、Ｈレベルにする。

【0060】

データ出力回路６８は、コマンドデコーダ５３が出力する制御信号“Ｒｅａｄ－Ｏｕｔ”によりデータの出力が指示された場合、入出力番号“＃”のデータ“ＤＱ＜＃＞”としてセンス回路１０が出力するデータの読み出し結果を出力する。

【0061】

データ入力回路６９は、コマンドデコーダ５３が出力する制御信号“Ｗｒｉｔｅ－Ｉｎ”によりデータの入力が指示された場合、入出力番号“＃”のデータ“ＤＱ＜＃＞”として入力される書き込みデータをライト制御回路６５に供給する。

【0062】

（メモリセル）
次に、抵抗変化型メモリ５０におけるメモリセルの一例を説明する。
図５は、抵抗変化型メモリにおけるメモリの一例を示す図である。

【0063】

メモリセル２０は、メモリ素子２０ａと、セルトランジスタの一例であるｎＭＯＳ２０ｂを有する。
メモリ素子２０ａは、印加される電圧に応じて抵抗値が変化する素子である。たとえば、メモリ素子２０ａは、低抵抗状態または高抵抗状態に変化し、各抵抗状態を、２値のデータ（“０”または“１”）に対応付けて保持する。メモリ素子２０ａは、たとえば、金属酸化物を電極で挟んだ構造となっている。メモリ素子２０ａの一端にはソース線（ＳＬ）が接続され、他端にはｎＭＯＳ２０ｂのドレインまたはソースの一方が接続されている。

【0064】

ｎＭＯＳ２０ｂのドレインまたはソースの他方にはビット線（ＢＬ）が接続され、ｎＭＯＳ２０ｂのゲートにはワード線（ＷＬ）が接続されている。
このようなメモリ素子２０ａに“０”が書き込まれるとき（“０”ライト時）、ＳＬに高電圧（＋ＨＶ）が印加され、ＢＬはＶＳＳ（たとえば、０Ｖ）とされる。これにより、メモリ素子２０ａが高抵抗化する。メモリ素子２０ａに“１”が書き込まれるとき（“１”ライト時）、ＳＬはＶＳＳとされ、ＢＬに高電圧（＋ＨＶ）が印加される。これにより、メモリ素子２０ａが低抵抗化する。

【0065】

一方、メモリ素子２０ａからデータが読み出されるときＳＬには＋ＨＶに比べて低い電圧（＋ＬＶ）が印加され、ＢＬはＶＳＳとされる。
（電圧制御回路）
次に、図１に示したセンス回路１０に含まれる電圧制御回路１６ａの回路例を説明する。

【0066】

図６は、電圧制御回路の一例を示す図である。
電圧制御回路１６ａは、ｐＭＯＳ１６ａ１，１６ａ２、ｎＭＯＳ１６ａ３，１６ａ４，１６ａ５を有する。

【0067】

ｐＭＯＳ１６ａ１，１６ａ２のソースにはＶＤＤが印加され、ｐＭＯＳ１６ａ１，１６ａ２のゲートは互いに接続されているとともに、ｐＭＯＳ１６ａ２のドレインに接続されている。ｐＭＯＳ１６ａ１のドレインはｎＭＯＳ１６ａ３のドレインに接続されており、ｐＭＯＳ１６ａ２のドレインは、ｎＭＯＳ１６ａ４のドレインに接続されている。

【0068】

ｎＭＯＳ１６ａ３のゲートには、図１に示した、電圧値がＶＢＩＡＳのバイアス電圧が印加され、ｎＭＯＳ１６ａ４のゲートには、図１に示した、電圧値がＶｒｅｆの基準電圧が印加される。ｎＭＯＳ１６ａ３，１６ａ４のソースは、ｎＭＯＳ１６ａ５のドレインに接続されている。

【0069】

ｎＭＯＳ１６ａ５のゲートには、イネーブル信号ＳＡｅｎが入力され、ｎＭＯＳ１６ａ５のソースはＶＳＳとなる。
ｐＭＯＳ１６ａ１のドレインと、ｎＭＯＳ１６ａ３のドレイン間のノードの電位が、ｐＭＯＳ１６ｂのゲートの電圧値（ＶＧＰ）として出力される。

【0070】

このような電圧制御回路１６ａでは、Ｖｒｅｆ＞ＶＢＩＡＳのときＶＧＰが上昇し、その結果、図１に示した、ｐＭＯＳ１３ａ，１３ｂのソースの電圧値（ＶＣ）が上昇し、ＶＢＩＡＳも上昇する。Ｖｒｅｆ＜ＶＢＩＡＳのときＶＧＰが下降し、その結果、ＶＣが下降し、ＶＢＩＡＳも下降する。

【0071】

このように、電圧制御回路１６ａによって、ＶＢＩＡＳ≒Ｖｒｅｆになるような制御が可能である。
なお、上記のような電圧制御回路１６ａによって消費される電流の値は、基準電流の電流値であるＩｒｅｆより十分小さい（たとえば、Ｉｒｅｆの１／１０以下）。

【0072】

（電流源）
次に、図１に示したセンス回路１０に含まれる電流源１１の回路例を説明する。
図７は、電流源の一例を示す図である。

【0073】

図１では図示が省略されていたが、電流源１１は、図３に示した電源回路５８に接続されている。
電源回路５８は、抵抗５８ａ，５８ｂ、ｐＭＯＳ５８ｃ、差動増幅器５８ｄを有する。

【0074】

抵抗５８ａの一端はＶＳＳであり、他端は抵抗５８ｂの一端及び差動増幅器５８ｄの反転入力端子（“－”）に接続されている。抵抗５８ｂの他端はｐＭＯＳ５８ｃのドレイン及び差動増幅器５８ｄの出力端子に接続されている。

【0075】

ｐＭＯＳ５８ｃのゲートは自身のドレインに接続されているとともに、電流源１１に接続される。ｐＭＯＳ５８ｃのソースには、ＶＤＤが印加される。
ＶＤＤによって動作する差動増幅器５８ｄの非反転入力端子（“＋”）には、定電位（ＶＲＥＦＣ）の信号が入力される。

【0076】

電流源１１は、ｐＭＯＳ１１ａ，１１ｂ，１１ｃを有する。ｐＭＯＳ１１ａ～１１ｃのソースにはＶＤＤが印加され、ｐＭＯＳ１１ａ～１１ｃのゲートは、電源回路５８のｐＭＯＳ５８ｃのゲート及びドレインと接続されている。すなわち、ｐＭＯＳ１１ａ～１１ｃとｐＭＯＳ５８ｃはカレントミラー接続されている。ｐＭＯＳ１１ａ～１１ｃのドレインは互いに接続されている。ｐＭＯＳ１１ａ～１１ｃのそれぞれのトランジスタサイズは、ｐＭＯＳ５８ｃのトランジスタサイズと同じである。このため、ミラー比が１：３のカレントミラー回路が実現され、ｐＭＯＳ５８ｃのソース－ドレイン間に流れるＩｒｅｆの基準電流の３倍（３Ｉｒｅｆ）の電流が、電流源１１によって生成され、出力される。

【0077】

差動増幅器５８ｄの出力電位をＶｏ、反転入力端子の電位をＶｆｂ、抵抗５８ａの抵抗値をＲ０、抵抗５８ｂの抵抗値をＲ１とする。このとき、所望のＩｒｅｆに対して、Ｉｒｅｆ＝Ｖｏ／（Ｒ０＋Ｒ１）、Ｖｆｂ＝Ｒ０／Ｖｏ（Ｒ０＋Ｒ１）＝ＶＲＥＦＣとなるようなＲ０及びＲ１をもつ抵抗５８ａ，５８ｂが用いられる。

【0078】

なお、ＶｒｅｆやＶＲＥＦＣなどの定電位は、たとえば、バンドギャップリファレンス回路などにより生成できる。
（第２の実施の形態）
図８は、第２の実施の形態のセンス回路の一例を示す図である。図８において、図１に示した要素と同一の要素については同一の符号が付されている。

【0079】

第２の実施の形態のセンス回路７０は、図２に示した比較例のセンス回路３０と同様に、相補出力を行うものである。相補出力を行う出力回路７３にＩｃｅｌｌの電流と、Ｉｄｉｆの電流を発生させるために、カレントミラー回路７１，７２の構成も、図１に示したセンス回路１０のカレントミラー回路１３，１４の構成と異なっている。

【0080】

カレントミラー回路７１は、カレントミラー回路１３に含まれるｐＭＯＳ１３ａ，１３ｂ、ｎＭＯＳ１３ｃの他に、ｎＭＯＳ７１ａ，７１ｂ、ｐＭＯＳ７１ｃ，７１ｄを有する。

【0081】

ｎＭＯＳ７１ａ，７１ｂは、ｎＭＯＳ１３ｃに対してカレントミラー接続されている。また、ｎＭＯＳ１３ｃ，７１ａ，７１ｂのトランジスタサイズは同じである。よって、ｎＭＯＳ１３ｃのドレイン－ソース間に流れるＩｃｅｌｌの電流が、ｎＭＯＳ７１ａ，７１ｂのドレイン－ソース間にも流れる。ｎＭＯＳ７１ｂは、出力回路７３の入力トランジスタの１つとしても機能する。

【0082】

ｐＭＯＳ７１ｃのドレインは、ｎＭＯＳ７１ａのドレインに接続されている。ｐＭＯＳ７１ｄは、ｐＭＯＳ７１ｃに対してカレントミラー接続されている。ｐＭＯＳ７１ｃ，７１ｄのソースには、ＶＤＤが印加される。また、ｐＭＯＳ７１ｃ，７１ｄのトランジスタサイズは同じである。よって、ｐＭＯＳ７１ｃのソース－ドレイン間に流れるＩｃｅｌｌの電流が、ｐＭＯＳ７１ｄのソース－ドレイン間にも流れる。ｐＭＯＳ７１ｄは、出力回路７３の入力トランジスタの１つとしても機能する。

【0083】

カレントミラー回路７２は、カレントミラー回路１４に含まれるｎＭＯＳ１４ａの他に、ｎＭＯＳ７２ａ，７２ｂ、ｐＭＯＳ７２ｃ，７２ｄを有する。
ｎＭＯＳ７２ａ，７２ｂは、ｎＭＯＳ１４ａに対してカレントミラー接続されている。また、ｎＭＯＳ１４ａ，７２ａ，７２ｂのトランジスタサイズは同じである。よって、ｎＭＯＳ１４ａのドレイン－ソース間に流れるＩｄｉｆ＝３Ｉｒｅｆ－２Ｉｃｅｌｌの電流が、ｎＭＯＳ７２ａ，７２ｂのドレイン－ソース間にも流れる。ｎＭＯＳ７２ｂは、出力回路７３の入力トランジスタの１つとしても機能する。

【0084】

ｐＭＯＳ７２ｃのドレインは、ｎＭＯＳ７２ａのドレインに接続されている。ｐＭＯＳ７２ｄは、ｐＭＯＳ７２ｃに対してカレントミラー接続されている。ｐＭＯＳ７２ｃ，７２ｄのソースには、ＶＤＤが印加される。また、ｐＭＯＳ７２ｃ，７２ｄのトランジスタサイズは同じである。よって、ｐＭＯＳ７２ｃのソース－ドレイン間に流れるＩｄｉｆの電流が、ｐＭＯＳ７２ｄのソース－ドレイン間にも流れる。ｐＭＯＳ７２ｄは、出力回路７３の入力トランジスタの１つとしても機能する。

【0085】

出力回路７３において、ｐＭＯＳ７１ｄのドレインは、ｎＭＯＳ７２ｂのドレインに接続され、ｐＭＯＳ７２ｄのドレインは、ｎＭＯＳ７１ｂのドレインに接続されている。
これにより、ｎＭＯＳ７１ｂのドレインとｐＭＯＳ７２ｄのドレイン間のノードに接続される出力端子ＯＵＴから、Ｉｄｉｆ－Ｉｃｅｌｌの電流差に対応した電位差－ΔＶが出力される。また、ｎＭＯＳ７２ｂのドレインとｐＭＯＳ７１ｄのドレイン間のノードに接続される出力端子／ＯＵＴから、Ｉｃｅｌｌ－Ｉｄｉｆの電流差に対応した電位差＋ΔＶが出力される。このように出力回路７３から相補出力が得られる。

【0086】

相補出力差（ΔＶ×２）を生み出す（Ｉｃｅｌｌ－Ｉｄｉｆ）×２＝（（Ｉｃｅｌｌ－Ｉｒｅｆ）×３）×２＝ΔＩ×６の電流差を得るために消費される電流は、Ｉｒｅｆ×３＋Ｉｃｅｌｌ×２＋Ｉｄｉｆ×２＝Ｉｒｅｆ×９－Ｉｃｅｌｌ×２である。Ｉｃｅｌｌ≒Ｉｒｅｆのときは、Ｉｒｅｆ×７の電流が消費される。

【0087】

このような、第２の実施の形態のセンス回路７０によれば、出力回路７３において得られる電流差がΔＩ×６であるため、第１の実施の形態のセンス回路１０（得られる電流差はΔＩ×３）に比べて、読み出し感度を向上できる。センス回路７０の消費電流は、センス回路１０の消費電流よりも大きいが、図２に示したような比較例のセンス回路３０で同様の読み出し感度を実現する場合よりも消費電流を抑制できる。

【0088】

図２に示したセンス回路３０において、センス回路７０と同様の電流差（ΔＩ×６）を得るには、ｐＭＯＳ３２，３３のチャネル幅に対して、ｐＭＯＳ３４のチャネル幅を３倍にし、ｐＭＯＳ３５，３６のチャネル幅に対して、ｐＭＯＳ３７のチャネル幅を３倍にする。また、ｎＭＯＳ３８のチャネル幅に対して、ｎＭＯＳ３９のチャネル幅を３倍にし、ｎＭＯＳ４０のチャネル幅に対して、ｎＭＯＳ４１のチャネル幅を３倍にする。これにより、センス回路３０においてもΔＩ×６の電流差を得ることができるが、その場合、消費電流は、Ｉｃｅｌｌ×５＋Ｉｒｅｆ×５となる。Ｉｃｅｌｌ≒Ｉｒｅｆのとき、消費電流はＩｒｅｆ×１０となる。第２の実施の形態のセンス回路７０の消費電流は、これの７／１０倍に抑えられている。

【0089】

（第３の実施の形態）
図９は、第３の実施の形態のセンス回路の一例を示す図である。図９において、図１に示した要素と同一の要素については同一の符号が付されている。

【0090】

第３の実施の形態のセンス回路８０では、電流源８１が、図１のセンス回路１０の電流源１１と異なり、Ｉｒｅｆの４倍の電流値（４Ｉｒｅｆ）をもつ電流を生成する。このような電流源８１は、図７に示した電流源１１において、電源回路５８のｐＭＯＳ５８ｃに対して、カレントミラー接続されるｐＭＯＳ（ｐＭＯＳ５８ｃと同じトランジスタサイズのもの）を１つ追加することで実現可能である。

【0091】

また、カレントミラー回路８２は、図１のカレントミラー回路１３のｐＭＯＳ１３ａ，１３ｂ、ｎＭＯＳ１３ｃ，１３ｄと同じ接続関係をもつ、ｐＭＯＳ８２ａ，８２ｂ、ｎＭＯＳ８２ｃ，８２ｄを有する。

【0092】

ただし、カレントミラー接続されているｐＭＯＳ８２ａ，８２ｂにおいて、ｐＭＯＳ８２ｂのチャネル幅は、ｐＭＯＳ８２ａのチャネル幅の２倍である。このため、ミラー比が１：２となり、ｐＭＯＳ８２ｂのソース－ドレイン間及び電流経路１２ｃには、２Ｉｃｅｌｌの電流が流れる。これにより、電流経路１２ｂには、Ｉｄｉｆ＝４ｒｅｆ－３Ｉｃｅｌｌの電流が流れる。

【0093】

また、カレントミラー接続されているｎＭＯＳ８２ｃ，８２ｄにおいて、ｎＭＯＳ８２ｃのチャネル幅は、ｎＭＯＳ８２ｄのチャネル幅の２倍である。このため、ミラー比が２：１となり、ｎＭＯＳ８２ｄのドレイン－ソース間には、Ｉｃｅｌｌの電流が流れる。

【0094】

第３の実施の形態のセンス回路８０の出力回路１５において得られる電流差は、Ｉｃｅｌｌ－Ｉｄｉｆ＝（Ｉｃｅｌｌ－Ｉｒｅｆ）×４＝ΔＩ×４となる。また、この電流差を得るために消費される電流は、Ｉｒｅｆ×４＋Ｉｄｉｆ×２＝Ｉｒｅｆ×１２－Ｉｃｅｌｌ×６となる。Ｉｃｅｌｌ≒ＩｒｅｆのときＩｒｅｆ×６の電流が消費される。

【0095】

このような、第３の実施の形態のセンス回路８０によれば、出力回路１５において得られる電流差がΔＩ×４であるため、第１の実施の形態のセンス回路１０（得られる電流差はΔＩ×３）に比べて、読み出し感度を向上できる。センス回路８０の消費電流は、センス回路１０の消費電流よりも大きいが、図２に示したような比較例のセンス回路３０で同様の読み出し感度を実現する場合よりも消費電流を抑制できる。

【0096】

図２に示したセンス回路３０において、センス回路８０と同様の電流差（ΔＩ×４）を得るには、ｐＭＯＳ３２，３３のチャネル幅に対して、ｐＭＯＳ３４のチャネル幅を２倍にし、ｐＭＯＳ３５，３６のチャネル幅に対して、ｐＭＯＳ３７のチャネル幅を２倍にする。また、ｎＭＯＳ３８のチャネル幅に対して、ｎＭＯＳ３９のチャネル幅を２倍にし、ｎＭＯＳ４０のチャネル幅に対して、ｎＭＯＳ４１のチャネル幅を２倍にする。これにより、センス回路３０においてもΔＩ×４の電流差を得ることができるが、その場合、消費電流は、Ｉｃｅｌｌ×４＋Ｉｒｅｆ×４となる。Ｉｃｅｌｌ≒Ｉｒｅｆのとき、消費電流はＩｒｅｆ×８となる。第３の実施の形態のセンス回路８０の消費電流は、これの６／８倍に抑えられている。

【0097】

なお、図８に示した第２の実施の形態のセンス回路７０においても、上記のセンス回路８０と同様に、電流源１１が生成する電流の大きさを４Ｉｒｅｆとしてもよい。そして、ｐＭＯＳ１３ｂのチャネル幅を、ｐＭＯＳ１３ａのチャネル幅の２倍とし、ｎＭＯＳ１３ｃのチャネル幅を、ｎＭＯＳ７１ｃ，７１ｂのチャネル幅の２倍としてもよい。

【0098】

この場合、得られる電流差は、（Ｉｃｅｌｌ－Ｉｄｆ）×２＝（（Ｉｃｅｌｌ－Ｉｒｅｆ）×４）×２＝ΔＩ×８となり、読み出し感度をさらに上げることができる。
（第４の実施の形態）
図１０は、第４の実施の形態のセンス回路の一例を示す図である。図１０において、図１、図９に示した要素と同一の要素については同一の符号が付されている。

【0099】

第４の実施の形態のセンス回路９０は、図９に示したセンス回路８０と同様に、４Ｉｒｅｆの電流を生成する電流源８１を有している。
第４の実施の形態のセンス回路９０は、センス回路１０，８０と異なり、電流経路１２ｃを電流経路１２ｃ１，１２ｃ２の２つに分け、４Ｉｒｅｆの電流が４つの電流経路に分岐して流れるような回路構成となっている。

【0100】

このため、カレントミラー回路９１の回路構成が、センス回路１０，８０のカレントミラー回路１３，８２の回路構成と異なっている。
カレントミラー回路９１は、図１のカレントミラー回路１３の各要素に加えて、上記の電流経路１２ｃ２を形成するため、ｐＭＯＳ９１ａ、ｎＭＯＳ９１を有している。

【0101】

ｐＭＯＳ９１ａはｐＭＯＳ１３ａに対してカレントミラー接続されており、ソース－ドレイン間にＩｃｅｌｌの電流が流れる。ｐＭＯＳ９１ａのソースは電流源８１に接続されており、ドレインはｎＭＯＳ９１ｂのドレインに接続されている。ｎＭＯＳ９１ｂのゲートは自身のドレインに接続されており、ソースはＶＳＳとなっている。

【0102】

このようなセンス回路９０においても、Ｉｄｉｆ＝４Ｉｒｅｆ－３Ｉｃｅｌｌが得られ、センス回路８０と同様に、出力回路１５においてΔＩ×４の電流差が得られる。消費電流の大きさもセンス回路８０と同様である。このため、第４の実施の形態のセンス回路９０においても、第３の実施の形態のセンス回路８０と同様の効果が得られる。

【0103】

以上、実施の形態に基づき、本発明のセンス回路、センス方法及び抵抗変化型メモリの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【0104】

たとえば、上記の例では、電流源１１，８１が生成する電流の値は、Ｉｒｅｆの３倍または４倍としたが、これに限定されず、ｎ倍（ｎは３以上の実数）であればよい。また、電流経路１２ｂに流れる電流の値は、Ｉｒｅｆ×ｎからＩｃｅｌｌ×（ｎ－１）であればよい。このような値の電流が電流経路１２ｂに流れるように、カレントミラー回路１３，７１，８２の回路構成やミラー比などを適宜変更すればよい。

【0105】

また、ｐＭＯＳとｎＭＯＳを入れ替えるなど、適宜変更が可能である。

【符号の説明】

【0106】

１０ センス回路
１１ 電流源
１２ａ，１２ｂ，１２ｃ 電流経路
１３，１４ カレントミラー回路
１３ａ，１３ｂ，１５ａ，１５ｂ，１６ｂ ｐＭＯＳ
１３ｃ，１３ｄ，１４ａ，１４ｂ，１５ｃ ｎＭＯＳ
１５ 出力回路
１６ 電流調整回路
１６ａ 電圧制御回路
２０ メモリセル
２０ａ メモリ素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】