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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023038897
(43)【公開日】2023-03-17
(54)【発明の名称】３次元半導体構造
(51)【国際特許分類】
H10B 10/00 20230101AFI20230310BHJP
H10B 43/27 20230101ALI20230310BHJP
H01L 21/336 20060101ALI20230310BHJP
H01L 29/423 20060101ALI20230310BHJP
H01L 29/417 20060101ALI20230310BHJP
H01L 29/786 20060101ALI20230310BHJP
H01L 21/8238 20060101ALI20230310BHJP
【ＦＩ】
H01L27/11
H01L27/11582
H01L29/78 371
H01L29/78 301X
H01L29/58 G
H01L29/50 M
H01L29/78 617K
H01L29/78 618C
H01L29/78 626A
H01L27/092 G
H01L27/092 K
H01L27/092 D
【審査請求】有
【請求項の数】29
【出願形態】ＯＬ
(21)【出願番号】P 2022094011
(22)【出願日】2022-06-09
(31)【優先権主張番号】63/241,098
(32)【優先日】2021-09-07
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/695,943
(32)【優先日】2022-03-16
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ハン－ティン ルー
(72)【発明者】
【氏名】ウェイ－チェン チェン
(72)【発明者】
【氏名】テン－ハオ イェ
【テーマコード（参考）】
4M104
5F048
5F083
5F101
5F110
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA03
4M104BB18
4M104BB25
4M104CC01
4M104CC05
4M104DD03
4M104GG10
4M104GG16
5F048AA01
5F048AB01
5F048AC03
5F048BA01
5F048BB01
5F048BC03
5F048BD07
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5F048BF07
5F048BF15
5F048BF16
5F048CB07
5F083BS01
5F083BS13
5F083BS27
5F083EP02
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
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5F083ER14
5F083ER19
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5F083GA10
5F083HA06
5F083JA03
5F083JA04
5F083JA05
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5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083PR25
5F101BA45
5F101BB02
5F101BC02
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5F101BD30
5F101BD34
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5F101BH02
5F101BH13
5F110AA04
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5F110DD01
5F110DD05
5F110EE04
5F110GG02
5F110GG03
5F110GG04
5F110GG22
5F110GG44
5F110HJ12
5F110HK05
5F110HL14
5F110NN33
5F110NN35
5F140AB03
5F140AC23
5F140AC32
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5F140BA05
5F140BB04
5F140BC12
5F140BG03
5F140BJ08
5F140BK12
5F140CB04
(57)【要約】 （修正有）
【課題】３次元半導体構造のための方法、デバイス、システム及び装置を提供する。
【解決手段】３Ｄ ＳＲＡＭセル構造３００は、半導体基板と、半導体基板上に垂直に積層された複数の導電層３３０、３４０、３５０と、複数のトランジスタＭ１、Ｍ２、Ｍ３とを含む。複数の導電層は、共に順次積層された第１の導電層、第２の導電層及び第３の導電層を含む。複数のトランジスタは、第１の導電層内の第１のトランジスタ３３２及び第２のトランジスタ３３４、３５４並びに第３の導電層内の第３のトランジスタ３５２を含む。各トランジスタは、第１の端子、第２の端子及びゲート端子を含む。第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの第１の端子は、第２の導電層内の第１の導電性ノードＮ０に導電的に結合されている。
【選択図】図３Ａ
【解決手段】３Ｄ ＳＲＡＭセル構造３００は、半導体基板と、半導体基板上に垂直に積層された複数の導電層３３０、３４０、３５０と、複数のトランジスタＭ１、Ｍ２、Ｍ３とを含む。複数の導電層は、共に順次積層された第１の導電層、第２の導電層及び第３の導電層を含む。複数のトランジスタは、第１の導電層内の第１のトランジスタ３３２及び第２のトランジスタ３３４、３５４並びに第３の導電層内の第３のトランジスタ３５２を含む。各トランジスタは、第１の端子、第２の端子及びゲート端子を含む。第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの第１の端子は、第２の導電層内の第１の導電性ノードＮ０に導電的に結合されている。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
半導体基板と、
垂直方向に沿って前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された第１の導電層、第２の導電層および第３の導電層を有する、複数の導電層と、
前記第１の導電層内の第１のトランジスタおよび第２のトランジスタならびに前記第３の導電層内の第３のトランジスタを有する複数のトランジスタであって、各トランジスタは、第１の端子、第２の端子およびゲート端子を含む、複数のトランジスタと
を備え、
前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタの第１の端子は、前記第２の導電層内の第１の導電性ノードに導電的に結合されている、
半導体デバイス。
垂直方向に沿って前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された第１の導電層、第２の導電層および第３の導電層を有する、複数の導電層と、
前記第１の導電層内の第１のトランジスタおよび第２のトランジスタならびに前記第３の導電層内の第３のトランジスタを有する複数のトランジスタであって、各トランジスタは、第１の端子、第２の端子およびゲート端子を含む、複数のトランジスタと
を備え、
前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタの第１の端子は、前記第２の導電層内の第１の導電性ノードに導電的に結合されている、
半導体デバイス。
【請求項2】
前記第１の導電層および前記第３の導電層は、第１の導電材料で作られており、
前記第２の導電層は、前記第１の導電材料とは異なる第２の導電材料で作られている、
請求項１に記載の半導体デバイス。
前記第２の導電層は、前記第１の導電材料とは異なる第２の導電材料で作られている、
請求項１に記載の半導体デバイス。
【請求項3】
前記複数のトランジスタは、第４のトランジスタ、第５のトランジスタおよび第６のトランジスタをさらに有し、
前記第４のトランジスタおよび前記第６のトランジスタは、前記第１の導電層内にあり、前記第５のトランジスタは、前記第３の導電層内にあり、
前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタの第１の端子は、前記第２の導電層内の第２の導電性ノードに導電的に結合されている、
請求項１に記載の半導体デバイス。
前記第４のトランジスタおよび前記第６のトランジスタは、前記第１の導電層内にあり、前記第５のトランジスタは、前記第３の導電層内にあり、
前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタの第１の端子は、前記第２の導電層内の第２の導電性ノードに導電的に結合されている、
請求項１に記載の半導体デバイス。
【請求項4】
前記第１の導電層、前記第２の導電層および前記第３の導電層を互いに導電的に絶縁された２つの部分へ分離するように構成された階段領域をさらに備え、
前記第１のトランジスタおよび前記第２のトランジスタは、前記第１の導電層の第１の部分内にあり、前記第４のトランジスタおよび前記第６のトランジスタは、前記第１の導電層の第２の部分内にあり、
前記第１の導電性ノードは、前記第２の導電層の第１の部分内にあり、前記第２の導電性ノードは、前記第２の導電層の第２の部分内にあり、
前記第３のトランジスタは、前記第３の導電層の第１の部分内にあり、前記第５のトランジスタは、前記第３の導電層の第２の部分内にある、
請求項３に記載の半導体デバイス。
前記第１のトランジスタおよび前記第２のトランジスタは、前記第１の導電層の第１の部分内にあり、前記第４のトランジスタおよび前記第６のトランジスタは、前記第１の導電層の第２の部分内にあり、
前記第１の導電性ノードは、前記第２の導電層の第１の部分内にあり、前記第２の導電性ノードは、前記第２の導電層の第２の部分内にあり、
前記第３のトランジスタは、前記第３の導電層の第１の部分内にあり、前記第５のトランジスタは、前記第３の導電層の第２の部分内にある、
請求項３に記載の半導体デバイス。
【請求項5】
前記階段領域は、互いに対称である第１の階段サブ領域および第２の階段サブ領域を有し、
前記半導体デバイスは、
前記第１の階段サブ領域を垂直に貫通し、かつ、それぞれが 前記第１の導電層、前記第２の導電層および前記第３の導電層の前記第１の部分上の導電パッドに結合している第１のビアセットと、
前記第２の階段サブ領域を垂直に貫通し、かつ、それぞれが 前記第１の導電層、前記第２の導電層および前記第３の導電層の前記第２の部分上の導電パッドに結合している第２のビアセットと
をさらに備える、請求項４に記載の半導体デバイス。
前記半導体デバイスは、
前記第１の階段サブ領域を垂直に貫通し、かつ、それぞれが 前記第１の導電層、前記第２の導電層および前記第３の導電層の前記第１の部分上の導電パッドに結合している第１のビアセットと、
前記第２の階段サブ領域を垂直に貫通し、かつ、それぞれが 前記第１の導電層、前記第２の導電層および前記第３の導電層の前記第２の部分上の導電パッドに結合している第２のビアセットと
をさらに備える、請求項４に記載の半導体デバイス。
【請求項6】
前記第１の導電層、前記第２の導電層および前記第３の導電層よりも上の第１の金属層をさらに備え、
前記第１の金属層内の第１の導電線は、前記第１の導電性ノードを前記第１の導電層内の前記第４のトランジスタのゲート端子と前記第３の導電層内の前記第５のトランジスタのゲート端子とに導電的に結合させるように構成されており、
前記第１の金属層内の第２の導電線は、前記第２の導電性ノードを前記第１の導電層内の前記第２のトランジスタのゲート端子と前記第３の導電層内の前記第３のトランジスタのゲート端子とに導電的に結合させるように構成されている、
請求項３に記載の半導体デバイス。
前記第１の金属層内の第１の導電線は、前記第１の導電性ノードを前記第１の導電層内の前記第４のトランジスタのゲート端子と前記第３の導電層内の前記第５のトランジスタのゲート端子とに導電的に結合させるように構成されており、
前記第１の金属層内の第２の導電線は、前記第２の導電性ノードを前記第１の導電層内の前記第２のトランジスタのゲート端子と前記第３の導電層内の前記第３のトランジスタのゲート端子とに導電的に結合させるように構成されている、
請求項３に記載の半導体デバイス。
【請求項7】
前記第１の導電層内の前記第１のトランジスタおよび前記第６のトランジスタの第２の端子は、第２の金属層内に形成された第１の信号線のペアに結合されており、
前記第１の導電層内の前記第１のトランジスタおよび前記第６のトランジスタのゲート端子は、第３の金属層内に形成された第２の信号線に結合されており、
前記第１の金属層、前記第２の金属層および前記第３の金属層は、前記複数の導電層よりも上に共に垂直に積層されている、
請求項６に記載の半導体デバイス。
前記第１の導電層内の前記第１のトランジスタおよび前記第６のトランジスタのゲート端子は、第３の金属層内に形成された第２の信号線に結合されており、
前記第１の金属層、前記第２の金属層および前記第３の金属層は、前記複数の導電層よりも上に共に垂直に積層されている、
請求項６に記載の半導体デバイス。
【請求項8】
前記第１の導電線および前記第２の導電線は、前記第１の金属層内で互いに導電的に絶縁されており、前記垂直方向に垂直な水平方向に沿って延在し、
前記第１の金属層内の前記第１の導電線は、前記第１の導電層内の前記第４のトランジスタの前記ゲート端子と、前記第２の導電層内の前記第１の導電性ノードと、前記第３の導電層内の前記第５のトランジスタの前記ゲート端子とにそれぞれ結合されており、第１のビアセットが前記垂直方向に沿って第１の階段サブ領域を貫通し、
前記第１の金属層内の前記第２の導電線は、前記第１の導電層内の前記第２のトランジスタの前記ゲート端子と、前記第２の導電層内の前記第２の導電性ノードと、前記第３の導電層内の前記第３のトランジスタの前記ゲート端子とにそれぞれ結合されており、第２のビアセットが前記垂直方向に沿って第２の階段サブ領域を貫通している、
請求項６に記載の半導体デバイス。
前記第１の金属層内の前記第１の導電線は、前記第１の導電層内の前記第４のトランジスタの前記ゲート端子と、前記第２の導電層内の前記第１の導電性ノードと、前記第３の導電層内の前記第５のトランジスタの前記ゲート端子とにそれぞれ結合されており、第１のビアセットが前記垂直方向に沿って第１の階段サブ領域を貫通し、
前記第１の金属層内の前記第２の導電線は、前記第１の導電層内の前記第２のトランジスタの前記ゲート端子と、前記第２の導電層内の前記第２の導電性ノードと、前記第３の導電層内の前記第３のトランジスタの前記ゲート端子とにそれぞれ結合されており、第２のビアセットが前記垂直方向に沿って第２の階段サブ領域を貫通している、
請求項６に記載の半導体デバイス。
【請求項9】
前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタを含む第１のインバータと、前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタを含む第２のインバータとを有するインバータのペアを備え、
前記第１のトランジスタおよび前記第６のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のパスゲートトランジスタであり、前記第２のトランジスタおよび前記第４のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のプルアップトランジスタであり、前記第３のトランジスタおよび前記第５のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のプルダウントランジスタである、
請求項３に記載の半導体デバイス。
前記第１のトランジスタおよび前記第６のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のパスゲートトランジスタであり、前記第２のトランジスタおよび前記第４のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のプルアップトランジスタであり、前記第３のトランジスタおよび前記第５のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のプルダウントランジスタである、
請求項３に記載の半導体デバイス。
【請求項10】
前記第１の導電層内の前記第２のトランジスタおよび前記第４のトランジスタの第２の端子は、第１の供給電圧に導電的に結合されており、
前記第３の導電層内の前記第３のトランジスタおよび前記第５のトランジスタの第２の端子は、第２の供給電圧に導電的に結合されている、
請求項３に記載の半導体デバイス。
前記第３の導電層内の前記第３のトランジスタおよび前記第５のトランジスタの第２の端子は、第２の供給電圧に導電的に結合されている、
請求項３に記載の半導体デバイス。
【請求項11】
前記複数のトランジスタは、
前記第３のトランジスタのゲート端子を共有する、前記第３の導電層内の別の第２のトランジスタと、
前記第５のトランジスタのゲート端子を共有する、前記第３の導電層内の別の第４のトランジスタと
をさらに有する、
請求項３に記載の半導体デバイス。
前記第３のトランジスタのゲート端子を共有する、前記第３の導電層内の別の第２のトランジスタと、
前記第５のトランジスタのゲート端子を共有する、前記第３の導電層内の別の第４のトランジスタと
をさらに有する、
請求項３に記載の半導体デバイス。
【請求項12】
前記第１のトランジスタおよび前記第２のトランジスタのゲート端子は、前記垂直方向に沿って前記第１の導電層を通って前記第２の導電層上へ延在する第１の絶縁スリットにより互いに導電的に絶縁されており、
前記第４のトランジスタおよび前記第６のトランジスタのゲート端子は、前記垂直方向に沿って前記第１の導電層を通って前記第２の導電層上へ延在する第２の絶縁スリットにより互いに導電的に絶縁されている、
請求項３に記載の半導体デバイス。
前記第４のトランジスタおよび前記第６のトランジスタのゲート端子は、前記垂直方向に沿って前記第１の導電層を通って前記第２の導電層上へ延在する第２の絶縁スリットにより互いに導電的に絶縁されている、
請求項３に記載の半導体デバイス。
【請求項13】
６Ｔ ＳＲＡＭセルであるように構成されている、請求項３に記載の半導体デバイス。
【請求項14】
前記６Ｔ ＳＲＡＭセルは、ゲートオールアラウンド（ＧＡＡ）トランジスタアーキテクチャ内の不揮発性メモリセルに結合されている、請求項１３に記載の半導体デバイス。
【請求項15】
前記第１のトランジスタおよび前記第３のトランジスタは、第１のドーパント型のトランジスタであり、前記第２のトランジスタは、前記第１のドーパント型とは異なる第２のドーパント型のトランジスタである、請求項１に記載の半導体デバイス。
【請求項16】
前記第１のドーパント型は、Ｎドーパント型であり、前記第２のドーパント型は、Ｐドーパント型である、請求項１５に記載の半導体デバイス。
【請求項17】
前記半導体基板は、第１のドーパント型を含む第１のドープ領域と、第２のドーパント型を含む第２のドープ領域とを有し、前記第１のドープ領域および前記第２のドープ領域は、互いに導電的に絶縁されており、
前記半導体デバイスは、前記複数の導電層を通って前記半導体基板上へ延在する複数の半導体ピラーを備え、
前記複数の半導体ピラーは、前記第１のドープ領域上へ延在する第１の半導体ピラーと、前記第２のドープ領域上へ延在する第２の半導体ピラーとを有する、
請求項１から１６のいずれか一項に記載の半導体デバイス。
前記半導体デバイスは、前記複数の導電層を通って前記半導体基板上へ延在する複数の半導体ピラーを備え、
前記複数の半導体ピラーは、前記第１のドープ領域上へ延在する第１の半導体ピラーと、前記第２のドープ領域上へ延在する第２の半導体ピラーとを有する、
請求項１から１６のいずれか一項に記載の半導体デバイス。
【請求項18】
前記第１の半導体ピラーおよび前記第２の半導体ピラーの各々は、前記第１の導電層および前記第３の導電層内のゲート誘電体構造により囲まれており、
前記第１の半導体ピラーおよび前記第２の半導体ピラーの各々は、前記第２の導電層内の金属構造により囲まれている、
請求項１７に記載の半導体デバイス。
前記第１の半導体ピラーおよび前記第２の半導体ピラーの各々は、前記第２の導電層内の金属構造により囲まれている、
請求項１７に記載の半導体デバイス。
【請求項19】
前記第１の半導体ピラーは、前記複数の導電層よりも上の第１の部分と、前記第２の導電層内の前記金属構造により囲まれた第２の部分とを含み、前記第１の半導体ピラーの前記第１の部分および前記第２の部分は、前記第１のドーパント型でドープされており、
前記第２の半導体ピラーは、前記複数の導電層よりも上の第３の部分と、前記第２の導電層内の前記金属構造により囲まれた第４の部分とを含み、前記第２の半導体ピラーの前記第３の部分および前記第４の部分は、前記第２のドーパント型でドープされている、
請求項１８に記載の半導体デバイス。
前記第２の半導体ピラーは、前記複数の導電層よりも上の第３の部分と、前記第２の導電層内の前記金属構造により囲まれた第４の部分とを含み、前記第２の半導体ピラーの前記第３の部分および前記第４の部分は、前記第２のドーパント型でドープされている、
請求項１８に記載の半導体デバイス。
【請求項20】
前記第１のトランジスタは、前記第１の導電層の第１の部分と、前記第１の導電層内の第１のゲート誘電体構造により囲まれた前記第２の半導体ピラーの第１の部分と、前記第１のゲート誘電体構造とを含み、
前記第２のトランジスタは、前記第１の導電層の第２の部分と、前記第１の導電層内の第２のゲート誘電体構造により囲まれた前記第１の半導体ピラーの第１の部分と、前記第２のゲート誘電体構造とを含み、
前記第３のトランジスタは、前記第３の導電層のある部分と、前記第３の導電層内の第３のゲート誘電体構造により囲まれた前記第２の半導体ピラーの第２の部分と、前記第３のゲート誘電体構造とを含む、
請求項１８に記載の半導体デバイス。
前記第２のトランジスタは、前記第１の導電層の第２の部分と、前記第１の導電層内の第２のゲート誘電体構造により囲まれた前記第１の半導体ピラーの第１の部分と、前記第２のゲート誘電体構造とを含み、
前記第３のトランジスタは、前記第３の導電層のある部分と、前記第３の導電層内の第３のゲート誘電体構造により囲まれた前記第２の半導体ピラーの第２の部分と、前記第３のゲート誘電体構造とを含む、
請求項１８に記載の半導体デバイス。
【請求項21】
前記垂直方向に沿って前記複数の導電層を通って前記半導体基板上へ延在する、隣接する導電スリットの間にあるように構成された、請求項１に記載の半導体デバイス。
【請求項22】
半導体基板と、
前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された下導電層、中央導電層および上導電層を有する、複数の導電層と、
前記半導体基板上へ前記下導電層、前記中央導電層および前記上導電層を垂直に貫通する第１の半導体ピラーであって、前記下導電層により囲まれた第１の下部と、前記中央導電層により囲まれた第１の中央部と、前記上導電層により囲まれた第１の上部とを有する、第１の半導体ピラーと、
前記第１の下部および前記下導電層により囲まれた第１のゲート誘電体構造と、前記第１の上部および前記上導電層により囲まれた第２のゲート誘電体構造とを有する複数のゲート誘電体構造と
を備え、
前記第１の半導体ピラーの前記第１の中央部は、前記中央導電層に導電的に結合されている、
半導体デバイス。
前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された下導電層、中央導電層および上導電層を有する、複数の導電層と、
前記半導体基板上へ前記下導電層、前記中央導電層および前記上導電層を垂直に貫通する第１の半導体ピラーであって、前記下導電層により囲まれた第１の下部と、前記中央導電層により囲まれた第１の中央部と、前記上導電層により囲まれた第１の上部とを有する、第１の半導体ピラーと、
前記第１の下部および前記下導電層により囲まれた第１のゲート誘電体構造と、前記第１の上部および前記上導電層により囲まれた第２のゲート誘電体構造とを有する複数のゲート誘電体構造と
を備え、
前記第１の半導体ピラーの前記第１の中央部は、前記中央導電層に導電的に結合されている、
半導体デバイス。
【請求項23】
前記半導体基板上へ前記複数の導電層を垂直に貫通する第２の半導体ピラーであって、前記下導電層により囲まれた第２の下部と、前記中央導電層により囲まれた第２の中央部と、前記上導電層により囲まれた第２の上部とを有する、第２の半導体ピラー
をさらに備え、
前記複数のゲート誘電体構造は、前記第２の下部および前記下導電層により囲まれた第３のゲート誘電体構造と、前記第２の上部および前記上導電層により囲まれた第４のゲート誘電体構造とを有し、
前記第２の半導体ピラーの前記第２の中央部は、前記中央導電層に導電的に結合されている、
請求項２２に記載の半導体デバイス。
をさらに備え、
前記複数のゲート誘電体構造は、前記第２の下部および前記下導電層により囲まれた第３のゲート誘電体構造と、前記第２の上部および前記上導電層により囲まれた第４のゲート誘電体構造とを有し、
前記第２の半導体ピラーの前記第２の中央部は、前記中央導電層に導電的に結合されている、
請求項２２に記載の半導体デバイス。
【請求項24】
前記半導体基板は、第１のドーパント型領域および第２のドーパント型領域を有し、
前記第１の半導体ピラーは、前記第１のドーパント型領域上へ垂直に延在し、前記第２の半導体ピラーは、前記第２のドーパント型領域上へ垂直に延在している、
請求項２３に記載の半導体デバイス。
前記第１の半導体ピラーは、前記第１のドーパント型領域上へ垂直に延在し、前記第２の半導体ピラーは、前記第２のドーパント型領域上へ垂直に延在している、
請求項２３に記載の半導体デバイス。
【請求項25】
前記中央導電層内の複数の金属構造をさらに備え、
前記複数の金属構造は、
前記第１の半導体ピラーの前記第１の中央部と前記中央導電層とにより囲まれた第１の金属構造と、
前記第２の半導体ピラーの前記第２の中央部と前記中央導電層とにより囲まれた第２の金属構造と
を有する、
請求項２３に記載の半導体デバイス。
前記複数の金属構造は、
前記第１の半導体ピラーの前記第１の中央部と前記中央導電層とにより囲まれた第１の金属構造と、
前記第２の半導体ピラーの前記第２の中央部と前記中央導電層とにより囲まれた第２の金属構造と
を有する、
請求項２３に記載の半導体デバイス。
【請求項26】
前記下導電層は、前記第１のゲート誘電体構造と前記第１の半導体ピラーとを囲む第１の導電部と、前記第３のゲート誘電体構造と前記第２の半導体ピラーとを囲む第２の導電部とを含み、
前記第１の導電部および前記第２の導電部は、前記第１のゲート誘電体構造と前記第２のゲート誘電体構造との間で互いに少なくとも部分的に重なっており、
前記上導電層は、前記第２のゲート誘電体構造と前記第１の半導体ピラーとを囲む第３の導電部と、前記第４のゲート誘電体構造と前記第２の半導体ピラーとを囲む第４の導電部とを含み、前記第３の導電部および前記第４の導電部は、前記第３のゲート誘電体構造と前記第４のゲート誘電体構造との間で互いに分離および絶縁されている、
請求項２３に記載の半導体デバイス。
前記第１の導電部および前記第２の導電部は、前記第１のゲート誘電体構造と前記第２のゲート誘電体構造との間で互いに少なくとも部分的に重なっており、
前記上導電層は、前記第２のゲート誘電体構造と前記第１の半導体ピラーとを囲む第３の導電部と、前記第４のゲート誘電体構造と前記第２の半導体ピラーとを囲む第４の導電部とを含み、前記第３の導電部および前記第４の導電部は、前記第３のゲート誘電体構造と前記第４のゲート誘電体構造との間で互いに分離および絶縁されている、
請求項２３に記載の半導体デバイス。
【請求項27】
前記半導体基板上へ前記複数の導電層を垂直に貫通する第３の半導体ピラーであって、前記下導電層内の第３の下部と、前記中央導電層により囲まれた第３の中央部と、前記上導電層により囲まれた第３の上部とを有し、前記複数のゲート誘電体構造は、前記第３の下部と前記下導電層とに囲まれた第５のゲート誘電体構造と、前記第３の上部と前記上導電層とに囲まれた第６のゲート誘電体構造とを有し、前記第３の半導体ピラーの前記第３の中央部は、前記中央導電層に導電的に結合されている、第３の半導体ピラーと、
前記半導体基板上へ前記複数の導電層を垂直に貫通する第４の半導体ピラーであって、前記下導電層内の第４の下部と、前記中央導電層により囲まれた第４の中央部と、前記上導電層により囲まれた第４の上部とを有し、前記複数のゲート誘電体構造は、前記第４の下部と前記下導電層とにより囲まれた第７のゲート誘電体構造と、前記第４の上部と前記上導電層とにより囲まれた第８のゲート誘電体構造とを有し、前記第４の半導体ピラーの前記第４の中央部は、前記中央導電層に導電的に結合されている、第４の半導体ピラーと
をさらに備える、請求項２３から２６のいずれか一項に記載の半導体デバイス。
前記半導体基板上へ前記複数の導電層を垂直に貫通する第４の半導体ピラーであって、前記下導電層内の第４の下部と、前記中央導電層により囲まれた第４の中央部と、前記上導電層により囲まれた第４の上部とを有し、前記複数のゲート誘電体構造は、前記第４の下部と前記下導電層とにより囲まれた第７のゲート誘電体構造と、前記第４の上部と前記上導電層とにより囲まれた第８のゲート誘電体構造とを有し、前記第４の半導体ピラーの前記第４の中央部は、前記中央導電層に導電的に結合されている、第４の半導体ピラーと
をさらに備える、請求項２３から２６のいずれか一項に記載の半導体デバイス。
【請求項28】
前記複数の導電層よりも上の金属層をさらに備え、
前記中央導電層は、前記第１の半導体ピラーおよび前記第２の半導体ピラーが貫通する第１の部分と、前記第３の半導体ピラーおよび前記第４の半導体ピラーが貫通する第２の部分とを含み、前記第１の部分および前記第２の部分は、互いに絶縁されており、
前記金属層内の第１の導電線が、前記中央導電層の前記第１の部分を、前記第４の半導体ピラーと前記第８のゲート誘電体構造とを囲む前記上導電層のある部分と、前記第３の半導体ピラーと前記第５のゲート誘電体構造とを囲む前記下導電層のある部分とに導電的に結合させるように構成されており、
前記金属層内の第２の導電線が、前記中央導電層の前記第２の部分を、前記第１の半導体ピラーと前記第３のゲート誘電体構造とを囲む前記上導電層のある部分と、前記第２の半導体ピラーと前記第２のゲート誘電体構造とを囲む前記下導電層のある部分とに導電的に結合させるように構成されている、
請求項２７に記載の半導体デバイス。
前記中央導電層は、前記第１の半導体ピラーおよび前記第２の半導体ピラーが貫通する第１の部分と、前記第３の半導体ピラーおよび前記第４の半導体ピラーが貫通する第２の部分とを含み、前記第１の部分および前記第２の部分は、互いに絶縁されており、
前記金属層内の第１の導電線が、前記中央導電層の前記第１の部分を、前記第４の半導体ピラーと前記第８のゲート誘電体構造とを囲む前記上導電層のある部分と、前記第３の半導体ピラーと前記第５のゲート誘電体構造とを囲む前記下導電層のある部分とに導電的に結合させるように構成されており、
前記金属層内の第２の導電線が、前記中央導電層の前記第２の部分を、前記第１の半導体ピラーと前記第３のゲート誘電体構造とを囲む前記上導電層のある部分と、前記第２の半導体ピラーと前記第２のゲート誘電体構造とを囲む前記下導電層のある部分とに導電的に結合させるように構成されている、
請求項２７に記載の半導体デバイス。
【請求項29】
半導体基板上の複数のメモリセルと、
前記複数のメモリセルよりも上に形成された金属層と
を備え、
前記複数のメモリセルの各々は、
前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された第１の導電層、第２の導電層および第３の導電層を含む、複数の導電層と、
第１の端子、第２の端子およびゲート端子を各々が含む６つのトランジスタを含む複数のトランジスタと
を有し、
第１のトランジスタ、第２のトランジスタ、第４のトランジスタ、第６のトランジスタが前記第１の導電層内にあり、第３のトランジスタおよび第５のトランジスタが前記第３の導電層内にあり、前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタの第１の端子が、前記第２の導電層内の第１の導電性ノードに導電的に結合されており、前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタの第１の端子が、前記第２の導電層内の第２の導電性ノードに導電的に結合されており、
前記金属層内の第１の導電線が、前記第１の導電性ノードを、前記第１の導電層内の前記第４のトランジスタのゲート端子と、前記第３の導電層内の前記第５のトランジスタのゲート端子とに導電的に結合させるように構成されており、
前記金属層内の第２の導電線が、前記第２の導電性ノードを、前記第１の導電層内の前記第２のトランジスタのゲート端子と、前記第３の導電層内の前記第３のトランジスタのゲート端子とに導電的に結合させるように構成されている、
メモリデバイス。
前記複数のメモリセルよりも上に形成された金属層と
を備え、
前記複数のメモリセルの各々は、
前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された第１の導電層、第２の導電層および第３の導電層を含む、複数の導電層と、
第１の端子、第２の端子およびゲート端子を各々が含む６つのトランジスタを含む複数のトランジスタと
を有し、
第１のトランジスタ、第２のトランジスタ、第４のトランジスタ、第６のトランジスタが前記第１の導電層内にあり、第３のトランジスタおよび第５のトランジスタが前記第３の導電層内にあり、前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタの第１の端子が、前記第２の導電層内の第１の導電性ノードに導電的に結合されており、前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタの第１の端子が、前記第２の導電層内の第２の導電性ノードに導電的に結合されており、
前記金属層内の第１の導電線が、前記第１の導電性ノードを、前記第１の導電層内の前記第４のトランジスタのゲート端子と、前記第３の導電層内の前記第５のトランジスタのゲート端子とに導電的に結合させるように構成されており、
前記金属層内の第２の導電線が、前記第２の導電性ノードを、前記第１の導電層内の前記第２のトランジスタのゲート端子と、前記第３の導電層内の前記第３のトランジスタのゲート端子とに導電的に結合させるように構成されている、
メモリデバイス。
【発明の詳細な説明】
【背景技術】
【0001】
電子回路、特に、半導体処理における集積回路として製造される電子回路についての現在の一般的な要件は、メモリストレージ素子のアレイである。これらの要素は、ＳＲＡＭメモリを形成するスタティックランダムアクセスメモリ（ＳＲＡＭ）セルとして提供され得る。スルーＳＲＡＭは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）よりもアクセス時間が速い。各ＳＲＡＭセルには複数のトランジスタが必要なので、ＳＲＡＭは、ＤＲＡＭよりも高価である。例えば、６Ｔ ＳＲＡＭセルは、６つのトランジスタを含む。さらに、ＳＲＡＭセルは、ＤＲＡＭセルよりもはるかに大きいエリアを占有する。このことは、ＤＲＡＭよりも小さい密度を有するＳＲＡＭをもたらす。しかしながら、小さいサイズのＳＲＡＭセルを生産することは困難である。なぜなら、先進的な相補型金属酸化物半導体（ＣＭＯＳ）技術が必要とされ得るからである。
【先行技術文献】
【特許文献】
【0002】
【特許文献1】米国特許第１０，３１２，２２９号明細書
【発明の概要】
【0003】
本開示は、例えば、積層された垂直ゲートオールアラウンド（ＧＡＡ）トランジスタアーキテクチャを用いてＳＲＡＭセル構造を形成する三次元（３Ｄ）半導体構造のための方法、システムおよび技術を説明する。
【0004】
本開示は、例えば、積層された垂直ゲートオールアラウンド（ＧＡＡ）トランジスタアーキテクチャを用いてＳＲＡＭセル構造を形成する三次元（３Ｄ）半導体構造のための方法、システムおよび技術を説明する。
【0005】
本開示の１つの態様は、半導体基板と、垂直方向に沿って前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された第１の導電層、第２の導電層および第３の導電層を有する、複数の導電層と、前記第１の導電層内の第１のトランジスタおよび第２のトランジスタならびに前記第３の導電層内の第３のトランジスタを有する複数のトランジスタであって、各トランジスタは、第１の端子、第２の端子およびゲート端子を含む、複数のトランジスタとを備える半導体デバイスを特徴とする。前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタの第１の端子は、前記第２の導電層内の第１の導電性ノードに導電的に結合されている。
【0006】
いくつかの実施形態において、前記第１の導電層および前記第３の導電層は、第１の導電材料で作られており、前記第２の導電層は、前記第１の導電材料とは異なる第２の導電材料で作られている。
【0007】
いくつかの実施形態において、前記複数のトランジスタは、第４のトランジスタ、第５のトランジスタおよび第６のトランジスタをさらに有し、前記第４のトランジスタおよび前記第６のトランジスタは、前記第１の導電層内にあり、前記第５のトランジスタは、前記第３の導電層内にあり、前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタの第１の端子は、前記第２の導電層内の第２の導電性ノードに導電的に結合されている。
【0008】
いくつかの実施形態において、前記半導体デバイスは、前記第１の導電層、前記第２の導電層および前記第３の導電層を互いに導電的に絶縁された２つの部分へ分離するように構成された階段領域をさらに備える。前記第１のトランジスタおよび前記第２のトランジスタは、前記第１の導電層の第１の部分内にあってよく、前記第４のトランジスタおよび前記第６のトランジスタは、前記第１の導電層の第２の部分内にあってよい。前記第１の導電性ノードは、前記第２の導電層の第１の部分内にあってよく、前記第２の導電性ノードは、前記第２の導電層の第２の部分内にあってよい。前記第３のトランジスタは、前記第３の導電層の第１の部分内にあってよく、前記第５のトランジスタは、前記第３の導電層の第２の部分内にあってよい。
【0009】
いくつかの実施形態において、前記階段領域は、互いに対称である第１の階段サブ領域および第２の階段サブ領域を有する。前記半導体デバイスは、前記第１の階段サブ領域を垂直に貫通し、かつ、それぞれが 前記第１の導電層、前記第２の導電層および前記第３の導電層の前記第１の部分上の導電パッドに結合している第１のビアセットと、前記第２の階段サブ領域を垂直に貫通し、かつ、それぞれが 前記第１の導電層、前記第２の導電層および前記第３の導電層の前記第２の部分上の導電パッドに結合している第２のビアセットとをさらに備えてよい。
【0010】
いくつかの実施形態において、前記半導体デバイスは、前記第１の導電層、前記第２の導電層および前記第３の導電層よりも上の第１の金属層をさらに備える。
前記第１の金属層内の第１の導電線は、前記第１の導電性ノードを前記第１の導電層内の前記第４のトランジスタのゲート端子と前記第３の導電層内の前記第５のトランジスタのゲート端子とに導電的に結合させるように構成されてよく、前記第１の金属層内の第２の導電線は、前記第２の導電性ノードを前記第１の導電層内の前記第２のトランジスタのゲート端子と前記第３の導電層内の前記第３のトランジスタのゲート端子とに導電的に結合させるように構成されてよい。
前記第１の金属層内の第１の導電線は、前記第１の導電性ノードを前記第１の導電層内の前記第４のトランジスタのゲート端子と前記第３の導電層内の前記第５のトランジスタのゲート端子とに導電的に結合させるように構成されてよく、前記第１の金属層内の第２の導電線は、前記第２の導電性ノードを前記第１の導電層内の前記第２のトランジスタのゲート端子と前記第３の導電層内の前記第３のトランジスタのゲート端子とに導電的に結合させるように構成されてよい。
【0011】
いくつかの実施形態において、前記第１の導電層内の前記第１のトランジスタおよび前記第６のトランジスタの第２の端子は、第２の金属層内に形成された第１の信号線のペアに結合されており、前記第１の導電層内の前記第１のトランジスタおよび前記第６のトランジスタのゲート端子は、第３の金属層内に形成された第２の信号線に結合されており、前記第１の金属層、前記第２の金属層および前記第３の金属層は、前記複数の導電層よりも上に共に垂直に積層されている。
【0012】
いくつかの実施形態において、前記第１の導電線および前記第２の導電線は、前記第１の金属層内で互いに導電的に絶縁されており、前記垂直方向に垂直な水平方向に沿って延在している。前記第１の金属層内の前記第１の導電線は、前記第１の導電層内の前記第４のトランジスタの前記ゲート端子と、前記第２の導電層内の前記第１の導電性ノードと、前記第３の導電層内の前記第５のトランジスタの前記ゲート端子とにそれぞれ結合されており、第１のビアセットが前記垂直方向に沿って第１の階段サブ領域を貫通している。前記第１の金属層内の前記第２の導電線は、前記第１の導電層内の前記第２のトランジスタの前記ゲート端子と、前記第２の導電層内の前記第２の導電性ノードと、前記第３の導電層内の前記第３のトランジスタの前記ゲート端子とにそれぞれ結合されており、第２のビアセットが前記垂直方向に沿って第２の階段サブ領域を貫通している。
【0013】
いくつかの実施形態において、前記半導体デバイスは、前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタを含む第１のインバータと、前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタを含む第２のインバータとを有するインバータのペアを備える。前記第１のトランジスタおよび前記第６のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のパスゲートトランジスタであり、前記第２のトランジスタおよび前記第４のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のプルアップトランジスタであり、前記第３のトランジスタおよび前記第５のトランジスタはそれぞれ、前記第１のインバータおよび前記第２のインバータ内のプルダウントランジスタである。
【0014】
いくつかの実施形態において、前記第１の導電層内の前記第２のトランジスタおよび前記第４のトランジスタの第２の端子は、第１の供給電圧に導電的に結合されており、前記第３の導電層内の前記第３のトランジスタおよび前記第５のトランジスタの第２の端子は、第２の供給電圧に導電的に結合されている。
【0015】
いくつかの実施形態において、前記複数のトランジスタは、前記第３のトランジスタのゲート端子を共有する、前記第３の導電層内の別の第２のトランジスタと、前記第５のトランジスタのゲート端子を共有する、前記第３の導電層内の別の第４のトランジスタとをさらに有する。
【0016】
いくつかの実施形態において、前記第１のトランジスタおよび前記第２のトランジスタのゲート端子は、前記垂直方向に沿って前記第１の導電層を通って前記第２の導電層上へ延在する第１の絶縁スリットにより互いに導電的に絶縁されており、前記第４のトランジスタおよび前記第６のトランジスタのゲート端子は、前記垂直方向に沿って前記第１の導電層を通って前記第２の導電層上へ延在する第２の絶縁スリットにより互いに導電的に絶縁されている。
【0017】
いくつかの実施形態において、前記半導体デバイスは、６Ｔ ＳＲＡＭセルであるように構成されている。前記６Ｔ ＳＲＡＭセルは、ゲートオールアラウンド（ＧＡＡ）トランジスタアーキテクチャ内の不揮発性メモリセルに結合されてよい。
【0018】
いくつかの実施形態において、前記第１のトランジスタおよび前記第３のトランジスタは、第１のドーパント型のトランジスタであり、前記第２のトランジスタは、前記第１のドーパント型とは異なる第２のドーパント型のトランジスタである。前記第１のドーパント型は、Ｎドーパント型であってよく、前記第２のドーパント型は、Ｐドーパント型であってよい。
【0019】
いくつかの実施形態において、前記半導体基板は、第１のドーパント型を含む第１のドープ領域と、第２のドーパント型を含む第２のドープ領域とを有し、前記第１のドープ領域および前記第２のドープ領域は、互いに導電的に絶縁されており、前記半導体デバイスは、前記複数の導電層を通って前記半導体基板上へ延在する複数の半導体ピラーを備え、前記複数の半導体ピラーは、前記第１のドープ領域上へ延在する第１の半導体ピラーと、前記第２のドープ領域上へ延在する第２の半導体ピラーとを有する。
【0020】
いくつかの実施形態において、前記第１の半導体ピラーおよび前記第２の半導体ピラーの各々は、前記第１の導電層および前記第３の導電層内のゲート誘電体構造により囲まれており、前記第１の半導体ピラーおよび前記第２の半導体ピラーの各々は、前記第２の導電層内の金属構造により囲まれている。
【0021】
いくつかの実施形態において、前記第１の半導体ピラーは、前記複数の導電層よりも上の第１の部分と、前記第２の導電層内の前記金属構造により囲まれた第２の部分とを含み、前記第１の半導体ピラーの前記第１の部分および前記第２の部分は、前記第１のドーパント型でドープされている。いくつかの実施形態において、前記第２の半導体ピラーは、前記複数の導電層よりも上の第３の部分と、前記第２の導電層内の前記金属構造により囲まれた第４の部分とを含み、前記第２の半導体ピラーの前記第３の部分および前記第４の部分は、前記第２のドーパント型でドープされている。
【0022】
いくつかの実施形態において、前記第１のトランジスタは、前記第１の導電層の第１の部分と、前記第１の導電層内の第１のゲート誘電体構造により囲まれた前記第２の半導体ピラーの第１の部分と、前記第１のゲート誘電体構造とを含み、前記第２のトランジスタは、前記第１の導電層の第２の部分と、前記第１の導電層内の第２のゲート誘電体構造により囲まれた前記第１の半導体ピラーの第１の部分と、前記第２のゲート誘電体構造とを含み、前記第３のトランジスタは、前記第３の導電層のある部分と、前記第３の導電層内の第３のゲート誘電体構造により囲まれた前記第２の半導体ピラーの第２の部分と、前記第３のゲート誘電体構造とを含む。
【0023】
いくつかの実施形態において、前記半導体デバイスは、前記垂直方向に沿って前記複数の導電層を通って前記半導体基板上へ延在する、隣接する導電スリットの間にあるように構成されている。
【0024】
本開示の別の態様は、半導体基板と、前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された下導電層、中央導電層および上導電層を有する、複数の導電層と、前記半導体基板上へ前記下導電層、前記中央導電層および前記上導電層を垂直に貫通する第１の半導体ピラーであって、前記下導電層により囲まれた第１の下部と、前記中央導電層により囲まれた第１の中央部と、前記上導電層により囲まれた第１の上部とを有する、第１の半導体ピラーと、前記第１の下部および前記下導電層により囲まれた第１のゲート誘電体構造と、前記第１の上部および前記上導電層により囲まれた第２のゲート誘電体構造とを有する複数のゲート誘電体構造とを備える半導体デバイスを特徴とする。前記第１の半導体ピラーの前記第１の中央部は、前記中央導電層に導電的に結合されている。
【0025】
いくつかの実施形態において、前記半導体デバイスは、前記半導体基板上へ前記複数の導電層を垂直に貫通する第２の半導体ピラーであって、前記下導電層により囲まれた第２の下部と、前記中央導電層により囲まれた第２の中央部と、前記上導電層により囲まれた第２の上部とを有する、第２の半導体ピラーをさらに備える。いくつかの実施形態において、前記複数のゲート誘電体構造は、前記第２の下部および前記下導電層により囲まれた第３のゲート誘電体構造と、前記第２の上部および前記上導電層により囲まれた第４のゲート誘電体構造とを有する。いくつかの実施形態において、前記第２の半導体ピラーの前記第２の中央部は、前記中央導電層に導電的に結合されている。
【0026】
いくつかの実施形態において、前記半導体基板は、第１のドーパント型領域および第２のドーパント型領域を有し、前記第１の半導体ピラーは、前記第１のドーパント型領域上へ垂直に延在し、前記第２の半導体ピラーは、前記第２のドーパント型領域上へ垂直に延在している。
【0027】
いくつかの実施形態において、前記半導体デバイスは、前記中央導電層内の複数の金属構造をさらに備える。いくつかの実施形態において、前記複数の金属構造は、前記第１の半導体ピラーの前記第１の中央部と前記中央導電層とにより囲まれた第１の金属構造と、前記第２の半導体ピラーの前記第２の中央部と前記中央導電層とにより囲まれた第２の金属構造とを有する。
【0028】
いくつかの実施形態において、前記下導電層は、前記第１のゲート誘電体構造と前記第１の半導体ピラーとを囲む第１の導電部と、前記第３のゲート誘電体構造と前記第２の半導体ピラーとを囲む第２の導電部とを含み、前記第１の導電部および前記第２の導電部は、前記第１のゲート誘電体構造と前記第２のゲート誘電体構造との間で互いに少なくとも部分的に重なっている。いくつかの実施形態において、前記上導電層は、前記第２のゲート誘電体構造と前記第１の半導体ピラーとを囲む第３の導電部と、前記第４のゲート誘電体構造と前記第２の半導体ピラーとを囲む第４の導電部とを含み、前記第３の導電部および前記第４の導電部は、前記第３のゲート誘電体構造と前記第４のゲート誘電体構造との間で互いに分離および絶縁されている。
【0029】
いくつかの実施形態において、前記半導体デバイスは、前記半導体基板上へ前記複数の導電層を垂直に貫通する第３の半導体ピラーであって、前記下導電層内の第３の下部と、前記中央導電層により囲まれた第３の中央部と、前記上導電層により囲まれた第３の上部とを有し、前記複数のゲート誘電体構造は、前記第３の下部と前記下導電層とに囲まれた第５のゲート誘電体構造と、前記第３の上部と前記上導電層とに囲まれた第６のゲート誘電体構造とを有し、前記第３の半導体ピラーの前記第３の中央部は、前記中央導電層に導電的に結合されている、第３の半導体ピラーをさらに備える。
【0030】
いくつかの実施形態において、前記半導体デバイスは、前記半導体基板上へ前記複数の導電層を垂直に貫通する第４の半導体ピラーであって、前記下導電層内の第４の下部と、前記中央導電層により囲まれた第４の中央部と、前記上導電層により囲まれた第４の上部とを有し、前記複数のゲート誘電体構造は、前記第４の下部と前記下導電層とにより囲まれた第７のゲート誘電体構造と、前記第４の上部と前記上導電層とにより囲まれた第８のゲート誘電体構造とを有し、前記第４の半導体ピラーの前記第４の中央部は、前記中央導電層に導電的に結合されている、第４の半導体ピラーをさらに備える。
【0031】
いくつかの実施形態において、前記半導体デバイスは、前記複数の導電層よりも上の金属層をさらに備える。前記中央導電層は、前記第１の半導体ピラーおよび前記第２の半導体ピラーが貫通する第１の部分と、前記第３の半導体ピラーおよび前記第４の半導体ピラーが貫通する第２の部分とを含み、前記第１の部分および前記第２の部分は、互いに絶縁されている。前記金属層内の第１の導電線が、前記中央導電層の前記第１の部分を、前記第４の半導体ピラーと前記第８のゲート誘電体構造とを囲む前記上導電層のある部分と、前記第３の半導体ピラーと前記第５のゲート誘電体構造とを囲む前記下導電層のある部分とに導電的に結合させるように構成されている。前記金属層内の第２の導電線が、前記中央導電層の前記第２の部分を、前記第１の半導体ピラーと前記第３のゲート誘電体構造とを囲む前記上導電層のある部分と、前記第２の半導体ピラーと前記第２のゲート誘電体構造とを囲む前記下導電層のある部分とに導電的に結合させるように構成されている。
【0032】
本開示の別の態様は、半導体基板上の複数のメモリセルと、前記複数のメモリセルよりも上に形成された金属層とを備えるメモリデバイスを特徴とする。前記複数のメモリセルの各々は、垂直方向に沿って前記半導体基板上に垂直に積層された複数の導電層であって、共に順次積層された第１の導電層、第２の導電層および第３の導電層を有する、複数の導電層と、第１の端子、第２の端子およびゲート端子を各々が含む６つのトランジスタを含む複数のトランジスタとを有する。第１のトランジスタ、第２のトランジスタ、第４のトランジスタ、第６のトランジスタが前記第１の導電層内にあり、第３のトランジスタおよび第５のトランジスタが前記第３の導電層内にあり、前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタの第１の端子が、前記第２の導電層内の第１の導電性ノードに導電的に結合されており、前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタの第１の端子が、前記第２の導電層内の第２の導電性ノードに導電的に結合されている。前記金属層内の第１の導電線が、前記第１の導電性ノードを、前記第１の導電層内の前記第４のトランジスタのゲート端子と、前記第３の導電層内の前記第５のトランジスタのゲート端子とに導電的に結合させるように構成されている。前記金属層内の第２の導電線が、前記第２の導電性ノードを、前記第１の導電層内の前記第２のトランジスタのゲート端子と、前記第３の導電層内の前記第３のトランジスタのゲート端子とに導電的に結合させるように構成されている。
【0033】
本開示の別の態様は、基板と、前記基板上に配置された垂直スタックとを備える半導体デバイスを特徴とする。前記垂直スタックは、下導電層と、前記下導電層よりも上の中央導電層と、前記中央導電層よりも上の上導電層とを有する。前記半導体デバイスは、前記垂直スタックを垂直に貫通し、かつ、前記下導電層により囲まれた第１の下部と、前記中央導電層により囲まれた第１の中央部と、前記上導電層により囲まれた第１の上部とを有する第１の半導体ピラーをさらに備える。前記半導体デバイスは、前記第１の下部と前記下導電層との間および前記第１の上部と前記上導電層との間に位置する複数のゲート誘電体構造をさらに備える。前記第１の中央部は、前記中央導電層に導電的に結合されている（または電気的に接続されている）。
【0034】
いくつかの実施形態において、前記上導電層は、互いに別個に形成された第１の上セグメント、第２の上セグメント、第３の上セグメントおよび第４の上セグメントを含む。前記中央導電層は、互いに別個に形成された第１の中央セグメントおよび第２の中央セグメントを含む。前記下導電層は、互いに別個に形成された第１の下セグメントおよび第２の下セグメントを含む。前記第１の半導体ピラーの前記第１の上部は、前記上導電層の前記第１の上セグメントにより囲まれており、前記第１の半導体ピラーの前記第１の中央部は、前記中央導電層の前記第１の中央セグメントにより囲まれており、前記第１の半導体ピラーの前記第１の下部は、前記下導電層の前記第１の下セグメントにより囲まれている。
【0035】
いくつかの実施形態において、前記半導体デバイスは、前記垂直スタックを垂直に貫通する第２の半導体ピラーさらに備える。前記第２の半導体ピラーは、前記下導電層の前記第１の下セグメントにより囲まれた第２の下部と、前記中央導電層により囲まれた第２の中央部と、前記上導電層の前記第２の上セグメントにより囲まれた第２の上部とを有する。前記複数のゲート誘電体構造は、前記第２の半導体ピラーの前記第２の下部と前記下導電層の前記第１の下セグメントとの間および前記第２の半導体ピラーの前記第２の上部と前記上導電層の前記第２の上セグメントとの間に位置している。前記第２の半導体ピラーの第２の中央部は、前記中央導電層の前記第１の中央セグメントに導電的に結合されている。
【0036】
いくつかの実施形態において、前記基板は、第１のドーパント型ウェル領域（例えば、第１のドーパント型を有する第１のドープ領域）と、第２のドーパント型ウェル領域（例えば、第２のドーパント型を有する第２のドープ領域）とを有し、前記第１の半導体ピラーは、前記第１のドーパント型ウェル領域に導電的に結合されており、前記第２の半導体ピラーは、前記第２のドーパント型ウェル領域に導電的に結合されている。
【0037】
いくつかの実施形態において、前記半導体デバイスは、前記垂直スタックを垂直に貫通し、かつ、前記第１のドーパント型ウェル領域に導電的に結合された第３の半導体ピラーをさらに備える。前記第３の半導体ピラーは、前記下導電層の前記第２の下セグメントにより囲まれた第３の下部と、前記中央導電層の前記第２の中央セグメントにより囲まれた第３の中央部と、前記上導電層の前記第３の上セグメントにより囲まれた第３の上部とを有する。前記複数のゲート誘電体構造は、前記第３の半導体ピラーの前記第３の下部と前記下導電層の前記第２の下セグメントとの間および前記第３の半導体ピラーの前記第３の上部と前記上導電層の前記第３の上セグメントとの間に位置しており、前記第３の半導体ピラーの前記第３の中央部は、前記中央導電層の前記第２の中央セグメントに導電的に結合されている。
【0038】
いくつかの実施形態において、前記半導体デバイスは、前記垂直スタックを垂直に貫通し、かつ、前記第２のドーパント型ウェル領域に導電的に結合された第４の半導体ピラーをさらに備える。前記第４の半導体ピラーは、前記下導電層の前記第２の下セグメントにより囲まれた第４の下部と、前記中央導電層の前記第２の中央セグメントにより囲まれた第４の中央部と、前記上導電層の前記第４の上セグメントにより囲まれた第４の上部とを有する。前記複数のゲート誘電体構造は、前記第４の半導体ピラーの前記第４の下部と前記下導電層の前記第２の下セグメントとの間および前記第４の半導体ピラーの前記第４の上部と前記上導電層の前記第４の上セグメントとの間に位置している。前記第４の半導体ピラーの前記第４の中央部は、前記中央導電層の前記第２の中央セグメントに導電的に結合されている。
【0039】
いくつかの実施形態において、前記半導体デバイスは、前記下導電層の前記第１の下セグメントと、前記中央導電層の前記第２の中央セグメントと、前記上導電層の前記第２の上セグメントとに電気的に結合した第１の配線コネクタを有する配線層をさらに備える。
【0040】
いくつかの実施形態において、前記配線層は、前記下導電層の前記第２の下セグメントと、前記中央導電層の前記第１の中央セグメントと、前記上導電層の前記第４の上セグメントとに電気的に結合された第２の配線コネクタを有する。
【0041】
いくつかの実施形態において、前記半導体デバイスは、前記第１の半導体ピラーの前記第１の中央部と前記中央導電層の前記第１の中央セグメントとの間、前記第２の半導体ピラーの前記第２の中央部と前記中央導電層の前記第１の中央セグメントとの間、前記第３の半導体ピラーの前記第３の中央部と前記中央導電層の前記第２の中央セグメントとの間、および前記第４の半導体ピラーの前記第４の中央部と前記中央導電層の前記第２の中央セグメントとの間の交差点に位置する複数の金属シリサイド構造をさらに備える。
【0042】
いくつかの実施形態において、前記第１の半導体ピラーは、第１の信号線に電気的に結合されており、前記第３の半導体ピラーは、第２の信号線に電気的に結合されており、前記第２の半導体ピラーおよび前記第４の半導体ピラーは、電力線ＶＣＣに電気的に結合されている。
【0043】
いくつかの実施形態において、前記半導体デバイスは、６Ｔ（６つのトランジスタ）ＳＲＡＭデバイスを形成する。いくつかの実施形態において、前記半導体デバイスのセルサイズは、０．０３２μｍ２に等しいかそれよりも小さい。
【0044】
本開示の別の態様は、実質的に本明細書において説明されている半導体デバイス製造方法を特徴とする。
【0045】
本開示の別の態様は、６Ｔ ＳＲＡＭセルとフラッシュメモリセルとを備える半導体デバイスを特徴とする。６Ｔ ＳＲＡＭセルおよびフラッシュメモリセルの両方は、ゲートオールアラウンド（ＧＡＡ）アーキテクチャである。
【0046】
半導体デバイスの個々のコンポーネントは、実質的に本明細書において説明されていてよく、任意の合理的な組み合わせであってよい。
【0047】
１つまたは複数の開示された実装の詳細が、添付図面と、以下の発明を実施するための形態とに記載されている。他の複数の特徴、態様および利点が、発明を実施するための形態と、図面と、特許請求の範囲とから明らかになるであろう。
【図面の簡単な説明】
【0048】
【図1】メモリを含むシステムの一例を示す。
【0049】
【図2】例示的な６Ｔ ＳＲＡＭセル回路を示す。
【0050】
【0051】
【図4A】３Ｄ ＳＲＡＭセル構造を用いた例示的なＳＲＡＭデバイスを示す。
【図4B】３Ｄ ＳＲＡＭセル構造を用いた例示的なＳＲＡＭデバイスを示す。
【図4C】３Ｄ ＳＲＡＭセル構造を用いた例示的なＳＲＡＭデバイスを示す。
【0052】
【図5A】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5B】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5C】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5D】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5E】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5F】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5G】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5H】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5I】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5J】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5K】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5L】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5M】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【図5N】３Ｄ ＳＲＡＭセル構造を製造するための処理の例示的なステップを示す。
【0053】
【図6】３Ｄ ＳＲＡＭセル構造を形成するための処理の一例のフローチャートを示す。
【0054】
【図7】例示的なＳＲＡＭセル構造と例示的なフラッシュメモリセル構造とを統合した半導体デバイスを示す。
【0055】
様々な図面における同様の参照番号および表示は、同様の要素を示す。図に示される様々な例示的な実装が、例示的な表現に過ぎず、必ずしも縮尺どおりに描かれているわけではないことも理解されるべきである。
【発明を実施するための形態】
【0056】
本開示において、６Ｔ ＳＲＡＭセルが特徴の説明のための一例として用いられる。これは、実施形態または添付の特許請求の範囲を限定するものではない。本開示の実装はさらに、６つ以上のトランジスタを有するＳＲＡＭセル、例えば、８Ｔ ＳＲＡＭセル、１０Ｔ ＳＲＡＭセルと、任意の内容参照可能メモリ（ＣＡＭ）セルとに適用され得る。
【0057】
本開示において実装される技術は、小さいサイズであるが高性能であるＳＲＡＭセルを提供し得る。これらの技術は、トランジスタエリアだけでなく接触エリアも大幅に節約できる、積層された垂直ＧＡＡトランジスタ構造を用いることにより、ＳＲＡＭセルエリアを低減する。さらに、セルエリアのスケーリングのほとんどは、非アクティブ階段接触エリアにより制限される。これは、処理ウィンドウ制御（例えば、階段設計ルールおよび／または接触ルール）が一旦改善されると、ＣＭＯＳトランジスタの問題を生じることなく、ＳＲＡＭセルのサイズが、先進的なＣＭＯＳが提供できるものよりもはるかに小さくなるようにさらにスケーリングされ得ることを意味する。例えば、６Ｔ ＳＲＡＭセルのサイズは、０．０３２μｍ２（Ｎ７ノードと同等）よりも小さくなるように、またはさらには、０．００６μｍ２（Ｎ１ノードと同等）へ低減され得る。
【0058】
これらの技術は、高性能のＳＲＡＭメモリを提供し得る。例えば、ＳＲＡＭメモリは、ビット当たりエネルギーの低減（例えば、単一の６Ｔ ＳＲＡＭセルにおいて、１０ｆＪ／ビットまで）、低動作電圧（例えば、≦１Ｖ）、無限の耐久性および高速アクセス時間（～ｎｓ）を実現できる。ＳＲＡＭメモリは、予測不可能であり得るエキゾチックな新しい材料を（例えば、他のメモリ用に）開発することなく、合理的なトランジスタオン／オフ比で実装され得る。ＳＲＡＭメモリは、例えばＧＡＡアーキテクチャを用いて、十分に制御されたトランジスタ閾値電圧Ｖｔｈと共に非常に低い未加工ビットエラーレート（ＲＢＥＲ）も実現できる。ＳＲＡＭメモリは、～ＰＢ／ｓ帯域幅を生成する先進的コンピューティングのために構成され得る。また、ＳＲＡＭメモリは、プロセッサ用のキャッシュメモリ内などで、スクラッチドストレージまたはワーキングデータストレージとして用いられ得る。例えば、ＳＲＡＭメモリは、システムオンチップ（ＳｏＣ）設計を用いて、１つまたは複数のプロセッサコア（例えば、マイクロコントローラまたはマイクロプロセッサ）と統合され得る。プロセッサコアは、非常に速い処理動作を可能にするために、半導体基板上のプロセッサにＳＲＡＭセルのレベル１（Ｌ１）キャッシュメモリが配設されているか隣接している状態で、配置され得る。
【0059】
本開示において実装される技術は、既存の製造技術を用いてＳＲＡＭセルを製造し得る。これにより、接触抵抗の増加、コンタクトホールサイズの低減、フォトリソグラフィにおける許容差の低減など、ＳＲＡＭセルの特徴を縮小させることによって引き起こされる問題を回避できる。また、これらの技術は、フォトリソグラフィ処理において必要とされる複数のパターニングステップを低減して、製造処理のコストを低減し、製造処理のスループットを改善できる。
【0060】
本開示において実装される技術は、多数のトランジスタまたは他の半導体コンポーネントを含む任意の他の構造、例えば、記憶素子または回路に適用され得る。本開示において実装される技術は、ＳＬＣ（シングルレベルセル）デバイス、２レベルセルデバイス、ＴＬＣ（トリプルレベルセル）デバイスまたはＱＬＣ（クアッドレベルセル）デバイスのようなＭＬＣ（マルチレベルセル）デバイスなど、様々なメモリタイプに適用され得る。これらの技術は、三次元（３Ｄ）のメモリデバイスまたはシステムなど、様々な次元のメモリデバイスまたはシステムに適用され得る。これらの技術は、様々なタイプの揮発性または不揮発性のメモリデバイスもしくはシステムまたはそれらの任意の適切な組み合わせに適用され得る。例えば、ＳＲＡＭは、不揮発性メモリデバイス（例えば、フラッシュメモリデバイス）と統合され得る。ここでは、同じまたは同様の処理フローにおいてＧＡＡアーキテクチャを用いて、不揮発性ストレージセル構造（例えば、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）セル構造）が、ＳＲＡＭセル構造と統合され得る
【0061】
追加的に、または代替的に、これらの技術は、とりわけ、セキュアデジタル（ＳＤ）カード、埋め込みマルチメディアカード（ｅＭＭＣ）、またはソリッドステートドライブ（ＳＳＤ）、埋め込みシステム、メディアプレーヤ、モバイルデバイスなど、様々なタイプのデバイスおよびシステムに適用され得る。
【0062】
図１は、システム１００の一例を示す。システム１００は、デバイス１１０およびホストデバイス１２０を含む。デバイス１１０は、デバイスコントローラ１１２およびメモリ１１６を含む。デバイスコントローラ１１２は、プロセッサ１１３および内部メモリ１１４を含む。いくつかの実装において、デバイス１１０は、デバイスコントローラ１１２に結合された複数のメモリ１１６を含む。
【0063】
いくつかの実装において、デバイス１１０は、ストレージデバイスである。例えば、デバイス１１０は、埋め込みマルチメディアカード（ｅＭＭＣ）、セキュアデジタル（ＳＤ）カード、ソリッドステートドライブ（ＳＳＤ）または何らかの他の適切なストレージであり得る。いくつかの実装において、デバイス１１０は、スマートウォッチ、デジタルカメラまたはメディアプレーヤである。いくつかの実装において、デバイス１１０は、ホストデバイス１２０に結合されたクライアントデバイスである。例えば、デバイス１１０は、ホストデバイス１２０であるデジタルカメラまたはメディアプレーヤ内のＳＤカードである。
【0064】
デバイスコントローラ１１２は、汎用マイクロプロセッサまたは特定用途向けマイクロコントローラである。いくつかの実装において、デバイスコントローラ１１２は、デバイス１１０用のメモリコントローラである。以下のセクションでは、デバイスコントローラ１１２がメモリコントローラである実装に基づいて、様々な技術を説明する。しかしながら、以下のセクションで説明する技術は、デバイスコントローラ１１２がメモリコントローラとは異なる別の型のコントローラである実装にも適用可能である。
【0065】
プロセッサ１１３は、命令を実行し、データを処理するように構成されている。命令は、ファームウェアコードおよび／または他のプログラムコードとしてそれぞれ二次メモリに格納されるファームウェア命令および／または他のプログラム命令を含む。データは、適切なデータの中でも特に、プロセッサにより実行されるファームウェアプログラムおよび／または他のプログラムに対応するプログラムデータを含む。いくつかの実装において、プロセッサ１１３は、汎用マイクロプロセッサまたは特定用途向けマイクロコントローラである。プロセッサ１１３は、中央処理装置（ＣＰＵ）とも称される。
【0066】
プロセッサ１１３は、内部メモリ１１４からの命令およびデータにアクセスする。いくつかの実装において、内部メモリ１１４は、スタティックランダムアクセスメモリ（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。例えば、いくつかの実装において、デバイス１１０がｅＭＭＣ、ＳＤカードまたはスマートウォッチである場合、内部メモリ１１４は、ＳＲＡＭである。ＳＲＡＭは、例えば、図３Ａから図３Ｄに示されるように、ＳＲＡＭセルで作られてよく、例えば、図４Ａから図４Ｃに示されるように、ＳＲＡＭセルアレイを含んでよい。いくつかの実装において、デバイス１１０がデジタルカメラまたはメディアプレーヤである場合、内部メモリ１１４は、ＤＲＡＭである。
【0067】
いくつかの実装において、内部メモリは、図１に示されるようなデバイスコントローラ１１２に含まれるキャッシュメモリである。内部メモリ１１４は、プロセッサ１１３により実行される命令に対応する命令コード、および／またはランタイム中にプロセッサ１１３により要求されるデータを格納する。
【0068】
デバイスコントローラ１１２は、命令コードおよび／またはデータをメモリ１１６から内部メモリ１１４へ転送する。メモリ１１６は、半導体デバイスであり得る。いくつかの実装において、メモリ１１６は、命令および／またはデータの長期の格納のために構成された不揮発性メモリ、例えば、ＮＡＮＤフラッシュメモリデバイスまたは何らかの他の適切な不揮発性メモリデバイスである。メモリ１１６がＮＡＮＤフラッシュメモリである実装において、デバイス１１０は、フラッシュメモリデバイス、例えば、フラッシュメモリカードであり、デバイスコントローラ１１２は、ＮＡＮＤフラッシュコントローラである。例えば、いくつかの実装において、デバイス１１０がｅＭＭＣまたはＳＤカードである場合、メモリ１１６は、ＮＡＮＤフラッシュであり、いくつかの実装において、デバイス１１０がデジタルカメラである場合、メモリ１１６は、ＳＤカードであり、いくつかの実装において、デバイス１１０がメディアプレーヤである場合、メモリ１１６は、ハードディスクである。いくつかの実装において、メモリ１１６は、キャッシュメモリのために構成された揮発性メモリである。いくつかの実装において、メモリ１１６は、不揮発性メモリセルアレイおよび揮発性メモリセルアレイの両方を含む。
【0069】
図２は、６Ｔ ＳＲＡＭセルの例示的な回路２００を示す。回路２００は、３つのトランジスタを各々が含むインバータ２１０および２２０のペア内に配置された６つのトランジスタを含む６Ｔ構成を有する。
【0070】
図２に示されるように、パスゲートトランジスタ２１２、２２６（Ｍ１およびＭ６という符号が付されている）のペアが、ビット線ＢＬおよびＢＬＢのペアを、Ｎ０およびＮ１という符号が付されたノードにそれぞれ結合させている。パスゲートトランジスタＭ１およびＭ６は、金属酸化物シリコン（ＭＯＳ）トランジスタで形成され得る。この例では、トランジスタＭ１およびＭ６は、Ｎ型ＭＯＳトランジスタ、例えばＮＭＯＳトランジスタとして実装されている。処理技術に応じて０．３ボルトから３．０ボルト以上であってよい正の供給電圧ＶＣＣ（およびＶＣＳ）が示されている。プルアップトランジスタ２１４、２２２（Ｍ２およびＭ４という符号が付されている）が、Ｐ型トランジスタ（例えば、ＰＭＯＳトランジスタ）として形成されており、ＳＲＡＭセルの状態に応じて、正の供給電圧ＶＣＣを一方のデータノードまたは他方のデータノードに結合させている。第２の供給電圧ＶＳＳ、例えば、負電圧または接地電圧が示されており、プルダウントランジスタ２１６、２２４（Ｍ３およびＭ５と符号が付されている）によってデータノードに結合されている。
【0071】
２つのプルダウントランジスタＭ３およびＭ５は、ＳＲＡＭセルに格納されたデータの状態に応じて、第２の供給電圧ＶＳＳを、Ｎ０およびＮ１という符号が付された一方のノードまたは他方のノードに結合させている。供給された電力が、回路を正しく動作させるのに十分である限り、ＳＲＡＭセルは、そのデータ状態を無制限に保持できるラッチである。Ｍ２、Ｍ３とＭ４、Ｍ５とをそれぞれ含む２つのインバータ２１０および２２０は、交差結合されており、ノードＮ０およびＮ１に蓄えられた電荷を継続的に補強するように動作する。例えば、図２に示されるように、インバータ２１０内のノードＮ０は、インバータ２２０内のノードＣ１に結合されており、一方で、インバータ２２０内のノードＮ１は、インバータ２１０内のノードＣ０に結合されている。２つのノードＮ０およびＮ１は、互いに反転させられる。例えば高電圧においてＮ０が論理的な「１」である場合、Ｎ１は、同時に、例えば低電圧において論理的な「０」であり、逆も同様である。
【0072】
ＳＲＡＭセルが書き込まれる場合、相補的な書き込みデータ信号が、ビット線ペアＢＬおよびＢＬＢに配置される。ワード線（ＷＬ）上の正の制御信号が、パスゲートトランジスタＭ１およびＭ６の両方のゲートに結合されている。トランジスタＭ２、Ｍ３およびＭ４、Ｍ５ならびにパスゲートトランジスタＭ１およびＭ６は、ビット線上の書き込みデータが、ノードＮ０およびＮ１に格納されたデータを上書きしてよく、故に、ＳＲＡＭビットセルを望ましい状態へと書き込んでよいように構成されている。
【0073】
ＳＲＡＭセルが読み取られる場合、正の電圧がワード線ＷＬ上に配置され、パスゲートトランジスタＭ１およびＭ６により、ビット線ＢＬおよびＢＬＢは、ノードＮ０およびＮ１に結合されており、ノードＮ０およびＮ１からのデータを受信することが可能になる。ダイナミックメモリセルまたはＤＲＡＭセルとは異なり、ＳＲＡＭセルは、読み取り中にその格納状態を失わないので、読み取り後にデータの「ライトバック」動作が必要とされない。
【0074】
ビット線ＢＬおよびＢＬＢは、データラインの相補的なペアを形成する。このペアのデータラインは、差動センスアンプに結合されてよく、ＳＲＡＭセルから読み取られた差動電圧は、検知および増幅され得る。次に、ロジックレベル電圧における、増幅済みの検知された信号は、デバイス内の他の論理回路に読み取りデータとして出力され得る。
【0075】
以下でさらに詳細に論じるように、図２のＳＲＡＭセルは、例えば、積層された垂直ＧＡＡトランジスタアーキテクチャを用いることにより、３次元で形成され得る。これにより、ＳＲＡＭセルのサイズを大幅に低減できる。
【0076】
図３Ａから図３Ｄは、例示的な３Ｄ ＳＲＡＭセル構造３００を示す。ＳＲＡＭセル構造３００は、ＳＲＡＭセルとして実装され得る。ＳＲＡＭセル構造３００は、図２における回路２００に対応する。図３Ａから図３Ｂは、３Ｄ ＳＲＡＭセル構造３００の斜視図を示す。図３Ｃは、３Ｄ ＳＲＡＭセル構造３００の断面図を示す。図３Ｄは、３Ｄ ＳＲＡＭセル構造３００の上面図を示す。
【0077】
図２における回路２００と同様に、ＳＲＡＭセル構造３００は、第１のインバータ３０２と第２のインバータ３０４とを含むインバータのペアを含む。第１のインバータ３０２は、パスゲートトランジスタＭ１ ３３２（例えば、図２のトランジスタＭ１ ２１２）、プルアップトランジスタＭ２ ３３４（例えば、図２のトランジスタＭ２ ２１４）およびプルダウントランジスタＭ３ ３５２（例えば、図２のトランジスタＭ３ ２１６）を含む。第２のインバータ３０４は、パスゲートトランジスタＭ６ ３３８（例えば、図２のトランジスタＭ６ ２２６）、プルアップトランジスタＭ４ ３３６（例えば、図２のトランジスタＭ４ ２２２）およびプルダウントランジスタＭ５ ３５８（例えば、図２のトランジスタＭ５ ２２４）を含む。いくつかの例において、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ６は、Ｎ型トランジスタ、例えば、ＮＭＯＳトランジスタであるが、トランジスタＭ２、Ｍ４は、Ｐ型トランジスタ、例えば、ＰＭＯＳトランジスタである。
【0078】
ＮＭＯＳトランジスタがＰＭＯＳトランジスタよりも高い電流を実現できるので、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間には、例えば、Ｍ３ ３５２とＭ２ ３３４との間、またはＭ５ ３５８とおよびＭ４ ３３６との間には、ミスマッチが存在し得る。図３Ａから図３Ｃに示されるように、第１のインバータ３０２は、第２のプルアップトランジスタＭ２ ３５４をさらに含み、第２のインバータ３０４は、第２のプルアップトランジスタＭ４ ３５６をさらに含む。２つのプルアップトランジスタ（例えば、Ｍ２ ３３４および３５４またはＭ４ ３３６および３５６）は、単一のトランジスタ（例えば、Ｍ２またはＭ４）の２倍高い電流を得るために並列に接続されるように構成され得る。このように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間のミスマッチが低減または最小化され得る。
【0079】
２つのインバータ３０２、３０４は、導電性ノードＮ０およびＮ１（例えば、図２のノードＮ０およびＮ１）と交差結合されている。例えば、図３Ｃに示されるように、第１のインバータ３０２内のノードＮ０は、導電ルーティング線３１４を通じて、第２のインバータ３０４内のノードＣ１（例えば、図２のノードＣ１）に結合されており、一方、第２のインバータ３０４内のノードＮ１は、導電ルーティング線３１２を通じて、第１のインバータ３０２内のノードＣ０（例えば、図２のノードＣ０）に結合されている。
【0080】
いくつかの実装において、パスゲートトランジスタＭ１ ３３２、Ｍ６ ３３８のソース端子が、ビット線ＢＬおよびＢＬＢのペアにそれぞれ結合されるように構成されている。例えば図４Ａから図４Ｂに示されるように、パスゲートトランジスタＭ１ ３３２、Ｍ６ ３３８のゲート端子が、同じワード線であり得るワード線（ＷＬ）にそれぞれ結合されるように構成され得る。トランジスタＭ１ ３３２、Ｍ２ ３３４、３５４、Ｍ３ ３５２のドレイン端子が、ノードＮ０に結合されている。プルアップトランジスタＭ２ ３３４、３５４、Ｍ４ ３３６、３５６のソース端子が、供給電圧ＶＣＣまたはＶＣＳに結合されている。（例えば、図３Ｃまたは図４Ｂに示されるように、）プルダウントランジスタＭ３ ３５２、Ｍ５ ３５８のソース端子が、接地に結合されている。プルアップトランジスタＭ２ ３５４およびプルダウントランジスタＭ３ ３５２は、同じゲート端子３５３を共有する。プルアップトランジスタＭ４ ３５６およびプルダウントランジスタＭ５ ３５８は、同じゲート端子３５７を共有する。
【0081】
図３Ａから図３Ｃが示すように、ＳＲＡＭセル構造３００は、例えばＺ方向に沿って基板３６０上に順次配置された層３３０、３４０、３５０の垂直スタックとして形成され得る。積層された層３３０、３４０、３５０は、導電材料３３１、３４１、３５１を各々が含み得る導電層であり得る。導電材料３３１および３５１は、導電材料３４１と同じであり得るか、導電材料３４１とは異なり得る。いくつかの例において、導電材料３３１および３５１は、タングステン（Ｗ）で作られており、導電材料３４１は、チタン（Ｔｉ）で作られている。積層された層３３０、３４０、３５０は、例えば、酸化ケイ素（または酸化物もしくはＯＸと単純化される）などの誘電体材料といった絶縁材料３０３で作られた絶縁層により、互いに導電的に絶縁され得る。インバータ３０２および３０４も、絶縁材料３０３により分離され得る。
【0082】
基板３６０は、デバイス、回路、エピタキシャル層または半導体が形成され得る、任意の基礎となる１つまたは複数の材料を含み得る。基板３６０は、半導体デバイスの下にあるかさらには半導体デバイスのベース層を形成する層を含み得る。基板３６０は、シリコン、ドープされたシリコン、ゲルマニウム、シリコンゲルマニウム、半導体化合物または他の半導体材料のうちの１つまたはそれらの任意の組み合わせを含み得る。いくつかの例において、図３Ｃに示されるにように、基板３６０は、例えばＸ方向に沿って、３つのドープされた（または注入された）領域と、２つのＰ＋領域３６２と、それらの間のＮ＋領域３６４とを含む。隣接するドープされた領域は、例えば酸化物といった絶縁材料で作られた浅いトレンチ絶縁部（ＳＴＩ）３６３により、導電的に絶縁されている。
【0083】
ＳＲＡＭセル構造３００は、例えばＸ方向に沿って、２つの隣接する導電スリット３０１の間に形成され得る。つまり、隣接するＳＲＡＭセルが、スリット３０１により分離される。導電スリット３０１は、基板３６０上へ、例えばＰ＋領域３６２上に複数の層を垂直に（例えば、Ｚ方向に沿って）貫通し得る。スリット３０１は、電源、例えば供給電圧ＶＣＣに導電的に結合されている。Ｐ型トランジスタＭ２ ３３４、３５４、Ｍ４ ３３６、３５６は、供給電圧ＶＣＣを受信するために、例えばソース端子でスリット３０１に導電的に結合され得る。ＳＲＡＭセル構造３００内に形成されたトランジスタＭ１からＭ６は、絶縁材料３０３によりスリット３０１から絶縁されている。
【0084】
ＳＲＡＭセル構造３００は、基板３６０上へ層３３０、３４０、３５０の垂直スタックを垂直に貫通する複数の半導体ピラー、例えば、３１３ａ、３１３ｂ、３１３ｃ、３１３ｄ（半導体ピラー３１３と総称され、半導体ピラー３１３と個別に称される）を含む。ピラー３１３は、半導体材料、例えば、エピタキシャル成長（またはｅｐｉ Ｓｉ）で作られたポリシリコンまたはシリコンで充填され得る。いくつかの実施形態において、ピラー３１３ａ、３１３ｄは、Ｐ＋領域３６２に別個に結合されており、Ｐ接合部および／またはＰ型トランジスタＭ２ ３３４、３５４を形成するように構成されている。ピラー３１３ｂ、３１３ｃは、Ｎ＋領域３６４に結合されており、Ｎ接合部および／またはＮ型トランジスタＭ１ ３３２、Ｍ３ ３５２、Ｍ６ ３３８およびＭ５ ３５８を形成するように構成されている。
【0085】
図３Ｃに示されるように、各ピラー３１３は、導電層３３０、３５０内のゲート誘電体構造３３３（例えば、ゲート酸化物（ＧＯＸ））と、導電層３４０内のゲート金属構造３４３（例えば、シリサイドまたはゲルマニウム化物）とにより囲まれる。いくつかの実施形態において、導電層３４０は、第１のインバータ３０２内のＮ０ノードであるように構成された第１の部分と、第２のインバータ３０４内のＮ１ノードであるように構成された第２の部分とを含む。導電層３４０の第１の部分および第２の部分は、絶縁材料３０３により互いに分離および絶縁されている。
【0086】
ピラー３１３ａ、３１３ｄは、例えば図５Ｈに示されるようにＰドーパント型材料で作られ得るＰ接合部であるように構成された導電層３４０内の中央部を含む。ピラー３１３ａ、３１３ｄは、導電層３３０よりも上の上部３２２をさらに含む。上部３２２は、例えば図５Ｎに示されるようにＰドーパント型材料で作られ得るＰ接合部であるように構成されている。同様に、ピラー３１３ｂ、３１３ｃは、導電層３４０内の中央部を含み、中央部は、例えば図５Ｉに示されるようにＮドーパント型材料で作られ得るＮ接合部であるように構成されている。ピラー３１３ｂ、３１３ｃは、導電層３３０よりも上の上部３２４をさらに含み、上部３２４は、例えば図５Ｎに示されるようにＮドーパント型材料で作られ得るＮ接合部であるように構成されている。上述のようにＮ接合部は、Ｎ型トランジスタＭ１、Ｍ３、Ｍ５、Ｍ６を形成するように構成されており、Ｐ接合部は、Ｐ型トランジスタＭ２、Ｍ４を形成するように構成されている。導電層３３０内で、Ｐ型トランジスタＭ２、Ｍ４は、絶縁材料３０３により、Ｎ型トランジスタＭ１、Ｍ６から絶縁されている。導電層３５０内で、Ｐ型トランジスタＭ２およびＮ型トランジスタＭ３は、同じゲート端子３５３を共有し、Ｐ型トランジスタＭ４およびＮ型トランジスタは、同じゲート端子３５７を共有する。ゲート端子３５３および３５７は、例えば金属Ｗといった導電材料で作られ得る。
【0087】
図３Ａ、３Ｂおよび３Ｄ（ならびにさらには図４Ｃ）に示されるように、ＳＲＡＭセル構造３００内のコンポーネントは、層３３０、３４０、３５０の垂直スタックよりも上の異なる金属層ＭＬ１ ３２０、ＭＬ２ ３１０により接続されたビア（または貫通孔）３１１ａから３１１ｈ（ビア３１１と総称され、ビア３１１と個別に称される）により導電的に接続されている。
【0088】
上述のように、２つのインバータ３０２、３０４は、ノードＮ０およびＮ１と交差結合されている。第２のインバータ３０４内のＮ１ノードは、ＭＬ２層３１０内で導電ルーティング線３１２と導電的に接続された対応するビア３１１ｆ、３１１ｄおよび３１１ａにより、第１のインバータ３０２内の、ノードＣ０と、Ｎ型トランジスタＭ３ ３５２のゲート端子と、Ｐ型トランジスタＭ２ ３３４、３５４のゲート端子とに導電的に結合されている。同様に、第１のインバータ３０２内のＮ０ノードは、ＭＬ２層３２０内で導電ルーティング線３１４と導電的に接続された対応するビア３１１ｃ、３１１ｅおよび３１１ｈにより、第１のインバータ３０２内の、ノードＣ１と、Ｎ型トランジスタＭ５ ３５８のゲート端子と、Ｐ型トランジスタＭ４ ３３６、３５６のゲート端子とに導電的に結合されている。これらの接続を容易にするために、図３Ａから図３Ｃに示されるように、インバータ３０２、３０４間に階段領域３０６が形成されている。ここでは、ビア３１１ｂ、３１１ｃ、３１１ｄ、３１１ｅ、３１１ｆ、３１１ｇが、階段領域３０６内に充填された絶縁材料３０３を対応する層３３０、３４０、３５０へ垂直に貫通することにより形成されている。図３Ａおよび図３Ｄに示されるように、ＳＲＡＭセル構造３００用のビア３１１は、例えばＸ方向に沿って、同じ行へ配置され得る。
【0089】
図３Ａから図３Ｃに示されるように、インバータ３０２、３０４は、例えば、Ｘ方向に沿った中央線に沿って、またはＸＹ平面に沿った中央層に沿って、互いに対称である。導電層３３０、３４０、３５０のスタックは、例えば、同じ中央線または同じ中央層に沿って、階段領域３０６内の２つの対称な階段サブ領域をそれぞれインバータ３０２、３０４用に形成し得る。ビア３１１ｂ、３１１ｃ、３１１ｄは、インバータ３０２用の階段サブ領域内に形成されており、ビア３１１ｅ、３１１ｆ、３１１ｇは、インバータ３０４用の階段サブ領域内に形成されている。
【0090】
図３Ａ（ならびにさらに図４Ａおよび図４Ｂ）に示されるように、パスゲートトランジスタＭ１ ３３２およびＭ６ ３３８のソース端子はそれぞれ、金属層ＭＬ１ ３２０内に形成されたビット線ＢＬおよびＢＬＢのペアに結合されている。各ビア３１１は、金属層ＭＬ１ ３２０内で導電的に絶縁されており、金属層ＭＬ１ ３２０内で中間導電パッド３２１（例えば、金属パッド）に導電的に接続されている。いくつかの実施形態において、図３Ａ（ならびにさらに図４Ａおよび図４Ｂ）に示されるように、第３の金属層が、金属層ＭＬ２ ３１０よりも上に形成され得る。ここでは、ワード線（図４Ａおよび図４Ｂにおける４０２）が、ＳＲＡＭセル構造３００内のパスゲートトランジスタＭ１ ３３２およびＭ６ ３３８のゲート端子に結合され得る。図３Ａおよび図３Ｂに示されるように、ビア３１１ｂ、３１１ｇは、導電ルーティング線３１２から導電的に絶縁され得るが、中間導電パッド３２３（例えば、金属パッド）を通じて、金属層ＭＬ２ ３１０に導電的に接続され得る。供給電圧ＶＣＣおよび／またはビット線ＢＬおよびＢＬＢに接続された第１の電力線が、金属層ＭＬ１ ３２０内に形成され得る。接地ＶＳＳに接続された第２の電力線が、金属層ＭＬ２ ３１０内、または金属層ＭＬ１ ３２０とは異なる向きを有する金属層内に形成され得る。ＳＲＡＭセル構造３００全体にわたる電力線が、第３の金属層またはより高い金属層内に形成され得る。
【0091】
ＳＲＡＭセル構造３００は、小さいサイズへ縮小され得る。いくつかの例において、ＳＲＡＭセル構造３００は、例えば１００ｎｍから１０００ｎｍまでの範囲内の１００ｎｍ単位の（例えば、Ｘ方向に沿った）長さと、例えば１０ｎｍから１００ｎｍまでの範囲内の１０ｎｍ単位の（例えば、Ｙ方向に沿った）幅とを有する。一例において、ＳＲＡＭセル構造３００は、長さ１５０ｎｍ、幅４０ｎｍおよび面積０．００６μｍ２というサイズを有する。別の例において、ＳＲＡＭセル構造３００は、長さ４００ｎｍ、幅８０ｎｍおよび面積０．０３２μｍ２というサイズを有する。各導電層、例えば、３３０、３４０、３５０は、（Ｚ方向に沿った）厚さ２０ｎｍを有し得る。隣接する導電層間の空間は、１０ｎｍであり得る。垂直な半導体ピラー、例えば３１３は、直径３０ｎｍを有し得る。ゲート誘電体構造、例えば３３３は、（例えば、Ｘ方向に沿った）厚さ１ｎｍを有し得る。いくつかの例において、ＳＲＡＭセル構造３００内のコンポーネントのサイズまたは厚さ（例えば、導電層３３０、３４０、３５０の厚さ、またはＳＲＡＭセル構造３００の長さおよび／または幅）は、上で示された例と比較して１０％の範囲内で調節可能であり得る。
【0092】
図４Ａから図４Ｃは、３Ｄ ＳＲＡＭセル４２０を用いた例示的なＳＲＡＭデバイス４００を示す。３Ｄ ＳＲＡＭセル４２０は、図３Ａから図３ＤのＳＲＡＭセル構造３００と同じ（または実質的に同様の）構造を有し得る。
【0093】
図４Ａに示されるように、ＳＲＡＭデバイス４００は、Ｘ方向およびＹ方向に沿って配置された３Ｄ ＳＲＡＭセル４２０のアレイを含む。Ｘ方向に沿って、ＳＲＡＭデバイス４００は、複数のセクション４１０－１，４１０－２，４１０－３（セクション４１０と総称され、セクション４１０と個別に称される）を含み得る。図４Ｂおよび図４Ｃに示されるように、各セクション４１０は、Ｙ方向に沿って配置された複数の３Ｄ ＳＲＡＭセル４２０を含む。
【0094】
セクション４１０は、基板４０１（例えば、図３Ｃの基板３６０）上に形成され得る。基板４０１は、Ｐドープ領域４１１、および２つのＰドープ領域間のＮドープ領域４１２を含み得る。ＳＴＩ４１３（例えば、図３ＣのＳＴＩ３６３）は、Ｐドープ領域４１１とＮドープ領域４１２との間に形成され得る。これらのドープされた領域は、セクション４１０内のＳＲＡＭセル４２０に対し、Ｙ方向に沿って延在し得る。Ｎドープ領域４１２は、Ｎドープ領域４１２上に堆積させられた接地４１４に結合されている。複数のセクション４１０用の基板４０１は、単一の基板であってもよく、集積基板であってもよい。
【0095】
上述のように、例えば、図３Ａから図３Ｃに示されるように、ＳＲＡＭセル４２０内のパスゲートトランジスタＭ１、Ｍ６は、対応するワード線４０２に結合されるように構成されている。ＳＲＡＭデバイス４００は、Ｘ方向に沿って延在し、かつ、Ｙ方向に沿って順次配置された複数のワード線４０２を含む。各ワード線４０２は、複数のセクション４１０内の対応するＳＲＡＭセル４２０に結合され得る。各セクション４１０は、２つの隣接する導電スリット４３０の間に画定されている。導電スリット４３０は、Ｐ接合部を有する半導体ピラー、例えば図３Ｃの３１３ａ、３１３ｄと共に、Ｐドープ領域４１１上に形成されており、一方、Ｎ接合部を有する半導体ピラー、例えば図３Ｃの３１３ｂ、３１３ｃは、Ｎドープ領域４１２上に形成されている。
【0096】
ＳＲＡＭデバイス４００は、ＳＲＡＭセル４２０よりも上に垂直に積層された３つの金属層を含み得る。第１の金属層、例えば、図３Ａから図３ＢのＭＬ１層３２０が、ＳＲＡＭセル４２０よりも上に形成されている。ここでは、ビット線ＢＬ４３４およびＢＬＢ４３６が、Ｙ方向に沿って延在し、かつ、Ｘ方向に沿って順次配置されるように形成されている。いくつかの実施形態において、供給電圧線４３２、４３８が、第１の金属層内に形成され、かつ、ＳＲＡＭセル４２０内のプルアップトランジスタＭ２、Ｍ４のソース端子に結合され得る。供給電圧線４３２、４３８は、供給電圧ＶＣＣを提供できるように、導電線４３１によりスリット４３０に結合され得る。第２の金属層、例えば、図３Ａおよび図３ＢのＭＬ２層３１０が、第１の金属層よりも上に形成されてよく、例えば、図３Ａ、３Ｃおよび３Ｄに示されるように、ＳＲＡＭセル４２０内の２つのインバータを交差結合させるように構成されてよい。第３の金属層が、第２の金属層よりも上に形成されてよく、複数のワード線４０２を形成するように構成されてよい。いくつかの例において、電源線ＶＣＣおよびＶＳＳ（例えば、接地）も、第３の金属層内に形成され得る。
【0097】
図５Ａから図５Ｎは、３Ｄ ＳＲＡＭセル構造、例えば、図３Ａから図３ＤのＳＲＡＭセル構造３００または図４Ａから図４ＣのＳＲＡＭセル４２０を製造するための処理のステップの一例を示す。この処理は、ＣＭＯＳ技術を用いて実装され得る。例示のために、いくつかの図は、上ダイアグラム（１）および下ダイアグラム（２）を含んでいる。上ダイアグラム（１）は、処理ステップ後の形成された構造の斜視図を示し、下ダイアグラム（２）は、処理ステップ後の形成された構造の断面図を示す。
【0098】
図５Ａは、３Ｄ ＳＲＡＭセル構造を形成するための基板５００を示す。基板５００は、図３Ｃの基板３６０であってもよく、図４Ｂの基板４０１であってもよい。例示のために、基板５００は、シリコンで作られている。基板５００は、例えばＸ方向に沿って、３つのドープされた（または注入された）領域と、２つのＰ＋Ｓｉ領域５０１（例えば、図３ＣのＰ＋領域３６２または図４Ｂから図４Ｃの４１１）と、それらの間のＮ＋Ｓｉ領域５０２（例えば、図３ＣのＮ＋領域３６４または図４Ｂから図４Ｃの４１２）とを形成するようにドープされている（または注入されている）。隣接するドープされた領域５０１、５０２は、絶縁材料、例えば酸化物で作られた浅いトレンチ絶縁部（ＳＴＩ）５０３（例えば、図３ＣのＳＴＩ３６３）により導電的に絶縁されている。いくつかの例において、基板５００は、Ｘ方向に沿った長さ４００ｎｍおよびＹ方向に沿った幅８０ｎｍを有する。
【0099】
図５Ｂは、例えば、金属有機化学蒸着（ＭＯＣＶＤ）、分子ビームエピタキシ（ＭＢＥ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、または特定の温度での真空チャンバ内での任意の他の適切な堆積法を用いた堆積によって基板５００よりも上に垂直に積層された３つの半導体層を示す。積層された層は、下層５０４、中央層５０５および上層５０６を含む。下層５０４および上層５０６は両方とも、第１の材料、例えば、窒化ケイ素（ＳｉＮまたは窒化物）で作られており、一方、中央層５０５は、第２の材料、例えば、ポリシリコン（またはポリ）で作られている。隣接する層５０４、５０５および５０５、５０６は、例えば、酸化物などの絶縁材料で作られた対応する絶縁層５０７により、互いに絶縁されている。いくつかの例において、Ｚ方向に沿って、各半導体層５０４、５０５、５０６は、厚さ２０ｎｍを有し、絶縁層５０７は、厚さ１０ｎｍを有する。例示のための本実施形態において、第１の材料は、窒化ケイ素であり、第２の材料は、ポリシリコンである。いくつかの他の実施形態では、第１の材料または第２の材料用に異なる材料が選択されてよく、第１の材料または第２の材料のエッチングレートも異なっていてよい。
【0100】
【0101】
階段領域５０８が形成された後に、絶縁材料、例えば酸化物が、階段領域５０８へ充填され、半導体層５０６よりも上に絶縁層５１０を形成する。次に、図５Ｄに示されるように、４つの垂直な穴５０９が、絶縁層５０７、５１０および積層された層５０４、５０５、５０６を通って基板５００まで形成されている。２つの穴５０９は、Ｐドープ領域５０１に対して開いており、２つの穴５０９は、Ｎドープ領域５０２に対して開いている。穴５０９は、例えばリアクティブイオンエッチング（ＲＩＥ）またはプラズマエッチングを用いて、Ｚ方向など、垂直方向に沿った異方性エッチングにより形成され得る。いくつかの例において、穴５０９は、直径３０ｎｍを有する。
【0102】
図５Ｅは、半導体材料を垂直な穴５０９へ充填することにより形成された半導体ピラー（または垂直なチャネル）５１１を示す。いくつかの例において、半導体ピラー５１１は、垂直な穴５０９内のシリコン（例えば、ｅｐｉ Ｓｉ）のエピタキシャル成長により形成されている。いくつかの実施形態において、半導体ピラー５１１は、ポリシリコン堆積により形成されている。中央層５０５は、半導体ピラー５１１のものとは異なる材料を用い得る。
【0103】
図５Ｆは、単一のＳＲＡＭセル構造を画定するように形成された２つのスリット５１２を示す。スリット５１２は、基板５００よりも上の層をエッチングし切ることにより形成され得る。また、スリット５１２は、絶縁層５１０の下の半導体層をエッチングするためのチャネルを提供する。
【0104】
図５Ｇに示されるように、中央層５０５は、中央層５０５内のポリシリコン材料を除去して開放空間５１３を形成し、階段領域内に酸化物などの絶縁材料を、空間５１３内に半導体ピラー５１１を残すように選択的にエッチングされている。
【0105】
開放空間５１３を充填する前に、半導体ピラー５１１は、Ｐ接合部およびＮ接合部を別個に形成するように処理される。図５Ｈに示されるように、２つの中間ピラー５１１を覆うために第１のマスク５１４が用いられており、マスク５１４により覆われていない左右のピラー５１１の中央部分が、例えばプラズマドーピングにより、Ｐ接合部５１５へドープされている。
【0106】
次に、図５Ｉに示されるように、第２のマスク５１６が、Ｐ接合部５１５を含む左右のピラー５１１を覆うように形成され、次に、マスク５１６により覆われていない２つの中間ピラー５１１の中央部分が、例えばプラズマドーピングにより、Ｎ接合部５１７へドープされている。
【0107】
図５Ｊは、金属材料、例えばチタン（Ｔｉ）を開放空間５１３へ充填することにより形成された導電層５１８を示す。導電層５１８は、階段領域内の絶縁材料により２つの部分へ分離されており、左部分が第１のノードＮ０（例えば、図３Ａから図３ＣのＮ０ノード）として用いられ、右部分が第２のノードＮ１（例えばｍ図３Ａから図３ＣのＮ１ノード）として用いられている。半導体ピラー５１１内のＰ接合部５１５およびＮ接合部５１７は、金属材料と反応し、導電層５１８内のＰ接合部５１９およびＮ接合部５２０へ変換される。例えば、Ｐ接合部５１５およびＮ接合部５１７は、充填された金属Ｔｉと反応してＴｉＳｉになるｅｐｉ Ｓｉである。いくつかの実施形態において、Ｔｉなどの金属材料を充填する前に、例えば図３Ｃに示されるように、開放空間５１３内の半導体ピラー５１１の周りで金属シリサイドが成長させられる。
【0108】
異なるトランジスタを形成するために、図５Ｋに示されるように、上層５１０、５０６、５０７を導電層５１８まで垂直にエッチングすることにより、２つの切り込み５２１が形成される。次に、図５Ｌに示されるように、半導体層５０４および５０６（例えば、窒化物で作られている）が選択的にエッチング除去されて、開放空間５２２および５２４が形成される。
【0109】
次に、例えば図５Ｍに示されるように、ゲート酸化物（ＧＯＸ）材料が開放空間５２２および５２４内の半導体ピラー５１１の周りで成長させられて、薄いＧＯＸ層５２３が形成される。その後、導電材料、例えば金属Ｗが開放空間５２２および５２４へ充填されて、導電層５２６および５２８（例えば、導電層３３０および３５０）がそれぞれ形成される。次に、導電層５２６および５２８が、空間５２２および５２４内に閉じ込められるようにエッチバックされる。図５Ｍおよび図３Ｃに示されるように、切り込み５２１は、変わらないままで維持され、ＧＯＸ層５２３は、Ｗなどの導電材料により囲まれる。
【0110】
次に、半導体ピラー５１１の上部が、Ｐ＋接合部５３０およびＮ＋接合部５３２をそれぞれ形成するようにドープされる。図５Ｎは、図５Ａから図５Ｎの処理ステップの結果として形成された構造５４０を示す。次に、絶縁材料、例えば酸化物が、形成された構造５４０へ、例えば切り込み５２１へ充填されて、絶縁スリットが形成されてよく、導電材料（例えば、金属Ｗ）が、スリット５１２へ堆積され、（例えば、図３Ｃのスリット３０１を形成するために）Ｐ＋Ｓｉ領域５０１に電気的に接続されて、ＳＲＡＭセル構造として実装され得る最終的な構造が得られてよい。
【0111】
ＳＲＡＭセルのアレイを含むＳＲＡＭデバイス（例えば、図４Ａから図４ＣのＳＲＡＭデバイス４００）を形成するために、後処理ステップ、例えば、ビア（例えば図３Ａから図３Ｄのビア３１１）を形成し、導電ルーティング線（例えば、図３Ａ、３Ｂ、３Ｄの３１２および３１４）を有する金属層（例えば、図３Ａおよび図３ＢのＭＬ１ ３２０ＭＬ２ ３１０）、ビット線（例えば、図４ＢのＢＬ４３４およびＢＬＢ４３６）、電源線（例えば、図４Ｂの４３２および４３８）および／またはワード線（例えば、図４Ａから図４Ｃの４０２）を形成するステップが、さらに実行され得る。
【0112】
図６は、３Ｄ半導体構造、例えば、図３Ａから図３Ｄに示されるＳＲＡＭセル構造３００または図４Ａから図４Ｃに示される４２０を形成するための処理６００の一例のフローチャートを示す。処理６００は、図５Ａから図５Ｎに示されている処理と同様であり得る。
【0113】
６０２において、複数の半導体層が半導体基板上に形成される。半導体基板は、図５Ａの基板５００、図３Ｃの基板３６０または図４Ｂの基板４０１であり得る。半導体基板５００は、ドープされて（または注入されて）、第１のドーパント型を有する第１のドープ領域（例えば、図５Ａの２つのＰ＋Ｓｉ領域５０１）と、第２のドーパント型を有する第２のドープ領域（例えば、図５ＡのＮ＋Ｓｉ領域５０２）とのペアを形成し得る。隣接するドープされた領域は、例えば、図５ＡのＳＴＩ５０３などの浅いトレンチ絶縁部により、導電的に絶縁され得る。
【0114】
複数の半導体層は、垂直方向に沿って共に順次積層された第１の半導体層、第２の半導体層および第３の半導体層（例えば、図５Ｂの５０４、５０５、５０６）を含み得る。第１の半導体層および第３の半導体層は、第１の材料、例えば窒化ケイ素で作られていてよく、一方、第２の半導体層は、第２の材料、例えばポリシリコンで作られていてよい。隣接する半導体層が、対応する絶縁層、例えば図５Ｂの５０７により互いに絶縁され得る。３つの半導体層は、例えば、金属有機化学蒸着（ＭＯＣＶＤ）、分子ビームエピタキシ（ＭＢＥ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、または特定の温度での真空チャンバ内での任意の他の適切な堆積法を用いた堆積、もしくは特定の温度での任意の他の適切なスピンオン堆積法によって、半導体基板５００よりも上に垂直に積層され得る。
【0115】
６０４において、階段領域が形成されて、複数の半導体層の各々が、互いに導電的に絶縁された第１の部分および第２の部分へ分離される。図５Ｃおよび図５Ｄに示されるように、階段領域は、複数の半導体層の第１の部分と第２の部分との間に材料をエッチングし、複数の半導体層の第１の部分と第２の部分との間のエッチングされたエリアへ絶縁材料（例えば、酸化物）を堆積させることにより形成され得る。
【0116】
６０６において、半導体基板上へ複数の半導体層の第１の部分を垂直に貫通する第１の半導体ピラーおよび第２の半導体ピラーが形成され、半導体基板上へ複数の半導体層の第２の部分を垂直に貫通する第３の半導体ピラーおよび第４の半導体ピラーが形成される。第１の半導体ピラー、第２の半導体ピラー、第３の半導体ピラーおよび第４の半導体ピラーは、垂直方向に垂直な水平方向に沿って順次配置される。
【0117】
図５Ｄから図５Ｅに示されるように、４つの垂直な穴（例えば、図５Ｄの５０９）がまず、複数の半導体層およびそれらの間の絶縁層を通って半導体基板まで形成され得る。２つの穴は、第１のドープ領域（例えば、図５Ｄの５０１）に対して開いており、２つの穴は、第２のドープ領域（例えば、図５Ｄの５０２）に対して開いている。これらの穴は、例えばリアクティブイオンエッチング（ＲＩＥ）またはプラズマエッチングを用いて、垂直方向に沿った異方性エッチングにより形成され得る。次に、４つの半導体ピラー（例えば、図５Ｄの５１１）が、半導体材料を４つの垂直な穴へ充填することにより形成され得る。いくつかの例において、半導体ピラーは、垂直な穴内のシリコン（例えば、ｅｐｉ Ｓｉ）のエピタキシャル成長により形成される。いくつかの実施形態において、半導体ピラーは、ポリシリコン堆積により形成される。第２の半導体層の第２の材料は、半導体ピラーの半導体材料とは異なり得る。
【0118】
６０８において、第２の半導体層の第１の部分および第２の部分が第１の導電材料に置き換えられて、第２の導電層（例えば、図５Ｊの５１８）が形成される。
【0119】
いくつかの実施形態において、図５Ｆに示されるように、２つの開口スリット（例えば、図５Ｆの５１２）が、半導体基板上へ複数の半導体層をエッチングし切ることにより形成されてよく、第１の半導体ピラー、第２の半導体ピラー、第３の半導体ピラーおよび第４の半導体ピラーは、２つの開口スリットの間にある。２つの開口スリットは、単一のＳＲＡＭセル構造を画定するために用いられる。２つの開口スリットは、半導体基板上へ複数の半導体層をエッチングし切ることにより形成され得る。開口スリットは、複数の半導体層を選択的にエッチングするためのチャネルを提供し得る。
【0120】
図５Ｇに示されるように、第２の半導体層の第１の部分および第２の部分が２つの開口スリットまでエッチング除去し切られて、第１の開放空間、例えば図５Ｇの５１３が取得される。第１の開放空間を第１の導電材料で充填して第２の導電層を形成する前に、図５Ｈに示されるように、第１の半導体ピラーおよび第４の半導体ピラーの各部分内の第１のドーパント型を有する第１の接合部（例えば、図５ＨのＰ＋接合部５１５）が、第１の開放空間内に形成され、図５Ｉに示されるように、第２の半導体ピラーおよび第３の半導体ピラーの各部分内の第２のドーパント型を有する第２の接合部（例えば、図５ＩのＮ＋接合部５１７）が、第１の開放空間内に形成され得る。
【0121】
次に、図５Ｊに示されるように、第２の導電層（例えば、図５Ｊの５１８）が、第１の導電材料、例えばチタン（Ｔｉ）を第１の開放空間へ充填することにより形成される。４つの半導体ピラー内の第１の接合部（例えば、図５ＨのＰ接合部５１５）および第２の接合部（例えば、図５ＩのＮ接合部５１７）は、第１の導電材料と反応して、第２の導電層内の新しい第１の接合部（例えば、図５ＪのＰ接合部５１９）および新しい第２の接合部（例えば、図５ＪのＮ接合部５２０）へ変換される。
【0122】
６１０において、第１の半導体層および第３の半導体層の第１の部分および第２の部分がエッチング除去されて第２の開放空間が形成され、第２の開放空間内の半導体ピラーの各々の各部分の周りの誘電体構造が形成される。
【0123】
異なるトランジスタを形成するために、２つの上スリット（例えば、図５Ｋの５２１）が形成される。第１の上スリットが、第１の半導体ピラーと第２の半導体ピラーとの間に形成され、第２の上スリットが、第３の半導体ピラーと第４の半導体ピラーとの間に形成される。図５Ｋに示されるように、第１の上スリットおよび第２の上スリットは、第１の半導体層を通って第２の導電層上へ垂直方向に沿って延在する。次に、第１の半導体層および第３の半導体層が開口スリットおよび２つの上スリットまで選択的にエッチング除去し切られて、第２の開放空間（例えば、図５Ｌに示される５２２および５２４）が形成される。
【0124】
図５Ｍに示されるように、次に、誘電体材料、例えばＧＯＸ材料が、第２の開放空間内の半導体ピラーの周りで成長させられて、対応する誘電体構造、例えば、図５Ｍの薄いＧＯＸ層５２３が形成され得る。誘電体構造は、ゲート誘電体構造、例えば、図３Ｃの３３３として用いられる。
【0125】
６１２において、開放空間内の第２の導電材料が堆積させられて、第１の導電層および第３の導電層が形成される。第２の導電材料は、金属Ｗであり得る。誘電体構造はそれぞれ、第１の半導体ピラー、第２の半導体ピラー、第３の半導体ピラーおよび第４の半導体ピラーならびに第１の導電層および第３の導電層に囲まれる。
【0126】
いくつかの実施形態において、処理６００は、半導体ピラーの上部をドープして、第１のドーパント型を有する別の第１の接合部（例えば、図５ＮのＰ＋接合部５３０）と、第２のドーパント型を有する別の第２の接合部（例えば、図５ＮのＮ＋接合部５３２）とをそれぞれ形成することをさらに含み得る。
【0127】
いくつかの実施形態において、処理６００は、絶縁材料（例えば、酸化物）を第１のスリットおよび第２のスリットへ堆積させることをさらに含む。処理６００は、第１のドープ領域に電気的に接続された導電材料（例えば、金属Ｗ）を開口スリットへ堆積させて２つの導電スリットを得ることをさらに含み得る。処理６００から取得される最終的な構造が、ＳＲＡＭセル構造として実装され得る。
【0128】
ＳＲＡＭセルのアレイを含むＳＲＡＭデバイス（例えば、図４Ａから図４ＣのＳＲＡＭデバイス４００）を形成するために、処理６００は、１つまたは複数の後処理ステップ、例えば、ビア（例えば図３Ａから図３Ｄのビア３１１）を形成し、導電ルーティング線（例えば、図３Ａ、３Ｂ、３Ｄの３１２および３１４）を有する金属層（例えば、図３Ａおよび図３ＢのＭＬ１ ３２０ＭＬ２ ３１０）、ビット線（例えば、図４ＢのＢＬ４３４およびＢＬＢ４３６）、電源線（例えば、図４Ｂの４３２および４３８）および／またはワード線（例えば、図４Ａから図４Ｃの４０２）を形成するステップも含み得る。
【0129】
図７は、例示的なＳＲＡＭセル構造７１０と例示的な不揮発性メモリセル構造７２０とを統合した半導体デバイス７００を示す。ＳＲＡＭセル構造７１０および不揮発性メモリセル構造７２０は両方とも、３Ｄ構造としてのＧＡＡアーキテクチャにより製造され得る。これにより、ＳＲＡＭセル構造７１０と不揮発性セル構造７２０とを同じまたは同様の処理フローへと組み合わせることが可能になる。例示のために、フラッシュメモリセル構造７２０が、不揮発性メモリセル構造７２０の一例として用いられる。フラッシュメモリセル構造７２０は、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）セル構造であり得る。
【0130】
ＳＲＡＭセル構造７１０は、図３Ａから図３ＤのＳＲＡＭセル構造３００または図４Ａから図４Ｃの４２０と同様であり得る。ＳＲＡＭセル構造７１０は、図２の回路２００と同様の回路を有し得る。図７に示されるように、ＳＲＡＭセル構造７１０は、トランジスタＭ１、Ｍ２、Ｍ３（例えば、図２のＭ１ ２１２、Ｍ２ ２１４、Ｍ３ ２１６または図３Ａから図３ＤのＭ１ ３３２、Ｍ２ ３３４／３５４、Ｍ３ ３５２）を含む第１のインバータと、トランジスタＭ４、Ｍ５、Ｍ６（例えば、図２のＭ４ ２２２、Ｍ５ ２２４、Ｍ６ ２２６または図３Ａから図３ＤのＭ４ ３３６／３５６、Ｍ５ ３５８、Ｍ６ ３３８）を含む第２のインバータとを含む。第１のインバータおよび第２のインバータは、ノードＮ０からＣ１およびノードＮ１からＣ０を結合させることにより、互いに交差結合されている。トランジスタＭ３およびＭ５のソース端子が、接地（ＧＮＤ）線７０１（例えば、図４Ａから図４Ｃの４１４）に結合されている。トランジスタＭ２およびＭ４のソースが、電力線７０２（例えば、図４Ａから図４Ｃの４３８）により提供される供給電圧ＶＣＣに結合されている。トランジスタＭ１およびＭ６のゲートが、ワード線７０３（例えば、図４Ａから図４Ｃの４０２）に結合されている。トランジスタＭ１およびＭ６のソースがそれぞれ、ビット線７０８および７０９に結合されている。
【0131】
図７に示されるように、フラッシュメモリセル構造７２０は、トライゲートトランジスタ構造７２２、７２４のペアを含むＥＦＰＲＯＭセル構造であり得る。トライゲートトランジスタ構造７２２は、１つのシリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）トランジスタＴ２と、ＳＲＡＭセル構造７１０内のノードＮ０に直列に結合された２つのＭＯＳトランジスタＴ１、Ｔ３とを含み、トライゲートトランジスタ構造７２４は、１つのＳＯＮＯＳトランジスタＴ５と、ＳＲＡＭセル構造７１０内のノードＮ１に直列に結合された２つのＭＯＳトランジスタＴ４、Ｔ６とを含む。このように、フラッシュメモリセル構造７２０およびＳＲＡＭセル構造７１０は、共に結合されている。ＭＯＳトランジスタＴ３およびＴ６のゲートが、記憶線７０４に結合されている。ＳＯＮＯＳトランジスタＴ２およびＴ５のゲートが、動作（プログラム／消去）線７０５に結合されている。ＭＯＳトランジスタＴ１およびＴ４のゲートが、リコール線７０６に結合されている。ＭＯＳトランジスタＴ１、Ｔ３およびＳＯＮＯＳトランジスタＴ２は、電力線７０７に直列に結合されているが、ＭＯＳトランジスタＴ４、Ｔ６およびＳＯＮＯＳトランジスタＴ５も、電力線７０７に直列に結合されている。
【0132】
いくつかの例において、ＳＯＮＯＳトランジスタＴ２またはＴ４の各々は、オン状態またはオフ状態のいずれかに調整され、ＳＲＡＭセル構造７１０は、バスを必要とすることなく、ＳＯＮＯＳトランジスタＴ２、Ｔ４の格納されたステータスから直接リコールされ得る。
【0133】
本明細書では多くの具体例を説明している可能性があるが、これらは、特許請求されているか特許請求され得る発明の範囲に関する限定と解釈されるべきではなく、むしろ、特定の実施形態に固有の特徴の説明と解釈されるべきである。本明細書において別個の実施形態の文脈で説明されている複数の特定の特徴は、単一の実施形態において組み合わせて実装されてもよい。反対に、単一の実施形態の文脈で説明されている様々な特徴はまた、複数の実施形態において別個に、または任意の適切な部分的組み合わせで実装されてよい。さらに、複数の特徴が、特定の組み合わせで機能すると上で説明されている可能性があり、そのように当初特許請求さえされている可能性があるが、場合によっては、特許請求されている組み合わせからの１つまたは複数の特徴は、この組み合わせから削除されてよく、この特許請求されている組み合わせは、部分的組み合わせ、または部分的組み合わせの変形を対象としてよい。同様に、複数の動作が特定の順序で図面に示されているが、これは、望ましい結果を実現するために、そのような動作が、示されている特定の順序で、もしくは順番に実行されること、または示されている全ての動作が実行されることが必要とされていると理解されるべきではない。
【0134】
少数の例および実装のみが開示されている。説明されている例および実装ならびに他の実装の変形、修正および拡張が、開示内容に基づいて行われてよい。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図5L】
【図5M】
【図5N】
【図6】
【図7】
