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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023041449
(43)【公開日】2023-03-24
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09G 3/3233 20160101AFI20230316BHJP
G09G 3/20 20060101ALI20230316BHJP
H05B 33/02 20060101ALI20230316BHJP
H10K 59/00 20230101ALI20230316BHJP
H10K 50/00 20230101ALI20230316BHJP
H01L 29/786 20060101ALI20230316BHJP
H01L 27/00 20060101ALI20230316BHJP
【ＦＩ】
G09G3/3233
G09G3/20 623A
G09G3/20 623R
G09G3/20 624B
G09G3/20 642A
H05B33/02
H01L27/32
H05B33/14 A
H01L29/78 618B
H01L29/78 614
H01L27/00 301A
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2021148829
(22)【出願日】2021-09-13
(71)【出願人】
【識別番号】514188173
【氏名又は名称】株式会社ＪＯＬＥＤ
(74)【代理人】
【識別番号】100189430
【弁理士】
【氏名又は名称】吉川 修一
(74)【代理人】
【識別番号】100190805
【弁理士】
【氏名又は名称】傍島 正朗
(72)【発明者】
【氏名】小原 将紀
【テーマコード（参考）】
3K107
5C080
5C380
5F110
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107BB06
3K107BB08
3K107CC29
3K107CC33
3K107EE04
3K107HH02
3K107HH04
3K107HH05
5C080AA06
5C080AA07
5C080CC03
5C080DD05
5C080FF11
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ05
5C080JJ06
5C380AA01
5C380AA03
5C380AB06
5C380AB11
5C380AB12
5C380AB23
5C380AB34
5C380AC07
5C380AC08
5C380AC11
5C380AC12
5C380AC13
5C380AC16
5C380BA10
5C380BA39
5C380BB01
5C380BD02
5C380CA08
5C380CB01
5C380CB11
5C380CC03
5C380CC07
5C380CC26
5C380CC33
5C380CC65
5C380CD014
5C380CF51
5C380DA06
5F110AA06
5F110AA09
5F110BB01
5F110BB11
5F110CC02
5F110DD01
5F110DD02
5F110EE30
5F110GG01
5F110GG02
5F110GG13
5F110GG14
5F110GG15
5F110HK00
5F110HL00
5F110NN03
5F110NN73
5F110NN74
5F110NN78
(57)【要約】
【課題】セレクタ回路におけるオフリーク電流を抑制することができる表示装置を提供する。
【解決手段】表示装置１は、行列状に配置される複数の画素１１０と、複数の画素１１０における互いに異なる画素列ごとに配置され、画像データに対応したデータ電圧Ｖｄａｔを書き込むための複数のデータ電圧線Ｓｉｇと、複数のデータ電圧線Ｓｉｇにデータ電圧Ｖｄａｔを供給するデータドライバ１３と、複数のデータ電圧線Ｓｉｇとデータドライバ１３との間に接続され、データドライバ１３からのデータ電圧Ｖｄａｔを供給するデータ電圧線Ｓｉｇを切り替える複数の選択トランジスタＴＳｅｇを有するセレクタ回路１２０とを備える。そして、複数の選択トランジスタＴＳｅｇのそれぞれは、チャネル層２３２となる酸化物半導体層を有する。
【選択図】図２
【解決手段】表示装置１は、行列状に配置される複数の画素１１０と、複数の画素１１０における互いに異なる画素列ごとに配置され、画像データに対応したデータ電圧Ｖｄａｔを書き込むための複数のデータ電圧線Ｓｉｇと、複数のデータ電圧線Ｓｉｇにデータ電圧Ｖｄａｔを供給するデータドライバ１３と、複数のデータ電圧線Ｓｉｇとデータドライバ１３との間に接続され、データドライバ１３からのデータ電圧Ｖｄａｔを供給するデータ電圧線Ｓｉｇを切り替える複数の選択トランジスタＴＳｅｇを有するセレクタ回路１２０とを備える。そして、複数の選択トランジスタＴＳｅｇのそれぞれは、チャネル層２３２となる酸化物半導体層を有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
行列状に配置される複数の画素と、
前記複数の画素における互いに異なる画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ電圧線と、
前記複数のデータ電圧線に前記データ電圧を供給するデータドライバと、
前記複数のデータ電圧線と前記データドライバとの間に接続され、前記データドライバからの前記データ電圧を供給するデータ電圧線を切り替える複数の選択トランジスタを有するセレクタ回路とを備え、
前記複数の選択トランジスタのそれぞれは、チャネル層となる酸化物半導体層を有する
表示装置。
前記複数の画素における互いに異なる画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ電圧線と、
前記複数のデータ電圧線に前記データ電圧を供給するデータドライバと、
前記複数のデータ電圧線と前記データドライバとの間に接続され、前記データドライバからの前記データ電圧を供給するデータ電圧線を切り替える複数の選択トランジスタを有するセレクタ回路とを備え、
前記複数の選択トランジスタのそれぞれは、チャネル層となる酸化物半導体層を有する
表示装置。
【請求項2】
前記複数の画素のそれぞれは、薄膜トランジスタを有し、
前記薄膜トランジスタは、チャネル層となるポリシリコン半導体層を有する
請求項１に記載の表示装置。
前記薄膜トランジスタは、チャネル層となるポリシリコン半導体層を有する
請求項１に記載の表示装置。
【請求項3】
前記複数の画素のそれぞれは、
発光素子と、
データ電圧線を介して供給されたデータ電圧を保持する容量素子とを有し、
前記薄膜トランジスタは、当該データ電圧に応じた電流を前記発光素子に供給する駆動トランジスタ、及び、前記データ電圧線と前記駆動トランジスタのゲート電極との間に接続された書き込みトランジスタを有し、
前記駆動トランジスタ、及び、前記書き込みトランジスタの一方は、チャネル層となるポリシリコン半導体層を有し、前記駆動トランジスタ、及び、前記書き込みトランジスタの他方は、チャネル層となる酸化物半導体層を有する
請求項２に記載の表示装置。
発光素子と、
データ電圧線を介して供給されたデータ電圧を保持する容量素子とを有し、
前記薄膜トランジスタは、当該データ電圧に応じた電流を前記発光素子に供給する駆動トランジスタ、及び、前記データ電圧線と前記駆動トランジスタのゲート電極との間に接続された書き込みトランジスタを有し、
前記駆動トランジスタ、及び、前記書き込みトランジスタの一方は、チャネル層となるポリシリコン半導体層を有し、前記駆動トランジスタ、及び、前記書き込みトランジスタの他方は、チャネル層となる酸化物半導体層を有する
請求項２に記載の表示装置。
【請求項4】
前記複数の画素が形成される基板を備え、
前記複数の選択トランジスタの前記チャネル層は、前記基板上に形成される第１層に設けられ、
前記薄膜トランジスタの前記チャネル層は、前記基板上に形成される第２層であって前記第１層とは異なる第２層に設けられる
請求項２又は３に記載の表示装置。
前記複数の選択トランジスタの前記チャネル層は、前記基板上に形成される第１層に設けられ、
前記薄膜トランジスタの前記チャネル層は、前記基板上に形成される第２層であって前記第１層とは異なる第２層に設けられる
請求項２又は３に記載の表示装置。
【請求項5】
前記複数の選択トランジスタは、前記複数のデータ電圧線と前記データドライバとの間のそれぞれに並列に接続された第１の選択トランジスタと第２の選択トランジスタとを有する
請求項１～４のいずれか１項に記載の表示装置。
請求項１～４のいずれか１項に記載の表示装置。
【請求項6】
セレクタ制御信号に基づいて、前記第１の選択トランジスタと前記第２の選択トランジスタとを選択的にオンさせる制御部をさらに備える
請求項５に記載の表示装置。
請求項５に記載の表示装置。
【請求項7】
前記制御部は、前記セレクタ制御信号に基づいて、前記第１の選択トランジスタ、及び、前記第２の選択トランジスタのうちオンしていない選択トランジスタのゲート電極に０Ｖ以下のオフ電圧を供給する
請求項６に記載の表示装置。
請求項６に記載の表示装置。
【請求項8】
前記発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子である
請求項３に記載の表示装置。
請求項３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示装置に関する。
【背景技術】
【0002】
従来、信号出力回路（データドライバ）から出力される階調値に応じた信号電圧（データ電圧）を、複数の信号線（複数のデータ電圧線）に対して時間分割的に分配するセレクタ回路を備える表示装置が知られている（例えば、特許文献１を参照）。セレクタ回路は、複数の薄膜トランジスタ有している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－２２１２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、セレクタ回路を備える表示装置では、データ電圧がデータ電圧線に充電された後、画素（画素回路）への当該データ電圧の充電が開始される（書き込みトランジスタがオンする）までの間、当該データ電圧線がフローティング状態となる。そのため、セレクタ回路が有する薄膜トランジスタにおいてオフリーク電流が発生する場合、フローティング状態のデータ電圧線の充電電荷がオフ状態の薄膜トランジスタを通してリークし、当該データ電圧線の電位が変動することが起こり得る。
【0005】
画素へのデータ電圧の充電が開始される前にデータ電圧線のデータ電圧が変動すると、画素に所望のデータ電圧を充電できず、データドライバが出力したデータ電圧に応じた表示輝度を実現できない問題が発生する。
【0006】
このように、フローティング状態のデータ電圧線におけるデータ電圧の保持、つまりオフリーク電流の抑制が表示輝度に対して重要である。特許文献１には、セレクタ回路のオフリーク電流を抑制することについては開示されていない。
【0007】
そこで、本開示は、セレクタ回路におけるオフリーク電流を抑制することができる表示装置を提供する。
【課題を解決するための手段】
【0008】
本開示の一態様に係る表示装置は、行列状に配置される複数の画素と、前記複数の画素における互いに異なる画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ電圧線と、前記複数のデータ電圧線に前記データ電圧を供給するデータドライバと、前記複数のデータ電圧線と前記データドライバとの間に接続され、前記データドライバからの前記データ電圧を供給するデータ電圧線を切り替える複数の選択トランジスタを有するセレクタ回路とを備え、前記複数の選択トランジスタのそれぞれは、チャネル層となる酸化物半導体層を有する。
【発明の効果】
【0009】
本開示の一態様に係る表示装置によれば、セレクタ回路におけるオフリーク電流を抑制することができる表示装置を実現することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（本開示に至った経緯）
本開示の説明に先立ち、本開示に至った経緯について説明する。
本開示の説明に先立ち、本開示に至った経緯について説明する。
【0012】
セレクタ回路を備える表示装置は、通常、１水平期間に時分割で各サブ画素（各サブ画素回路）のデータ電圧線にデータ電圧を充電する。複数のサブ画素により画素が構成される。次に、書き込み信号（例えば、図1に示す制御信号ＷＳ）をオンすることで、データ電圧線のデータ電圧を画素（画素回路）の保持容量に充電する。充電は、各サブ画素で同時に行われる。
【0013】
「発明が解決する課題」でも説明したように、セレクタ回路を介してデータ電圧が充電されたデータ電圧線は、画素への充電が開始されるまでの間、フローティング状態になるため、当該データ電圧線に充電されたデータ電圧の保持が表示輝度に対して重要になる。なお、本明細書において、フローティング状態とは、データ電圧線が電気的に遮断された状態であることを意味する。
【0014】
高速動作を重視する観点から、セレクタ回路を構成する薄膜トランジスタには、ポリシリコン半導体ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が一般的に用いられる。しなしながら、ポリシリコン半導体ＴＦＴは、結晶欠陥起因等のリークにより、オフリーク電流が比較的大きく、フローティング状態のデータ電圧線の充電電荷がオフ状態のポリシリコン半導体ＴＦＴを通してリークし、データ電圧線の電位が変動することが起こり得る。
【0015】
これにより、画素の書き込みトランジスタがオンする前にデータ電圧線に充電されたデータ電圧が変動し、画素に所望のデータ電圧を充電できない問題が発生する。このようなセレクタ回路のオフリーク電流は、表示輝度ズレ（輝度ムラ）の要因なるので抑制することが望まれる。
【0016】
ここで、ポリシリコン半導体ＴＦＴのオフリーク電流の温度依存性について、図９を参照しながら説明する。図９は、ポリシリコン半導体ＴＦＴのオフリーク電流を説明するための図である。図９では、ポリシリコン半導体ＴＦＴのオフリーク電流（ＳＥＬ＿Ｉｏｆｆ）と、パネル温度（つまり、ポリシリコン半導体ＴＦＴの温度）との関係を示す。図９に示す縦軸は、ポリシリコン半導体ＴＦＴのオフリーク電流の比（ＳＥＬ＿Ｉｏｆｆ比）を示し、横軸は、温度を示す。横軸のＲＴ（Ｒｏｏｍ Ｔｅｍｐｅｒａｔｕｒｅ）は、室温（例えば、２０～３０℃）を示しており、オフリーク電流の比は、室温におけるオフリーク電流を基準に、温度が室温＋α（ＲＴ＋α）となるときのオフリーク電流の比を示す。αは、正の数値である。
【0017】
図９に示すように、ポリシリコン半導体ＴＦＴでは、温度が上昇するにつれ、オフリーク電流が上昇する傾向がある。また、オフリーク電流の上昇は、Ｒ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、及び、Ｂ（Ｂｌｕｅ）それぞれのデータ電圧線に接続されたポリシリコン半導体ＴＦＴにおいて、同程度生じ得る。
【0018】
このように、ポリシリコン半導体ＴＦＴは、セレクタ回路のオフリーク電流を抑制する観点から、高温域で使用され得る表示装置（例えば、車載用の表示装置）には適していないと考えられる。
【0019】
なお、ポリシリコン半導体ＴＦＴのオフリーク電流は、製造時のプロセス制御（Ｓｉ結晶性の制御）に依存する傾向が高く、既存技術では低減に限界がある。また、ポリシリコン半導体ＴＦＴのオフリーク電流を補正するための補正システム（外部ＩＣ）は、実装回路規模の増加、システムの複雑化等によりコストが上昇する。
【0020】
なお、オフリーク電流が発生する要因としては、サブスレッショルドリーク電流（ドレイン－ソース間リーク）、ゲートリーク電流（ゲート絶縁膜リーク）、ＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ－Ｄｒａｉｎ－Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）電流、又は、接合リーク電流（結晶性欠陥リーク電流）の発生が例示される。
【0021】
そこで、本願発明者は、セレクタ回路を備える表示装置において、当該セレクタ回路のオフリーク電流を抑制することができる表示装置について鋭意検討を行い、以下に説明する表示装置を創案した。
【0022】
以下、本開示の各実施の形態について、図面を用いて説明する。なお、以下に説明する各実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の各実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であって本開示を限定する主旨ではない。よって、以下の各実施の形態における構成要素のうち、本開示における独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0023】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【0024】
また、本明細書において、同一、平行などの要素間の関係性を示す用語、並びに、数値、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（例えば、１０％程度）の差異をも含むことを意味する表現である。
【0025】
（実施の形態１）
［１－１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について、図１～図３を参照しながら説明する。図１は、本実施の形態に係る表示装置１の機能的な構成の一例を示すブロック図である。図２は、図１の破線領域Ｒを含む領域を拡大して示す図である。図２では、各サブ画素を便宜上「画素」と表記している。なお、以下の説明では、簡潔のため、信号と信号を伝達する配線とを、同一の符号で参照することがある。なお、以下の各トランジスタは、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される例について説明するが、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成されてもよい。
［１－１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について、図１～図３を参照しながら説明する。図１は、本実施の形態に係る表示装置１の機能的な構成の一例を示すブロック図である。図２は、図１の破線領域Ｒを含む領域を拡大して示す図である。図２では、各サブ画素を便宜上「画素」と表記している。なお、以下の説明では、簡潔のため、信号と信号を伝達する配線とを、同一の符号で参照することがある。なお、以下の各トランジスタは、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される例について説明するが、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成されてもよい。
【0026】
図１に示すように、表示装置１は、表示パネル１０と、制御部２０と、電源３０とを備える。また、表示パネル１０は、表示部１１と、第１のゲートドライバ１２ａと、第２のゲートドライバ１２ｂと、データドライバ１３と、セレクタ回路（データセレクタ回路）１２０とを有する。なお、図１では、データ電圧線Ｂ＿Ｓｉｇ、Ｇ＿Ｓｉｇ及びＲ＿Ｓｉｇのうちデータ電圧線Ｒ＿Ｓｉｇに接続された画素１１０（図２に示すサブ画素１１０Ｒに対応）のみを図示している。
【0027】
表示部１１は、行列状に配置された、それぞれが発光素子ＥＬＢ、ＥＬＧ、ＥＬＲ（図３を参照）を有する複数の画素１１０を有する。当該行列の各行には同じ行に配置される複数の画素１１０に共通に接続される制御信号線（ゲート制御線）が設けられ、当該行列の各列には同じ列に配置される複数の画素１１０に共通に接続されるデータ電圧線Ｂ＿Ｓｉｇ、Ｇ＿Ｓｉｇ及びＲ＿Ｓｉｇが設けられる。なお、以降において、データ電圧線Ｂ＿Ｓｉｇ、Ｇ＿Ｓｉｇ及びＲ＿Ｓｉｇを区別しない場合、又は、データ電圧線Ｂ＿Ｓｉｇ、Ｇ＿Ｓｉｇ及びＲ＿Ｓｉｇをまとめてデータ電圧線Ｓｉｇとも記載する。
【0028】
データ電圧線Ｂ＿Ｓｉｇは、１以上のサブ画素１１０Ｂ（図２を参照）を含む画素列に属する各サブ画素１１０Ｂと接続され、各サブ画素１１０Ｂにデータ電圧Ｖｄａｔ＿ｂ（図３を参照）を供給する機能を有する。なお、サブ画素１１０Ｂは、例えば、青色を発するサブ画素である。１つのデータ電圧線Ｂ＿Ｓｉｇに接続された各サブ画素１１０Ｂにより１つのサブ画素列（第１のサブ画素列）が構成される。
【0029】
データ電圧線Ｇ＿Ｓｉｇは、１以上のサブ画素１１０Ｇ（図２を参照）を含む画素列に属する各サブ画素１１０Ｇと接続され、各サブ画素１１０Ｇにデータ電圧Ｖｄａｔ＿ｇ（図３を参照）を供給する機能を有する。なお、サブ画素１１０Ｇは、例えば、緑色を発するサブ画素である。１つのデータ電圧線Ｇ＿Ｓｉｇに接続された各サブ画素１１０Ｇにより１つのサブ画素列（第２のサブ画素列）が構成される。
【0030】
データ電圧線Ｒ＿Ｓｉｇは、１以上のサブ画素１１０Ｒを含む画素列に属する各サブ画素１１０Ｒと接続され、各サブ画素１１０Ｒにデータ電圧Ｖｄａｔ＿ｒ（図３を参照）を供給する機能を有する。なお、サブ画素１１０Ｒは、例えば、赤色を発するサブ画素である。１つのデータ電圧線Ｒ＿Ｓｉｇに接続された各サブ画素１１０Ｒにより１つのサブ画素列（第３のサブ画素列）が構成される。
【0031】
１つの画素列は、第１のサブ画素列、第２のサブ画素列、及び、第３のサブ画素列を含む。
【0032】
このように、データ電圧線Ｓｉｇは、複数の画素１１０における互いに異なるサブ画素列ごとに配置され、画像データに対応したデータ電圧をサブ画素１１０Ｂ、１１０Ｇ及び１１０Ｒに充電するため（書き込むため）に設けられる。なお、以降において、充電することを書き込むとも記載する。
【0033】
図２に示すように、セレクタ回路１２０は、データ電圧線Ｓｉｇとデータドライバ１３との間に接続され、データドライバ１３からのデータ電圧を供給するデータ電圧線Ｓｉｇを時分割で切り替える。セレクタ回路１２０は、複数のスイッチ部１２０ａを有する。例えば、スイッチ部１２０ａは、データ電圧線Ｓｉｇと、データＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１３ａとの間に接続され、選択したデータ電圧線Ｓｉｇのいずれかにデータドライバ１３を構成する１つのデータＩＣ１３ａからのデータ電圧を選択的に供給する機能を有する。スイッチ部１２０ａは、画素列ごとに配置され、サブ画素列ごとに配置された薄膜トランジスタである選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲを有する。選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲは、各データ電圧線Ｓｉｇのそれぞれとデータドライバ１３との接続を切り替えるスイッチトランジスタである。なお、以降において、選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲを区別しない場合、又は、選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲをまとめて選択トランジスタＴＳｅｇとも記載する。
【0034】
選択トランジスタＴＳｅｇＢのソース電極及びドレイン電極の一方は、データ電圧線Ｂ＿Ｓｉｇに接続され、ソース電極及びドレイン電極の他方は、データＩＣ１３ａに接続される。また、選択トランジスタＴＳｅｇＢのゲート電極は、セレクタ制御線ＳＥＬ１に接続される。
【0035】
選択トランジスタＴＳｅｇＧのソース電極及びドレイン電極の一方は、データ電圧線Ｇ＿Ｓｉｇに接続され、ソース電極及びドレイン電極の他方は、データＩＣ１３ａに接続される。また、選択トランジスタＴＳｅｇＧのゲート電極は、セレクタ制御線ＳＥＬ２に接続される。
【0036】
選択トランジスタＴＳｅｇＲのソース電極及びドレイン電極の一方は、データ電圧線Ｒ＿Ｓｉｇに接続され、ソース電極及びドレイン電極の他方は、データＩＣ１３ａに接続される。また、選択トランジスタＴＳｅｇＲのゲート電極は、セレクタ制御線ＳＥＬ３に接続される。
【0037】
選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲのそれぞれには、酸化物半導体ＴＦＴが用いられる。言い換えると、選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲのそれぞれには、ポリシリコン半導体ＴＦＴは用いられない。酸化物半導体ＴＦＴは、ポリシリコン半導体ＴＦＴに比べてリーク電流（オフリーク電流）が低い特性を有する。酸化物半導体ＴＦＴのリーク電流は、一般的に、ポリシリコン半導体ＴＦＴのリーク電流より２桁程度低い。
【0038】
なお、酸化物半導体ＴＦＴを構成する酸化物半導体層の材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いることができる。例えば、酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び、酸素（Ｏ）の化合物（例えば、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ））、又は、Ｉｎ、Ｓｎ（又はＴｉｎ）、Ｚｎ、及び、Ｏの化合物（例えば、（酸化インジウムスズ亜鉛（ＩｎＳｎＺｎＯ：ＩＴＺＯ））から構成されてもよいし、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウムスズ（ＩＴＯ）又は酸化インジウム（ＩｎＯ）から構成されてもよい。なお、酸化物半導体層は、他の金属酸化物から構成されてもよく、材料は特に限定されない。
【0039】
セレクタ回路１２０が酸化物半導体ＴＦＴを含んで構成されることで、各データ電圧線Ｓｉｇにデータ電圧Ｖｄａｔ＿ｂ、Ｖｄａｔ＿ｇ、Ｖｄａｔ＿ｒを充電した後のフローティング状態において、各選択トランジスタＴＳｅｇからのオフリーク電流を抑制し、各データ電圧線Ｓｉｇの電位変動を抑制することができる。よって、表示装置１では、画素１１０への書き込み前に各データ電圧線Ｓｉｇのデータ電圧Ｖｄａｔ＿ｂ、Ｖｄａｔ＿ｇ、及び、Ｖｄａｔ＿ｒが変動しにくく、画素１１０に所望のデータ電圧Ｖｄａｔ＿ｂ、Ｖｄａｔ＿ｇ、及び、Ｖｄａｔ＿ｒを充電することができる。なお、以降において、データ電圧Ｖｄａｔ＿ｂ、Ｖｄａｔ＿ｇ、及び、Ｖｄａｔ＿ｒを区別しない場合、又は、データ電圧Ｖｄａｔ＿ｂ、Ｖｄａｔ＿ｇ、及び、Ｖｄａｔ＿ｒをまとめてデータ電圧Ｖｄａｔとも記載する。
【0040】
なお、高速動作を重視する観点から、セレクタ回路１２０の選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲにはポリシリコン半導体ＴＦＴが用いられており、酸化物半導体ＴＦＴを用いることは通常は行われない。本実施の形態では、発光素子ＥＬＢ、ＥＬＧ、ＥＬＲが有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）発光素子であり、画素電流で輝度を制御するので、データ電圧Ｖｄａｔの階調ズレ（データ電圧Ｖｄａｔの電圧ズレ）に対する表示輝度への影響が大きい。例えば、有機ＥＬ発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を備える表示パネル１０は、電圧により表示輝度を調整する液晶パネルに比べてデータ電圧Ｖｄａｔの階調ズレに対する表示輝度への影響が大きい。
【0041】
そこで、本実施の形態に係る表示装置１では、有機ＥＬ発光素子を備える表示パネル１０におけるデータ電圧Ｖｄａｔの階調ズレを抑制する観点から、セレクタ回路１２０の選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲにはポリシリコン半導体ＴＦＴではなく、酸化物半導体ＴＦＴを用いる。
【0042】
セレクタ回路１２０は、選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲのオン及びオフがセレクタ制御線ＳＥＬ１、ＳＥＬ２、及び、ＳＥＬ３を介して制御部２０により制御されることにより、データＩＣ１３ａ（データドライバ１３）からのデータ電圧Ｖｄａｔを、データ電圧線Ｓｉｇに時分割で供給する。セレクタ回路１２０は、データＩＣ１３ａとデータ電圧線Ｓｉｇのいずれかとの電気的な接続を切り替える列切り替え回路（サブ画素列切り替え回路）である。なお、以降において、セレクタ制御線ＳＥＬ１、ＳＥＬ２、及び、ＳＥＬ３を単にセレクタ制御線ＳＥＬとも記載する。
【0043】
セレクタ制御線ＳＥＬには、セレクタ回路１２０を制御する制御信号ＳＥＬが制御部２０から供給される。例えば、セレクタ制御線ＳＥＬ１は、選択トランジスタＴＳｅｇＢのゲート電極に接続され、当該セレクタ制御線ＳＥＬ１には、選択トランジスタＴＳｅｇＢのオン及びオフを制御する制御信号ＳＥＬ１が制御部２０から供給される。また、例えば、セレクタ制御線ＳＥＬ２は、選択トランジスタＴＳｅｇＧのゲート電極に接続され、当該セレクタ制御線ＳＥＬ２には、選択トランジスタＴＳｅｇＧのオン及びオフを制御する制御信号ＳＥＬ２が制御部２０から供給される。また、例えば、セレクタ制御線ＳＥＬ３は、選択トランジスタＴＳｅｇＲのゲート電極に接続され、当該セレクタ制御線ＳＥＬ３には、選択トランジスタＴＳｅｇＲのオン及びオフを制御する制御信号ＳＥＬ３が制御部２０から供給される。セレクタ制御線ＳＥＬは、第１のセレクタ制御線の一例であり、制御信号ＳＥＬは、セレクタ制御信号の一例である。
【0044】
例えば、セレクタ制御線ＳＥＬ１に入力される制御信号ＳＥＬ１が低レベル（ローレベル）から高レベル（ハイレベル）となると選択トランジスタＴＳｅｇＢがオンとなり、データ電圧線Ｂ＿ＳｉｇにデータＩＣ１３ａからのデータ電圧Ｖｄａｔ＿ｂが供給される。次に、セレクタ制御線ＳＥＬ１に入力される制御信号ＳＥＬ１が高レベルから低レベルとなった後にセレクタ制御線ＳＥＬ２に入力される制御信号ＳＥＬ２が低レベルから高レベルとなると、選択トランジスタＴＳｅｇＢがオフし、かつ、選択トランジスタＴＳｅｇＧがオンするので、データ電圧線Ｇ＿ＳｉｇにデータＩＣ１３ａからのデータ電圧Ｖｄａｔ＿ｇが供給される。次に、セレクタ制御線ＳＥＬ２に入力される制御信号ＳＥＬ２が高レベルから低レベルとなった後にセレクタ制御線ＳＥＬ３に入力される制御信号ＳＥＬ３が低レベルから高レベルとなると、選択トランジスタＴＳｅｇＧがオフし、かつ、選択トランジスタＴＳｅｇＲがオンするので、データ電圧線Ｒ＿ＳｉｇにデータＩＣ１３ａからのデータ電圧Ｖｄａｔ＿ｒが供給される。
【0045】
このように、スイッチ部１２０ａは、当該スイッチ部１２０ａに接続されるデータ電圧線Ｓｉｇに、時分割でデータ電圧Ｖｄａｔを保持させる動作を行う。これにより、１つのデータＩＣ１３ａにより、データ電圧線Ｓｉｇのそれぞれに、発光素子ＥＬＢ、ＥＬＧ、ＥＬＲのそれぞれに供給する画素電流に対応するデータ電圧Ｖｄａｔを保持させることができる。
【0046】
なお、スイッチ部１２０ａは、３つのデータ電圧線Ｓｉｇを選択的に切り替えることに限定されず、２以上のデータ電圧線Ｓｉｇを選択的に切り替えるように構成されていればよい。このようなスイッチ部１２０ａは、切り替えるデータ電圧線Ｓｉｇの数と同数の選択トランジスタＴＳｅｇを有する。
【0047】
図１を再び参照して、制御部２０は、表示パネル１０を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部１１において表示されるように、第１のゲートドライバ１２ａ、第２のゲートドライバ１２ｂ、データドライバ１３、及び、セレクタ回路１２０を制御する。例えば、制御部２０は、セレクタ制御線ＳＥＬにセレクタ回路１２０を制御するための制御信号ＳＥＬを供給する。制御部２０は、セレクタ制御線ＳＥＬと接続されている。
【0048】
電源３０は、表示装置１の動作用の電力を、表示装置１の各部に供給する。電源３０は、例えば、表示部１１、第１のゲートドライバ１２ａ、第２のゲートドライバ１２ｂ、データドライバ１３、制御部２０、及び、セレクタ回路１２０へ動作用の電力を供給する。また、電源３０は、例えば、初期化電圧ＶＩＮＩ、参照電圧（基準電圧）ＶＲＥＦ、正電源電圧ＶＣＣ、及び、負電源電圧ＶＣＡＴＨを表示部１１へ供給する。
【0049】
第１のゲートドライバ１２ａ、及び、第２のゲートドライバ１２ｂは、制御信号線を介して、画素１１０に対し、画素１１０の動作を制御するための各種制御信号を供給する。第１のゲートドライバ１２ａ、及び、第２のゲートドライバ１２ｂは、走査線駆動回路として機能する。
【0050】
なお、制御信号線は、書き込み信号線ＷＳ、初期化信号線ＩＮＩ、及び、参照信号線ＲＥＦを含む。書き込み信号線ＷＳは、ゲート制御線の一例であり、複数の画素１１０における互いに異なる画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行（例えば、サブ画素行）を選択するための制御信号ＷＳが供給される。書き込み信号線ＷＳは、例えば、書き込み信号線ＷＳ１、ＷＳ２、ＷＳｎ－１、及び、ＷＳｎ（ｎは、行数であり、例えば２以上の整数）を含む。初期化信号線ＩＮＩは、複数の画素１１０における互いに異なる画素行ごとに配置され、発光素子ＥＬＢ、ＥＬＧ、ＥＬＲの電位を初期化するための制御信号ＩＮＩが供給される。参照信号線ＲＥＦは、複数の画素１１０における互いに異なる画素行ごとに配置され、駆動トランジスタＴＤＲ、ＴＤＧ、ＴＤＢ（図３を参照）のゲート電極に参照電圧ＶＲＥＦを供給するための制御信号ＲＥＦが供給される。
【0051】
第１のゲートドライバ１２ａは、ＩＮＩ信号用ゲートドライバ１２ａ１、Ｒｅｆ信号用ゲートドライバ１２ａ２、及び、ＷＳ信号用ゲートドライバ１２ａ３を含んで構成される。ＩＮＩ信号用ゲートドライバ１２ａ１、Ｒｅｆ信号用ゲートドライバ１２ａ２、及び、ＷＳ信号用ゲートドライバ１２ａ３のそれぞれは、複数のシフトレジスタを含んで構成される。シフトレジスタは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路、又は、使われている薄膜トランジスタがＮチャネル若しくはＰチャネルの何れか一方のみのポリシリコン薄膜トランジスタを含んで構成されるが、これに限定されない。
【0052】
第２のゲートドライバ１２ｂは、ＩＮＩ信号用ゲートドライバ１２ｂ１、Ｒｅｆ信号用ゲートドライバ１２ｂ２、及び、ＷＳ信号用ゲートドライバ１２ｂ３を含んで構成される。
【0053】
ＩＮＩ信号用ゲートドライバ１２ａ１及び１２ｂ１は、初期化トランジスタＴ１Ｒ、Ｔ１Ｇ及びＴ１Ｂ（図３を参照）それぞれのゲート電極と初期化信号線ＩＮＩを介して接続されており、画素１１０が有する発光素子ＥＬＲ、ＥＬＧ及びＥＬＢそれぞれの電極（例えば、アノード）の電位を初期化する初期化動作を行うためのゲートドライバである。ＩＮＩ信号用ゲートドライバ１２ａ１及び１２ｂ１は、初期化トランジスタＴ１Ｒ、Ｔ１Ｇ及びＴ１Ｂのオン及びオフを制御信号ＩＮＩにより制御する。ＩＮＩ信号用ゲートドライバ１２ａ１及び１２ｂ１は、初期化信号線ＩＮＩの両側から制御信号ＩＮＩを入力する。なお、初期化動作は、閾値補償動作の前に行われる。
【0054】
Ｒｅｆ信号用ゲートドライバ１２ａ２及び１２ｂ２は、補償トランジスタＴ２Ｒ、Ｔ２Ｇ及びＴ２Ｂ（図３を参照）それぞれのゲート電極と参照信号線ＲＥＦを介して接続されており、駆動トランジスタＴＤＲ、ＴＤＧ及びＴＤＢの閾値電圧を補償する閾値補償動作を行うためのゲートドライバである。Ｒｅｆ信号用ゲートドライバ１２ａ２及び１２ｂ２は、補償トランジスタＴ２Ｒ、Ｔ２Ｇ及びＴ２Ｂのオン及びオフを制御信号ＲＥＦにより制御する。Ｒｅｆ信号用ゲートドライバ１２ａ２及び１２ｂ２はそれぞれ、参照信号線ＲＥＦの両側から制御信号ＲＥＦを入力する。
【0055】
なお、以降において、駆動トランジスタＴＤＲ、ＴＤＧ及びＴＤＢを区別しない場合、又は、駆動トランジスタＴＤＲ、ＴＤＧ及びＴＤＢをまとめて駆動トランジスタＴＤとも記載する。
【0056】
ＷＳ信号用ゲートドライバ１２ａ３及び１２ｂ３は、書き込みトランジスタＴ３Ｒ、Ｔ３Ｇ及びＴ３Ｂ（図３を参照）それぞれのゲート電極と書き込み信号線ＷＳを介して接続されており、データ電圧Ｖｄａｔ＿ｒ、Ｖｄａｔ＿ｇ、Ｖｄａｔ＿ｂのそれぞれを保持容量ＣＳＲ、ＣＳＧ、ＣＳＢのそれぞれに保持させる。ＷＳ信号用ゲートドライバ１２ａ３及び１２ｂ３は、書き込みトランジスタＴ３Ｒ、Ｔ３Ｇ及びＴ３Ｂのオン及びオフのための制御信号ＷＳを書き込み信号線ＷＳに供給する。ＷＳ信号用ゲートドライバ１２ａ３及び１２ｂ３は、書き込み信号線ＷＳの両側から制御信号ＷＳを入力する。
【0057】
なお、以降において、保持容量ＣＳＲ、ＣＳＧ、ＣＳＢを区別しない場合、又は、保持容量ＣＳＲ、ＣＳＧ、ＣＳＢをまとめて保持容量ＣＳとも記載する。保持容量ＣＳは、容量素子の一例である。
【0058】
なお、以降において、書き込みトランジスタＴ３Ｒ、Ｔ３Ｇ及びＴ３Ｂを区別しない場合、又は、書き込みトランジスタＴ３Ｒ、Ｔ３Ｇ及びＴ３Ｂをまとめて書き込みトランジスタＴ３とも記載する。
【0059】
図１を再び参照して、データドライバ１３は、データ電圧線Ｓｉｇを介して、画素１１０に対し、発光輝度に対応するデータ電圧を供給する。データ電圧は、画素１１０の表示階調に基づく電圧信号である。データドライバ１３は、データ電圧線Ｓｉｇへセレクタ回路１２０を介して時分割でデータ電圧を出力することにより、発光画素の有する回路素子を駆動する。データドライバ１３は、信号線駆動回路として機能する。
【0060】
【0061】
図３に示すように、画素（画素回路）１００は、サブ画素（サブ画素回路）１１０Ｒ、１１０Ｇ、１１０Ｂを含んで構成される。サブ画素１１０Ｒ、１１０Ｇ及び１１０Ｂは、発光素子ＥＬＢ、ＥＬＧ、ＥＬＲ以外は互いに同一の構成を有している。以下、画素回路の構成について、サブ画素１１０Ｒに着目して説明する。なお、以降において、発光素子ＥＬＢ、ＥＬＧ、ＥＬＲを区別しない場合、又は、発光素子ＥＬＢ、ＥＬＧ、ＥＬＲをまとめて発光素子ＥＬとも記載する。
【0062】
サブ画素１１０Ｒは、初期化トランジスタＴ１Ｒと、補償トランジスタＴ２Ｒと、書き込みトランジスタＴ３Ｒと、保持容量ＣＳＲと、駆動トランジスタＴＤＲと、発光素子ＥＬＲとを有している。初期化トランジスタＴ１Ｒと、補償トランジスタＴ２Ｒと、書き込みトランジスタＴ３Ｒと、駆動トランジスタＴＤＲとは、画素１１０を構成する薄膜トランジスタの一例である。また、サブ画素１１０Ｒは、制御信号線（初期化信号線ＩＮＩ、参照信号線ＲＥＦ、書き込み信号線ＷＳ）、データ電圧線Ｒ＿Ｓｉｇ、正電源線ＶＣＣ、及び、カソード電源線ＶＣＡＴＨを有している。なお、初期化トランジスタＴ１Ｒ、及び、補償トランジスタＴ２Ｒは、必須の構成要素ではない。
【0063】
初期化トランジスタＴ１Ｒ、補償トランジスタＴ２Ｒ、書き込みトランジスタＴ３Ｒ、及び、駆動トランジスタＴＤＲの少なくとも１つは、ポリシリコン、又は、アモルファスシリコンにより形成される半導体層（チャネル層）を有する。例えば、初期化トランジスタＴ１Ｒ、補償トランジスタＴ２Ｒ、書き込みトランジスタＴ３Ｒ、及び、駆動トランジスタＴＤＲの全ては、ポリシリコン、又は、アモルファスシリコンにより形成される半導体層を有していてもよい。また、初期化トランジスタＴ１Ｒ、補償トランジスタＴ２Ｒ、書き込みトランジスタＴ３Ｒ、及び、駆動トランジスタＴＤＲの少なくとも１つは、酸化物半導体により形成される半導体層（チャネル層）を有していてもよい。例えば、画素１１０は、ポリシリコン半導体ＴＦＴ、及び、酸化物半導体ＴＦＴが混成して形成されてもよい。例えば、書き込みトランジスタＴ３Ｒ、及び、駆動トランジスタＴＤＲの一方には、ポリシリコン半導体ＴＦＴが用いられ、書き込みトランジスタＴ３Ｒ、及び、駆動トランジスタＴＤＲの他方には、酸化物半導体ＴＦＴが用いられてもよい。
【0064】
このように、複数の画素１１０のそれぞれは、複数の薄膜トランジスタを含み、少なくとも１つの薄膜トランジスタにはポリシリコン半導体ＴＦＴが用いられ、少なくとも１つの他の薄膜トランジスタには酸化物半導体ＴＦＴが用いられてもよい。また、このように、複数の画素１１０のそれぞれは、薄膜トランジスタを含み、薄膜トランジスタは、ポリシリコン、又は、アモルファスシリコンにより形成されるチャネル層を有する。
【0065】
初期化トランジスタＴ１Ｒは、制御信号ＩＮＩに従ってオン状態となり、駆動トランジスタＴＤＲのソース電極（ソースノード）に初期化電圧ＶＩＮＩを供給する。初期化トランジスタＴ１Ｒのゲート電極は、ＩＮＩ信号用ゲートドライバ１２ａ１及び１２ｂ１のそれぞれに接続されている。
【0066】
補償トランジスタＴ２Ｒは、制御信号ＲＥＦに従ってオン状態となり、駆動トランジスタＴＤＲのゲート電極（ゲートノード）に参照電圧ＶＲＥＦを供給する。これは、発光素子ＥＬＲの電極（例えば、アノード）の電位を初期化することに相当する。補償トランジスタＴ２Ｒのゲート電極は、Ｒｅｆ信号用ゲートドライバ１２ａ２及び１２ｂ２のそれぞれに接続されている。
【0067】
書き込みトランジスタＴ３Ｒは、制御信号ＷＳに従ってオン状態となり、データ電圧Ｖｄａｔ＿ｒを保持容量ＣＳＲに保持させる。書き込みトランジスタＴ３Ｒのゲート電極は、ＷＳ信号用ゲートドライバ１２ａ３及び１２ａ３に接続されている。
【0068】
書き込みトランジスタＴ３Ｒは、データ電圧線Ｒ＿Ｓｉｇと駆動トランジスタＴＤＲのゲート電極との間に接続されている。具体的には、書き込みトランジスタＴ３Ｒは、ソース電極及びドレイン電極の一方がデータ電圧線Ｒ＿Ｓｉｇに接続され、ソース電極及びドレイン電極の他方が補償トランジスタＴ２Ｒのソース電極及びドレイン電極の一方、及び、駆動トランジスタＴＤＲのゲート電極に接続されている。
【0069】
保持容量ＣＳＲは、データ電圧線Ｒ＿Ｓｉｇを介して供給されたデータ電圧Ｖｄａｔ＿ｒを保持する。
【0070】
駆動トランジスタＴＤＲは、ソース電極及びドレイン電極の一方が正電源線ＶＣＣに接続され、ソース電極及びドレイン電極の他方が発光素子ＥＬＲのアノードに接続され、保持容量ＣＳＲに保持されたデータ電圧Ｖｄａｔ＿ｒに応じて、発光素子ＥＬＲに電流を供給する。これにより、発光素子ＥＬＲは、データ電圧Ｖｄａｔ＿ｒに応じた輝度で発光する。
【0071】
発光素子ＥＬＲは、自発光型の発光素子であり、本実施の形態では、有機ＥＬ発光素子（有機ＥＬ素子）である。発光素子ＥＬＲのアノード電極は、駆動トランジスタＴＤＲのソース電極及びドレイン電極の一方と接続される。発光素子ＥＬＲのカソード電極には、カソード電源線（負電源線）ＶＣＡＴＨによってカソード電圧（負電源電圧）が印加されている。
【0072】
なお、図３に示すゲート電位ＶｇＲは、駆動トランジスタＴＤＲのゲート電極の電位を示しており、ソース電位ＶｓＲは、駆動トランジスタＴＤＲのソース電極の電位を示している。
【0073】
ここで、表示装置１の画素回路の断面構成について、図４を参照しながら説明する。図４は、本実施の形態に係る表示装置１の画素回路の構成の一例を模式的に示す断面図である。表示パネル１０は、トップエミッション構造を有する有機ＥＬパネルである。
【0074】
図４に示すように、表示パネル１０では、基板２１１上にＴＦＴ層１０ａが形成され、ＴＦＴ層１０ａ上に層間絶縁層１０ｂが形成され、層間絶縁層（平坦化層）１０ｂ上にＥＬ層１０ｃが形成される。なお、ＥＬ層１０ｃ上に、保護膜、封止樹脂、及び、封止基板がこの順で積層されてもよい（図示省略）。
【0075】
基板２１１は、例えば、ガラス基板又はガラスフィルムである。基板２１１上には、複数の画素（画素回路）１１０が形成される。
【0076】
ＴＦＴ層１０ａは、チャネル層２３２及び２４２、絶縁層２１２、２１３、２１４及び２１５、ゲート電極２３１及び２４１、ドレイン電極２３３及び２４３、ソース電極２３４及び２４４ｂを有する。
【0077】
絶縁層２１２は、基板２１１の表面を覆うように設けられる。絶縁層２１２上には、チャネル層２４２、ドレイン電極２４３、及び、ソース電極２４４が設けられている。
【0078】
絶縁層２１３は、チャネル層２４２、ドレイン電極２４３、ソース電極２４４、及び、絶縁層２１２を覆うように設けられる。絶縁層２１３上には、ゲート電極２３１及び２４１が設けられている。
【0079】
絶縁層２１４は、ゲート電極２３１及び２４１と絶縁層２１３とを覆うように設けられる。絶縁層２１４は、ゲート絶縁層である。絶縁層２１４上には、チャネル層２３２、ドレイン電極２３３、及び、ソース電極２３４が設けられている。
【0080】
絶縁層２１５は、チャネル層２３２、ドレイン電極２３３、ソース電極２３４、及び、絶縁層２１４を覆うように設けられる。絶縁層２１５上には、層間絶縁層１０ｂが設けられている。
【0081】
ＥＬ層１０ｃは、陽極（アノード）である金属層２１６と、発光層２１７と、絶縁層２１８と、陰極（カソード）である金属層２１９とによって構成される。絶縁層２１８は、発光層２１７を形成されるために基板２１１上を区画するバンク（隔壁）である。絶縁層２１８は、例えば、有機材料により構成される。絶縁層２１８は、感光性の熱硬化性樹脂により形成される。また、絶縁層２１８の表面にはフッ素プラズマ等による撥液処理が行われていてもよい。
【0082】
選択トランジスタＴＳｅｇは、ゲート電極２３１、チャネル層２３２、ドレイン電極２３３、ソース電極２３４、及び、絶縁層２１４の一部によって構成される。チャネル層２３２は、酸化物半導体層により構成される。選択トランジスタＴＳｅｇは、チャネル層２３２となる酸化物半導体層を有するとも言える。また、画素１１０を構成する薄膜トランジスタは、例えば、ゲート電極２４１、チャネル層２４２、ドレイン電極２４３、ソース電極２４４、及び、絶縁層２１３の一部によって構成される。チャネル層２４２は、ポリシリコン半導体層により構成される。画素１１０を構成する薄膜トランジスタは、チャネル層２４２となるポリシリコン半導体層を有するとも言える。
【0083】
選択トランジスタＴＳｅｇのチャネル層２３２は、基板２１１上に形成される絶縁層２１４（第１層の一例）に設けられ、薄膜トランジスタのチャネル層２４２は、基板２１１上に形成される絶縁層２１３（第２層の一例）であって絶縁層２１４とは異なる絶縁層２１３に設けられる。つまり、チャネル層２３２及び２４２は、表示パネル１０の断面視において、互いに異なる層に形成される。
【0084】
［１－２．タイミングチャート］
図５は、本実施の形態に係る表示装置１の各種制御信号のタイミングチャートを示す図である。具体的には、図５の（ａ）は、ゲート制御信号（制御信号ＩＮＩ、ＲＥＦ、ＷＳ）のタイミングチャートを示しており、図５の（ｂ）は、セレクタ制御信号（制御信号ＳＥＬ１～ＳＥＬ３）のタイミングチャートを示している。なお、図５に示すタイミングチャートは、１画素行におけるタイミングチャートである。
図５は、本実施の形態に係る表示装置１の各種制御信号のタイミングチャートを示す図である。具体的には、図５の（ａ）は、ゲート制御信号（制御信号ＩＮＩ、ＲＥＦ、ＷＳ）のタイミングチャートを示しており、図５の（ｂ）は、セレクタ制御信号（制御信号ＳＥＬ１～ＳＥＬ３）のタイミングチャートを示している。なお、図５に示すタイミングチャートは、１画素行におけるタイミングチャートである。
【0085】
図５の（ａ）に示すように、時間ｔ１～時間ｔ４は、消灯期間である。時間ｔ１において制御信号ＲＥＦが低レベルから高レベルとなり補償トランジスタＴ２Ｒ、Ｔ２Ｇ及びＴ２Ｂがオンすることで、消灯期間が開始される。時間ｔ２～時間ｔ３は、制御信号ＲＥＦが低レベルであり、制御信号ＩＮＩが高レベルであり、初期化動作が行われる初期化期間である。時間ｔ３～時間ｔ４は、制御信号ＲＥＦが高レベルであり、制御信号ＩＮＩが低レベルであり、閾値補償動作が行われる閾値補償期間（Ｖｔｈ補償期間）である。
【0086】
図５の（ｂ）に示す時間ｔ４～時間ｔ５は、データ電圧線Ｓｉｇのそれぞれに時系列でデータ電圧が供給される期間である。時間ｔ４～時間ｔ５では、データ書込み期間の前にセレクタ回路１２０によって選択的にデータ電圧線Ｓｉｇにデータ電圧Ｖｄａｔが充電される。例えば、時間ｔ４～時間ｔ５では、制御部２０から供給される制御信号ＳＥＬにより、データＩＣ１３ａのデータ電圧Ｖｄａｔ＿ｂ、Ｖｄａｔ＿ｇ、及び、Ｖｄａｔ＿ｒが順次出力するタイミングと同期してデータＩＣ１３ａと接続されるデータ電圧線Ｂ－Ｓｉｇ、Ｇ－Ｓｉｇ、及び、Ｒ－Ｓｉｇを選択的に切り替えることで、データ電圧線Ｂ－Ｓｉｇ、Ｇ－Ｓｉｇ、及び、Ｒ－Ｓｉｇのそれぞれにデータ電圧Ｖｄａｔ＿ｂ、Ｖｄａｔ＿ｇ、及び、Ｖｄａｔ＿ｒのそれぞれが充電される。
【0087】
時間ｔ５～時間ｔ６において、制御信号ＳＥＬは低レベルであるので、データ電圧線Ｓｉｇはフローティング状態である。また、時間ｔ５～時間ｔ６において、制御信号ＷＳが高レベルであるので、書き込みトランジスタＴ３Ｒ、Ｔ３Ｇ及びＴ３Ｂがオンし、保持容量ＣＳＲ、ＣＳＧ及びＣＳＢのそれぞれにデータ電圧線Ｓｉｇのそれぞれに保持されているデータ電圧Ｖｄａｔの書き込みが行われる。時間ｔ５～時間ｔ６の期間は、データ書き込み期間である。データ書込み期間は、階調表示を制御する画素電流（サブ画素電流）に直接影響を与える得る期間である。
【0088】
なお、消灯期間は、初期設定のための期間であり、具体的には当該サブ画素回路が点灯していない（つまり、黒表示である）期間である。画素行がｎ行であり、１水平期間を１Ｈとすると、消灯期間は、例えば、ｎ×Ｈで規定される期間である。なお、「黒表示」は、完全な黒（非発光）であることに限定されず、実質的に黒であるものも含まれ、例えば、所定の輝度以下であることも含まれてもよい。
【0089】
ここで、時間ｔ４～時間ｔ５の間において、期間Ｐ１は、データ電圧線Ｂ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｂが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｂ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ１は、データ電圧線Ｇ＿Ｓｉｇ及びＲ＿Ｓｉｇのそれぞれにデータ電圧Ｖｄａｔ＿ｇ及びＶｄａｔ＿ｂのそれぞれが充電される期間でもある。期間Ｐ１において、選択トランジスタＴＳｅｇＢにオフリーク電流が発生すると、データ電圧線Ｂ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｂが変動するので、当該選択トランジスタＴＳｅｇＢにおけるオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＢは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0090】
期間Ｐ２は、データ電圧線Ｇ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｇが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｇ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ２は、データ電圧線Ｒ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｒが充電される期間でもある。期間Ｐ２において、選択トランジスタＴＳｅｇＧにオフリーク電流が発生すると、データ電圧線Ｇ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｇが変動するので、当該選択トランジスタＴＳｅｇＧにおけるオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＧは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0091】
期間Ｐ３は、データ電圧線Ｒ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｒが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｒ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ３において、選択トランジスタＴＳｅｇＲにオフリーク電流が発生すると、データ電圧線Ｒ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｒが変動するので、当該選択トランジスタＴＳｅｇＲにオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＲは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0092】
上記のように、本実施の形態では、選択トランジスタＴＳｅｇＢ、ＴＳｅｇＧ、及び、ＴＳｅｇＲのそれぞれは、酸化物半導体ＴＦＴであるので、期間Ｐ１～Ｐ３のそれぞれにおけるオフリーク電流を抑制することができる。
【0093】
また、本実施の形態に係る表示装置１は、セレクタ回路１２０が有する選択トランジスタＴＳｅｇそれぞれのチャネル層２３２を、ポリシリコン半導体層から酸化物半導体層に変更するだけで、オフリーク電流を抑制することができる。つまり、表示装置１は、実装回路規模の増加、システムの複雑化等を行うことなく、低コストでオフリーク電流を抑制することができる。
【0094】
［１－３．効果など］
以上のように、本実施の形態に係る表示装置１は、行列状に配置される複数の画素１１０と、複数の画素１１０における互いに異なる画素列ごとに配置され、画像データに対応したデータ電圧Ｖｄａｔを書き込むための複数のデータ電圧線Ｓｉｇと、複数のデータ電圧線Ｓｉｇにデータ電圧Ｖｄａｔを供給するデータドライバ１３と、複数のデータ電圧線Ｓｉｇとデータドライバ１３との間に接続され、データドライバ１３からのデータ電圧Ｖｄａｔを供給するデータ電圧線Ｓｉｇを切り替える複数の選択トランジスタＴＳｅｇを有するセレクタ回路１２０とを備える。そして、複数の選択トランジスタＴＳｅｇのそれぞれは、チャネル層２３２となる酸化物半導体層を有する。
以上のように、本実施の形態に係る表示装置１は、行列状に配置される複数の画素１１０と、複数の画素１１０における互いに異なる画素列ごとに配置され、画像データに対応したデータ電圧Ｖｄａｔを書き込むための複数のデータ電圧線Ｓｉｇと、複数のデータ電圧線Ｓｉｇにデータ電圧Ｖｄａｔを供給するデータドライバ１３と、複数のデータ電圧線Ｓｉｇとデータドライバ１３との間に接続され、データドライバ１３からのデータ電圧Ｖｄａｔを供給するデータ電圧線Ｓｉｇを切り替える複数の選択トランジスタＴＳｅｇを有するセレクタ回路１２０とを備える。そして、複数の選択トランジスタＴＳｅｇのそれぞれは、チャネル層２３２となる酸化物半導体層を有する。
【0095】
これにより、表示装置１は、複数の選択トランジスタＴＳｅｇがチャネル層２３２となる酸化物半導体層を有するので、複数の選択トランジスタＴＳｅｇがチャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することができる。よって、表示装置１は、セレクタ回路１２０のオフリーク電流を抑制することができる。
【0096】
また、複数の画素１１０のそれぞれは、薄膜トランジスタを有し、薄膜トランジスタは、チャネル層２４２となるポリシリコン半導体層を有する。
【0097】
これにより、画素１１０において高速駆動が可能となる。
【0098】
また、複数の画素１１０のそれぞれは、発光素子ＥＬと、データ電圧線Ｓｉｇを介して供給されたデータ電圧Ｖｄａｔを保持する保持容量ＣＳとを有する。薄膜トランジスタは、当該データ電圧Ｖｄａｔに応じた電流を発光素子ＥＬに供給する駆動トランジスタＴＤ、及び、データ電圧線Ｓｉｇと駆動トランジスタＴＤのゲート電極との間に接続された書き込みトランジスタＴ３を有する。そして、駆動トランジスタＴＤ、及び、書き込みトランジスタＴ３の一方は、チャネル層２４２となるポリシリコン半導体層を有し、駆動トランジスタＴＤ、及び、書き込みトランジスタＴ３の他方は、チャネル層２４２となる酸化物半導体層を有する。
【0099】
これにより、画素１１０において高速動作を維持しつつ、画素１１０内（画素回路内）でのオフリーク電流を抑制することができる。
【0100】
また、表示装置１は、複数の画素１１０が形成される基板２１１を備える。そして、複数の選択トランジスタＴＳｅｇのチャネル層２３２は、基板２１１上に形成される絶縁層２１５に設けられ、薄膜トランジスタのチャネル層２４２は、基板２１１上に形成される絶縁層２１３であって絶縁層２１５とは異なる絶縁層２１３に設けられる。
【0101】
これにより、互いに異なる材料で形成された選択トランジスタＴＳｅｇと、画素１１０が有する薄膜トランジスタとを容易に形成可能である。
【0102】
また、発光素子ＥＬは、有機ＥＬ素子である。
【0103】
これにより、データ電圧Ｖｄａｔに対する階調ズレ（データ電圧Ｖｄａｔズレ）の影響が大きい有機ＥＬ素子を有する表示パネル１０（有機ＥＬパネル）において、セレクタ回路１２０のオフリーク電流を抑制することができる。よって、表示装置１は、セレクタ回路１２０のオフリーク電流に起因する表示輝度ズレを効果的に抑制することができる。
【0104】
（実施の形態２）
以下では、本実施の形態に係る表示装置について、図６及び図７を参照しながら説明する。以下では、実施の形態１との相違点を中心に説明し、実施の形態１と同一又は類似の内容については説明を省略又は簡略化する。
以下では、本実施の形態に係る表示装置について、図６及び図７を参照しながら説明する。以下では、実施の形態１との相違点を中心に説明し、実施の形態１と同一又は類似の内容については説明を省略又は簡略化する。
【0105】
［２－１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について、図６を参照しながら説明する。図６は、本実施の形態に係る表示装置における、図１の破線領域Ｒに対応する領域を拡大して示す図である。本実施の形態に係るスイッチ部３２０ａの構成が実施の形態１に係るスイッチ部１２０ａと相違する。具体的には、実施の形態１に係るスイッチ部１２０ａでは、１本のデータ電圧線（例えば、データ電圧線Ｂ＿Ｓｉｇ）とデータＩＣ１３ａとの間に１つの薄膜トランジスタ（例えば、選択トランジスタＴＳｅｇＢ）が配置されていたが、本実施の形態に係るスイッチ部３２０ａでは、１本のデータ電圧線とデータＩＣ１３ａとの間に並列に接続された２つの薄膜トランジスタを有する。
まず、本実施の形態に係る表示装置の構成について、図６を参照しながら説明する。図６は、本実施の形態に係る表示装置における、図１の破線領域Ｒに対応する領域を拡大して示す図である。本実施の形態に係るスイッチ部３２０ａの構成が実施の形態１に係るスイッチ部１２０ａと相違する。具体的には、実施の形態１に係るスイッチ部１２０ａでは、１本のデータ電圧線（例えば、データ電圧線Ｂ＿Ｓｉｇ）とデータＩＣ１３ａとの間に１つの薄膜トランジスタ（例えば、選択トランジスタＴＳｅｇＢ）が配置されていたが、本実施の形態に係るスイッチ部３２０ａでは、１本のデータ電圧線とデータＩＣ１３ａとの間に並列に接続された２つの薄膜トランジスタを有する。
【0106】
図６に示すように、スイッチ部３２０ａは、６つの選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＢＢ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢを有する。選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＢＢ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢのそれぞれは、チャネル層２３２に酸化物半導体層を有する酸化物半導体ＴＦＴである。選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＧＡ、及び、ＴＳｅｇＲＡは、第１の選択トランジスタの一例であり、選択トランジスタＴＳｅｇＢＢ、ＴＳｅｇＧＢ、及び、ＴＳｅｇＲＢは、第２の選択トランジスタの一例である。なお、以降において、選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＢＢ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢを区別しない場合、又は、選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＢＢ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢをまとめて選択トランジスタＴＳｅｇとも記載する。
【0107】
選択トランジスタＴＳｅｇＢＡ、及び、ＴＳｅｇＢＢは、データ電圧線Ｂ＿ＳｉｇとデータＩＣ１３ａとの間に、互いに並列に接続される。並列に接続された選択トランジスタＴＳｅｇＢＡ、及び、ＴＳｅｇＢＢの入力側は、データＩＣ１３ａと接続され、並列に接続された選択トランジスタＴＳｅｇＢＡ、及び、ＴＳｅｇＢＢの出力側は、データ電圧線Ｂ＿Ｓｉｇと接続される。並列に接続された選択トランジスタＴＳｅｇＢＡ、及び、ＴＳｅｇＢＢのソース電極及びドレイン電極の一方は、データＩＣ１３ａと接続され、当該ソース電極及びドレイン電極の他方は、データ電圧線Ｂ＿Ｓｉｇと接続されるとも言える。
【0108】
選択トランジスタＴＳｅｇＢＡのゲート電極は、セレクタ制御線ＳＥＬ１Ａと接続されており、選択トランジスタＴＳｅｇＢＢのゲート電極は、セレクタ制御線ＳＥＬ１Ｂと接続されている。つまり、選択トランジスタＴＳｅｇＢＡ、及び、ＴＳｅｇＢＢのオン及びオフは、互いに独立して制御可能である。なお、セレクタ制御線ＳＥＬ１Ａ及びＳＥＬ１Ｂは、制御部２０に接続される。
【0109】
選択トランジスタＴＳｅｇＧＡ、及び、ＴＳｅｇＧＢは、データ電圧線Ｇ＿ＳｉｇとデータＩＣ１３ａとの間に、互いに並列に接続される。並列に接続された選択トランジスタＴＳｅｇＧＡ、及び、ＴＳｅｇＧＢの入力側は、データＩＣ１３ａと接続され、並列に接続された選択トランジスタＴＳｅｇＧＡ、及び、ＴＳｅｇＧＢの出力側は、データ電圧線Ｇ＿Ｓｉｇと接続される。並列に接続された選択トランジスタＴＳｅｇＧＡ、及び、ＴＳｅｇＧＢのソース電極及びドレイン電極の一方は、データＩＣ１３ａと接続され、当該ソース電極及びドレイン電極の他方は、データ電圧線Ｇ＿Ｓｉｇと接続されるとも言える。
【0110】
選択トランジスタＴＳｅｇＧＡのゲート電極は、セレクタ制御線ＳＥＬ２Ａと接続されており、選択トランジスタＴＳｅｇＧＢのゲート電極は、セレクタ制御線ＳＥＬ２Ｂと接続されている。つまり、選択トランジスタＴＳｅｇＧＡ、及び、ＴＳｅｇＧＢのオン及びオフは、互いに独立して制御可能である。なお、セレクタ制御線ＳＥＬ２Ａ及びＳＥＬ２Ｂは、制御部２０に接続される。
【0111】
選択トランジスタＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢは、データ電圧線Ｒ＿ＳｉｇとデータＩＣ１３ａとの間に、互いに並列に接続される。並列に接続された選択トランジスタＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢの入力側は、データＩＣ１３ａと接続され、並列に接続された選択トランジスタＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢの出力側は、データ電圧線Ｒ＿Ｓｉｇと接続される。並列に接続された選択トランジスタＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢのソース電極及びドレイン電極の一方は、データＩＣ１３ａと接続され、当該ソース電極及びドレイン電極の他方は、データ電圧線Ｒ＿Ｓｉｇと接続されるとも言える。
【0112】
選択トランジスタＴＳｅｇＲＡのゲート電極は、セレクタ制御線ＳＥＬ３Ａと接続されており、選択トランジスタＴＳｅｇＲＢのゲート電極は、セレクタ制御線ＳＥＬ３Ｂと接続されている。つまり、選択トランジスタＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢのオン及びオフは、互いに独立して制御可能である。なお、セレクタ制御線ＳＥＬ３Ａ及びＳＥＬ３Ｂは、制御部２０に接続される。
【0113】
制御部２０は、制御信号ＳＥＬ１Ａ、ＳＥＬ１Ｂ、ＳＥＬ２Ａ、ＳＥＬ２Ｂ、ＳＥＬ３Ａ及びＳＥＬ３Ｂにより、選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＧＡ及びＴＳｅｇＲＡと、選択トランジスタＴＳｅｇＢＢ、ＴＳｅｇＧＢ及びＴＳｅｇＲＢとを選択的にオンさせる。制御部２０は、外部から受信した映像信号が示す映像の明るさ（階調値）に依存せずに、オンする選択トランジスタＴＳｅｇを決定する。また、制御部２０は、１つのフレーム内において、並列に接続された２つの選択トランジスタＴＳｅｇのうち、１つの選択トランジスタＴＳｅｇのみをオンさせる。言い換えると、制御部２０は、１つのフレーム内において、並列に接続された２つの選択トランジスタＴＳｅｇを同時又は時系列でオンさせない。制御部２０は、予め設定されたルールに基づいて、選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＧＡ及びＴＳｅｇＲＡと、選択トランジスタＴＳｅｇＢＢ、ＴＳｅｇＧＢ及びＴＳｅｇＲＢとを選択的にオンさせる。制御部２０の制御方法の詳細は、後述する。
【0114】
なお、以降において、制御信号ＳＥＬ１Ａ、ＳＥＬ１Ｂ、ＳＥＬ２Ａ、ＳＥＬ２Ｂ、ＳＥＬ３Ａ及びＳＥＬ３Ｂを区別しない場合、又は、制御信号ＳＥＬ１Ａ、ＳＥＬ１Ｂ、ＳＥＬ２Ａ、ＳＥＬ２Ｂ、ＳＥＬ３Ａ及びＳＥＬ３Ｂをまとめて制御信号ＳＥＬとも記載する。
【0115】
［２－２．タイミングチャート］
上記のように構成されるスイッチ部３２０ａを有するセレクタ回路を備える表示装置のタイミングチャートについて、図７を参照しながら説明する。図７は、本実施の形態に係る表示装置の各種制御信号のタイミングチャートを示す図である。具体的には、図７の（ａ）は、ゲート制御信号（制御信号ＩＮＩ、ＲＥＦ、ＷＳ）のタイミングチャートを示しており、図７の（ｂ）は、セレクタ制御信号（制御信号ＳＥＬ１Ａ～ＳＥＬ３Ｂ）のタイミングチャートを示している。また、図７では、１つの画素行における、２フレーム分のタイミングチャートを示す。
上記のように構成されるスイッチ部３２０ａを有するセレクタ回路を備える表示装置のタイミングチャートについて、図７を参照しながら説明する。図７は、本実施の形態に係る表示装置の各種制御信号のタイミングチャートを示す図である。具体的には、図７の（ａ）は、ゲート制御信号（制御信号ＩＮＩ、ＲＥＦ、ＷＳ）のタイミングチャートを示しており、図７の（ｂ）は、セレクタ制御信号（制御信号ＳＥＬ１Ａ～ＳＥＬ３Ｂ）のタイミングチャートを示している。また、図７では、１つの画素行における、２フレーム分のタイミングチャートを示す。
【0116】
図７に示す時間ｔ１～時間ｔ７は、第１フレーム（第１フレーム期間）であり、時間ｔ７～時間ｔ８は、帰線期間であり、時間ｔ８～時間ｔ１４は、第２フレーム（第２フレーム期間）である。第１フレームと第２フレームとは、連続するフレームである。なお、図７の（ａ）に示すタイミングチャートは、図５の（ａ）に示すタイミングチャートと実質的に同じであり、説明を省略する。
【0117】
図７の（ｂ）に示すように、制御部２０は、第１フレームの時間ｔ４～時間ｔ５において、選択トランジスタＴＳｅｇのうち選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＧＡ、及び、ＴＳｅｇＲＡを順次オンするように、制御信号ＳＥＬのうち、制御信号ＳＥＬ１Ａ、ＳＥＬ２Ａ及びＳＥＬ３Ａが順次高レベルとなる制御信号を出力する。
【0118】
制御部２０は、第１フレームでは、並列に接続された２つの選択トランジスタのうち一方のトランジスタのみがオンとなるようにスイッチ部３２０ａを制御する。このとき、制御部２０は、第１フレームにおいてオフを維持する選択トランジスタＴＳｅｇＢＢ、ＴＳｅｇＧＢ、及び、ＴＳｅｇＲＢのゲート電極に、０Ｖ以下のオフ電圧を供給する。制御部２０は、制御信号ＳＥＬ１Ｂ、ＳＥＬ２Ｂ及びＳＥＬ３Ｂに基づいて、並列に接続された２つの選択トランジスタのうちオンしていない（駆動していない）選択トランジスタのゲート電極に０Ｖ以下のオフ電圧を供給するとも言える。
【0119】
ここで、時間ｔ４～時間ｔ５の間において、期間Ｐ１Ａは、データ電圧線Ｂ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｂが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｂ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ１Ａにおいて、選択トランジスタＴＳｅｇＢＡにオフリーク電流が発生すると、データ電圧線Ｂ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｂが変動するので、当該選択トランジスタＴＳｅｇＢＡにおけるオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＢＡは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0120】
期間Ｐ２Ａは、データ電圧線Ｇ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｇが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｇ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ２Ａにおいて、選択トランジスタＴＳｅｇＧＡにオフリーク電流が発生すると、データ電圧線Ｇ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｇが変動するので、当該選択トランジスタＴＳｅｇＧＡにおけるオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＧＡは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0121】
期間Ｐ３Ａは、データ電圧線Ｒ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｒが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｒ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ３Ａにおいて、選択トランジスタＴＳｅｇＲＡにオフリーク電流が発生すると、データ電圧線Ｒ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｒが変動するので、当該選択トランジスタＴＳｅｇＲＡにオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＲＡは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0122】
次に、制御部２０は、第２フレームの時間ｔ１１～時間ｔ１２において、選択トランジスタＴＳｅｇのうち選択トランジスタＴＳｅｇＢＢ、ＴＳｅｇＧＢ、及び、ＴＳｅｇＲＢを順次オンするように、制御信号ＳＥＬのうち、制御信号ＳＥＬ１Ｂ、ＳＥＬ２Ｂ及びＳＥＬ３Ｂが順次高レベルとなる制御信号を出力する。
【0123】
制御部２０は、第２フレームでは、並列に接続された２つの選択トランジスタのうち他方のトランジスタのみがオンとなるようにスイッチ部３２０ａを制御する。このとき、制御部２０は、第２フレームにおいてオフを維持する選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＧＡ、及び、ＴＳｅｇＲＡのゲート電極に、０Ｖ以下のオフ電圧を供給する。制御部２０は、制御信号ＳＥＬ１Ａ、ＳＥＬ２Ａ及びＳＥＬ３Ａに基づいて、並列に接続された２つの選択トランジスタのうちオンしていない選択トランジスタのゲート電極に０Ｖ以下のオフ電圧を供給するとも言える。
【0124】
ここで、時間ｔ１１～時間ｔ１２の間において、期間Ｐ１Ｂは、データ電圧線Ｂ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｂが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｂ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ１Ｂにおいて、選択トランジスタＴＳｅｇＢＢにオフリーク電流が発生すると、データ電圧線Ｂ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｂが変動するので、当該選択トランジスタＴＳｅｇＢＢにおけるオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＢＢは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0125】
期間Ｐ２Ｂは、データ電圧線Ｇ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｇが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｇ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ２Ｂにおいて、選択トランジスタＴＳｅｇＧＢにオフリーク電流が発生すると、データ電圧線Ｇ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｇが変動するので、当該選択トランジスタＴＳｅｇＧＢにおけるオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＧＢは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0126】
期間Ｐ３Ｂは、データ電圧線Ｒ＿Ｓｉｇにデータ電圧Ｖｄａｔ＿ｒが充電されてからデータ書き込み期間が開始されるまでの期間であり、データ電圧線Ｒ＿Ｓｉｇがフローティング状態となる期間である。期間Ｐ３Ｂにおいて、選択トランジスタＴＳｅｇＲＢにオフリーク電流が発生すると、データ電圧線Ｒ＿Ｓｉｇに充電されたデータ電圧Ｖｄａｔ＿ｒが変動するので、当該選択トランジスタＴＳｅｇＲＢにオフリーク電流が抑制されることが望まれる。本実施の形態では、選択トランジスタＴＳｅｇＲＢは、チャネル層２３２となる酸化物半導体層を有するので、チャネル層２３２となるポリシリコン半導体層を有する場合に比べて、オフリーク電流を抑制することが可能である。
【0127】
このように、制御部２０は、第１フレームと第２フレームとにおいて、並列に接続された２つの選択トランジスタのうちの互いに異なる選択トランジスタがオンするようにセレクタ回路１２０を制御する。制御部２０は、例えば、並列に接続された２つの選択トランジスタの一方と他方とを１フレームごとに交互の駆動させる（オンさせる）が、セレクタ回路１２０の制御方法はこれに限定されない。
【0128】
例えば、制御部２０は、一方の選択トランジスタの累積駆動時間が特定の累積駆動時間（例えば、閾値）に達したか否かを判定し、当該累積駆動時間が特定の累積駆動時間に達した場合、駆動する選択トランジスタを並列に接続された２つの選択トランジスタのうちの当該一方から他方に切り替えてもよい。特定の累積駆動時間は、予め設定されている。例えば、特定の累積駆動時間は、選択トランジスタのＶｔｈ（閾値電圧）のシフト限界に基づいて設定されてもよい。また、例えば、制御部２０は、１水平期間（１Ｈ期間）ごとに、駆動する選択トランジスタを切り替えてもよい。また、例えば、制御部２０は、複数フレーム、又は、複数水平期間ごとに、駆動する選択トランジスタを切り替えてもよい。
【0129】
なお、複数の選択トランジスタＴＳｅｇそれぞれの累積駆動時間は、例えば、制御部２０によりカウントされてもよい。また、制御部２０は、累積駆動時間に替えて、累積駆動階数に基づいて、駆動する選択トランジスタを切り替えるか否かを判定してもよい。
【0130】
なお、制御部２０は、時間ｔ４～時間ｔ５、及び、時間ｔ１１～時間ｔ１２以外の期間では、選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＢＢ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢのそれぞれをオフに制御する。制御部２０は、当該期間において、選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＢＢ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢそれぞれのゲート電極に各選択トランジスタがオフするオフ電圧を印加する。オフ電圧は、０Ｖであってもよいし、０Ｖ以下の電圧であってもよい。また、選択トランジスタＴＳｅｇＢＡ、ＴＳｅｇＢＢ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＲＡ、及び、ＴＳｅｇＲＢのそれぞれに印加されるオフ電圧は、互いに同じ電圧であってもよいし、互いに異なっていてもよい。
【0131】
［２－３．効果など］
以上のように、本実施の形態に係る表示装置の複数の選択トランジスタＴＳｅｇは、複数のデータ電圧線Ｓｉｇとデータドライバ１３との間のそれぞれに並列に接続された第１の選択トランジスタ（例えば、選択トランジスタＴＳｅｇＢＡ等）と第２の選択トランジスタ（例えば、選択トランジスタＴＳｅｇＢＢ等）とを有する。
以上のように、本実施の形態に係る表示装置の複数の選択トランジスタＴＳｅｇは、複数のデータ電圧線Ｓｉｇとデータドライバ１３との間のそれぞれに並列に接続された第１の選択トランジスタ（例えば、選択トランジスタＴＳｅｇＢＡ等）と第２の選択トランジスタ（例えば、選択トランジスタＴＳｅｇＢＢ等）とを有する。
【0132】
これにより、データ電圧線Ｓｉｇとデータドライバ１３とを接続する時に、第１の選択トランジスタ、及び、第２の選択トランジスタのいずれかのみを動作させる場合、第１の選択トランジスタ、及び、第２の選択トランジスタそれぞれの動作時間を減らすことができるので、複数の選択トランジスタＴＳｅｇの寿命を延ばすことができる。なお、ここでの寿命とは、複数の選択トランジスタＴＳｅｇのＶｔｈが所定電圧以上シフトすることを意味する。
【0133】
また、表示装置は、制御信号ＳＥＬに基づいて、第１の選択トランジスタと第２の選択トランジスタとを選択的にオンさせる制御部２０をさらに備える。
【0134】
これにより、データ電圧線Ｓｉｇとデータドライバ１３との間に設けられる選択トランジスタＴＳｅｇが１つの場合に比べて、第１の選択トランジスタ、及び、第２の選択トランジスタそれぞれの動作時間を減らすことができるので、複数の選択トランジスタＴＳｅｇの寿命を延ばすことができる。
【0135】
また、制御部２０は、制御信号ＳＥＬに基づいて、第１の選択トランジスタ、及び、第２の選択トランジスタのうちオンしていない選択トランジスタのゲート電極に０Ｖ以下のオフ電圧を供給する。
【0136】
これにより、ゲート電極にオフ電圧が供給されている間、当該オフ電圧が供給されている選択トランジスタＴＳｅｇのＶｔｈを低電圧側へシフトさせることができる。選択トランジスタＴＳｅｇのゲート電極に正電圧が供給され選択トランジスタＴＳｅｇがオンしている間、Ｖｔｈは高電圧側へシフトする。そのため、オンしていない選択トランジスタＴＳｅｇにオフ電圧を印加することで、当該選択トランジスタＴＳｅｇの高電圧側へシフトしたＶｔｈをもとのＶｔｈに近づけることができる。よって、複数の選択トランジスタＴＳｅｇの寿命をさらに延ばすことができるので、表示装置の信頼性の向上につながる。
【0137】
（その他の実施の形態）
以上、本開示に係る表示装置等について、各実施の形態に基づいて説明してきたが、本開示に係る表示装置は、上記各実施の形態に限定されるものではない。各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る表示装置を内蔵した各種機器も本開示に含まれる。
以上、本開示に係る表示装置等について、各実施の形態に基づいて説明してきたが、本開示に係る表示装置は、上記各実施の形態に限定されるものではない。各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る表示装置を内蔵した各種機器も本開示に含まれる。
【0138】
例えば、本開示に係る表示装置１は、例えば、図８に示すような薄型ディスプレイ装置として実現されてもよい。図８は、実施の形態に係る表示装置１の外観を示す斜視図である。このような表示装置１は、オフリーク電流に起因する表示部１１における表示輝度ズレの発生を抑制することが可能である。
【0139】
また、上記各実施の形態に係る表示装置の用途は、特に限定されない。表示装置は、携帯情報端末、パーソナルコンピュータ、テレビジョンなどに使用されてもよいし、デジタルサイネージなどに使用されてもよい。表示装置は、例えば、高速駆動が不要な用途に用いられてもよい。ここで、高速駆動とは、例えば、フレームレートが６０ｆｐｓ（ｆｒａｍｅｓ ｐｅｒ ｓｅｃｏｎｄ）以上であることを意味する。また、表示装置は、例えば、高温域で使用される用途に用いられてもよい。酸化物半導体層は、一般的に、ポリシリコン半導体層に比べて、オフリーク電流の温度依存性が低い。つまり、酸化物半導体層は、ポリシリコン半導体層に比べて、室温～高温にわたってオフリーク電流が小さい。よって、そのような酸化物半導体層を有する表示装置では、表示装置が高温になってもオフリーク電流に起因する表示輝度ズレの発生を抑制することができる。なお、高温域で使用される用途とは、例えば、車載用の表示装置（インストルメントパネル又はナビゲーションシステムに搭載される表示装置）が例示されるが、これに限定されない。
【0140】
また、上記の本開示は、表示パネル単体として実現されてもよい。本開示は、電源及び制御部を備えていない構成で実現されてもよい。このような表示パネルは、行列状に配置される複数の画素と、複数の画素における互いに異なる画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ電圧線と、複数のデータ電圧線にデータ電圧を供給するデータドライバと、複数のデータ電圧線とデータドライバとの間に接続され、データドライバからのデータ電圧を供給するデータ電圧線を切り替える複数の選択トランジスタを有するセレクタ回路とを備え、複数の選択トランジスタのそれぞれは、チャネル層となる酸化物半導体層を有するように構成される。なお、制御部を構成するＩＣは、表示パネルに実装されていてもよい。
【0141】
また、上記各実施の形態では、表示装置は第１のゲートドライバ、及び、第２のゲートドライバを備える例について説明したが、これに限定されず、第１のゲートドライバ、及び、第２のゲートドライバの少なくとも一方を備えていればよい。表示装置は、ゲート制御信号が片側から入力される構成であってもよい。
【0142】
また、上記各実施の形態では、表示装置が有する発光素子は、有機ＥＬ素子である例について説明したが、これに限定されない。発光素子は、他の自発光型の発光素子であってもよい。発光素子は、例えば、ＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：量子ドット発光ダイオード）を用いた発光素子であってもよい。また、表示パネルは、非発光型のパネルであってもよく、例えば、液晶パネルであってもよい。
【0143】
また、上記各実施の形態では、表示パネルは、トップエミッション構造である例について説明したが、ボトムエミッション構造であってもよい。
【0144】
また、上記各実施の形態における第１のゲートドライバ、第２のゲートドライバ、データドライバ、及び、制御部等の各構成要素は、専用のハードウェアで構成されるか、各構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。各構成要素は、プロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。プロセッサは、半導体集積回路（ＩＣ）、又はＬＳＩ（Ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路で構成される。また、ＩＣは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）技術により、表示パネルのＴＦＴ基板に直接実装されていてもよいし、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）技術により、ＦＦＣ（Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ）又はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃａｂｌｅ）等のフレキシブル配線基板に実装されていてもよい。
【0145】
また、上記各実施の形態では、表示装置は第１のゲートドライバ、及び、第２のゲートドライバを備える例について説明したが、これに限定されず、第１のゲートドライバ、及び、第２のゲートドライバの少なくとも一方を備えていればよい。表示装置は、ゲート制御信号が片側から入力される構成であってもよい。
【0146】
また、上記各実施の形態における第１のゲートドライバ、及び、第２のゲートドライバはそれぞれ、１つのＩＣで実現されてもよいし、ＷＳ信号用ゲートドライバ、Ｒｅｆ信号用ゲートドライバ、及び、ＩＮＩ信号用ゲートドライバが互いに異なるＩＣにより実現されてもよい。
【0147】
また、上記各実施の形態における制御部及びデータドライバは、１つのＩＣで実現されてもよいし、互いに異なるＩＣにより実現されてもよい。
【0148】
また、上記各実施の形態における初期化トランジスタＴ１Ｇ及びＴ１Ｂの機能及び構成は、例えば、初期化トランジスタＴ１Ｒと同じであり、補償トランジスタＴ２Ｇ及びＴ２Ｂの機能及び構成は、例えば、補償トランジスタＴ２Ｒと同じであり、書き込みトランジスタＴ３Ｇ及びＴ３Ｂの機能及び構成は、例えば、書き込みトランジスタＴ３Ｒと同じであり、駆動トランジスタＴＤＧ及びＴＤＢの機能及び構成は、例えば、駆動トランジスタＴＤＲと同じであってもよい。
【0149】
また、上記各実施の形態における発光素子ＥＬＧ及びＥＬＢの機能及び構成は、例えば、発光素子ＥＬＲと同じであってもよい。
【0150】
また、上記各実施の形態における保持容量ＣＳＧ及びＣＳＢの機能及び構成は、例えば、保持容量ＣＳＲと同じであってもよい。
【0151】
また、上記各実施の形態における表示装置は、カラー画像を表示する例について説明したが、これに限定されず、例えば、モノクロ画像を表示してもよい。
【0152】
また、上記各実施の形態における書き込み信号線、及び、セレクタ制御線は、例えば、画素行と互いに平行に設けられてもよい。
【0153】
また、上記実施の形態２において、１つのデータ電圧線とデータドライバとの間のそれぞれに並列に接続される選択トランジスタの数は２つである例について説明したが、並列に接続される選択トランジスタの数は特に限定されず、例えば、３つ以上であってもよい。
【産業上の利用可能性】
【0154】
本開示は、例えば、有機ＥＬ素子などを用いた表示装置に有用である。
【符号の説明】
【0155】
１ 表示装置
１０ 表示パネル
１０ａ ＴＦＴ層
１０ｂ 層間絶縁層
１０ｃ ＥＬ層
１１ 表示部
１２ａ 第１のゲートドライバ
１２ａ１、１２ｂ１ ＩＮＩ信号用ゲートドライバ
１２ａ２、１２ｂ２ Ｒｅｆ信号用ゲートドライバ
１２ａ３、１２ｂ３ ＷＳ信号用ゲートドライバ
１２ｂ 第２のゲートドライバ
１３ データドライバ
１３ａ データＩＣ
２０ 制御部
３０ 電源
１１０ 画素
１１０Ｂ、１１０Ｇ、１１０Ｒ サブ画素
１２０ セレクタ回路
１２０ａ、３２０ａ スイッチ部
２１１ 基板
２１２、２１３、２１４、２１５、２１８ 絶縁層
２１６、２１９ 金属層
２１７ 発光層
２３１、２４１ ゲート電極
２３２、２４２ チャネル層
２３３、２４３ ドレイン電極
２３４、２４４ ソース電極
Ｓｉｇ、Ｂ＿Ｓｉｇ、Ｇ＿Ｓｉｇ、Ｒ＿Ｓｉｇ データ電圧線
ＣＳ、ＣＳＲ、ＣＳＧ、ＣＳＢ 保持容量
ＥＬ、ＥＬＲ、ＥＬＧ、ＥＬＢ 発光素子
ＩＮＩ 初期化信号線、制御信号
Ｐ１、Ｐ１Ａ、Ｐ１Ｂ、Ｐ２、Ｐ２Ａ、Ｐ２Ｂ、Ｐ３、Ｐ３Ａ、Ｐ３Ｂ 期間
Ｒ 破線領域
ＲＥＦ 参照信号線、制御信号
ＳＥＬ、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ１Ａ、ＳＥＬ１Ｂ、ＳＥＬ２Ａ、ＳＥＬ２Ｂ、ＳＥＬ３Ａ、ＳＥＬ３Ｂ セレクタ制御線、制御信号
Ｔ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂ 初期化トランジスタ
Ｔ２Ｒ、Ｔ２Ｇ、Ｔ２Ｂ 補償トランジスタ
Ｔ３、Ｔ３Ｒ、Ｔ３Ｇ、Ｔ３Ｂ 書き込みトランジスタ
ＴＤ、ＴＤＲ、ＴＤＧ、ＴＤＢ 駆動トランジスタ
ＴＳｅｇ、ＴＳｅｇＲ、ＴＳｅｇＲＡ、ＴＳｅｇＲＢ、ＴＳｅｇＧ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＢ、ＴＳｅｇＢＡ、ＴＳｅｇＢＢ 選択トランジスタ
Ｖｄａｔ、Ｖｄａｔ＿ｒ、Ｖｄａｔ＿ｇ、Ｖｄａｔ＿ｂ データ電圧
ＷＳ、ＷＳ１、ＴＳ２、ＴＳｎ－１、ＴＳｎ 書き込み信号線、制御信号
１０ 表示パネル
１０ａ ＴＦＴ層
１０ｂ 層間絶縁層
１０ｃ ＥＬ層
１１ 表示部
１２ａ 第１のゲートドライバ
１２ａ１、１２ｂ１ ＩＮＩ信号用ゲートドライバ
１２ａ２、１２ｂ２ Ｒｅｆ信号用ゲートドライバ
１２ａ３、１２ｂ３ ＷＳ信号用ゲートドライバ
１２ｂ 第２のゲートドライバ
１３ データドライバ
１３ａ データＩＣ
２０ 制御部
３０ 電源
１１０ 画素
１１０Ｂ、１１０Ｇ、１１０Ｒ サブ画素
１２０ セレクタ回路
１２０ａ、３２０ａ スイッチ部
２１１ 基板
２１２、２１３、２１４、２１５、２１８ 絶縁層
２１６、２１９ 金属層
２１７ 発光層
２３１、２４１ ゲート電極
２３２、２４２ チャネル層
２３３、２４３ ドレイン電極
２３４、２４４ ソース電極
Ｓｉｇ、Ｂ＿Ｓｉｇ、Ｇ＿Ｓｉｇ、Ｒ＿Ｓｉｇ データ電圧線
ＣＳ、ＣＳＲ、ＣＳＧ、ＣＳＢ 保持容量
ＥＬ、ＥＬＲ、ＥＬＧ、ＥＬＢ 発光素子
ＩＮＩ 初期化信号線、制御信号
Ｐ１、Ｐ１Ａ、Ｐ１Ｂ、Ｐ２、Ｐ２Ａ、Ｐ２Ｂ、Ｐ３、Ｐ３Ａ、Ｐ３Ｂ 期間
Ｒ 破線領域
ＲＥＦ 参照信号線、制御信号
ＳＥＬ、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ１Ａ、ＳＥＬ１Ｂ、ＳＥＬ２Ａ、ＳＥＬ２Ｂ、ＳＥＬ３Ａ、ＳＥＬ３Ｂ セレクタ制御線、制御信号
Ｔ１Ｒ、Ｔ１Ｇ、Ｔ１Ｂ 初期化トランジスタ
Ｔ２Ｒ、Ｔ２Ｇ、Ｔ２Ｂ 補償トランジスタ
Ｔ３、Ｔ３Ｒ、Ｔ３Ｇ、Ｔ３Ｂ 書き込みトランジスタ
ＴＤ、ＴＤＲ、ＴＤＧ、ＴＤＢ 駆動トランジスタ
ＴＳｅｇ、ＴＳｅｇＲ、ＴＳｅｇＲＡ、ＴＳｅｇＲＢ、ＴＳｅｇＧ、ＴＳｅｇＧＡ、ＴＳｅｇＧＢ、ＴＳｅｇＢ、ＴＳｅｇＢＡ、ＴＳｅｇＢＢ 選択トランジスタ
Ｖｄａｔ、Ｖｄａｔ＿ｒ、Ｖｄａｔ＿ｇ、Ｖｄａｔ＿ｂ データ電圧
ＷＳ、ＷＳ１、ＴＳ２、ＴＳｎ－１、ＴＳｎ 書き込み信号線、制御信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】