特開 2023-4183 半導体装置、半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023004183

(43)【公開日】2023-01-17

(54)【発明の名称】半導体装置、半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/329 20060101AFI20230110BHJP

【ＦＩ】

H01L29/94 C

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021105729

(22)【出願日】2021-06-25

(71)【出願人】

【識別番号】390009667

【氏名又は名称】セイコーＮＰＣ株式会社

(74)【代理人】

【識別番号】100165179

【弁理士】

【氏名又は名称】田▲崎▼ 聡

(74)【代理人】

【識別番号】100126664

【弁理士】

【氏名又は名称】鈴木 慎吾

(74)【代理人】

【識別番号】100161207

【弁理士】

【氏名又は名称】西澤 和純

(72)【発明者】

【氏名】倉光 良明

(72)【発明者】

【氏名】小笠原 直樹

(72)【発明者】

【氏名】藤竹 正仁

(72)【発明者】

【氏名】菱沼 邦之

(57)【要約】

【課題】互いに異なる導電型の複数の半導体領域をイオン注入によって形成する際に、均一なイオン濃度の半導体領域を精密な制御を行うことなく容易に形成することを可能にする。
【解決手段】単結晶半導体からなり第１導電型の半導体基板と、前記半導体基板の一方の主面から厚み方向に延びる溝部と、該溝部の内表面を覆う絶縁物層と、該絶縁物層の内側で前記溝部を埋めるように形成された導電体からなる第１部位と、前記絶縁物層を介して前記第１部位に隣接し、前記半導体基板の一方の主面から厚み方向に延びる第２導電型である第２部位と、前記第２部位に隣接し、前記半導体基板の一方の主面から厚み方向に延びる第３導電型である第３部位と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

単結晶半導体からなり第１導電型の半導体基板と、前記半導体基板の一方の主面から厚み方向に延びる溝部と、該溝部の内表面を覆う絶縁物層と、該絶縁物層の内側で前記溝部を埋めるように形成された導電体からなる第１部位と、前記絶縁物層を介して前記第１部位に隣接し、前記半導体基板の一方の主面から厚み方向に延びる第２導電型である第２部位と、前記第２部位に隣接し、前記半導体基板の一方の主面から厚み方向に延びる第３導電型である第３部位と、を有することを特徴とする半導体装置。

【請求項2】

前記半導体基板はＰ－型半導体であり、前記第２部位はＰ＋型半導体であり、前記第３部位はＰ型半導体であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記半導体装置は可変容量素子であり、前記半導体基板に導通するグランド電極と、前記第１部位に導通するゲート電極とが形成されていることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

単結晶半導体からなり第１導電型の半導体基板の一方の主面から厚み方向に延びる溝部を形成する溝部形成工程と、
前記溝部の内表面を覆う絶縁物層を形成する絶縁物層形成工程と、
前記絶縁物層の内側で前記溝部を埋めるように導電体からなる第１部位を形成する第１部位形成工程と、
前記絶縁物層を介して前記第１部位に隣接する領域に向けて、前記半導体基板の一方の主面から厚み方向に不純物をイオン注入して、前記絶縁物層を介して前記第１部位に隣接し前記半導体基板の一方の主面から厚み方向に延びる第２導電型である第２部位を形成する第２部位形成工程と、
前記第２部位に隣接する領域に向けて、前記半導体基板の一方の主面から厚み方向に不純物をイオン注入して、前記第２部位に隣接し前記半導体基板の一方の主面から厚み方向に延びる第３導電型である第３部位を形成する第３部位形成工程と、を有することを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、可変容量素子に適用可能な半導体装置、およびこの半導体装置の製造方法に関する。

【背景技術】

【0002】

例えば、ＭＯＳダイオードは、ＭＯＳ（Metal-Oxide-Semiconductor）構造をもつ半導体装置であり、ＭＯＳキャパシタなどとも称される。こうしたＭＯＳダイオードのうち、静電容量を電圧で制御可能な可変容量素子（バリキャップ）が知られている。可変容量素子は、空乏層の幅をバイアス電圧を印加して変化することで静電容量が変化する。可変容量素子は、例えば、ＶＣＯ（電圧制御発振器）、位相同期回路、周波数シンセサイザなどの回路構成素子として用いられている。

【0003】

従来、ＭＯＳ型の可変容量素子として、例えば、特許文献１には、半導体基板の表面から厚み方向に溝を形成し、この溝の内壁に第１導電型の半導体領域を形成し、溝の内部に第２導電型の半導体材料を埋め込むことで、この埋め込んだ半導体材料と溝の内壁との境界部分に、キャリア密度分布が急峻な階段接合を形成したバリキャップの製造方法が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－１８３８１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に開示されたような構造のバリキャップは、階段接合の形成にあたって、半導体基板に形成した溝の側面と底面とを、同一の濃度プロファイルになるように形成することが困難であるという課題があった。即ち、幅の狭い溝の開口から、溝の深さ方向にイオンを注入する場合、溝の側面と底面とが同一のイオン濃度になるようにするには、イオンの注入角度、およびイオンの加速エネルギーを精密に制御する必要があり、効率的にバリキャップを製造することは難しい。

【0006】

本発明は、このような事情を考慮してなされたものであり、互いに異なる導電型の複数の半導体領域をイオン注入によって形成する際に、均一なイオン濃度の半導体領域を精密な制御を行うことなく容易に形成することが可能な半導体装置、および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記課題を解決するために、この発明は以下の手段を提案している。
即ち、本発明の半導体装置は、単結晶半導体からなり第１導電型の半導体基板と、前記半導体基板の一方の主面から厚み方向に延びる溝部と、該溝部の内表面を覆う絶縁物層と、該絶縁物層の内側で前記溝部を埋めるように形成された導電体からなる第１部位と、前記絶縁物層を介して前記第１部位に隣接し、前記半導体基板の一方の主面から厚み方向に延びる第２導電型である第２部位と、前記第２部位に隣接し、前記半導体基板の一方の主面から厚み方向に延びる第３導電型である第３部位と、を有することを特徴とする。

【0008】

本発明の半導体装置によれば、導電体からなる第１部位、絶縁物層、第２導電型の第２部位１５、および第３導電型の第３部位を、半導体基板の一方の主面から所定の深さで、面広がり方向に沿って配置することで、従来のように、半導体基板に形成した溝の内側の側面や底面に均一な濃度でイオン注入を行う必要が無い。これにより、絶縁物層の厚みを制御するだけで容易に静電容量の最大値を制御でき、階段接合に依存しないプロファイルを形成することが可能になる。

【0009】

また、本発明の半導体装置では、前記半導体基板は、シリコン単結晶基板からなり、前記絶縁物層は二酸化ケイ素からなる構成であってもよい。

【0010】

また、本発明の半導体装置では、前記半導体基板はＰ－型半導体であり、前記第２部位はＰ＋型半導体であり、前記第３部位はＰ型半導体であってもよい。

【0011】

また、本発明の半導体装置では、前記半導体装置は可変容量素子であり、前記半導体基板に導通するグランド電極と、前記第１部位に導通するゲート電極とが形成されていてもよい。

【0012】

本発明の半導体装置の製造方法は、単結晶半導体からなり第１導電型の半導体基板の一方の主面から厚み方向に延びる溝部を形成する溝部形成工程と、前記溝部の内表面を覆う絶縁物層を形成する絶縁物層形成工程と、前記絶縁物層の内側で前記溝部を埋めるように導電体からなる第１部位を形成する第１部位形成工程と、前記絶縁物層を介して前記第１部位に隣接する領域に向けて、前記半導体基板の一方の主面から厚み方向に不純物をイオン注入して、前記絶縁物層を介して前記第１部位に隣接し前記半導体基板の一方の主面から厚み方向に延びる第２導電型である第２部位を形成する第２部位形成工程と、前記第２部位に隣接する領域に向けて、前記半導体基板の一方の主面から厚み方向に不純物をイオン注入して、前記第２部位に隣接し前記半導体基板の一方の主面から厚み方向に延びる第３導電型である第３部位を形成する第３部位形成工程と、を有することを特徴とする。

【0013】

本発明の半導体装置の製造方法によれば、階段接合を形成するために、半導体基板に形成した溝の側面と底面とを同一の濃度プロファイルになるように、イオン打ち込み角度を調整してイオン注入を行うといった複雑で困難な工程を行わずに、半導体基板の主面から厚み方向に向けて一様にイオン注入を行うだけで、酸化膜を挟んで互いに異なる導電型の複数の半導体領域を有する半導体装置を容易に製造することが可能になる。そして、それぞれの半導体領域に不純物をイオン注入する際にマスク層を形成するだけで、互いに異なる導電型の複数の半導体領域の濃度プロファイルを容易に制御することができる。

【発明の効果】

【0014】

本発明によれば、互いに異なる導電型の複数の半導体領域をイオン注入によって形成する際に、均一なイオン濃度の半導体領域を精密な制御を行うことなく容易に形成することが可能な半導体装置、および半導体装置の製造方法を提供することが可能になる。

【図面の簡単な説明】

【0015】

【図1】本発明の半導体装置の一例である、一実施形態の容量可変素子を示す断面図である。

【図2】図１の容量可変素子を、層間絶縁膜を除いて上から見た時の平面図である。

【図3】本発明の半導体装置の一例である、一実施形態の容量可変素子の製造方法を段階的に示した断面図である。

【図4】本発明の半導体装置の一例である、一実施形態の容量可変素子の製造方法を段階的に示した断面図である。

【発明を実施するための形態】

【0016】

以下、図面を参照して、本発明の一実施形態の半導体装置、および半導体装置の製造方法について説明する。なお、以下に示す実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明において用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。

【0017】

（半導体装置）
本発明の一実施形態として、半導体装置の一例であるＭＯＳ型の容量可変素子（バリキャップ）を挙げて説明する。
なお、以下の説明において、ボロン（Ｂ）濃度がｐ＋タイプとは、抵抗率８ｍΩｃｍ～１０ｍΩｃｍに相当する濃度であり、ｐタイプとは抵抗率０．１～０．０１Ωｃｍに相当する濃度であり、ｐ－タイプとは抵抗率０．１Ωｃｍ～１００Ωｃｍに相当する濃度である。また、リン（Ｐ）濃度がｎ＋タイプとは、抵抗率８ｍΩｃｍ～１０ｍΩｃｍに相当する濃度であり、ｎタイプとは抵抗率０．１～１００Ωｃｍに相当する濃度であり、ｎ－タイプとは抵抗率０．１Ωｃｍ～０．０１Ωｃｍに相当する濃度である。

【0018】

図１は、本発明の半導体装置の一例である、一実施形態の容量可変素子を示す断面図である。また、図２は、図１の容量可変素子を、層間絶縁膜を除いて上から見た時の平面図である。
容量可変素子（半導体装置）１０は、第１導電型の半導体基板１１と、この半導体基板１１の一方の主面１１ａから厚み方向ｔに向かって延びる溝部１２と、この溝部１２の内表面を覆う絶縁物層１３と、この絶縁物層１３の内側で溝部１２を埋めるように形成された導電体からなる第１部位１４と、を有している。

【0019】

また、容量可変素子１０は、絶縁物層１３を介して第１部位１４に隣接し、半導体基板１１の一方の主面１１ａから厚み方向ｔに延びる第２導電型である第２部位１５と、この第２部位１５に隣接し、半導体基板１１の一方の主面１１ａから厚み方向ｔに延びる第３導電型である第３部位１６と、を有している。

【0020】

更に、容量可変素子１０は、半導体基板１１の一方の主面１１ａを覆う層間絶縁膜１７と、層間絶縁膜１７を貫通して半導体基板１１に導通するグランド電極１８と、層間絶縁膜１７を貫通して第１部位１４に導通するゲート電極１９と、を有している。

【0021】

半導体基板１１は、例えば、ボロン濃度が５．５×１０^１４～１４×１０^１４ａｔｏｍｓ／ｃｍ^３、格子間酸素濃度が６．５×１０^１７～１３．５×１０^１７ａｔｏｍｓ／ｃｍ^３、抵抗率が０．１Ωｃｍ～１００Ωｃｍとなるように引き上げられたｐ－型（第１導電型）インゴットからスライスされたｐ－型のシリコン単結晶ウェーハである。

【0022】

溝部１２は、半導体基板１１の一方の主面１１ａ（（１００）面）から厚み方向ｔに向かって延びる、例えば断面矩形の溝（トレンチ）である。溝部１２は、例えば、半導体基板１１の一方の主面１１ａにマスク層を形成し、局所的にエッチングを行うことにより形成することができる。こうした溝部１２の深さは、例えば、一方の主面１１ａから０．１μｍ～０．２μｍ程度であればよい。

【0023】

絶縁物層１３は、溝部１２の４つの側面および底面を覆うように形成されたシリコン酸化物（ＳｉＯ_２）層である。絶縁物層１３は、半導体基板１１の表面を酸素存在下でアニールを行った後、半導体基板１１の一方の主面１１ａ上の酸化膜を除去することで形成することができる。

【0024】

絶縁物層１３の厚みは、溝部１２の側面と底面とで同一になるように形成することが好ましく、例えば、０．００３μｍ～０．１μｍ程度に形成される。こうした絶縁物層１３の厚みによって、容量可変素子１０の静電容量（Ｃ_０）の最大値が決まる。

【0025】

第１部位１４は、溝部１２の絶縁物層１３の内側で溝部１２を埋めるように形成されており、上端は半導体基板１１の一方の主面１１ａと同一面となっている。第１部位１４は、例えばリン（Ｐ）をイオン注入したｎ＋型（第４導電型）のポリシリコン（多結晶シリコン）から構成されている。こうした第１部位１４は、例えば、絶縁物層１３の内側をポリシリコンで埋めた後、リン（Ｐ）をイオン注入してｎ＋型半導体にすることで形成することができる。

【0026】

第２部位１５は、半導体基板１１の一方の主面１１ａの面広がり方向ｗにおいて、絶縁物層１３を介して第１部位１４に隣接する領域に、半導体基板１１の一方の主面１１ａから厚み方向ｔに向けて矩形状に広がるように形成されている。即ち、第２部位１５は、絶縁物層１３を介して第１部位１４に接続されている。第２部位１５は、例えば、ｐ－型の半導体基板１１にボロン（Ｂ）を、濃度が例えば１×１０^２０ａｔｏｍｓ／ｃｍ^３程度の高濃度にイオン注入したｐ＋型（第２導電型）の単結晶シリコンから構成されている。

【0027】

こうした第２部位１５は、半導体基板１１の一方の主面１１ａのうち、第２部位１５の形成部分の周囲にマスク層を形成し、厚み方向ｔに向けてボロン（Ｂ）をイオン注入することによって形成することができる。第２部位１５の深さは、溝部１２の深さと同じであればよく、例えば、一方の主面１１ａから０．１μｍ～０．２μｍ程度であればよい。第２部位１５の深さが０．２μｍまでであれば、ボロン（Ｂ）の濃度をほぼ均一にすることができる。

【0028】

第３部位１６は、半導体基板１１の一方の主面１１ａの面広がり方向ｗにおいて、第２部位１５に隣接する領域に、半導体基板１１の一方の主面１１ａから厚み方向ｔに向けて矩形状に広がるように形成されている。即ち、第３部位１６は、第２部位１５に隣接して接続されている。第３部位１６は、例えば、ｐ－型の半導体基板１１にボロン（Ｂ）を中濃度にイオン注入した、ボロン濃度が例えば５×１０^１６～１×１０^１８ａｔｏｍｓ／ｃｍ^３程度の中濃度にイオン注入したｐ型（第３導電型）の単結晶シリコンから構成されていればよい。

【0029】

こうした第３部位１６は、半導体基板１１の一方の主面１１ａのうち、第３部位１６の形成部分の周囲にマスク層を形成し、厚み方向ｔに向けてボロン（Ｂ）をイオン注入することによって形成することができる。第３部位１６の深さは、溝部１２や第２部位１５の深さと同じであればよく、例えば、一方の主面１１ａから０．１μｍ～０．２μｍ程度であればよい。第３部位１６の深さが０．２μｍまでであれば、ボロン（Ｂ）の濃度をほぼ均一にすることができる。

【0030】

層間絶縁膜１７は、グランド電極１８およびゲート電極１９の形成部分を除いて半導体基板１１の一方の主面１１ａを覆うように形成された絶縁体からなる膜である。層間絶縁膜１７は、例えば、シリコン酸化物（ＳｉＯ_２）層であればよい。

【0031】

グランド電極１８、ゲート電極１９は、それぞれ半導体基板１１、第１部位１４にそれぞれ導通する引出電極であり、導電性金属、例えば、金、銀、銅、アルミニウムなどによって形成されていればよい。

【0032】

以上のような構成の本実施形態の容量可変素子（半導体装置）１０は、グランド電極１８とゲート電極１９との間に逆バイアスで電圧を印加することによって空乏層が形成される。そして、電圧値に応じて空乏層の領域が変化することで、静電容量（Ｃ_０）の値も変化する。こうした特性によって、容量可変素子１０は、例えば、移動体通信機器などの電圧制御発振器（ＶＣＯ）などに用いることができる。

【0033】

本実施形態の容量可変素子（半導体装置）１０によれば、ｎ＋型の第１部位１４、絶縁物層１３、ｐ＋型の第２部位１５、およびｐ型の第３部位１６を、半導体基板１１の一方の主面１１ａから所定の深さで、面広がり方向ｗに沿って配置することで、従来のように、半導体基板に形成した溝の内側（側面および底面）に均一な濃度でイオン注入を行う必要が無い。これにより、絶縁物層１３の厚みを制御するだけで容易に静電容量（Ｃ_０）の最大値を制御でき、階段接合に依存しないプロファイルを形成することが可能になる。

【0034】

なお、上述した実施形態では、第１導電型の半導体基板１１をｐ－型、第４導電型の第１部位１４をｎ＋型、第２導電型の第２部位１５をｐ＋型、第３導電型の第３部位１６をｐ型にそれぞれ形成しているが、各導電型はこれに限定されるものではない。
例えば、第２導電型の第２部位１５として、リン（Ｐ）を高濃度にイオン注入したｎ＋型、第３導電型の第３部位１６として、リン（Ｐ）を中濃度にイオン注入したｎ型などにすることもできる。

【0035】

（半導体装置の製造方法）
次に、上述したような構成の容量可変素子（半導体装置）の製造方法の一例を説明する。
図３、図４は、本発明の半導体装置の一例である、一実施形態の容量可変素子の製造方法を段階的に示した断面図である。
本実施形態の容量可変素子（半導体装置）１０を製造する際には、まず、ｐ－型（第１導電型）の半導体基板１１を用意する。

【0036】

半導体基板１１としては、例えば、ボロン濃度が５．５×１０^１４～１４×１０^１４ａｔｏｍｓ／ｃｍ^３、格子間酸素濃度が６．５×１０^１７～１３．５×１０^１７ａｔｏｍｓ／ｃｍ^３、抵抗率が０．１Ωｃｍ～０．０１Ωｃｍとなるように引き上げられたｐ－型（第１導電型）インゴットからスライスされたｐ－型のシリコン単結晶ウェーハを用いることができる。

【0037】

次に、図３（ａ）に示すように、半導体基板１１の一方の主面１１ａに重ねて、マスク層２１を形成する。マスク層２１は、例えば、フォトレジストを用いることができる。マスク層２１は、例えば、厚みが１μｍ～１．５μｍ程度で、溝部１２の形成予定位置を取り巻くようにパターニングすればよい。

【0038】

次に、図３（ｂ）に示すように、半導体基板１１の一方の主面１１ａ側をエッチングして、厚み方向ｔに沿って延びる溝部１２を形成する（溝部形成工程）。溝部１２は、例えば、一方の主面１１ａから厚み方向ｔに沿った深さが、例えば０．１μｍ～０．２μｍ程度になるように形成すればよい。

【0039】

次に、半導体基板１１を酸素存在下でアニール（熱酸化処理）して、溝部１２の内表面を含む半導体基板１１の一方の主面１１ａにシリコン酸化物（ＳｉＯ_２）からなる酸化膜を形成し、その後、半導体基板１１の一方の主面１１ａの酸化膜だけをエッチングで除去することによって、図３（ｃ）に示すように、溝部１２の内表面（側面および底面）を覆う絶縁物層１３を形成する（絶縁物層形成工程）。

【0040】

半導体基板１１のアニール処理は、例えば、半導体基板１１を酸化型の熱処理炉で８００℃～１１００℃に加熱することによって行うことができる。
こうした絶縁物層形成工程において、絶縁物層１３の厚みを制御する、即ちアニール時間を調整するだけで、容量可変素子１０の静電容量（Ｃ_０）の最大値を容易に制御することができる。

【0041】

次に、図４（ａ）に示すように、溝部１２の内表面に形成した絶縁物層１３の内側で、この溝部１２を埋めるように、導電体からなる第１部位１４を形成する（第１部位形成工程）。

【0042】

第１部位形成工程では、例えば、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）装置を用いて、半導体基板１１の一方の主面１１ａから、溝部１２の内部にポリシリコン膜を成膜することで、第１部位１４を形成することができる。なお、第１部位１４の形成後に、形成した第１部位１４の一方の主面１１ａ側の露出面を平坦化する工程を行うことも好ましい。

【0043】

そして、第１部位１４の形成領域に、半導体基板１１の一方の主面１１ａから厚み方向ｔに向けて不純物であるリン（Ｐ）をイオン注入する。これにより、絶縁物層１３の内側で溝部１２を埋めるｎ＋型（第４導電型）である第１部位１４が形成される。なお、第１部位１４の形成領域にリン（Ｐ）を注入する際には、第１部位１４を取り巻くようにマスク層を形成し、注入後にこのマスク層を除去すればよい。

【0044】

次に、図４（ｂ）に示すように、半導体基板１１の一方の主面１１ａに重ねて、マスク層２２を形成する。マスク層２２は、例えば、フォトレジストを用いることができる。マスク層２２は、例えば、第２部位１５の形成予定位置を取り巻くようにパターニングすればよい。

【0045】

そして、マスク層２２をイオン注入マスクとして、第２部位１５の形成予定位置である、絶縁物層１３（側壁）を介して第１部位１４に隣接する領域に、半導体基板１１の一方の主面１１ａから厚み方向ｔに向けて不純物であるボロン（Ｂ）を高濃度にイオン注入する。これにより、絶縁物層１３を介して第１部位１４に隣接し、半導体基板１１の一方の主面１１ａから厚み方向ｔに延びるｐ＋型（第２導電型）である第２部位１５を形成する（第２部位形成工程）。

【0046】

第２部位１５を形成する際に、半導体基板１１の一方の主面１１ａから厚み方向ｔに向けてボロン（Ｂ）を注入するイオン注入深さは、例えば、０．１μｍ～０．２μｍ程度にすることが適切である。イオン注入深さが０．１μｍよりも浅いと、ｐ＋型領域として機能が限定的になる虞がある。また、イオン注入深さが０．２μｍよりも深いと、厚み方向ｔでボロン（Ｂ）の濃度勾配が生じてしまう懸念がある。

【0047】

次に、第２部位１５の形成に用いたマスク層２２を取り除いた後、図４（ｃ）に示すように、半導体基板１１の一方の主面１１ａに重ねて、マスク層２３を形成する。マスク層２３は、例えば、フォトレジストを用いることができる。マスク層２３は、例えば、第３部位１６の形成予定位置を取り巻くようにパターニングすればよい。

【0048】

そして、マスク層２３をイオン注入マスクとして、第３部位１６の形成予定位置である、第２部位１５に隣接する領域に、半導体基板１１の一方の主面１１ａから厚み方向ｔに向けて不純物であるボロン（Ｂ）を中濃度にイオン注入する。これにより、第２部位１５に隣接し、半導体基板１１の一方の主面１１ａから厚み方向ｔに延びるｐ型（第３導電型）である第３部位１６を形成する（第３部位形成工程）。

【0049】

第３部位１６を形成する際に、半導体基板１１の一方の主面１１ａから厚み方向ｔに向けてボロン（Ｂ）を注入するイオン注入深さは、例えば、０．１μｍ～０．２μｍ程度にすることが適切である。イオン注入深さが０．１μｍよりも浅いと、ｐ型領域として機能が限定的になる虞がある。また、イオン注入深さが０．２μｍよりも深いと、厚み方向ｔでボロン（Ｂ）の濃度勾配が生じてしまう懸念がある。

【0050】

この後、第３部位１６の形成に用いたマスク層２３を取り除き、半導体基板１１の一方の主面１１ａを覆うように層間絶縁膜１７を形成し、この層間絶縁膜１７にグランド電極１８やゲート電極１９の形成部分の開口を形成し、導電性金属によってグランド電極１８、およびゲート電極１９を形成すれば、図１、図２に示す本実施形態の容量可変素子（半導体装置）１０を形成することができる。

【0051】

以上のような本実施形態の半導体装置の製造方法によれば、階段接合を形成するために、半導体基板に形成した溝の側面と底面とを同一の濃度プロファイルになるように、イオン打ち込み角度を調整してイオン注入を行うといった複雑で困難な工程を行わずに、半導体基板の主面から厚み方向に向けて一様にイオン注入を行うだけで、酸化膜を挟んで互いに異なる導電型の複数の半導体領域を有する半導体装置を容易に製造することが可能になる。

【0052】

そして、本実施形態の半導体装置の製造方法では、マスク層を形成するだけで、互いに異なる導電型の複数の半導体領域の濃度プロファイルを制御することができる。よって、互いに異なる導電型の複数の半導体領域をイオン注入によって形成する際に、均一なイオン濃度の半導体領域を精密な制御を行うことなく容易に形成することが可能な半導体装置の製造方法を実現できる。

【0053】

なお、本実施形態では、半導体基板に、絶縁物層と、互いに異なる導電型の第１部位、第２部位、第３部位の半導体領域を形成する例を挙げたが、こうした各半導体領域に隣接して、更に別な導電型の半導体領域を形成することもできる。
また、半導体装置の一例として容量可変素子を示したが、これに限定されるものではなく、ＭＯＳ型の半導体装置に広く適用することができる。

【0054】

以上、本発明の一実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。こうした実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0055】

１０…容量可変素子（半導体装置）
１１…半導体基板
１１ａ…一方の主面
１２…溝部
１３…絶縁物層
１４…第１部位
１５…第２部位
１６…第３部位
１７…層間絶縁膜
１８…グランド電極
１９…ゲート電極

【図1】

【図2】

【図3】

【図4】