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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023044169
(43)【公開日】2023-03-30
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/336 20060101AFI20230323BHJP
【FI】
H01L29/78 301D
H01L29/78 301S
【審査請求】未請求
【請求項の数】3
【出願形態】OL
(21)【出願番号】P 2021152059
(22)【出願日】2021-09-17
(71)【出願人】
【識別番号】319006036
【氏名又は名称】シャープ福山レーザー株式会社
(74)【代理人】
【識別番号】110000338
【氏名又は名称】弁理士法人 HARAKENZO WORLD PATENT & TRADEMARK
(72)【発明者】
【氏名】阿部 晴幾
(72)【発明者】
【氏名】海原 竜
(72)【発明者】
【氏名】瀧本 貴博
【テーマコード(参考)】
5F140
【Fターム(参考)】
5F140AA25
5F140AC21
5F140BC06
5F140BD18
5F140BD19
5F140BE10
5F140BF42
5F140BH30
5F140BH32
5F140BH43
5F140BH45
5F140BH47
5F140BK13
(57)【要約】
【課題】LDMOSトランジスタの耐圧を向上させながらアバランシェ降伏による耐圧低下を容易に回避する。
【解決手段】半導体装置(1)は、P型ボディー領域(4)のN型ドレイン領域(8)に向いた端の下方における第1基準位置(P1)からP型拡散領域(3)の端までのP型半導体基板(2)の上面(2a)に沿う方向の距離(L1)と、N型ドレイン領域(8)のSTI構造(12)側の端の下方における第2基準位置(P2)からP型拡散領域(3)の端までのP型半導体基板(2)の上面(2a)に沿う方向の距離(L2)とが、N型ドリフト領域(5)の端部(5a)を含む領域(A)、およびP型拡散領域(3)のP型拡散領域(3)の端とN型ドレイン領域(8)との間の領域(B)での電界の強度が0.35MV/cm以下になるように設定されている。
【選択図】図1
【特許請求の範囲】
【請求項1】
第1導電型の半導体基板と、
前記半導体基板の表層に形成された第1導電型のボディー領域と、
前記ボディー領域に接するように形成された第2導電型のソース領域と、
前記ボディー領域と離隔して形成された第2導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、
前記半導体基板の表層において前記ドレイン領域と接するように形成されており、前記ボディー領域と前記ドレイン領域との間に端部を有する第2導電型のドリフト領域と、
少なくとも前記ゲート電極の前記ドレイン領域側の端部と重なり、かつ前記半導体基板の上面から埋め込まれるように形成されることにより電界を緩和する埋め込み酸化膜と、
前記ボディー領域の底面と接触するように前記ボディー領域よりも深い位置に形成された第1導電型の半導体領域と、を備え、
前記半導体領域は、前記半導体基板の上面に沿う方向に延在するように形成され、
前記ボディー領域の前記ドレイン領域に向いた端の下方における第1基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第1距離と、
前記ドレイン領域の前記埋め込み酸化膜側の端の下方における第2基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第2距離とが、
前記ドリフト領域の端部を含む第1領域、および前記半導体領域の端と前記ドレイン領域との間の第2領域での電界の強度が0.35MV/cm以下になるように設定されていることを特徴とする半導体装置。
【請求項2】
前記ドリフト領域は、前記半導体領域よりも前記半導体基板の上面に近い位置に配置されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1距離および前記第2距離は、その和が一定であり、かつ、前記第1距離が第1距離下限値であり、前記第2距離が第2距離上限値である組み合わせから、前記第1距離が第1距離上限値であり、前記第2距離が第2距離下限値である組み合わせまでの範囲内の値を取り得ることを特徴とする請求項1に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、LDMOS(Late rally Diffused MOS)トランジスタのような高耐圧のトランジスタに関する。
【背景技術】
【0002】
高耐圧MOSFET(Metal Oxide Semiconductor Field Effect Transistor)としては、各種のMOSFETが知られている。例えば、LDMOSトランジスタは、高耐圧と低オン抵抗との両立を実現するデバイスであり、スイッチング速度が速い、電圧駆動系のため使いやすいなどの特徴を有している。このため、LDMOSトランジスタは、これらの特徴を活かして、スイッチングレギュレータや各種ドライバ、DC-DCコンバータ等に用いられ、パワーおよび高耐圧の分野においてキーデバイスとなっている。
【0003】
このため、LDMOSトランジスタは、オフ時の耐圧(降伏耐圧)を高く確保しながら、導通時の損失を低減するために低いオン抵抗を有するという特性が求められる。しかしながら、耐圧とオン抵抗とは一般的にトレードオフの関係があり、耐圧を高くしようとするとオン抵抗も増大する。このため、高耐圧および低オン抵抗の両立をいかにして実現するかという点において、長年開発が行われている。
【0004】
LDMOSトランジスタは、ドレイン・ゲート間およびソース・ドレイン間の電界の集中を緩和するためにドレイン領域を横方向に拡張した構造を有している。LDMOSは、大電流で使用する際にドレイン領域に高電圧が印加されることから、ドレイン側のゲート端やソース・ドレイン間接合部分で電界が集中しやすい。このような電界の集中を緩和することは、トランジスタの耐圧を高める上で有用な技術となっている。
【0005】
例えば、特許文献1には、N型拡散領域内に形成されるN型のLDMOSトランジスタについて、P型ボディー領域の下方にP型拡散領域を配置することが記載されている。これにより、ゲート電極がLOCOS酸化膜上に重なる領域において電界の集中が緩和される。その結果、LDMOSトランジスタの耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009-059949号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献1に開示されたようなLDMOSトランジスタの構造では、P型拡散領域をN型ドリフト領域の下方にまで延伸して配置すると、P型拡散領域とN型ドレイン領域との間の電界強度が強くなる。この結果、アバランシェ降伏による耐圧低下が発生するという不都合が生じる。
【0008】
本発明の一態様は、LDMOSトランジスタの耐圧を向上させながらアバランシェ降伏による耐圧低下を容易に回避することができる半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0009】
上記の課題を解決するために、本発明の一態様に係る半導体装置は、第1導電型の半導体基板と、前記半導体基板の表層に形成された第1導電型のボディー領域と、前記ボディー領域に接するように形成された第2導電型のソース領域と、前記ボディー領域と離隔して形成された第2導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、前記半導体基板の表層において前記ドレイン領域と接するように形成されており、前記ボディー領域と前記ドレイン領域との間に端部を有する第2導電型のドリフト領域と、少なくとも前記ゲート電極の前記ドレイン領域側の端部と重なり、かつ前記半導体基板の上面から埋め込まれるように形成されることにより電界を緩和する埋め込み酸化膜と、前記ボディー領域の底面と接触するように前記ボディー領域よりも深い位置に形成された第1導電型の半導体領域と、を備え、前記半導体領域は、前記半導体基板の上面に沿う方向に延在するように形成され、前記ボディー領域の前記ドレイン領域に向いた端の下方における第1基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第1距離と、前記ドレイン領域の前記埋め込み酸化膜側の端の下方における第2基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第2距離とが、前記ドリフト領域の端部を含む第1領域、および前記半導体領域の端と前記ドレイン領域との間の第2領域での電界の強度が0.35MV/cm以下になるように設定されている。
【発明の効果】
【0010】
本発明の一態様によれば、LDMOSトランジスタの耐圧を向上させながらアバランシェ降伏による耐圧低下を容易に回避することができる。
【図面の簡単な説明】
【0011】
図1】本発明の一実施形態に係る半導体装置の断面構造を示す縦断面図である。
図2】上記半導体装置のシミュレーションによるポテンシャル分布を示す図である。
図3図1の領域Aにおける上記ポテンシャル分布を拡大して示す図である。
図4図1の領域Bにおける上記ポテンシャル分布を拡大して示す図である。
図5】上記半導体装置においてP型拡散領域の端の位置を規定する2つの距離に対する最大電界値および耐圧の関係を示す図である。
【発明を実施するための形態】
【0012】
〔実施形態〕
(半導体装置1の構成)
以下、本発明の一実施形態について、図1図5を参照して詳細に説明する。
【0013】
図1は、本実施形態に係る半導体装置1の断面構造を示す縦断面図である。
【0014】
本実施形態においては、半導体装置1として、60V耐圧を想定したNチャンネルLDMOSトランジスタ(横方向拡散MOSトランジスタ)について説明する。
【0015】
図1に示すように、半導体装置1は、P型半導体基板2(半導体基板)と、P型拡散領域3(半導体領域)と、P型ボディー領域4(ボディー領域)と、N型ドリフト領域5(ドリフト領域)と、N型ソース領域6(ソース領域)と、ソース電極6aと、P型ボディーコンタクト領域7と、N型ドレイン領域8(ドレイン領域)と、ドレイン電極8aと、ゲート電極9と、ゲート絶縁膜10と、厚膜酸化膜11と、STI(Shallow Trench Isolation)構造12と、を備えている。
【0016】
なお、図1において、P型不純物を含む層には「p」を記載し、N型不純物を含む層には「n」を記載している。また、「p」を記載した層よりも高濃度のP型不純物を含む層には「p」を記載し、「n」を記載した層よりも高濃度のN型不純物を含む層には「n」を記載している。
【0017】
P型ボディー領域4は、P型(第1導電型)である。P型ボディー領域4は、P型半導体基板2の表層に、例えばボロンイオン(11B)が数回の異なった加速エネルギー(60~500keV)で注入されることによって形成されている。イオン注入におけるドーズ量は、1.0E12~1.0E13/cmの範囲である。P型ボディー領域4は、その一部がP型半導体基板2の上面2aに露出するように形成されている。
【0018】
P型拡散領域3は、P型である。P型拡散領域3は、P型半導体基板2において、その上面がP型ボディー領域4の底面と接するような深い位置に配置されている。P型拡散領域3は、P型ボディー領域4の下方から、後述するゲート絶縁膜10、厚膜酸化膜11およびSTI構造12のいずれかの下方に及ぶ範囲にP型半導体基板2の上面2aに沿って延在するように形成されている。P型拡散領域3は、例えば、ボロンイオン(11B)が500~5000keVの加速エネルギーで注入されることによって形成されている。イオン注入のドーズ量は、5.0E11~5.0E12/cmの範囲である。
【0019】
N型ソース領域6は、N型(第2導電型)である。N型ソース領域6は、P型半導体基板2の表層において、P型ボディー領域4上にP型ボディー領域4に接し、かつP型半導体基板2の上面2aに露出するように形成されている。N型ソース領域6は、例えば、リンイオン(31P)が35~60KeVの加速エネルギーで注入されることによって形成されている。
【0020】
P型ボディーコンタクト領域7は、P型である。P型ボディーコンタクト領域7は、P型半導体基板2の表層において、P型ボディー領域4上にP型ボディー領域4と接し、かつP型半導体基板2の上面2aに露出するように形成されている。P型ボディーコンタクト領域7は、N型ソース領域6と隣り合うように接している。P型ボディーコンタクト領域7は、例えば、ボロンイオン(11B)が5~30KeVの加速エネルギーで注入されることによって形成されている。
【0021】
ソース電極6aは、N型ソース領域6およびP型ボディーコンタクト領域7の上に形成されている。
【0022】
N型ドリフト領域5は、N型である。N型ドリフト領域5は、P型拡散領域3よりも半導体基板の上面2aに近い、P型半導体基板2の表層に配置されている。N型ドリフト領域5は、N型ドレイン領域8と接するように形成されている。N型ドリフト領域5は、P型ボディー領域4とN型ドレイン領域8との間に位置する端部5aを有している。端部5aの上面は、P型半導体基板2の上面2aに露出している。N型ドリフト領域5のこのような構造により、それぞれ濃度が高いP型拡散領域3とN型ドリフト領域5とが接するのを避けることができる。
【0023】
また、N型ドリフト領域5は、N型ドレイン領域8よりも不純物の濃度が低い。N型ドリフト領域5は、例えば、リンイオン(31P)を数回の異なった加速エネルギー(140~540keV)で注入することによって形成されている。イオン注入のドーズ量は、7.5E11~3.5E12/cmの範囲である。
【0024】
なお、N型ドリフト領域5およびP型拡散領域3をそれぞれ形成するための注入において、N型ドリフト領域5がP型拡散領域3と深さ方向で接しないように、各注入における加速エネルギーが調整される。
【0025】
N型ドレイン領域8は、N型である。N型ドレイン領域8は、P型半導体基板2の表層において、P型ボディー領域4と離隔して配置されている。N型ドレイン領域8は、N型ソース領域6と同時に形成される。
【0026】
ドレイン電極8aは、N型ドレイン領域8上に形成されている。
【0027】
ゲート絶縁膜10は、P型半導体基板2の上面2a、P型ボディー領域4の上面およびN型ドリフト領域5の端部の上面を含む範囲に形成されている。ゲート絶縁膜10は、N型ソース領域6、P型ボディーコンタクト領域7、N型ドレイン領域8およびSTI構造12の上面には形成されない。
【0028】
厚膜酸化膜11は、N型ドリフト領域5の上面において、ゲート絶縁膜10のN型ドレイン領域8側の端からN型ドレイン領域8側に延在するように厚膜に形成される酸化膜である。厚膜酸化膜11としては、例えば、熱酸化により形成されるLOCOS(Local Oxidation of Silicon)酸化膜、またはCVD(Chemical Vapor Deposition)を用いた高温酸化により形成される酸化膜(HTO(High Temperature Oxidation)膜)が好適に用いられる。厚膜酸化膜11は、電界の緩和を目的として設けられている。厚膜酸化膜11は、ゲート絶縁膜10よりも厚く形成されている。
【0029】
ゲート電極9は、P型半導体基板2上のN型ソース領域6とN型ドレイン領域8との間に配置されている。ゲート電極9は、ゲート絶縁膜10および厚膜酸化膜11の上に形成されている。このため、ゲート電極9は、厚膜酸化膜11上に重なる部分と、当該部分に続いた、ゲート絶縁膜10上に重なる一部との上面が、それ以外の部分の上面よりも高い位置にあるように形成されている。これにより、ゲート電極9は、中間部分で段差を有している。
【0030】
STI構造12は、少なくともゲート電極9のN型ドレイン領域8側の端部と、厚膜酸化膜11を介して、P型半導体基板2の厚さ方向に重なるように形成されている。また、STI構造12は、P型半導体基板2の上面2a(より厳密にはN型ドレイン領域8の上面)から所定の深さに埋め込まれるように形成されている。また、STI構造12は、ゲート絶縁膜10と厚膜酸化膜11との境界よりN型ドレイン領域8側にややずれた位置からN型ドレイン領域8の端に至る範囲に形成されている。STI構造12は、電界の緩和を目的として設けられている。
【0031】
なお、本実施形態において、P型ボディー領域4およびN型ソース領域6は、ソース電極6aによって、電気的に同電位となるように接続されている。
【0032】
ここで、P型拡散領域3については、その延在する範囲を規定するP型拡散領域3の端の位置が、距離L1(第1距離)および距離L2(第2距離)によって特定される。
【0033】
距離L1は、P型ボディー領域4のN型ドレイン領域8に向いた端の下方における第1基準位置P1からP型拡散領域3の端までのP型半導体基板2の上面2aに沿う方向の距離である。距離L2は、N型ドレイン領域8のSTI構造12側の端の下方における第2基準位置P2からP型拡散領域3の端までのP型半導体基板2の上面2aに沿う方向の距離である。距離L1と距離L2との和は、規定の値となる。
【0034】
(半導体装置1の動作)
ここで、半導体装置1の動作について説明する。
【0035】
ゲート電極9にP型ボディー領域4に対して正電位を付与することによって、N型ソース領域6とN型ドリフト領域5との間でゲート電極9の直下のP型ボディー領域4およびP型半導体基板2の部分にチャンネルが形成される。この結果、ソース電極6aからドレイン電極8aに向かう経路においてチャンネルを通じて電子が移動する。これにより、ソース電極6aとドレイン電極8aとの間に電流が流れる。
【0036】
(半導体装置1の耐圧改善効果)
60V耐圧を想定した半導体装置1において、ソース電極6aおよびゲート電極9にGND電位を付与し、ドレイン電極8aに60Vの電圧を印加した状態におけるポテンシャル分布のシミュレーションを実施した。以下の説明では、距離L1,L2の和が3.7μmの場合である。
【0037】
図2は、距離L1が1.2μmであり、距離L2が2.5μmである場合の半導体装置1のシミュレーションによるポテンシャル分布を示す図である。図3は、図1の領域Aにおける上記の場合のポテンシャル分布を拡大して示す図である。図4は、図1の領域Bにおける上記の場合のポテンシャル分布を拡大して示す図である。
【0038】
距離L1が1.2μmであり、距離L2が2.5μmである場合、図2および図3に示すように、N型ドリフト領域5の端部5aを含む領域A(第1領域)の等電位線の間隔が比較的広くなっており、領域Aにおけるポテンシャル分布が疎であることがわかる。これに対し、距離L1が-0.3μmであり、距離L2が4.0μmである場合、図示はしないが、領域Aにおける等電位線の間隔が、上記の距離L1=1.2μm,距離L2=2.5μmの場合と比べて狭くなっており、ポテンシャル分布がより密であった。
【0039】
上記のように、距離L1=1.2μm,距離L2=2.5μmの場合、領域Aにおけるポテンシャル分布が比較的疎であった。これにより、領域Aにおける電界の集中が緩和され、半導体装置1の表面電界が緩和されていることがわかる。このことは、耐圧が向上することを意味する。したがって、距離L1をある程度長くすることにより、領域Aにおける耐圧の改善効果が見込める。この耐圧改善効果が十分である場合、半導体装置1の耐圧は、領域Aにおける耐圧では決まらずに、図1に示すP型拡散領域3の端とN型ドレイン領域8との間の領域B(第2領域)における耐圧に律速される。
【0040】
次に、距離L1が1.2μmであり、距離L2が2.5μmである場合、図2および図4に示すように、領域Bの等電位線の間隔が比較的広くなっており、領域Bにおけるポテンシャル分布が疎であることがわかる。これに対し、距離L1が3.7μmであり、距離L2が0μmである場合、図示はしないが、領域Bの等電位線の間隔が、上記の距離L1=1.2μm,距離L2=2.5μmの場合と比べて狭くなっており、ポテンシャル分布がより密であった。
【0041】
上記のように、距離L1=1.2μm,距離L2=2.5μmの場合、領域Bにおけるポテンシャル分布が比較的疎であった。これにより、領域Bにおける電界の集中が緩和されていることがわかる。このことは、距離L2を長くしていくことにより耐圧が向上することを意味する。
【0042】
領域A,Bにおける耐圧改善効果を鑑みれば、距離L1,L2を適宜設定することにより、所望の耐圧が得られる。
【0043】
続いて、距離L1,L2の設定の最適化による耐圧改善効果について説明する。図5は、P型拡散領域3の端の位置を規定する2つの距離L1,L2に対する領域A,Bにおける最大電界値および耐圧の関係を示す図である。図5において、上側の横軸は距離L1を表し、下側の横軸は距離L2を表し、左側の縦軸は最大電界値を表し、右側の縦軸は耐圧を表している。上下の横軸で向かい合う距離L1,L2の値の和は3.7μmである。
【0044】
図5に実線にて示すように、最大電界値は、L1=-0.3μm,L2=4μmである場合から距離L1が長くなるほど低下していき、L1=1μm,L2=2.7μmである場合、最小となって、さらに距離L1が長くなるほど上昇するという傾向を示す。一方、図5に破線にて示すように、耐圧は、L1=-0.3μm,L2=4μmである場合から距離L1が長くなるほど上昇していき、L1=1μm,L2=2.7μmである場合、最大となって、さらに距離L1が長くなるほど低下するという傾向を示す。
【0045】
このような最大電界値と耐圧との関係から、耐圧が60V以上となるのは、領域A,Bでの最大電界値の範囲が0.35MV/cm以下となる距離L1,L2の組み合わせの範囲で定まる。その範囲は、L1=-0.2μm,L2=3.9μmの組み合わせから、L1=2.45μm,L2=1.25μmの組み合わせまでの範囲となる。このうち、L1=1μm,L2=2.7μmの組み合わせで耐圧が最大となる電界値の最適値が得られる。
【0046】
このように、本実施形態では、領域A,Bの電界の強度が0.35MV/cm以下となる距離L1,L2の組み合わせを適宜選択して設定する。これにより、領域Aおよび領域Bにおけるアバランシェ降伏による耐圧低下を容易に回避することができ、60V以上の耐圧を得ることができる。
【0047】
なお、本実施形態は上述した例に限定されるものではなく、様々な変形例が含まれる。例えば、上述した半導体装置1は、本発明を分かりやすくするためにその詳細な構成を説明したものであり、必ずしも説明した全ての構成を備えるものに限定されない。例えば、各半導体層を形成するためのイオン注入の条件は一例であり、適宜変更することができる。
【0048】
その場合、最適な距離L1,L2は、その和が一定であり、かつ、距離L1が第1距離下限値であり、距離L2が第2距離上限値である組み合わせから、距離L1が第1距離上限値であり、距離L2が第2距離下限値である組み合わせまでの範囲内で変化する。具体的には、距離L1,L2は、好適な一例としての上記の組み合わせの範囲内、すなわち、L1=-0.2μm(第1距離下限値),L2=3.9μm(第2距離上限値)の組み合わせから、L1=2.45μm(第1距離上限値),L2=1.25μm(第2距離下限値)の組み合わせまでの範囲内で変化する。このように、距離L1,L2が上記の範囲内のあらゆる組み合わせの値を取り得ることから、当該範囲内において最適な距離L1,L2を選択することができる。
【0049】
また、実施形態のある構成の一部を実施形態の他の構成に置き換えることが可能であり、実施形態のある構成に実施形態の他の構成を加えることも可能である。また、実施形態の構成の一部について、他の構成の追加、削除および置換の少なくともいずれか一つをすることが可能である。このような例としては、本実施形態の半導体装置1、すなわちNチャンネルのLDMOSトランジスタに限らず、PチャンネルのLDMOSトランジスタに適用した構成であってもよい。また、対象となるデバイスの耐圧ターゲットも特に限定されず、距離L1,L2を含めて各構成の横方向のサイズも限定されない。また、半導体装置1は、他のトランジスタを形成するためのLDD(Lightly Doped Drain)注入等が構成に追加されていてもよい。
【0050】
また、本実施形態の半導体装置1(NチャネルLDMOSトランジスタ)は、P型半導体基板2上に形成されるが、このP型半導体基板2はN型エピ埋め込み層上に形成されたP型半導体領域として存在していてもよい。その場合、ソース電極およびP型半導体領域を、N型エピ埋め込み層を介したP型半導体基板と異なる電位に設定することも可能となる。これは、半導体装置1をハイサイドスイッチとして動作させることを想定した場合であり、この場合の耐圧はドレイン電極とソース電極との電位差で定義される。
【0051】
また、本実施形態では、特許文献1に記載されたようなN型拡散領域内のNチャンネルLDMOSトランジスタにおいても、本発明の効果が得られるものと推測される。
【0052】
ところで、厚膜酸化膜11がSTI構造12よりもN型ソース領域6側にずれて配置されている。これにより、領域Aでの電界分布が変わるため、耐圧が向上する。
【0053】
〔まとめ〕
本発明の態様1に係る半導体装置1は、第1導電型の半導体基板と、前記半導体基板の表層に形成された第1導電型のボディー領域と、前記ボディー領域に接するように形成された第2導電型のソース領域と、前記ボディー領域と離隔して形成された第2導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、前記半導体基板の表層において前記ドレイン領域と接するように形成されており、前記ボディー領域と前記ドレイン領域との間に端部を有する第2導電型のドリフト領域と、少なくとも前記ゲート電極の前記ドレイン領域側の端部と重なるように前記半導体基板の上面から埋め込まれるように形成された電界を緩和する埋め込み酸化膜と、前記ボディー領域の底面と接触するように前記ボディー領域よりも深い位置に形成された第1導電型の半導体領域と、を備え、前記半導体領域は、前記半導体基板の上面に沿う方向に延在するように形成され、前記ボディー領域の前記ドレイン領域に向いた端の下方における第1基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第1距離と、前記ドレイン領域の前記埋め込み酸化膜側の端の下方における第2基準位置から前記半導体領域の端までの前記半導体基板の上面に沿う方向の第2距離とが、前記ドリフト領域の端部を含む第1領域、および前記半導体領域の端と前記ドレイン領域との間の第2領域での電界の強度が0.35MV/cm以下になるように設定されている。
【0054】
上記の構成によれば、第1領域および第2領域での電界の強度が0.35MV/cm以下に緩和される状態では、所望の電圧以上の耐圧を得ることができる。
【0055】
本発明の態様2に係る半導体装置は、上記態様1において、前記ドリフト領域が、前記半導体領域よりも前記半導体基板の上面に近い位置に配置されていてもよい。
【0056】
上記の構成によれば、それぞれ濃度が高い半導体領域とドリフト領域とが接するのを避けることができる。
【0057】
本発明の態様3に係る半導体装置は、上記態様1または2において、前記第1距離および前記第2距離は、その和が一定であり、かつ、前記第1距離が第1距離下限値であり、前記第2距離が第2距離上限値である組み合わせから、前記第1距離が第1距離上限値であり、前記第2距離が第2距離下限値である組み合わせまでの範囲内の値を取り得るものであってもよい。
【0058】
上記の構成によれば、当該範囲内において最適な第1距離および第2距離の組み合わせを選択することができる。
【0059】
〔付記事項〕
本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。また、実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。さらに、実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【0060】
1 半導体装置(横方向拡散MOSトランジスタ)
2 P型半導体基板(半導体基板)
2a 上面
3 P型拡散領域(半導体領域)
4 P型ボディー領域(ボディー領域)
5 N型ドリフト領域(ドリフト領域)
6 N型ソース領域(ソース領域)
8 N型ドレイン領域(ドレイン領域)
9 ゲート電極
10 ゲート絶縁膜
12 STI構造(埋め込み酸化膜)
A 領域(第1領域)
B 領域(第2領域)
L1 距離(第1距離)
L2 距離(第2距離)
A 領域(第1領域)
B 領域(第2領域)
P1 第1基準位置
P2 第2基準位置
図1
図2
図3
図4
図5