特開 2023-44337 ｐｎ接合ダイオード

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023044337

(43)【公開日】2023-03-30

(54)【発明の名称】ｐｎ接合ダイオード

(51)【国際特許分類】

   H01L 29/861 20060101AFI20230323BHJP

   H01L 29/201 20060101ALI20230323BHJP

【ＦＩ】

H01L29/91 F

H01L29/203

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021152316

(22)【出願日】2021-09-17

(71)【出願人】

【識別番号】390005223

【氏名又は名称】株式会社タムラ製作所

(71)【出願人】

【識別番号】515277942

【氏名又は名称】株式会社ノベルクリスタルテクノロジー

(74)【代理人】

【識別番号】110002583

【氏名又は名称】弁理士法人平田国際特許事務所

(72)【発明者】

【氏名】高塚 章夫

(72)【発明者】

【氏名】佐々木 公平

(57)【要約】

【課題】単純な構造をとる場合であっても、低い立ち上がり電圧の実現とリーク電流の抑制を両立することのできるｐｎ接合ダイオードを提供する。
【解決手段】一実施の形態として、（Ｇａ_ｘＡｌ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成を有するｎ型半導体の単結晶からなるｎ型半導体層１１と、ｎ型半導体層１１とｐｎ接合を形成する、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、Ｇｅ、Ｓｉ_ｘＧｅ_１－ｘ（０＜ｘ＜１）、ＣｕＩｎＯ_２、ＣｕＧａＯ_２、ＣｕＡｌＯ_２、ＣｕＡｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ｏ_２（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）、又はＣｕＯであるｐ型半導体からなるｐ型半導体層１２と、を備え、立ち上がり電圧が１．２Ｖ以下である、ｐｎ接合ダイオード１を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

（Ｇａ_ｘＡｌ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成を有するｎ型半導体の単結晶からなるｎ型半導体層と、
前記ｎ型半導体層とｐｎ接合を形成する、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、Ｇｅ、Ｓｉ_ｘＧｅ_１－ｘ（０＜ｘ＜１）、ＣｕＩｎＯ_２、ＣｕＧａＯ_２、ＣｕＡｌＯ_２、ＣｕＡｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ｏ_２（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）、又はＣｕＯであるｐ型半導体からなるｐ型半導体層と、
を備え、
立ち上がり電圧が１．２Ｖ以下である、
ｐｎ接合ダイオード。

【請求項2】

（Ｇａ_ｘＡｌ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成を有するｎ型半導体の単結晶からなるｎ型半導体層と、
前記ｎ型半導体層とｐｎ接合を形成する、多結晶Ｓｉ又はアモルファスＳｉであるｐ型半導体からなるｐ型半導体層と、
を備え、
立ち上がり電圧が１．２Ｖ以下である、
ｐｎ接合ダイオード。

【請求項3】

（Ｇａ_ｘＡｌ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成を有するｎ型半導体の単結晶からなるｎ型半導体層と、
前記ｎ型半導体層とｐｎ接合を形成する、単結晶Ｓｉであるｐ型半導体からなるｐ型半導体層と、
を備え、
立ち上がり電圧が１．２Ｖ以下である、
ｐｎ接合ダイオード。

【請求項4】

前記ｐ型半導体の電子親和力χ_pと仕事関数φ_p、及び前記ｎ型半導体の電子親和力χ_nと仕事関数φ_nが、０ｅＶ≦χ_n－χ_p＋φ_p－φ_n≦１．２ｅＶの式で表される条件を満たす、
請求項１～３のいずれか１項に記載のｐｎ接合ダイオード。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ｐｎ接合ダイオードに関する。

【背景技術】

【0002】

従来、Ｇａ_２Ｏ_３系単結晶からなるｎ型半導体層と、ＮｉＯからなるｐ型半導体層とが積層されたｐｎ接合ダイオードが知られている（特許文献１参照）。ｐ型のＧａ_２Ｏ_３の形成は困難であるため、特許文献１に記載のｐｎ接合ダイオードにおいては、Ｇａ_２Ｏ_３系単結晶ヘテロｐｎ接合を形成することができるＮｉＯ単結晶がｐ型半導体層の材料に用いられている。

【0003】

また、特許文献１には、トレンチを有するＧａ_２Ｏ_３系単結晶からなるｎ型半導体層と、ｎ型半導体層のトレンチ内に埋め込まれたＮｉＯからなるｐ型半導体層とを備えるトレンチ型ジャンクションバリアショットキー（ＪＢＳ）ダイオードが開示されている。一般的に、ショットキーバリアダイオードは、ｐｎ接合ダイオードと比較して順方向特性における立ち上がり電圧を小さくすることができるが、ショットキー接合界面のトンネル現象に起因したリーク電流が生じ得るという問題がある。特許文献１におけるＪＢＳダイオードでは、ｎ型半導体層とトレンチ内のｐ型半導体層とのｐｎ接合によりショットキー接合界面のトンネル現象に起因したリーク電流を抑え、低い立ち上がり電圧の実現とリーク電流の抑制を両立させている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－３６５９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に記載のＪＢＳダイオードは、トレンチ内にｐ型半導体層が埋め込まれた複雑な構造を有するため、その製造には複雑な工程が必要である。

【0006】

本発明の目的は、単純な構造をとる場合であっても、低い立ち上がり電圧の実現とリーク電流の抑制を両立することのできるｐｎ接合ダイオードを提供することにある。

【課題を解決するための手段】

【0007】

本発明の一態様は、上記目的を達成するために、下記［１］～［４］のｐｎ接合ダイオードを提供する。

【0008】

［１］（Ｇａ_ｘＡｌ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成を有するｎ型半導体の単結晶からなるｎ型半導体層と、前記ｎ型半導体層とｐｎ接合を形成する、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、Ｇｅ、Ｓｉ_ｘＧｅ_１－ｘ（０＜ｘ＜１）、ＣｕＩｎＯ_２、ＣｕＧａＯ_２、ＣｕＡｌＯ_２、ＣｕＡｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ｏ_２（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）、又はＣｕＯであるｐ型半導体からなるｐ型半導体層と、を備え、立ち上がり電圧が１．２Ｖ以下である、ｐｎ接合ダイオード。
［２］（Ｇａ_ｘＡｌ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成を有するｎ型半導体の単結晶からなるｎ型半導体層と、前記ｎ型半導体層とｐｎ接合を形成する、多結晶Ｓｉ又はアモルファスＳｉであるｐ型半導体からなるｐ型半導体層と、を備え、立ち上がり電圧が１．２Ｖ以下である、ｐｎ接合ダイオード。
［３］（Ｇａ_ｘＡｌ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成を有するｎ型半導体の単結晶からなるｎ型半導体層と、前記ｎ型半導体層とｐｎ接合を形成する、単結晶Ｓｉであるｐ型半導体からなるｐ型半導体層と、を備え、立ち上がり電圧が１．２Ｖ以下である、ｐｎ接合ダイオード。
［４］前記ｐ型半導体の電子親和力χ_pと仕事関数φ_p、及び前記ｎ型半導体の電子親和力χ_nと仕事関数φ_nが、０ｅＶ≦χ_n－χ_p＋φ_p－φ_n≦１．２ｅＶの式で表される条件を満たす、上記［１］～［３］のいずれか１項に記載のｐｎ接合ダイオード。

【発明の効果】

【0009】

本発明によれば、単純な構造をとる場合であっても、低い立ち上がり電圧の実現とリーク電流の抑制を両立することのできるｐｎ接合ダイオードを提供することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の実施の形態に係るｐｎ接合ダイオードの垂直断面図である。

【発明を実施するための形態】

【0011】

〔実施の形態〕
（ｐｎ接合ダイオードの構成）
図１は、本発明の実施の形態に係るｐｎ接合ダイオード１の垂直断面図である。ｐｎ接合ダイオード１は、ｎ型のＧａ_２Ｏ_３系半導体の単結晶からなるｎ型半導体層１１と、ｎ型半導体層１１とｐｎ接合を形成する、ｐ型半導体からなるｐ型半導体層１２と、を備える。

【0012】

ここで、Ｇａ_２Ｏ_３系半導体とは、Ｇａ_２Ｏ_３、又は、Ａｌ、Ｉｎの一方若しくは両方が添加されたＧａ_２Ｏ_３であり、（Ｇａ_ｘＡｌ_ｙＩｎ_{（１－ｘ－ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）で表される組成を有する。Ｇａ_２Ｏ_３にＡｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、ｎ型半導体層１１を構成するＧａ_２Ｏ_３系半導体の単結晶は、典型的には、β型の結晶構造を有する。

【0013】

また、上述のように、ｎ型半導体層１１はｎ型のＧａ_２Ｏ_３系半導体の単結晶からなるが、“単結晶からなる”とは、その全体又はほぼ全体が１つの単結晶体であることをいい、多数の粒状やフレーク状の微細な単結晶の集合体のようなものは該当しない。ｎ型半導体層１１がＧａ_２Ｏ_３系半導体の単結晶からなるため、ｐｎ接合ダイオード１の特性オン抵抗は材料性能で決まる理想値に近い値が実現できる。しかしながら、上記のＧａ_２Ｏ_３系半導体の単結晶の代わりにフレーク状の微細な結晶の集合体を用いて、キャリア濃度及び厚さが等しくなるようにｎ型半導体層１１を作成した場合は、上記のＧａ_２Ｏ_３系半導体の単結晶を用いる場合と比べて、ｐｎ接合ダイオード１の特性オン抵抗が数倍以上高くなるものと考えられ、実用的ではない。

【0014】

図１に示される例では、ｎ型半導体層１１はｎ型半導体基板１０上にエピタキシャル結晶成長により形成された、ｎ型のＧａ_２Ｏ_３系半導体の単結晶からなる層であり、そのｎ型半導体層１１上にｐ型半導体層１２が積層されている。そして、ｐ型半導体層１２のｎ型半導体層１１と反対側の面上にアノード電極１３が形成され、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面上にカソード電極１４が形成されている。

【0015】

ｐｎ接合ダイオード１は、ｎ型半導体層１１とｐ型半導体層１２のｐｎ接合の整流性を利用している。ｐｎ接合ダイオード１の立ち上がり電圧は、１．２Ｖ以下である。また、ｐｎ接合ダイオード１の立ち上がり電圧は、例えば、０．３Ｖ以上である。ここで、電流密度－電圧特性を示す曲線上の電流密度が１×１０^２ｃｍ^－２、２×１０^２ｃｍ^－２である２点を結ぶ直線を外挿したときの、その外挿直線と横軸（電流密度が０ｃｍ^－２の直線）との交点における電圧を立ち上がり電圧とする。

【0016】

ｐｎ接合ダイオード１においては、アノード電極１３とカソード電極１４との間に順方向の電圧（アノード電極１３側が正電位）を印加することにより、ｎ型半導体層１１から見たｐ型半導体層１２とｎ型半導体層１１との界面のポテンシャル障壁が低下し、アノード電極１３からカソード電極１４へ電流が流れる。一方、アノード電極１３とカソード電極１４との間に逆方向の電圧（アノード電極１３側が負電位）を印加したときは、ｐｎ間のポテンシャル障壁により、電流が流れない。

【0017】

ｎ型半導体基板１０は、ｎ型のＧａ_２Ｏ_３系半導体の単結晶からなる基板である。ｎ型半導体基板１０は、Ｓｉ、Ｓｎなどのドナー不純物を含む。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０^１８ｃｍ^－３以上かつ１．０×１０^２０ｃｍ^－３以下である。ｎ型半導体基板１０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。

【0018】

ｎ型のＧａ_２Ｏ_３系単結晶からなるｎ型半導体層１１は、Ｓｉ、Ｓｎなどのドナー不純物を含む。ｎ型半導体層１１のドナー濃度は、例えば、１×１０^１３ｃｍ^－３以上かつ１×１０^１８ｃｍ^－３以下である。ｎ型半導体層１１の厚さは、例えば、１μｍ以上かつ１００μｍ以下である。

【0019】

ｐｎ接合ダイオード１の立ち上がり電圧を１．２Ｖ以下とするためには、立ち上がり電圧の理論値に相当するアノード電極１３とカソード電極１４との間のポテンシャル障壁の高さが１．２Ｖ以下となるように、ｐ型半導体層１２の材料であるｐ型半導体の電子親和力χ_pと仕事関数φ_p、及びｎ型半導体層１１の材料であるｎ型半導体の電子親和力χ_nと仕事関数φ_nは、０ｅＶ≦χ_n－χ_p＋φ_p－φ_n≦１．２ｅＶの式で表される条件を満たすことが好ましい。なお、上記の仕事関数は、真空順位とフェルミ準位とのエネルギー差に等しい。

【0020】

ｎ型半導体層１１の材料である（Ｇａ_ｘＡｌ_ｙＩｎ_{（１－ｘ－ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）のχ_ｎは、およそ０．７～４．５ｅＶであり、組成比（ｘ、ｙ、ｚの値）によりこれらの範囲内で調整することができる。φ_ｎは組成比（ｘ、ｙ、ｚ）及びｎ型半導体層のキャリア濃度Ｎｄによって調整することができ、およそ０．７～５．５ｅＶである。

【0021】

ｐ型半導体層１２の材料であるｐ型半導体は、例えば、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、Ｓｉ、Ｇｅ、Ｓｉ_ｘＧｅ_１－ｘ（０＜ｘ＜１）、ＣｕＩｎＯ_２、ＣｕＧａＯ_２、ＣｕＡｌＯ_２、ＣｕＡｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ｏ_２（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）、又はＣｕＯである。ここで、これらのｐ型半導体は、多結晶、単結晶、アモルファスのいずれであってもよい。

【0022】

ｐ型半導体層１２の材料であるｐ型半導体は、多結晶Ｓｉ又はアモルファスＳｉであることが好ましい。多結晶Ｓｉ又はアモルファスＳｉをｐ型半導体として用いた場合、ＣＶＤ法、プラズマＣＶＤ法等の最も成熟した公知の成膜技術が利用でき、また、成熟した技術のためｐ型キャリア濃度をドーパント流量により精度よく制御できる。

【0023】

非特許文献“H.M.Manasevit and W.I.Simpson:"Single-Crystal Silicon on a Sapphire Substrate"JAP Vol.35 p.1349-1351, 1964”に記載されているように、ＣＶＤ技術を用いて（Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３基板上へｐ型単結晶Ｓｉ膜を成膜することができることが知られている。しかしながら、Ｓｉ膜をエピタキシャル成長した直後は、（ＡｌＧａＩｎ）_２Ｏ_３単結晶と単結晶Ｓｉの格子不整合のため、Ｓｉ膜側の界面に、多数の格子欠陥が発生する。非特許文献“M.L.Burgener and R.E.Reedy:"Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer" United States Patent No.5,416,043, 1995”には、これらの格子欠陥を除去するために、Ｓｉ膜のエピタキシャル成長後にイオン注入、高温アニールなどの工程を実施する方法が記載されているが、これらの工程は複雑で、プロセスコストが高くなるという問題がある。これに対し、（Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}）_２Ｏ_３基板上にｐ型多結晶Ｓｉ、ｐ型アモルファスＳｉの膜を成膜する場合、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法などの種々の公知の方法を用いることができ、また、上記のｐ型単結晶Ｓｉ膜を成膜する場合のイオン注入などによる欠陥回復工程も必要としないため、より簡便に成膜が可能である。

【0024】

ｐ型半導体層１２の材料であるｐ型半導体は、単結晶Ｓｉであってもよい。単結晶Ｓｉは、キャリア濃度が制御された安価で高品質なｐ型単結晶Ｓｉを商用利用できる。また、単結晶Ｓｉからなるｐ型半導体層１２は、常温で表面活性化接合法によりｎ型半導体層１１と接合でき、ＣＶＤ装置で用いられる爆発性の原料ガスやキャリアガスを使用しない安全なプロセスにて、ｐｎ接合形成が可能である。

【0025】

下記の表１に、ｐ型半導体層１２の材料として用いることができる材料の電子親和力χ_p及び仕事関数φ_ｐを示す。φ_ｐの値は、ｐ型半導体層１２のアクセプタ濃度を変化させることにより、表１に示すような範囲で調整できる。また、ｐ型半導体層１２の材料が単結晶Ｓｉ_ｘＧｅ_１－ｘ、多結晶Ｓｉ_ｘＧｅ_１－ｘ、又はアモルファスＳｉ_ｘＧｅ_１－ｘであるときは、組成比ｘによってχ_ｐ及びφ_ｐを調整することもできる。

【0026】

【表1】

【0027】

ｐ型半導体層１２の形成には、例えば、スパッタ法、真空蒸着、ＭＢＥ、ＰＬＤ、ＣＶＤ、直接接合、ゾルゲル法、スプレー法、塗布法を用いることができる。スパッタや真空蒸着法はプロセスコストが比較的低いが、成膜法の特性上、結晶性の高い膜を得ることは比較的難しく、所望のキャリア濃度を得ることが困難である。Ｃｕ_２Ｏのスパッタ法による成膜は、例えば非特許文献“Applied Physics Letters 111, 093501(2017)”に記載されている要領で可能である。一方、ＭＢＥ、ＰＬＤ、ＣＶＤは、プロセスコストが高価だが、単結晶を比較的容易に得ることができ、バックグラウンドの不純物ガス濃度を比較的低く抑えられるため、所望の電気特性を得ることが比較的容易である。多結晶Ｓｉ、アモルファスＳｉ、多結晶Ｇｅ、アモルファスＧｅはＣＶＤ法等の公知の手法により成膜が可能である。直接接合は、予め用意された高品質のｐ型半導体層を使用することができる。ゾルゲル法については、例えばＮｉＯを同法で成膜する場合は、非特許文献「Ｙ. Ｋｏｋｕｂｕｎ, Ｓ. Ｋｕｂｏ, Ｓ. Ｎａｋａｇｏｍｉ, Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ ９， ０９１１０１ （２０１６）」に記載された方法などを用いることができる。

【0028】

ここで、ｐｎ接合ダイオード１の立ち上がり電圧を１．２Ｖ以下とするための具体的な構成例を示す。例えば、ｎ型半導体層１１の材料であるｎ型半導体が単結晶Ｇａ_２Ｏ_３、ｐ型半導体層１２の材料であるｐ型半導体が多結晶Ｓｉである場合は、ｎ型半導体層１１のドナー濃度を２×１０^１６ｃｍ^－３、ｐ型半導体層１２のアクセプタ濃度を１×１０^１８ｃｍ^－３とすることにより、ｐｎ接合ダイオード１の立ち上がり電圧がおよそ０．９Ｖとなる。また、ｎ型半導体層１１の材料であるｎ型半導体が（Ａｌ_０．３７Ｇａ_０．６２）_２Ｏ_３、ｐ型半導体層１２の材料であるｐ型半導体が多結晶Ｇｅである場合は、ｎ型半導体層１１のドナー濃度を１×１０^１７ｃｍ^－３、ｐ型半導体層１２のアクセプタ濃度を１×１０^１７ｃｍ^－３とすることにより、ｐｎ接合ダイオード１の立ち上がり電圧がおよそ１．０Ｖとなる。

【0029】

上述のように、ｐｎ接合ダイオード１の立ち上がり電圧を１．２Ｖ以下という低い値にするためには、ｎ型半導体層１１の材料にＧａ_２Ｏ_３系半導体の単結晶を用いること、アノード電極１３とカソード電極１４の材料の組み合わせが、これらの間のポテンシャル障壁の高さが１．２Ｖ以下となるようなものであることが求められ、これらの条件を満たさない場合には立ち上がり電圧を１．２Ｖ以下とすることはできない。

【0030】

例えば、上記の特許文献１（特開２０１９－３６５９３号公報）に実施例１として記載されているｐｎ接合ダイオードは、ｎ型半導体層がキャリア濃度６×１０^１６ｃｍ^－３のＧａ_２Ｏ_３からなり、ｐ型半導体層がＮｉＯからなる。このｐｎ接合ダイオードにおいては、Ｇａ_２Ｏ_３の電子親和力χ_nが４．０ｅＶ、ＮｉＯの電子親和力χ_pが１．８ｅＶ、Ｇａ_２Ｏ_３の仕事関数φ_nがおよそ４．１ｅＶ、ＮｉＯの仕事関数φ_pがおよそ５．２～５．５ｅＶであるため、χ_n－χ_p＋φ_p－φ_nから導出される立ち上がり電圧の理論値に相当するポテンシャル障壁の高さがおよそ３．３～３．６Ｖであり、立ち上がり電圧が１．２Ｖ以下となることはない。

【0031】

アノード電極１３は、ｐ型半導体層１２とオーミック接合を形成するＰｔやＮｉなどの導電性材料からなる。アノード電極１３の厚さは、例えば、０．０１μｍ以上かつ１０μｍ以下である。

【0032】

カソード電極１４は、ｎ型半導体基板１０と接触する部分がＧａ_２Ｏ_３系単結晶とオーミック接合を形成するＴｉなどの導電性材料からなる。すなわち、カソード電極１４が単層構造を有する場合はその全体がＴｉなどからなり、多層構造を有する場合はｎ型半導体基板１０と接触する層がＴｉなどからなる。カソード電極１４の多層構造としては、例えば、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ、Ｔｉ／Ｎｉ／Ａｕ、又はＴｉ／Ａｌ／Ｎｉ／Ａｕが挙げられる。カソード電極１４の厚さは、例えば、０．０１μｍ以上かつ５μｍ以下である。なお、ｐｎ接合ダイオード１がｎ型半導体基板１０を備えず、カソード電極１４がｎ型半導体層１１に直接接続される場合は、ｎ型半導体層１１がカソード電極１４とオーミック接触する。

【0033】

（実施の形態の効果）
上記実施の形態に係るｐｎ接合ダイオード１によれば、図１に示されるような単純な積層構造をとる場合であっても、低い立ち上がり電圧の実現とリーク電流の抑制を両立することができる。このため、例えば、ｐｎ接合ダイオード１を用いて、電力損失が小さく、かつ信頼性の高いＡＣＤＣコンバータなどの電力変換回路を製造することができる。

【0034】

ダイオード導通時の損失は順方向電圧Ｖ_Ｆに比例するが、このＶ_Ｆは、電流導通時は立ち上がり電圧Ｖ_ｔｈに特性オン抵抗と電流密度を乗して求められる電圧成分Ｖ_Ｒを加算して算出される。例えば、現在市販されている６００Ｖ耐圧ＳｉＣショットキーバリアダイオードは、Ｖ_ｔｈが０．９Ｖ程度、特性オン抵抗が１ｍΩｃｍ^２程度である。このため、電流密度４００Ａ／ｃｍ^２で電流導通した場合、Ｖ_Ｆは１．３Ｖとなる。

【0035】

一方、ＳｉＣのバリガ性能指数が３４０であるのに対し、酸化ガリウムのバリガ性能指数は３４４４程度とされているため、酸化ガリウムダイオードはＳｉＣダイオードの約１０倍の性能指数を有する。このため、ｐｎ接合ダイオード１によれば、０．１ｍΩｃｍ^２程度の特性オン抵抗を実現することができ、Ｖ_ｔｈが１．２Ｖ以下であれば、電流密度４００Ａ／ｃｍ^２で電流導通した場合のＶ_Ｆは１．２４Ｖ以下となり、上記のＳｉＣショットキーバリアダイオードのＶ_Ｆを下回る。すなわち、上記のＳｉＣショットキーバリアダイオードよりも導通損失を小さくすることができる。

【0036】

また、酸化ガリウムｐｎダイオードであるｐｎ接合ダイオード１は、融液成長法により低コストで容易に製造することができ、また機械加工も容易なバルクウエハを利用することができるため、バルクウエハ製造のコストが高く、加工の困難性に課題がある材料を使用する必要があるＳｉＣショットキーバリアダイオードよりも、製造容易性において優れている。

【0037】

このため、ｐｎ接合ダイオード１のＶ_ｔｈが１．２Ｖ以下であり、電気的性能と製造容易性の両面で上記のＳｉＣショットキーバリアダイオードを上回ることができれば、現在上記のＳｉＣショットキーバリアダイオードが応用されている分野において、ＳｉＣショットキーバリアダイオードの替わりに利用することが可能となる。

【0038】

以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ｐｎ接合ダイオード１の構造は図１に示されるものに限られず、ｎ型半導体層１１とｐ型半導体層１２のｐｎ接合を含む構造であればよく、また、ｎ型半導体層１１とｐ型半導体層１２の形状やｐｎ接合ダイオード１中の配置なども特に限定されない。

【0039】

また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

【符号の説明】

【0040】

１…ｐｎ接合ダイオード、 １０…ｎ型半導体基板、 １１…ｎ型半導体層、 １２…ｐ型半導体層、 １３…アノード電極、 １４…カソード電極

【図1】