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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023045420
(43)【公開日】2023-04-03
(54)【発明の名称】積層セラミック電子部品及び回路基板
(51)【国際特許分類】
H01G 4/30 20060101AFI20230327BHJP
【ＦＩ】
H01G4/30 201F
H01G4/30 201G
H01G4/30 516
H01G4/30 513
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2021153810
(22)【出願日】2021-09-22
(71)【出願人】
【識別番号】000204284
【氏名又は名称】太陽誘電株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】谷田川 清志郎
(72)【発明者】
【氏名】小林 智司
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AB03
5E001AF06
5E082AA01
5E082AB03
5E082EE01
5E082FF05
5E082FG26
5E082GG10
5E082GG11
5E082GG12
(57)【要約】
【課題】本発明の目的は、実装後における外部電極のセラミック素体からの剥がれを抑制することが可能な積層セラミック電子部品及び回路基板を提供する。
【解決手段】本発明の積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を具備する。セラミック素体は、第１軸に垂直な一対の主面と、第２軸に垂直な一対の端面と、第３軸に垂直な一対の側面と、一対の端面に引き出された複数の内部電極と、を有し、略直方体状に構成される。一対の外部電極は、端面を被覆する端面被覆部と、端面被覆部から連続して形成され主面の一部を覆う主面被覆部と、を有する。主面被覆部は、導電性樹脂層と、導電性樹脂層の形状に基づいて形成された第１凸部及び第２凸部と、を含む。第１凸部及び第２凸部は、第２軸方向中央側に向かってそれぞれ膨らみ、かつ、第３軸方向に離間して配置される。
【選択図】図８
【解決手段】本発明の積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を具備する。セラミック素体は、第１軸に垂直な一対の主面と、第２軸に垂直な一対の端面と、第３軸に垂直な一対の側面と、一対の端面に引き出された複数の内部電極と、を有し、略直方体状に構成される。一対の外部電極は、端面を被覆する端面被覆部と、端面被覆部から連続して形成され主面の一部を覆う主面被覆部と、を有する。主面被覆部は、導電性樹脂層と、導電性樹脂層の形状に基づいて形成された第１凸部及び第２凸部と、を含む。第１凸部及び第２凸部は、第２軸方向中央側に向かってそれぞれ膨らみ、かつ、第３軸方向に離間して配置される。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記一対の端面に引き出された複数の内部電極と、を有する、略直方体状のセラミック素体と、
前記端面を被覆する端面被覆部と、前記端面被覆部から連続して形成され前記主面の一部を覆う主面被覆部と、を有し、前記第２軸方向に対向する一対の外部電極と、
を具備し、
前記主面被覆部は、
導電性樹脂層と、
前記導電性樹脂層の形状に基づいて形成され、前記第２軸方向中央側に向かってそれぞれ膨らみ、かつ、前記第３軸方向に離間して配置された第１凸部及び第２凸部と、を含む
積層セラミック電子部品。
前記端面を被覆する端面被覆部と、前記端面被覆部から連続して形成され前記主面の一部を覆う主面被覆部と、を有し、前記第２軸方向に対向する一対の外部電極と、
を具備し、
前記主面被覆部は、
導電性樹脂層と、
前記導電性樹脂層の形状に基づいて形成され、前記第２軸方向中央側に向かってそれぞれ膨らみ、かつ、前記第３軸方向に離間して配置された第１凸部及び第２凸部と、を含む
積層セラミック電子部品。
【請求項2】
請求項１に記載の積層セラミック電子部品であって、
前記主面被覆部の前記第２軸方向外側における外縁部から、前記第１凸部において最も第２軸方向中央側に位置する第１頂部までの前記第２軸方向における第１ピーク寸法、及び、前記外縁部から、前記第２凸部において最も第２軸方向中央側に位置する第２頂部までの前記第２軸方向における第２ピーク寸法は、それぞれ、前記主面被覆部の前記第２軸方向における最小寸法の１．５倍以上である
積層セラミック電子部品。
前記主面被覆部の前記第２軸方向外側における外縁部から、前記第１凸部において最も第２軸方向中央側に位置する第１頂部までの前記第２軸方向における第１ピーク寸法、及び、前記外縁部から、前記第２凸部において最も第２軸方向中央側に位置する第２頂部までの前記第２軸方向における第２ピーク寸法は、それぞれ、前記主面被覆部の前記第２軸方向における最小寸法の１．５倍以上である
積層セラミック電子部品。
【請求項3】
請求項１又は２に記載の積層セラミック電子部品であって、
前記主面被覆部の前記第２軸方向外側の外縁部から、前記第１凸部において最も第２軸方向中央側に位置する第１頂部までの前記第２軸方向における第１ピーク寸法、及び、前記外縁部から、前記第２凸部において最も第２軸方向中央側に位置する第２頂部までの前記第２軸方向における第２ピーク寸法は、それぞれ、前記積層セラミック電子部品の前記第２軸方向における寸法の、１／１０以上２／５以下である
積層セラミック電子部品。
前記主面被覆部の前記第２軸方向外側の外縁部から、前記第１凸部において最も第２軸方向中央側に位置する第１頂部までの前記第２軸方向における第１ピーク寸法、及び、前記外縁部から、前記第２凸部において最も第２軸方向中央側に位置する第２頂部までの前記第２軸方向における第２ピーク寸法は、それぞれ、前記積層セラミック電子部品の前記第２軸方向における寸法の、１／１０以上２／５以下である
積層セラミック電子部品。
【請求項4】
請求項１から３のいずれか一項に記載の積層セラミック電子部品であって、
前記主面被覆部の前記第２軸方向外側の外縁部から、前記第１凸部において最も第２軸方向中央側に位置する第１頂部までの前記第２軸方向における第１ピーク寸法は、前記外縁部から、前記第２凸部において最も第２軸方向中央側に位置する第２頂部までの前記第２軸方向における第２ピーク寸法よりも大きい
積層セラミック電子部品。
前記主面被覆部の前記第２軸方向外側の外縁部から、前記第１凸部において最も第２軸方向中央側に位置する第１頂部までの前記第２軸方向における第１ピーク寸法は、前記外縁部から、前記第２凸部において最も第２軸方向中央側に位置する第２頂部までの前記第２軸方向における第２ピーク寸法よりも大きい
積層セラミック電子部品。
【請求項5】
請求項４に記載の積層セラミック電子部品であって、
前記第１ピーク寸法は、前記第２ピーク寸法の１．１倍以上１．５倍以下である
積層セラミック電子部品。
前記第１ピーク寸法は、前記第２ピーク寸法の１．１倍以上１．５倍以下である
積層セラミック電子部品。
【請求項6】
請求項１から５のいずれか一項に記載の積層セラミック電子部品であって、
前記第１凸部において最も第２軸方向中央側に位置する第１頂部と、前記第２凸部において最も第２軸方向中央側に位置する第２頂部と、の間の前記第３軸方向における離間距離は、前記積層セラミック電子部品の前記第３軸方向における寸法の、１／５以上１／２以下である
積層セラミック電子部品。
前記第１凸部において最も第２軸方向中央側に位置する第１頂部と、前記第２凸部において最も第２軸方向中央側に位置する第２頂部と、の間の前記第３軸方向における離間距離は、前記積層セラミック電子部品の前記第３軸方向における寸法の、１／５以上１／２以下である
積層セラミック電子部品。
【請求項7】
請求項１から６のいずれか一項に記載の積層セラミック電子部品であって、
前記一対の外部電極は、それぞれ、前記端面被覆部から前記主面被覆部の一部まで延出する下地層と、前記端面被覆部及び前記主面被覆部の表層を構成するメッキ層と、をさらに有し、
前記導電性樹脂層は、前記主面被覆部において、前記下地層を覆い、かつ、前記下地層よりも前記第２軸方向中央側に延出し、
前記第１凸部及び前記第２凸部は、前記導電性樹脂層と前記メッキ層との積層構造を有する
積層セラミック電子部品。
前記一対の外部電極は、それぞれ、前記端面被覆部から前記主面被覆部の一部まで延出する下地層と、前記端面被覆部及び前記主面被覆部の表層を構成するメッキ層と、をさらに有し、
前記導電性樹脂層は、前記主面被覆部において、前記下地層を覆い、かつ、前記下地層よりも前記第２軸方向中央側に延出し、
前記第１凸部及び前記第２凸部は、前記導電性樹脂層と前記メッキ層との積層構造を有する
積層セラミック電子部品。
【請求項8】
積層セラミック電子部品と、接続電極を有する実装基板と、を具備し、
前記積層セラミック電子部品は、
第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記一対の端面に引き出された複数の内部電極と、を有する、略直方体状のセラミック素体と、
前記端面を被覆する端面被覆部と、前記端面被覆部から連続して形成され前記主面の一部を覆う主面被覆部と、を有し、前記第２軸方向に対向する一対の外部電極と、
を具備し、
前記主面被覆部は、
導電性樹脂層と、
前記導電性樹脂層の形状に基づいて形成され、前記第２軸方向中央側に向かってそれぞれ膨らみ、かつ、前記第３軸方向に離間して配置された第１凸部及び第２凸部と、を含み、かつ、
前記接続電極に対向して配置される
回路基板。
前記積層セラミック電子部品は、
第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記一対の端面に引き出された複数の内部電極と、を有する、略直方体状のセラミック素体と、
前記端面を被覆する端面被覆部と、前記端面被覆部から連続して形成され前記主面の一部を覆う主面被覆部と、を有し、前記第２軸方向に対向する一対の外部電極と、
を具備し、
前記主面被覆部は、
導電性樹脂層と、
前記導電性樹脂層の形状に基づいて形成され、前記第２軸方向中央側に向かってそれぞれ膨らみ、かつ、前記第３軸方向に離間して配置された第１凸部及び第２凸部と、を含み、かつ、
前記接続電極に対向して配置される
回路基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層セラミック電子部品及び回路基板に関する。
【背景技術】
【0002】
積層セラミックコンデンサ等の積層セラミック電子部品は、自動車の電子制御化の流れによって、車載機器にも広く用いられている。例えば車載機器では、積層セラミック電子部品を実装した基板が、温度変化の非常に大きな環境に配置され得る。基板が大きな温度変化を受けた場合、この基板が熱膨張及び熱収縮することにより、積層セラミック電子部品にも応力が発生し得る。例えば特許文献１には、この応力に起因するクラックの発生を抑制する等の観点から、柔軟性の高い導電性樹脂層を有する外部電極を備えた積層セラミック電子部品が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１９１８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
積層セラミック電子部品は、一般に、外部電極の下面が基板に対向した状態で、半田を用いて基板に実装される。基板が上方に凸状に撓んだ場合、外部電極の下面には、基板から離間する方向の応力が生じる。この応力が局所的に集中した場合、柔軟性の高い導電性樹脂層によっても応力に耐えられず、外部電極がセラミック素体から剥がれてしまうことがあった。
【0005】
以上のような事情に鑑み、本発明の目的は、実装後における外部電極のセラミック素体からの剥がれを抑制することが可能な積層セラミック電子部品及び回路基板を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を具備する。
前記セラミック素体は、第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記一対の端面に引き出された複数の内部電極と、を有し、略直方体状に構成される。
前記一対の外部電極は、前記端面を被覆する端面被覆部と、前記端面被覆部から連続して形成され前記主面の一部を覆う主面被覆部と、を有する。
前記主面被覆部は、導電性樹脂層と、前記導電性樹脂層の形状に基づいて形成された第１凸部及び第２凸部と、を含む。
前記第１凸部及び前記第２凸部は、前記第２軸方向中央側に向かってそれぞれ膨らみ、かつ、前記第３軸方向に離間して配置される。
前記セラミック素体は、第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記一対の端面に引き出された複数の内部電極と、を有し、略直方体状に構成される。
前記一対の外部電極は、前記端面を被覆する端面被覆部と、前記端面被覆部から連続して形成され前記主面の一部を覆う主面被覆部と、を有する。
前記主面被覆部は、導電性樹脂層と、前記導電性樹脂層の形状に基づいて形成された第１凸部及び第２凸部と、を含む。
前記第１凸部及び前記第２凸部は、前記第２軸方向中央側に向かってそれぞれ膨らみ、かつ、前記第３軸方向に離間して配置される。
【0007】
上記構成では、実装時に基板と対向し得る主面被覆部が、導電性樹脂層の形状に基づいて形成された第１凸部及び第２凸部を含む。これにより、実装後の温度変化によって基板が大きく撓み、主面被覆部に大きな応力が生じた場合にも、この応力を第１凸部及び第２凸部に分散させることができる。したがって、応力の集中による、主面被覆部のセラミック素体からの剥がれを抑制することができる。
【0008】
例えば、前記主面被覆部の前記第２軸方向外側における外縁部から、前記第１凸部において最も第２軸方向中央側に位置する第１頂部までの前記第２軸方向における第１ピーク寸法、及び、前記外縁部から、前記第２凸部において最も第２軸方向中央側に位置する第２頂部までの前記第２軸方向における第２ピーク寸法は、それぞれ、前記主面被覆部の前記第２軸方向における最小寸法の２倍以上であってもよい。
例えば、前記第１ピーク寸法及び前記第２ピーク寸法は、それぞれ、前記積層セラミック電子部品の前記第２軸方向における寸法の、１／１０以上２／５以下であってもよい。
これにより、応力の分散効果を高めることができる。
例えば、前記第１ピーク寸法及び前記第２ピーク寸法は、それぞれ、前記積層セラミック電子部品の前記第２軸方向における寸法の、１／１０以上２／５以下であってもよい。
これにより、応力の分散効果を高めることができる。
【0009】
また、前記第１ピーク寸法は、前記第２ピーク寸法よりも大きくてもよい。
例えば、前記第１ピーク寸法は、前記第２ピーク寸法の１．１倍以上１．５倍以下であってもよい。
これにより、第１凸部の第１ピーク寸法を十分に確保し、応力の緩和及びセラミック素体との密着性の向上等を図ることができる。
例えば、前記第１ピーク寸法は、前記第２ピーク寸法の１．１倍以上１．５倍以下であってもよい。
これにより、第１凸部の第１ピーク寸法を十分に確保し、応力の緩和及びセラミック素体との密着性の向上等を図ることができる。
【0010】
例えば、前記第１頂部と、前記第２頂部と、の間の前記第３軸方向における離間距離は、前記積層セラミック電子部品の前記第３軸方向における寸法の、１／５以上１／２以下であってもよい。
これにより、第１凸部及び第２凸部に生じる応力をより確実に分散させることができる。また、応力が第３軸方向外側に生じにくくなり、積層セラミック電子部品の姿勢を安定させることができる。
これにより、第１凸部及び第２凸部に生じる応力をより確実に分散させることができる。また、応力が第３軸方向外側に生じにくくなり、積層セラミック電子部品の姿勢を安定させることができる。
【0011】
さらに、前記一対の外部電極は、それぞれ、前記端面被覆部から前記主面被覆部の一部まで延出する下地層と、前記端面被覆部及び前記主面被覆部の表層を構成するメッキ層と、をさらに有していてもよい。
この場合、前記導電性樹脂層は、前記主面被覆部において、前記下地層を覆い、かつ、前記下地層よりも前記第２軸方向中央側に延出し、
前記第１凸部及び前記第２凸部は、前記導電性樹脂層と前記メッキ層との積層構造を有していてもよい。
これにより、第１凸部及び第２凸部において、導電性樹脂層が直接セラミック素体と接することができる。したがって、導電性樹脂層によってセラミック素体への応力の影響を低減でき、セラミック素体のクラックを抑制することができる。また、第１凸部及び第２凸部のセラミック素体に対する密着性も高めることができる。
この場合、前記導電性樹脂層は、前記主面被覆部において、前記下地層を覆い、かつ、前記下地層よりも前記第２軸方向中央側に延出し、
前記第１凸部及び前記第２凸部は、前記導電性樹脂層と前記メッキ層との積層構造を有していてもよい。
これにより、第１凸部及び第２凸部において、導電性樹脂層が直接セラミック素体と接することができる。したがって、導電性樹脂層によってセラミック素体への応力の影響を低減でき、セラミック素体のクラックを抑制することができる。また、第１凸部及び第２凸部のセラミック素体に対する密着性も高めることができる。
【0012】
本発明の他の形態に係る回路基板は、積層セラミック電子部品と、接続電極を有する実装基板と、を具備する。
前記積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を有する。
前記セラミック素体は、第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記一対の端面に引き出された複数の内部電極と、を有し、略直方体状に構成される。
前記一対の外部電極は、前記端面を被覆する端面被覆部と、前記端面被覆部から連続して形成され前記主面の一部を覆う主面被覆部と、を有する。
前記主面被覆部は、導電性樹脂層と、前記導電性樹脂層の形状に基づいて形成された第１凸部及び第２凸部と、を含む。
前記第１凸部及び前記第２凸部は、前記第２軸方向中央側に向かってそれぞれ膨らみ、かつ、前記第３軸方向に離間して配置される。
さらに、前記主面被覆部は、前記接続電極に対向して配置される。
前記積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を有する。
前記セラミック素体は、第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記一対の端面に引き出された複数の内部電極と、を有し、略直方体状に構成される。
前記一対の外部電極は、前記端面を被覆する端面被覆部と、前記端面被覆部から連続して形成され前記主面の一部を覆う主面被覆部と、を有する。
前記主面被覆部は、導電性樹脂層と、前記導電性樹脂層の形状に基づいて形成された第１凸部及び第２凸部と、を含む。
前記第１凸部及び前記第２凸部は、前記第２軸方向中央側に向かってそれぞれ膨らみ、かつ、前記第３軸方向に離間して配置される。
さらに、前記主面被覆部は、前記接続電極に対向して配置される。
【発明の効果】
【0013】
以上のように、本発明によれば、実装後における外部電極のセラミック素体からの剥がれを抑制することが可能な積層セラミック電子部品及び回路基板を提供することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図4】上記積層セラミックコンデンサが実装された回路基板の断面図である。
【図5】上記回路基板の断面図であって、回路基板に撓みが生じた態様を示す図である。
【図6】本実施形態の比較例に係る積層セラミックコンデンサの第１軸方向から見た平面図であり、第１主面側を示す図である。
【図7】本実施形態の積層セラミックコンデンサの第１軸方向から見た平面図であり、第１主面側を示す図である。
【図9】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図10】ステップＳ０２で得られるセラミック素体の斜視図である。
【図11A】ステップＳ３１を示す図である。
【図11B】ステップＳ３１を示す図である。
【図11C】ステップＳ３１を示す図である。
【図12】ステップＳ３２を示す図である。
【図13A】ステップＳ３３を示す図である。
【図13B】ステップＳ３３を示す図である。
【図13C】ステップＳ３３を示す図である。
【発明を実施するための形態】
【0015】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【0016】
［積層セラミックコンデンサ１０の基本構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
【0017】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１３ａと、第２外部電極１３ｂと、を備える。セラミック素体１１の表面は、Ｘ軸に垂直な第１及び第２端面Ｅ１，Ｅ２と、Ｙ軸に垂直な第１及び第２側面Ｓ１，Ｓ２と、Ｚ軸に垂直な第１及び第２主面Ｍ１，Ｍ２と、を有する。つまり、セラミック素体１１は、略直方体状である。セラミック素体１１は面取りされ、各面を接続する稜部が丸みを帯びた曲面で構成されていることが好ましい。
【0018】
積層セラミックコンデンサ１０のＸ軸方向における最大寸法を、寸法Ｌとする。積層セラミックコンデンサ１０のＹ軸方向における最大寸法を、寸法Ｗとする。積層セラミックコンデンサ１０のＺ軸方向における最大寸法を、寸法Ｔとする。これらの寸法は、特に限定されないが、例えば以下の範囲を採り得る。寸法Ｌは、例えば、１．０ｍｍ以上６．５ｍｍ以下である。寸法Ｗは、例えば、０．５ｍｍ以上５．５ｍｍ以下である。寸法Ｔは、例えば、０．５ｍｍ以上３．０ｍｍ以下である。積層セラミックコンデンサ１０は、例えば、寸法Ｌが３．２ｍｍ、寸法Ｗ及び寸法Ｔが２．５ｍｍのサイズ、寸法Ｌが１．６ｍｍ、寸法Ｗ及び寸法Ｔが０．８ｍｍのサイズ、又は、寸法Ｌが１．０ｍｍ、寸法Ｗ及び寸法Ｔが０．５ｍｍのサイズを有する。
【0019】
積層セラミックコンデンサ１０では、第１外部電極１３ａがセラミック素体１１の第１端面Ｅ１を覆い、第２外部電極１３ｂがセラミック素体１１の第２端面Ｅ２を覆っている。外部電極１３ａ，１３ｂは、セラミック素体１１を挟んでＸ軸方向に対向し、積層セラミックコンデンサ１０の端子として機能する。
【0020】
外部電極１３ａ，１３ｂは、セラミック素体１１の端面Ｅ１，Ｅ２から主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２に沿ってＸ軸方向中央側にそれぞれ延出している。これにより、外部電極１３ａ，１３ｂでは、図２に示すＸ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。
なお、「Ｘ軸方向中央側」とは、積層セラミックコンデンサ１０をＸ軸方向に２等分する仮想的なＹ－Ｚ平面に近づく側を意味する。一方、「Ｘ軸方向外側」とは、当該Ｙ－Ｚ平面から遠ざかる側を意味する。同様に、「Ｙ軸方向中央側」とは、積層セラミックコンデンサ１０をＹ軸方向に２等分する仮想的なＸ－Ｚ平面に近づく側を意味する。一方、「Ｙ軸方向外側」とは、当該Ｘ－Ｚ平面から遠ざかる側を意味する。
なお、「Ｘ軸方向中央側」とは、積層セラミックコンデンサ１０をＸ軸方向に２等分する仮想的なＹ－Ｚ平面に近づく側を意味する。一方、「Ｘ軸方向外側」とは、当該Ｙ－Ｚ平面から遠ざかる側を意味する。同様に、「Ｙ軸方向中央側」とは、積層セラミックコンデンサ１０をＹ軸方向に２等分する仮想的なＸ－Ｚ平面に近づく側を意味する。一方、「Ｙ軸方向外側」とは、当該Ｘ－Ｚ平面から遠ざかる側を意味する。
【0021】
セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われた複数の第１内部電極１２ａ及び複数の第２内部電極１２ｂを有する。図２及び図３に示す例において、複数の内部電極１２ａ，１２ｂは、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
【0022】
セラミック素体１１には、内部電極１２ａ，１２ｂがセラミック層を挟んでＺ軸方向に対向する対向領域が形成されている。第１内部電極１２ａは、対向領域から第１端面Ｅ１に引き出され、第１外部電極１３ａに接続されている。第２内部電極１２ｂは、対向領域から第２端面Ｅ２に引き出され、第２外部電極１３ｂに接続されている。
【0023】
このような構成により、積層セラミックコンデンサ１０では、第１外部電極１３ａと第２外部電極１３ｂとの間に電圧が印加されると、内部電極１２ａ，１２ｂの対向領域において複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１３ａ，１３ｂ間の電圧に応じた電荷が蓄えられる。
【0024】
セラミック素体１１では、内部電極１２ａ，１２ｂ間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。誘電体セラミックスは、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含んでもよい。ペロブスカイト構造を有するセラミック材料としては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含む材料が挙げられる。具体的には、例えば、Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)が挙げられる。
【0025】
なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｔｉ，Ｚｒ）Ｏ３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｔｉ，Ｚｒ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
【0026】
［外部電極１３ａ，１３ｂの基本構成］
図２及び図３を参照し、外部電極１３ａ，１３ｂの外形について説明する。以下の外部電極の説明では、主に第１端面Ｅ１側の第１外部電極１３ａについて説明するが、第２端面Ｅ２側の第２外部電極１３ｂも同様に構成される。
図２及び図３を参照し、外部電極１３ａ，１３ｂの外形について説明する。以下の外部電極の説明では、主に第１端面Ｅ１側の第１外部電極１３ａについて説明するが、第２端面Ｅ２側の第２外部電極１３ｂも同様に構成される。
【0027】
外部電極１３ａは、端面Ｅ１を被覆する端面被覆部１３ｅと、主面Ｍ１，Ｍ２の一部を被覆する一対の主面被覆部１３ｍと、側面Ｓ１，Ｓ２の一部を被覆する一対の側面被覆部１３ｓと、を有する。主面被覆部１３ｍは、端面被覆部１３ｅから連続して形成され主面Ｍ１，Ｍ２の一部を覆う。側面被覆部１３ｓは、端面被覆部１３ｅから連続して形成され側面Ｓ１，Ｓ２の一部を覆う。
【0028】
また、外部電極１３ａ，１３ｂは、それぞれ、下地層１４と、導電性樹脂層１５と、メッキ層１６と、を含む積層構造を有する。
【0029】
下地層１４は、セラミック素体１１上に形成され、少なくとも端面被覆部１３ｅに位置する。これにより、下地層１４は、内部電極１２ａ、１２ｂと電気的に接続される。本実施形態において、下地層１４は、端面被覆部１３ｅから主面被覆部１３ｍ及び側面被覆部１３ｓの一部まで延出する。下地層１４は、本実施形態において、導電性金属ペーストを焼き付けた焼結金属膜として構成される。例えば、下地層１４は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）のいずれか１つを主成分することができる。また、例えば、下地層１４は、ニッケル（Ｎｉ）を主成分とした焼結金属膜の上に銅（Ｃｕ）などのメッキ層を形成した２層構造としてもよい。
【0030】
導電性樹脂層１５は、下地層１４を覆い、本実施形態において、端面被覆部１３ｅから主面被覆部１３ｍ及び側面被覆部１３ｓまで延出する。このため、主面被覆部１３ｍは、導電性樹脂層１５を含む。導電性樹脂層１５は、主面被覆部１３ｍにおいて、下地層１４を覆い、かつ、下地層１４よりもＸ軸方向中央側まで延出している。つまり、主面被覆部１３ｍのＸ軸方向中央側の領域では、導電性樹脂層１５がセラミック素体１１の主面Ｍ１，Ｍ２と直接接している。導電性樹脂層１５は、柔軟性を有する樹脂をベースとしていることから、樹脂下地層１４及びメッキ層１６よりも高い柔軟性及び撓み強度を有する。
【0031】
導電性樹脂層１５は、例えば、樹脂及び導電性材料を含む。樹脂としては、例えば熱硬化性樹脂が用いられる。熱硬化性樹脂としては、例えば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂及びポリイミド樹脂等が挙げられる。導電性材料は、例えば、球状や扁平状の金属粉末（導電性フィラー）が挙げられる。金属粉末としては、例えば、Ａｇ粉末、Ｃｕ粉末等が挙げられる。導電性樹脂層１５は、上記の他、有機溶剤、硬化剤等の他の成分を含んでいてもよい。
【0032】
メッキ層１６は、導電性樹脂層１５を覆い、端面被覆部１３ｅ、主面被覆部１３ｍ及び側面被覆部１３ｓの表層を構成する。メッキ層１６は、例えば、導電性樹脂層１５上に湿式メッキ法で形成される。メッキ層１６は、Ｎｉ、Ｃｕ、Ｓｎ、Ｐｄ、Ａｇの少なくともいずれか１つを主成分とする単層又は複層構造を有する。
【0033】
このような構成により、本実施形態の主面被覆部１３ｍは、柔軟性の高い導電性樹脂層１５を含む。積層セラミックコンデンサ１０は、例えば、第１主面Ｍ１側の主面被覆部１３ｍを実装基板１１０に対向させた状態で、外部電極１３ａ，１３ｂを実装基板１１０に半田付けすることで、回路基板１００を構成する。
【0034】
［回路基板１００の構成］
図４に示すように、回路基板１００は、積層セラミックコンデンサ１０と、実装基板１１０と、を備える。
図４に示すように、回路基板１００は、積層セラミックコンデンサ１０と、実装基板１１０と、を備える。
【0035】
実装基板１１０は、Ｘ－Ｙ平面に沿って延びる基板本体１１１と、基板本体１１１上に設けられた接続電極１１２と、を有する。２つの接続電極１１２は、積層セラミックコンデンサ１０の外部電極１３ａ，１３ｂにそれぞれ対応して配置される。
【0036】
回路基板１００の製造過程においては、まず、実装基板１１０の各接続電極１１２上にそれぞれ半田Ｈが配置される。積層セラミックコンデンサ１０は、セラミック素体１１の第１主面Ｍ１を実装基板１１０と対向させ、外部電極１３ａ，１３ｂの位置を接続電極１１２上の位置に合わせた状態で、実装基板１１０上に載置される。これにより、主面被覆部１３ｍが接続電極１１２に対向して配置される。
【0037】
積層セラミックコンデンサ１０が載置された実装基板１１０をリフロー炉などで加熱することで、接続電極１１２上の半田Ｈを溶融させる。これにより、溶融状態の半田Ｈは、実装基板１１０の接続電極１１２、及び積層セラミックコンデンサ１０の外部電極１３ａ，１３ｂの表面に沿って濡れ広がる。半田Ｈが冷却され凝固することで、積層セラミックコンデンサ１０が実装基板１１０に接続される。
【0038】
製造された回路基板１００は、車載機器等の電子機器に搭載される。回路基板１００が車載機器などの振動や温度変化の大きい環境で用いられる場合、実装基板１１０が繰り返し撓み変形し得る。
【0039】
図５は、回路基板１００が撓み変形した態様を示す模式的な断面図である。
同図に示すように、回路基板１００は、搭載されている電子機器の振動や温度変化による変形に伴い、例えば、Ｚ軸方向上方に向かう力Ｆ１を受ける。これにより、回路基板１００がＺ軸方向上方に凸状に撓み変形し、回路基板１００には、例えば基板本体１１１に沿ってＸ軸方向外側に向かう応力Ｆ２が生じる。
同図に示すように、回路基板１００は、搭載されている電子機器の振動や温度変化による変形に伴い、例えば、Ｚ軸方向上方に向かう力Ｆ１を受ける。これにより、回路基板１００がＺ軸方向上方に凸状に撓み変形し、回路基板１００には、例えば基板本体１１１に沿ってＸ軸方向外側に向かう応力Ｆ２が生じる。
【0040】
一方、積層セラミックコンデンサ１０は、実装基板１１０と比較して撓みにくい。このため、実装基板１１０と接続された積層セラミックコンデンサ１０には、Ｘ軸方向中央側に向かう応力Ｆ３が生じる。
【0041】
これらの応力Ｆ２及びＦ３に伴い、積層セラミックコンデンサ１０と実装基板１１０の接続部分である主面被覆部１３ｍには、Ｚ軸方向及びＸ軸方向に交差する方向の応力Ｆ４が生じる。外部電極１３ａ，１３ｂでは、導電性樹脂層１５が柔軟性を有するため、応力Ｆ４に伴って主面被覆部１３ｍの導電性樹脂層１５が伸縮し得る。これにより、応力Ｆ４の影響を緩和することができる。
【0042】
一方で、温度変化が非常に大きく、特に大きな応力Ｆ４が生じやすい過酷な環境においては、従来、導電性樹脂層を含む外部電極を備えた積層セラミックコンデンサであっても、外部電極の剥がれが生じることがあった。以下、本実施形態の比較例として、従来の積層セラミックコンデンサの主面被覆部の構成を説明する。
【0043】
図６は、本実施形態の比較例に係る積層セラミックコンデンサ１０'を示す第１主面Ｍ１側から見た平面図である。積層セラミックコンデンサ１０'の外部電極１３ａ'，１３ｂ'は、導電性樹脂層１５（図６において図示せず）を含む主面被覆部１３ｍ'を有している。
積層セラミックコンデンサ１０'の外部電極１３ａ'，１３ｂ'において、主面被覆部１３ｍ'のＸ軸方向中央側の内縁部Ｎ１'は、Ｘ軸方向中央側に向かって凸状に湾曲した形状を有する。つまり、主面被覆部１３ｍ'は、Ｘ軸方向に膨らんだ単一の凸部１３１'を含んでいる。
積層セラミックコンデンサ１０'の外部電極１３ａ'，１３ｂ'において、主面被覆部１３ｍ'のＸ軸方向中央側の内縁部Ｎ１'は、Ｘ軸方向中央側に向かって凸状に湾曲した形状を有する。つまり、主面被覆部１３ｍ'は、Ｘ軸方向に膨らんだ単一の凸部１３１'を含んでいる。
【0044】
積層セラミックコンデンサ１０の製造過程において、導電性樹脂層１５を端面Ｅ１，Ｅ２側から樹脂ペーストに浸漬させることで形成する場合（後述するステップＳ３３参照）、主面Ｍ１，Ｍ２上においては、表面張力により、Ｙ軸方向中央部で樹脂ペーストが濡れ上がりやすくなる。このため、図６に示すような形状の主面被覆部１３ｍ'が形成される。
【0045】
本発明者らは、過酷な環境下においては、凸部１３１'がセラミック素体１１から剥がれて、外部電極１３ａ'，１３ｂ'と実装基板１１０との接続不良が発生するという知見を得た。これは、凸部１３１'の頂部Ｐ'に、導電性樹脂層１５の柔軟性では補うことのできないほどの応力Ｆ４が集中したためと考えられる。
【0046】
そこで、本実施形態では、このような応力Ｆ４の集中を効果的に抑制する観点から、以下のような構成の主面被覆部１３ｍを有する。
【0047】
［外部電極１３ａ，１３ｂの詳細な構成］
図７は、第１主面Ｍ１側から見た積層セラミックコンデンサ１０の平面図である。
本実施形態では、主面被覆部１３ｍが、Ｘ軸方向中央側に向かってそれぞれ膨らみ、Ｙ軸方向に離間して配置された第１凸部１３１及び第２凸部１３２を含む。
なお、本実施形態において、第２主面Ｍ２側の主面被覆部１３ｍも同様に構成される。
図７は、第１主面Ｍ１側から見た積層セラミックコンデンサ１０の平面図である。
本実施形態では、主面被覆部１３ｍが、Ｘ軸方向中央側に向かってそれぞれ膨らみ、Ｙ軸方向に離間して配置された第１凸部１３１及び第２凸部１３２を含む。
なお、本実施形態において、第２主面Ｍ２側の主面被覆部１３ｍも同様に構成される。
【0048】
第１凸部１３１は、第１頂部Ｐ１を含む。第１頂部Ｐ１は、第１凸部１３１において最もＸ軸方向中央側に位置する部分である。
第２凸部１３２は、第２頂部Ｐ２を含む。第２頂部Ｐ２は、第２凸部１３２において最もＸ軸方向中央側に位置する部分である。
なお、図７のように、２つの第１及び第２頂部Ｐ１，Ｐ２のＸ軸方向における位置が異なる場合、よりＸ軸方向中央側に位置する頂部を含む凸部を、「第１凸部１３１」と定める。
第２凸部１３２は、第２頂部Ｐ２を含む。第２頂部Ｐ２は、第２凸部１３２において最もＸ軸方向中央側に位置する部分である。
なお、図７のように、２つの第１及び第２頂部Ｐ１，Ｐ２のＸ軸方向における位置が異なる場合、よりＸ軸方向中央側に位置する頂部を含む凸部を、「第１凸部１３１」と定める。
【0049】
主面被覆部１３ｍでは、Ｘ軸方向中央側の内縁部Ｎ１が、第１及び第２凸部１３１，１３２に起因する、２つの頂部Ｐ１，Ｐ２を含む凹凸形状を有する。なお、主面被覆部１３ｍにおいて、Ｘ軸方向外側の縁部を、外縁部Ｎ２とする。
【0050】
第１及び第２凸部１３１，１３２は、導電性樹脂層１５の形状によってその形状が規定される。つまり、導電性樹脂層１５が２つの凸部を有しており（図１３Ｃ参照）、第１及び第２凸部１３１，１３２は、導電性樹脂層１５の形状に基づいて形成される。
【0051】
図８に示すように、本実施形態の積層セラミックコンデンサ１０では、主面被覆部１３ｍが第１及び第２凸部１３１，１３２を有することで、応力Ｆ４が２つの頂部Ｐ１，Ｐ２に分散し得る。つまり、応力Ｆ４の局所的な集中を抑制できる。これにより、頂部Ｐ１，Ｐ２各々に生じる応力Ｆ４の大きさを、比較例の頂部Ｐ'に生じる応力Ｆ４の大きさよりも低減できる。したがって、応力Ｆ４による主面被覆部１３ｍのセラミック素体１１からの剥がれを抑制することができる。この結果、外部電極１３ａ，１３ｂと実装基板１１０との接続不良を抑制することができる。
【0052】
さらに、主面被覆部１３ｍが第１及び第２凸部１３１，１３２を有することで、導電性樹脂層１５のＸ軸方向における長さを十分に確保することができる。これにより、柔軟性の発揮できる領域を拡張することができる。したがって、主面被覆部１３ｍのセラミック素体１１からの剥がれをより効果的に抑制することができる。
【0053】
また、第１及び第２凸部１３１，１３２は、図２を参照し、導電性樹脂層１５とメッキ層１６との積層構造を有することが好ましい。つまり、第１及び第２凸部１３１，１３２では、導電性樹脂層１５が、柔軟性の低い下地層１４を介さずにセラミック素体１１と直接接していることが好ましい。これにより、第１及び第２凸部１３１，１３２に応力Ｆ４が生じた場合でも、導電性樹脂層１５の応力の緩和作用により、応力Ｆ４のセラミック素体１１への伝搬が抑制される。したがって、セラミック素体１１のクラックも効果的に抑制される。さらに、導電性樹脂層１５により、第１及び第２凸部１３１，１３２のセラミック素体１１との密着性も高められ、第１及び第２凸部１３１，１３２のセラミック素体１１からの剥がれをより効果的に抑制することができる。
【0054】
また、主面被覆部１３ｍの剥がれをより確実に抑制する観点から、主面被覆部１３ｍの各部の寸法を、以下のように設定できる。なお、図７には、第２外部電極１３ｂの主面被覆部１３ｍの寸法を示しているが、第１外部電極１３ａの主面被覆部１３ｍも同様に構成され得る。
【0055】
図７に示すように、主面被覆部１３ｍのＸ軸方向外側の外縁部Ｎ２から、第１頂部Ｐ１までのＸ軸方向における寸法を、第１ピーク寸法Ｄ１とする。外縁部Ｎ２から第２頂部Ｐ２までのＸ軸方向における寸法を、第２ピーク寸法Ｄ２とする。
また、主面被覆部１３ｍにおいて、外縁部Ｎ２から内縁部Ｎ１までのＸ軸方向における最も狭い部分の寸法を、主面被覆部のＸ軸方向における最小寸法Ｄ０とする。最小寸法Ｄ０となる部分は、主面被覆部１３ｍにおいて、第１凸部１３１及び第２凸部１３２よりもＹ軸方向外側でもよい。あるいは、当該部分は、第１凸部１３１及び第２凸部１３２の間の部分であってもよい。最小寸法Ｄ０は、例えば、主面被覆部１３ｍの下地層１４のＸ軸方向における寸法にほぼ等しくなる。
また、主面被覆部１３ｍにおいて、外縁部Ｎ２から内縁部Ｎ１までのＸ軸方向における最も狭い部分の寸法を、主面被覆部のＸ軸方向における最小寸法Ｄ０とする。最小寸法Ｄ０となる部分は、主面被覆部１３ｍにおいて、第１凸部１３１及び第２凸部１３２よりもＹ軸方向外側でもよい。あるいは、当該部分は、第１凸部１３１及び第２凸部１３２の間の部分であってもよい。最小寸法Ｄ０は、例えば、主面被覆部１３ｍの下地層１４のＸ軸方向における寸法にほぼ等しくなる。
【0056】
例えば、第１ピーク寸法Ｄ１及び第２ピーク寸法Ｄ２は、それぞれ、最小寸法Ｄ０の１．５倍以上であることが好ましい。これにより、第１及び第２凸部１３１，１３２を、最小寸法Ｄ０となる部分から十分に膨らませることができる。したがって、第１及び第２凸部１３１，１３２における、応力を分散する作用を確実に発揮させることができる。
【0057】
また、これにより、応力Ｆ４に対して柔軟性を発揮できる第１凸部１３１及び第２凸部１３２の長さを十分に確保することができる。加えて、主面被覆部１３ｍのセラミック素体１１に対する密着性を十分に確保することができる。したがって、上記構成により、主面被覆部１３ｍのセラミック素体１１からの剥がれを、より効果的に抑制することができる。
【0058】
また、第１ピーク寸法Ｄ１及び第２ピーク寸法Ｄ２は、それぞれ、最小寸法Ｄ０の４倍以下であることが好ましい。これにより、第１及び第２外部電極１３ａ，１３ｂが接触して導通することを抑制することができる。また、導電性樹脂の使用量も低減することができるとともに、第１及び第２凸部１３１，１３２の形状が急峻になりすぎず、製造も容易になる。
【0059】
また、第１ピーク寸法Ｄ１及び第２ピーク寸法Ｄ２は、それぞれ、積層セラミックコンデンサ１０のＸ軸方向における寸法Ｌの、１／１０以上２／５以下であることが好ましい。
【0060】
第１及び第２ピーク寸法Ｄ１，Ｄ２が寸法Ｌの１／１０以上であることで、応力Ｆ４に対して柔軟性を発揮できる第１凸部１３１及び第２凸部１３２の長さを十分に確保することができるとともに、主面被覆部１３ｍのセラミック素体１１に対する密着性を十分に確保することができる。第１及び第２ピーク寸法Ｅ１，Ｅ２が寸法Ｌの２／５以下であることで、第１及び第２外部電極１３ａ，１３ｂが接触して導通することをより確実に抑制することができる。
【0061】
また、第１ピーク寸法Ｄ１は、第２ピーク寸法Ｄ２よりも大きいことが好ましい。
【0062】
上述のように、ピーク寸法の長い方が、応力Ｆ４の緩和及びセラミック素体１１との密着性の観点からは有利となる。そこで、第１及び第２ピーク寸法Ｄ１，Ｄ２の異なる第１及び第２凸部１３１，１３２を形成し、第１凸部１３１の第１ピーク寸法Ｄ１を長く形成することで、第１凸部１３１における応力Ｆ４の緩和及びセラミック素体１１との密着性の効果をより高めることができる。また、第１及び第２ピーク寸法Ｄ１，Ｄ２の双方を長く形成した場合と比較して、第１及び第２外部電極１３ａ，１３ｂの導通のリスクを抑制できる。また、導電性樹脂の使用量も低減することができるとともに、第１及び第２凸部１３１，１３２の双方の形状が急峻になりすぎず、製造も容易になる。
【0063】
特に、第１ピーク寸法Ｄ１を、第２ピーク寸法Ｄ２の１．１倍以上とすることで、上記作用効果をより確実に得ることができる。また、第１ピーク寸法Ｄ１を、第２ピーク寸法Ｄ２の１．５倍以下とすることで、第１凸部１３１の形状が急峻になりすぎず、製造上の観点からもより有利になる。また、第１及び第２凸部１３１，１３２に生じる応力Ｆ４のバランスを維持でき、実装基板１１０に対する積層セラミックコンデンサ１０の倒れのリスクを抑制できる。
【0064】
また、応力Ｆ４をより確実に分散させる観点からは、第１頂部Ｐ１と第２頂部Ｐ２とを、ある程度離間させることが好ましい。例えば、第１頂部Ｐ１と、第２頂部Ｐ２との間のＹ軸方向における離間距離Ｗｐは、積層セラミックコンデンサ１０のＹ軸方向における寸法Ｗの１／５以上１／２以下であることが好ましい。
【0065】
離間距離Ｗｐを寸法Ｗの１／５以上とすることで、応力Ｆ４が近い位置に集中することを抑制できる。これにより、応力Ｆ４を分散させて主面被覆部１３ｍの剥がれを抑制する効果を、より確実に得ることができる。
離間距離Ｗｐを寸法Ｗの１／２以下とすることで、第１及び第２凸部１３１，１３２がＹ軸方向外側に配置されることを抑制できる。これにより、応力Ｆ４がＹ軸方向外側に偏って生じにくくなり、第１及び第２凸部１３１，１３２に生じた応力Ｆ４による積層セラミックコンデンサ１０の倒れのリスクを抑制できる。したがって、回路基板１００が、安定した実装状態を維持することができる。
離間距離Ｗｐを寸法Ｗの１／２以下とすることで、第１及び第２凸部１３１，１３２がＹ軸方向外側に配置されることを抑制できる。これにより、応力Ｆ４がＹ軸方向外側に偏って生じにくくなり、第１及び第２凸部１３１，１３２に生じた応力Ｆ４による積層セラミックコンデンサ１０の倒れのリスクを抑制できる。したがって、回路基板１００が、安定した実装状態を維持することができる。
【0066】
［積層セラミックコンデンサ１０の製造方法］
図９は、本実施形態に係る積層セラミックコンデンサ１０の製造方法の一例を示すフローチャートである。図１０～１３Ｃは、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図９に沿って、図１０～１３Ｃを適宜参照しながら説明する。
図９は、本実施形態に係る積層セラミックコンデンサ１０の製造方法の一例を示すフローチャートである。図１０～１３Ｃは、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図９に沿って、図１０～１３Ｃを適宜参照しながら説明する。
【0067】
（ステップＳ０１：セラミック素体作製）
ステップＳ０１では、未焼成のセラミック素体１１を作製する。未焼成のセラミック素体１１は、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。セラミックシートに予め所定のパターンの導電性金属ペーストを印刷しておくことにより、内部電極１２ａ，１２ｂを配置することができる。
ステップＳ０１では、未焼成のセラミック素体１１を作製する。未焼成のセラミック素体１１は、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。セラミックシートに予め所定のパターンの導電性金属ペーストを印刷しておくことにより、内部電極１２ａ，１２ｂを配置することができる。
【0068】
セラミックシートは、セラミックスラリーをシート状に成形した未焼成の誘電体グリーンシートである。セラミックシートは、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックスラリーの成分は、所定の組成のセラミック素体１１が得られるように調整される。
【0069】
（ステップＳ０２：焼成）
ステップＳ０２では、ステップＳ０１で得られた未焼成のセラミック素体１１を焼成する。これにより、セラミック素体１１が焼結し、図１０に示すセラミック素体１１が得られる。セラミック素体１１の焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。セラミック素体１１の焼成条件は、適宜決定可能である。
ステップＳ０２では、ステップＳ０１で得られた未焼成のセラミック素体１１を焼成する。これにより、セラミック素体１１が焼結し、図１０に示すセラミック素体１１が得られる。セラミック素体１１の焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。セラミック素体１１の焼成条件は、適宜決定可能である。
【0070】
（ステップＳ０３：外部電極形成）
ステップＳ０３では、ステップＳ０２で得られたセラミック素体１１に外部電極１３ａ，１３ｂを形成する。これにより、図１～３に示す積層セラミックコンデンサ１０が完成する。ステップＳ０３には、ステップＳ３１、ステップＳ３２、ステップＳ３３、ステップＳ３４、及びステップＳ３５の５つの工程が含まれる。
ステップＳ０３では、ステップＳ０２で得られたセラミック素体１１に外部電極１３ａ，１３ｂを形成する。これにより、図１～３に示す積層セラミックコンデンサ１０が完成する。ステップＳ０３には、ステップＳ３１、ステップＳ３２、ステップＳ３３、ステップＳ３４、及びステップＳ３５の５つの工程が含まれる。
【0071】
（ステップＳ３１：下地層形成）
ステップＳ３１では、セラミック素体１１に、外部電極１３ａ，１３ｂの下地層１４を形成する。下地層１４は、例えば、Ｎｉ、またはＣｕを主成分とする導電性金属ペーストＰｓ１を端面Ｅ１，Ｅ２側に塗布し、焼き付けることで形成される。
ステップＳ３１では、セラミック素体１１に、外部電極１３ａ，１３ｂの下地層１４を形成する。下地層１４は、例えば、Ｎｉ、またはＣｕを主成分とする導電性金属ペーストＰｓ１を端面Ｅ１，Ｅ２側に塗布し、焼き付けることで形成される。
【0072】
図１１Ａ～１１Ｃは、ステップＳ３１においてセラミック素体１１に導電性金属ペーストＰｓ１からなる下地層１４ｕを形成する過程を示している。まず、図１１Ａに示すように、セラミック素体１１を第１端面Ｅ１側から導電性金属ペーストＰｓ１に浸漬させ、セラミック素体１１上に導電性金属ペーストＰｓ１を付着させる。
【0073】
これにより、図１１Ｂに示すように、セラミック素体１１の第１端面Ｅ１側を被覆する未焼成の下地層１４ｕが形成される。
【0074】
そして、同様に、図１１Ｃに示すように、セラミック素体１１を第２端面Ｅ２側から導電性金属ペーストＰｓ１に浸漬させることで、第２端面Ｅ２側にも第１端面Ｅ１側と同様に未焼成の下地層１４ｕが形成される。
【0075】
なお、ステップＳ３１の浸漬条件は、適宜決定可能である。例えば、セラミック素体１１を導電性金属ペーストＰｓ１に浸漬させる深さは、焼き付け後の下地層１４のＸ軸方向における寸法に対応する深さとすることができる。また、浸漬後における下地層１４ｕは、所定の条件で乾燥させることができる。
【0076】
続いて、セラミック素体１１に形成された未焼成の下地層１４ｕを加熱処理により焼き付ける。これにより、セラミック素体１１に、焼結膜である下地層１４が形成される。なお、ステップＳ３１の下地層１４ｕの形成をステップＳ０２の前に実施することで、ステップＳ０２でのセラミック素体１１の焼成とステップＳ３１の下地層１４ｕの焼き付けとを１回の加熱処理で行うこともできる。
【0077】
（ステップＳ３２：撥水材塗工）
ステップＳ３２では、下地層１４が形成されたセラミック素体１１の主面Ｍ１，Ｍ２に、撥水材を塗工する。撥水材としては、例えば、フッ素化合物、シリコン化合物等の撥水成分を含むものを用いることができる。これにより、次のステップＳ３３の未硬化樹脂層の形成において、導電性樹脂ペーストの濡れ上がりを制御し、第１及び第２凸部１３１，１３２を形成することができる。
ステップＳ３２では、下地層１４が形成されたセラミック素体１１の主面Ｍ１，Ｍ２に、撥水材を塗工する。撥水材としては、例えば、フッ素化合物、シリコン化合物等の撥水成分を含むものを用いることができる。これにより、次のステップＳ３３の未硬化樹脂層の形成において、導電性樹脂ペーストの濡れ上がりを制御し、第１及び第２凸部１３１，１３２を形成することができる。
【0078】
本ステップでは、まず、撥水材が塗工される領域を露出するように、下地層１４が形成されたセラミック素体１１をマスクする。
続いて、マスクから露出した領域に、撥水材を塗工する。撥水材の塗工方法は特に限定されず、例えば、スプレー法、スパッタリング法、ディッピング法等を用いることができる。あるいは、撥水材がシリコン系の成分を含む場合には、マスクから露出した部分に加熱したシリコンチップを接触させて塗工することもできる。
そして、マスクを除去することで、第１主面Ｍ１上に撥水材が塗工されたセラミック素体１１が得られる。また、第２主面Ｍ２上にも同様に撥水材を塗工することができる。
続いて、マスクから露出した領域に、撥水材を塗工する。撥水材の塗工方法は特に限定されず、例えば、スプレー法、スパッタリング法、ディッピング法等を用いることができる。あるいは、撥水材がシリコン系の成分を含む場合には、マスクから露出した部分に加熱したシリコンチップを接触させて塗工することもできる。
そして、マスクを除去することで、第１主面Ｍ１上に撥水材が塗工されたセラミック素体１１が得られる。また、第２主面Ｍ２上にも同様に撥水材を塗工することができる。
【0079】
図１２は、第１主面Ｍ１における、撥水材が塗工される撥水領域Ｑを模式的に示す図である。
撥水領域Ｑは、第１主面Ｍ１のＹ軸方向中央部に、Ｘ軸方向に沿った帯状の領域として設定される。撥水領域ＱのＹ軸方向における幅は、頂部Ｐ１，Ｐ２間の離間距離Ｗｐの約０．３～１倍の幅に設定される。撥水領域ＱのＹ軸方向における側縁部Ｑｓは、製造後の第１及び第２凸部１３１，１３２の頂部Ｐ１，Ｐ２のＹ軸方向内側を通る位置とする。撥水領域ＱのＸ軸方向における長さは、製造後の第１及び第２凸部１３１，１３２の間の凹部に到達する長さであればよく、例えば下地層１４を含む第１主面Ｍ１のＸ軸方向全長にわたっていてもよい。
なお、第２主面Ｍ２側も同様に撥水領域Ｑを形成することができる。
撥水領域Ｑは、第１主面Ｍ１のＹ軸方向中央部に、Ｘ軸方向に沿った帯状の領域として設定される。撥水領域ＱのＹ軸方向における幅は、頂部Ｐ１，Ｐ２間の離間距離Ｗｐの約０．３～１倍の幅に設定される。撥水領域ＱのＹ軸方向における側縁部Ｑｓは、製造後の第１及び第２凸部１３１，１３２の頂部Ｐ１，Ｐ２のＹ軸方向内側を通る位置とする。撥水領域ＱのＸ軸方向における長さは、製造後の第１及び第２凸部１３１，１３２の間の凹部に到達する長さであればよく、例えば下地層１４を含む第１主面Ｍ１のＸ軸方向全長にわたっていてもよい。
なお、第２主面Ｍ２側も同様に撥水領域Ｑを形成することができる。
【0080】
（ステップＳ３３：未硬化樹脂層形成）
ステップＳ３３では、下地層１４及び撥水領域Ｑが形成されたセラミック素体１１に、導電性樹脂層１５を構成する未硬化樹脂層１５ｕを形成する。未硬化樹脂層１５ｕの形成には、導電性材料を含む未硬化樹脂ペーストＰｓ２を用いる。未硬化樹脂ペーストＰｓ２は、例えば、ペースト状の熱硬化性樹脂と、金属粉末と、を含む。さらに、未硬化樹脂ペーストＰｓ２は、有機溶剤、硬化剤等の他の成分を含んでいてもよい。
ステップＳ３３では、下地層１４及び撥水領域Ｑが形成されたセラミック素体１１に、導電性樹脂層１５を構成する未硬化樹脂層１５ｕを形成する。未硬化樹脂層１５ｕの形成には、導電性材料を含む未硬化樹脂ペーストＰｓ２を用いる。未硬化樹脂ペーストＰｓ２は、例えば、ペースト状の熱硬化性樹脂と、金属粉末と、を含む。さらに、未硬化樹脂ペーストＰｓ２は、有機溶剤、硬化剤等の他の成分を含んでいてもよい。
【0081】
図１３Ａ～１３Ｃは、ステップＳ３３においてセラミック素体１１に未硬化樹脂層１５ｕを形成する過程を示している。
まず、図１３Ａに示すように、セラミック素体１１を第１端面Ｅ１側から下地層１４を覆う位置まで未硬化樹脂ペーストＰｓ２に浸漬させ、セラミック素体１１上に未硬化樹脂ペーストＰｓ２を付着させる。
まず、図１３Ａに示すように、セラミック素体１１を第１端面Ｅ１側から下地層１４を覆う位置まで未硬化樹脂ペーストＰｓ２に浸漬させ、セラミック素体１１上に未硬化樹脂ペーストＰｓ２を付着させる。
【0082】
付着した未硬化樹脂ペーストＰｓ２は、第１端面Ｅ１から、主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２上をＸ軸方向上方に向かって濡れ上がる。特に、未硬化樹脂ペーストＰｓ２は、表面張力により、Ｙ軸方向中央部において大きく濡れ上がる傾向を有する。本実施形態では、主面Ｍ１，Ｍ２のＹ軸方向中央部上に撥水領域Ｑが形成されている。このため、未硬化樹脂ペーストＰｓ２は、撥水領域Ｑには濡れ上がりにくくなり、そのＹ軸方向側縁部に沿って大きく濡れ上がる。その結果、図１３Ｂに示すように、第１端面Ｅ１から主面Ｍ１，Ｍ２及び側面Ｓ１．Ｓ２に沿って延出し、かつ、主面Ｍ１，Ｍ２上に第１凸部１５１ｕ及び第２凸部１５２ｕを含む未硬化樹脂層１５ｕが形成される。
【0083】
そして、同様に、図１３Ｃに示すように、セラミック素体１１を第２端面Ｅ２側から下地層１４を覆う位置まで未硬化樹脂ペーストＰｓ２に浸漬させる。これにより第２端面Ｅ２側にも第１端面Ｅ１側と同様に第１凸部１５１ｕ及び第２凸部１５２ｕを含む未硬化樹脂層１５ｕが形成される。
【0084】
この手法において、撥水領域Ｑの側縁部Ｑｓの位置を調整することで、それと対応する頂部Ｐ１，Ｐ２の位置を調整することができる。例えば、撥水領域Ｑの側縁部ＱｓをＹ軸方向外側にずらすと、頂部Ｐ１，Ｐ２の位置は側面Ｓ１，Ｓ２に近くなる。
【0085】
また、撥水領域ＱのＹ軸方向における寸法を調整することで、頂部Ｐ１，Ｐ２間の離間距離Ｗｐ及び第１及び第２ピーク寸法Ｄ１，Ｄ２を調整することができる。例えば、撥水領域ＱのＹ軸方向における寸法が狭いほど、離間距離Ｗｐは狭くなり、第１及び第２ピーク寸法Ｄ１，Ｄ２は大きくなる。
【0086】
また、第１ピーク寸法Ｄ１を第２ピーク寸法Ｄ２よりも大きく形成するためには、例えば、撥水領域Ｑを第１側面Ｓ１又は第２側面Ｓ２側に偏って配置することができる。未硬化樹脂ペーストＰｓ２は、撥水領域Ｑの、よりＹ軸方向中央側に位置する側縁部Ｑｓに沿って大きく濡れ上がる。撥水領域Ｑの一方の側縁部Ｑｓを他方の側縁部ＱｓよりもＹ軸方向中央側に配置することで、第１ピーク寸法Ｄ１及び第２ピーク寸法Ｄ２の大きさを変化させることができる。また撥水領域Ｑに形成する撥水材の塗工量を偏らせることで第１ピーク寸法Ｄ１と第２ピーク寸法Ｄ２の大きさを変化させることができる。撥水材の塗工量を多くした方のピーク寸法は小さくなる。また撥水領域Ｑの全体に形成する撥水材の塗工量を多くすれば第１及び第２頂部Ｐ１，Ｐ２間の凹みを大きく形成することができ、同塗工量を少なくすれば同凹みを小さくすることができる。
【0087】
第１及び第２ピーク寸法Ｄ１，Ｄ２は、未硬化樹脂ペーストＰｓ２を浸漬させるＸ軸方向の深さによっても調整可能である。一例として、セラミック素体１１を未硬化樹脂ペーストＰｓ２に浸漬させる深さは、下地層１４のＸ軸方向における寸法と同等の深さとすることができる。これにより、最小寸法Ｄ０を下地層１４のＸ軸方向における寸法程度に留めることができる。なお、未硬化樹脂ペーストＰｓ２を浸漬させるＸ軸方向の深さが深いほど、第１及び第２ピーク寸法Ｄ１，Ｄ２は大きくなるが、この手法では最小寸法Ｄ０も大きくなる。
【0088】
第１及び第２ピーク寸法Ｄ１，Ｄ２、及び最小寸法Ｄ０に対する第１及び第２ピーク寸法Ｄ１，Ｄ２の比率（Ｄ１／Ｄ０，Ｄ２／Ｄ０）は、未硬化樹脂ペーストＰｓ２の物性によっても調整することができる。例えば、セラミック素体１１に対して濡れやすい未硬化樹脂ペーストＰｓ２を用いることで、浸漬後の未硬化樹脂ペーストＰｓ２の濡れ上がりを促進でき、第１及び第２ピーク寸法Ｄ１，Ｄ２及び上記比率（Ｄ１／Ｄ０，Ｄ２／Ｄ０）を大きくすることができる。また、未硬化樹脂ペーストＰｓ２の粘度を低くすることでも、濡れ上がりを促進でき、第１及び第２ピーク寸法Ｄ１，Ｄ２及び上記比率（Ｄ１／Ｄ０，Ｄ２／Ｄ０）を大きくすることができる。未硬化樹脂ペーストＰｓ２の粘度は、例えば、１．０Ｐａ・ｓ以上５０Ｐａ・ｓ以下とすることができる。
【0089】
その他のステップＳ３３の条件も、適宜決定可能である。形成される未硬化樹脂の形状を見ながら、上記の各条件のほかに例えば、未硬化樹脂ペーストＰｓ２への浸漬時間や未硬化樹脂ペーストＰｓ２の温度を変更してもよい。また、浸漬後における未硬化樹脂層１５ｕは、所定の条件で乾燥させることができる。
【0090】
（ステップＳ３４：熱硬化処理）
ステップＳ３４では、形成された未硬化樹脂層１５ｕを熱処理によって硬化させる。熱処理の温度は、例えば１００～５００℃とすることができる。この熱処理は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。これにより、未硬化樹脂層１５ｕが熱硬化して、導電性樹脂層１５が形成される。
ステップＳ３４では、形成された未硬化樹脂層１５ｕを熱処理によって硬化させる。熱処理の温度は、例えば１００～５００℃とすることができる。この熱処理は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。これにより、未硬化樹脂層１５ｕが熱硬化して、導電性樹脂層１５が形成される。
【0091】
（ステップＳ３５：メッキ層形成）
ステップＳ３５では、セラミック素体１１に形成された下地層１４及び導電性樹脂層１５上に湿式メッキ処理によってメッキ層１６を形成する。メッキ層１６は例えば、導電性樹脂層１５上にＮｉメッキを形成し、さらにその上にＳｎメッキを形成してもよい。これにより、外部電極１３ａ，１３ｂが完成する。湿式メッキ処理によって下地層１４及び導電性樹脂層１５の輪郭に沿ったメッキ層１６が形成されるため、外部電極１３ａ，１３ｂには、導電性樹脂層１５の形状に起因する第１凸部１３１及び第２凸部１３２が形成される。
ステップＳ３５では、セラミック素体１１に形成された下地層１４及び導電性樹脂層１５上に湿式メッキ処理によってメッキ層１６を形成する。メッキ層１６は例えば、導電性樹脂層１５上にＮｉメッキを形成し、さらにその上にＳｎメッキを形成してもよい。これにより、外部電極１３ａ，１３ｂが完成する。湿式メッキ処理によって下地層１４及び導電性樹脂層１５の輪郭に沿ったメッキ層１６が形成されるため、外部電極１３ａ，１３ｂには、導電性樹脂層１５の形状に起因する第１凸部１３１及び第２凸部１３２が形成される。
【0092】
（変形例）
上述した製造方法は、本実施形態の積層セラミックコンデンサ１０の構成が得られる限りにおいて様々に変更可能である。例えば、外部電極１３ａ，１３ｂの形成方法は、下地層１４及び導電性樹脂層１５を形成可能であれば、上記の手法に限定されない。例えば、未硬化樹脂層１５ｕの形成方法は、撥水領域Ｑを形成するものに限定されず、導電性樹脂層１５の形成領域を露出するマスクをセラミック素体１１上に形成して、マスクから露出された部分に導電性樹脂ペーストを付着させてもよい。
上述した製造方法は、本実施形態の積層セラミックコンデンサ１０の構成が得られる限りにおいて様々に変更可能である。例えば、外部電極１３ａ，１３ｂの形成方法は、下地層１４及び導電性樹脂層１５を形成可能であれば、上記の手法に限定されない。例えば、未硬化樹脂層１５ｕの形成方法は、撥水領域Ｑを形成するものに限定されず、導電性樹脂層１５の形成領域を露出するマスクをセラミック素体１１上に形成して、マスクから露出された部分に導電性樹脂ペーストを付着させてもよい。
【0093】
＜他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
【0094】
導電性樹脂層１５は、少なくとも一方の主面（第１主面Ｍ１）上の主面被覆部１３ｍに位置していればよく、端面被覆部１３ｅ及び側面被覆部１３ｓに位置していなくてもよい。また、第１凸部１３１及び第２凸部１３２を含む主面被覆部１３ｍは、一方の主面（第１主面Ｍ１）上に少なくとも位置していればよい。
【0095】
外部電極１３ａ，１３ｂは、側面被覆部１３ｓを有していなくてもよい。
【0096】
第１及び第２凸部１３１，１３２の形状は上述の例に限定されず、例えば、第１ピーク寸法Ｄ１及び第２ピーク寸法Ｄ２が同一であってもよい。
【0097】
例えば、下地層１４が、複数の層を有していてもよい。例えば、下地層１４が、焼結膜とメッキ膜とを含んでいてもよい。あるいは、下地層１４が、スパッタリング膜と焼結膜とを含んでいてもよい。
【0098】
内部電極１２ａ，１２ｂはＺ軸方向に沿って交互に配置されている構成に限定されず、例えばＹ軸方向に沿って交互に配置されていてもよい。
【0099】
本実施形態に係る積層セラミックコンデンサは、２端子型に限定されず、３端子型に構成することもできる。
【0100】
さらに、本発明は、積層セラミックコンデンサのみならず、外部電極を有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
【符号の説明】
【0101】
１０…積層セラミックコンデンサ（積層セラミック電子部品）
１１…セラミック素体
１２ａ，１２ｂ…内部電極
１３ａ，１３ｂ…外部電極
１３ｅ…端面被覆部
１３ｍ…主面被覆部
１４…下地層
１５…導電性樹脂層
１６…メッキ層
１３１…第１凸部
１３２…第２凸部
Ｐ１…第１頂部
Ｐ２…第２頂部
１１…セラミック素体
１２ａ，１２ｂ…内部電極
１３ａ，１３ｂ…外部電極
１３ｅ…端面被覆部
１３ｍ…主面被覆部
１４…下地層
１５…導電性樹脂層
１６…メッキ層
１３１…第１凸部
１３２…第２凸部
Ｐ１…第１頂部
Ｐ２…第２頂部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図12】
【図13A】
【図13B】
【図13C】