特開 2023-47160 制御装置、制御システム、および、制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023047160

(43)【公開日】2023-04-05

(54)【発明の名称】制御装置、制御システム、および、制御方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20230329BHJP

   G05B 19/042 20060101ALI20230329BHJP

   G06F 9/48 20060101ALI20230329BHJP

   G06F 9/52 20060101ALI20230329BHJP

【ＦＩ】

G06F12/00 560B

G05B19/042

G06F9/48 300Z

G06F9/52 150Z

G06F12/00 564A

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2021156111

(22)【出願日】2021-09-24

(71)【出願人】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110001807

【氏名又は名称】弁理士法人磯野国際特許商標事務所

(72)【発明者】

【氏名】酒田 輝昭

(72)【発明者】

【氏名】大塚 祐策

(72)【発明者】

【氏名】清水 俊樹

(72)【発明者】

【氏名】佐々本 学

【テーマコード（参考）】

5B160

5H220

【Ｆターム（参考）】

5B160CB01

5B160CC05

5H220AA01

5H220AA04

5H220BB03

5H220CX04

5H220JJ12

5H220JJ26

5H220JJ36

(57)【要約】

【課題】制御周期を順守した制御信号のメモリアクセスが要求される制御システムを、低コストで実現すること。
【解決手段】制御装置１は、Ｉ／Ｏ装置９０によるメモリ１１へのデータアクセスに用いられるデータを一時的に格納するキャッシュメモリ４０と、汎用ＣＰＵ１２によるデータアクセスの期間に割り込んで、Ｉ／Ｏ装置９０によるデータアクセスの対象となるデータをメモリ１１からキャッシュメモリ４０に読み込ませた後、Ｉ／Ｏ装置９０による制御周期Ｃ１の期間内に、データアクセスの対象となるデータをキャッシュメモリ４０を介してＩ／Ｏ装置９０にアクセスさせるリード周期制御部２０とを有する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

汎用ＣＰＵによるデータアクセスと、Ｉ／Ｏ装置による制御周期が定められたデータアクセスとのいずれかが各期間で占有して行われるメモリと、
前記Ｉ／Ｏ装置による前記メモリへのデータアクセスに用いられるデータを一時的に格納するキャッシュメモリと、
前記汎用ＣＰＵによるデータアクセスの期間に割り込んで、前記Ｉ／Ｏ装置によるデータアクセスの対象となるデータを前記メモリから前記キャッシュメモリに読み込ませた後、前記Ｉ／Ｏ装置による前記制御周期の期間内に、データアクセスの対象となるデータを前記キャッシュメモリを介して前記Ｉ／Ｏ装置にアクセスさせる周期制御部とを有することを特徴とする
制御装置。

【請求項2】

前記Ｉ／Ｏ装置は複数台存在するとともに、前記キャッシュメモリは前記Ｉ／Ｏ装置ごとの格納領域を有しており、
前記周期制御部は、各前記Ｉ／Ｏ装置による前記制御周期の期間内に、データアクセスの対象となるデータを前記キャッシュメモリを介して前記Ｉ／Ｏ装置にアクセスさせることを特徴とする
請求項１に記載の制御装置。

【請求項3】

前記制御装置は、さらに、前記キャッシュメモリのデータを一時的に格納する第２キャッシュメモリを有しており、
前記周期制御部は、各前記Ｉ／Ｏ装置による前記制御周期の期間内に、データアクセスの対象となるデータを前記キャッシュメモリまたは前記第２キャッシュメモリを介して前記Ｉ／Ｏ装置にアクセスさせることを特徴とする
請求項２に記載の制御装置。

【請求項4】

前記キャッシュメモリは、前記汎用ＣＰＵのデータアクセス用の第１領域と、前記汎用ＣＰＵよりも動作周波数が低い前記Ｉ／Ｏ装置のデータアクセス用の第２領域とを個別に有しており、
前記制御周期の期間内に前記周期制御部から出力される制御信号に従い、前記第１領域と前記第２領域との間でデータを移動することで、前記Ｉ／Ｏ装置と前記汎用ＣＰＵとのデータ移動を制御するデータ同期部を有することを特徴とする
請求項１に記載の制御装置。

【請求項5】

前記Ｉ／Ｏ装置は複数台存在するとともに、前記キャッシュメモリには前記Ｉ／Ｏ装置ごとの格納領域が時分割で設定されており、
前記周期制御部は、各前記Ｉ／Ｏ装置による前記制御周期の期間内に、データアクセスの対象となるデータを前記キャッシュメモリを介して前記Ｉ／Ｏ装置にアクセスさせることを特徴とする
請求項１に記載の制御装置。

【請求項6】

前記周期制御部は、データアクセスの対象となるデータを前記メモリから前記キャッシュメモリに読み込ませる旨の制御信号を前記制御周期の期間内に発行することを特徴とする
請求項１に記載の制御装置。

【請求項7】

前記周期制御部は、データアクセスの対象となるデータを前記Ｉ／Ｏ装置から前記キャッシュメモリに書き出す旨の制御信号を前記制御周期の期間内に発行することを特徴とする
請求項１に記載の制御装置。

【請求項8】

前記周期制御部は、レジスタインタフェースから値を設定されるレジスタを参照して、前記制御周期の期間内に発行する制御信号を生成することを特徴とする
請求項６または請求項７に記載の制御装置。

【請求項9】

前記周期制御部は、前記Ｉ／Ｏ装置からのデータアクセスの要求を受信してから、次のデータアクセスの要求を受信するまでのサイクルカウンタが計測したカウント値をもとに、前記制御周期の期間内に発行する制御信号を生成することを特徴とする
請求項６または請求項７に記載の制御装置。

【請求項10】

請求項１ないし請求項５のいずれか１項に記載の制御装置と、前記Ｉ／Ｏ装置とを有することを特徴とする
制御システム。

【請求項11】

制御装置は、メモリと、キャッシュメモリと、周期制御部とを有しており、
前記メモリにおいて、汎用ＣＰＵによるデータアクセスと、Ｉ／Ｏ装置による制御周期が定められたデータアクセスとのいずれかが各期間で占有して行われ、
前記キャッシュメモリには、前記Ｉ／Ｏ装置による前記メモリへのデータアクセスに用いられるデータが一時的に格納され、
前記周期制御部は、前記汎用ＣＰＵによるデータアクセスの期間に割り込んで、前記Ｉ／Ｏ装置によるデータアクセスの対象となるデータを前記メモリから前記キャッシュメモリに読み込ませた後、前記Ｉ／Ｏ装置による前記制御周期の期間内に、データアクセスの対象となるデータを前記キャッシュメモリを介して前記Ｉ／Ｏ装置にアクセスさせることを特徴とする
制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御装置、制御システム、および、制御方法に関する。

【背景技術】

【0002】

水処理、プラント、ＦＡ（Factory Automation）、鉄鋼、発電などの社会インフラ分野において、制御装置で制御を行う制御システムが各種実用化されている。
例えば、上下水処理、工場、製鉄所、発電プラント等では、主機に接続された制御装置を複数有する制御システムが処理を担っている。この制御装置は制御演算処理を実行し、主機に対する制御指令を制御データ（信号）として出力することで制御を行う。

【0003】

このような制御を行うためには、制御システムで定められている制御周期の時間内に演算処理が完了して、Ｉ／Ｏ（Input/Output）に対し入出力がなされなければならない場合がある。時間内に出力されない場合、システムが正常に可動できなくなって損失が発生すると共に、システムの状態が不安定になる可能性がある。そのため、こうした制御システムにおける制御装置には、メモリアクセスの高速化が要求されている。

【0004】

そこで、特許文献１には、共通バスの帯域を有効に利用しつつ、滞留したデータ転送を速やかに行うことができるデータ転送装置が記載されている。すなわち、特許文献１の請求項１には、以下の構成を備えるデータ転送装置が開示されている。
・共通バスに転送される転送データを一時的に格納するバッファ部
・入力データを転送データとしてバッファ部にライトすると共に、入力データをバッファ部にライトした旨を示す通知信号を出力するライト制御部
・バッファ部から転送データをリードするリード制御部
・リード制御部によりバッファ部からリードされた転送データを、所定のバスプロトコルに従って共通バスに転送するインタフェース部
・通知信号に基づいて、リード制御部がバッファ部から転送データをリードするタイミングを制御することにより、共通バスの帯域を平滑化する帯域平滑部

【0005】

また、特許文献２の請求項１には、以下の構成を備えることで、キャッシュメモリから高速にデータを読み出すことができる演算処理装置が開示されている。
・複数の記憶素子にそれぞれ複数のデータを記憶するキャッシュメモリ
・キャッシュメモリからデータが読み出されたタイミングが閾値より遅いときにはエラーを検出するエラー検出回路
・エラーが検出されないときにはキャッシュメモリから読み出されたデータをラッチ（保持）し、エラーが検出されたときには待機期間経過後にキャッシュメモリから読み出されたデータをラッチするラッチ回路
・ラッチ回路によりラッチされたデータの処理を行う演算処理装置コア

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１７－４４３０号公報

【特許文献2】特開２０１３－８９１７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

近年の制御システムでは、将来の労働力不足問題などに対応するために自動化や自律化を進めることによる高効率化が検討されている。そのためには広大なフィールドに複数のセンサ等を配置して取得したデータをＡＩ（Artificial Intelligence）などを用いて分析することで、より高効率な制御指令値を演算する検討が始まっている。ＡＩなどの演算処理を汎用ＣＰＵ（Central Processing Unit）で動作する汎用ＯＳ（Operating System）の上で処理できるようにすることが望まれている。

【0008】

一方、従来の制御システム内で制御処理の主体となるマイコンは、制御周期を順守した制御信号のメモリアクセスを行うように設計されている。これにより、制御周期のミリ秒単位でバルブを開閉したり、ロボットアームを動作させたりする精密な制御を実行できる。
このようなリアルタイム性を重視するマイコンは、ASIC（Application Specific Integrated Circuit）などの専用回路として設計されるため、大量に流通される汎用ＣＰＵよりも開発コストや調達コストが高くなりがちである。また、専用部品であるマイコンは、制御信号のやり取りは得意だが、大量のデータの収集、収集したデータの分析および最適出力の自動化などの汎用的な処理は苦手である。

【0009】

そこで、従来型の制御システムの制御装置から、従来のマイコンを汎用ＣＰＵや汎用ＯＳに置き換えつつ、他のＩ／Ｏ処理を行うモジュールなどは互換性維持のために従来システムのものを流用するような併用型の運用を検討する。
この併用型では、汎用ＣＰＵが制御プログラムと、それ以外のプログラムとを同一環境で動作させることにより、ジッタの発生やメモリアクセス逼迫などの影響で性能が低下することもある。

【0010】

そのため、Ｉ／Ｏ処理を行うモジュールが汎用ＣＰＵを介して従来の制御周期を順守できなくなることが懸念される。その結果、併用型の制御システムにおいて互換性を維持することができず、システムの状態が不安定になるかもしれない。
なお、特許文献１、特許文献２などの従来の技術では、汎用ＣＰＵと従来型の制御システムとの併用を想定していない。よって、従来のマイコンを汎用ＣＰＵに置き換えた場合でも、制御周期を順守したメモリアクセスを汎用ＣＰＵに実行させる仕組みが必要となる。

【0011】

そこで、本発明は、制御周期を順守した制御信号のメモリアクセスが要求される制御システムを、低コストで実現することを主な課題とする。

【課題を解決するための手段】

【0012】

上記の課題を解決するため、本発明の制御装置は以下の特徴を有する。
本発明は、汎用ＣＰＵによるデータアクセスと、Ｉ／Ｏ装置による制御周期が定められたデータアクセスとのいずれかが各期間で占有して行われるメモリと、
前記Ｉ／Ｏ装置による前記メモリへのデータアクセスに用いられるデータを一時的に格納するキャッシュメモリと、
前記汎用ＣＰＵによるデータアクセスの期間に割り込んで、前記Ｉ／Ｏ装置によるデータアクセスの対象となるデータを前記メモリから前記キャッシュメモリに読み込ませた後、前記Ｉ／Ｏ装置による前記制御周期の期間内に、データアクセスの対象となるデータを前記キャッシュメモリを介して前記Ｉ／Ｏ装置にアクセスさせる周期制御部とを有することを特徴とする。
その他の手段は、後記する。

【発明の効果】

【0013】

本発明によれば、制御周期を順守した制御信号のメモリアクセスが要求される制御システムを、低コストで実現できる。

【図面の簡単な説明】

【0014】

【図1】実施例１に関する制御装置の構成図である。

【図2】実施例１に関する制御装置のリード周期制御部の構成図である。

【図3】実施例１に関するリード周期指定部の第１例を示す構成図である。

【図4】実施例１に関するリード周期指定部の第２例を示す構成図である。

【図5】実施例１に関する制御装置のライト周期制御部の構成図である。

【図6】実施例１に関するライト周期指定部の第１例を示す構成図である。

【図7】実施例１に関するライト周期指定部の第２例を示す構成図である。

【図8】比較例の制御装置におけるタイミングチャートである。

【図9】実施例１に関する図１の制御装置の動作の一例を説明するタイミングチャートである。

【図10】実施例２に関する制御装置の構成図である。

【図11】実施例２に関するリード周期制御部の構成図である。

【図12】実施例２に関するライト周期制御部の構成図である。

【図13】比較例の制御装置におけるタイミングチャートの一例を示す図である。

【図14】実施例２に関する制御装置の動作の一例を説明するタイミングチャートである。

【図15】実施例３に関する制御装置の構成図である。

【図16】実施例３に関する制御装置の動作の一例を説明するタイミングチャートである。

【図17】実施例４に関する制御装置の構成図である。

【図18】実施例５に関する制御装置の構成図である。

【図19】実施例５に関する制御装置の動作の一例を説明するタイミングチャートである。

【図20】各実施例の制御装置の実装例を示す構成図である。

【図21】各実施例の制御装置を水プラント（水処理システム）に適用した場合の適用例１を示す構成図である。

【図22】各実施例の制御装置をＦＡシステムに適用した場合の適用例２を示す構成図である。

【図23】各実施例の制御装置を鉄鋼システムの熱延設備に適用した場合の適用例３を示す構成図である。

【図24】各実施例の制御装置を発電制御システムに適用した場合の適用例４を示す構成図である。

【図25】比較例の制御装置を示す構成図である。

【図26】比較例の制御装置を示す構成図である。

【発明を実施するための形態】

【0015】

以下、本発明の各実施例を説明する。

【実施例0016】

図１は、実施例１に係る制御装置１Ａの構成図である。
制御装置１Ａは、メモリ１１と、汎用ＣＰＵ１２と、リードインタフェース１３と、ライトインタフェース１４と、バスインタフェース１６と、バス１８と、Ｉ／Ｏモジュール１９と、キャッシュメモリ４０とを有する。
バスインタフェース１６は、キャッシュメモリ４０をバス１８に接続する。バス１８は、バスインタフェース１６と、Ｉ／Ｏモジュール１９とを接続する。Ｉ／Ｏモジュール１９は、Ｉ／Ｏ装置９０と入出力を行うとともに、メモリ１１へ周期的にライト処理を行い、メモリ１１から周期的にリード処理を行う。

【0017】

メモリ１１には、Ｉ／Ｏ装置９０が制御に用いるデータが格納される。汎用ＣＰＵ１２は、汎用ＯＳが動作し、汎用ＯＳにより汎用アプリケーションが実行される。汎用ＣＰＵ１２は、接続されるメモリ１１にアクセスすることで、データを読み書きする。
キャッシュメモリ４０には、メモリ１１内のデータが一時的に格納されている。Ｉ／Ｏモジュール１９がメモリ１１にアクセスする代わりに、キャッシュメモリ４０にアクセスすることで、データのアクセス時間を短縮できる。

【0018】

なお、メモリ１１のデータを、キャッシュメモリ４０のデータとして読み込むことで、キャッシュメモリ４０はリードキャッシュとして機能する。リードインタフェース１３は、リードキャッシュのデータの経路である。Ｉ／Ｏモジュール１９は、キャッシュメモリ４０のデータを自身に読み込むためのリード要求をキャッシュメモリ４０に通知することで、キャッシュメモリ４０のデータを読み込む。

【0019】

また、キャッシュメモリ４０のデータを、メモリ１１のデータとして書き込みことで、キャッシュメモリ４０はライトキャッシュとして機能する。ライトインタフェース１４は、ライトキャッシュのデータの経路である。Ｉ／Ｏモジュール１９は、自身のデータをキャッシュメモリ４０に書き出すためのライト要求をキャッシュメモリ４０に通知することで、キャッシュメモリ４０にデータを書き出す。

【0020】

実施例１の特徴として、制御周期を順守した制御信号のメモリアクセスをＩ／Ｏモジュール１９に実行させるために、周期制御部として、リード周期制御部２０、および、ライト周期制御部３０を備える。
リード周期制御部２０は、Ｉ／Ｏ装置９０が汎用ＣＰＵ１２に対してリード処理を行うときの制御周期を制御する。リード周期制御部２０と汎用ＣＰＵ１２とはリードインタフェース１３を介して接続され、リード周期制御部２０とキャッシュメモリ４０とが接続される。
ライト周期制御部３０は、Ｉ／Ｏ装置９０が汎用ＣＰＵ１２に対してライト処理を行うときの制御周期を制御する。ライト周期制御部３０と汎用ＣＰＵ１２とはライトインタフェース１４を介して接続され、ライト周期制御部３０とキャッシュメモリ４０とが接続される。

【0021】

図２は、制御装置１Ａのリード周期制御部２０Ａの構成図である。リード周期制御部２０Ａは、リード周期指定部２１と、リードリクエストタイミング生成回路２２と、ＡＮＤゲート２３とを有する。
リード周期指定部２１は、Ｉ／Ｏモジュール１９からキャッシュメモリ４０を介してリードリクエスト信号２１Ｄが入力されると、そのタイミングをトリガにリード周期指示信号２２Ｄを出力する。
リードリクエスト信号２１Ｄは、Ｉ／Ｏ装置９０がリードデータ信号２４Ｄ（制御データ）をメモリ１１から読み込む旨のリード要求である。リード周期指示信号２２Ｄは、リードデータ信号２４Ｄのリード処理を行うときの制御周期を汎用ＣＰＵ１２に指示する信号である。

【0022】

リードリクエストタイミング生成回路２２は、リード周期指示信号２２Ｄをもとにリードリクエストタイミング信号２３Ｄを生成して汎用ＣＰＵ１２に出力する。リードリクエストタイミング信号２３Ｄは、リード周期指示信号２２Ｄの制御周期を順守するリード処理のタイミングを、汎用ＣＰＵ１２に通知する信号である。また、リードリクエストタイミング信号２３Ｄは、データアクセスの対象となるデータをメモリ１１からキャッシュメモリ４０に読み込ませる旨の制御信号である。
汎用ＣＰＵ１２は、リードリクエストタイミング信号２３Ｄを受信することで、メモリ１１からリード処理するリードデータ信号２４Ｄ（の格納アドレス）を特定し、制御周期までにキャッシュメモリ４０に格納する。

【0023】

また、汎用ＣＰＵ１２は、リードデータ信号２４Ｄをキャッシュメモリ４０に格納したことを契機として、キャッシュメモリ４０からリードデータ信号２４Ｄを読み込み可能状態になったことを知らせるリードデータイネーブル信号２５Ｄを、リード周期制御部２０Ａに通知する。
ＡＮＤゲート２３は、リードデータイネーブル信号２５Ｄとリード周期指示信号２２Ｄとの論理積を、リードデータタイミングイネーブル信号２６Ｄとして生成する。リードデータタイミングイネーブル信号２６Ｄは、キャッシュメモリ４０からリードデータ信号２４Ｄを読み込み可能状態であり、かつ、現在がリード周期指示信号２２Ｄで示される制御周期内であることをＩ／Ｏモジュール１９に通知する信号である。

【0024】

これにより、Ｉ／Ｏモジュール１９は、制御周期内に通知されるリードデータタイミングイネーブル信号２６Ｄの受信を契機として、キャッシュメモリ４０からリードデータ信号２４Ｄを制御周期内に読み込める。
換言すると、Ｉ／Ｏモジュール１９は、リードデータタイミングイネーブル信号２６Ｄの受信により、キャッシュメモリ４０から所望のリードデータ信号２４Ｄを確実に（キャッシュミスせずに）、キャッシュヒットして読み込むことができる。

【0025】

図３は、リード周期指定部２１の第１例を示す構成図である。
図２のリード周期指定部２１は、リード周期指定レジスタ２１Ａ１を有するリード周期指定部２１Ａとして構成される。
リード周期指定レジスタ２１Ａ１は、レジスタインタフェース２１Ｄ２から値を設定されるレジスタであり、設定された値からリード周期指示信号２２Ｄを出力する。
レジスタインタフェース２１Ｄ２は、８ｂｉｔ、１６ｂｉｔ、３２ｂｉｔ、６４ｂｉｔなどの所定のビット幅を持ち、管理者によって、リードリクエスト信号２１Ｄに関する情報（信号の種別、信号の制御周期など）が入力される。

【0026】

図４は、リード周期指定部２１の第２例を示す構成図である。
図２のリード周期指定部２１は、サイクルカウンタ２１Ｂ１と、第１バッファ２１Ｂ２と、第２バッファ２１Ｂ３と、差分計算回路２１Ｂ４と、リード周期指定レジスタ２１Ｂ５とを有するリード周期指定部２１Ｂとして構成される。
サイクルカウンタ２１Ｂ１は、リードリクエスト信号２１Ｄが有効となったタイミングをトリガに、現在のカウント値を第１バッファ２１Ｂ２に保存するとともに、回路のクロック周波数に応じてカウント数のインクリメントを開始する。

【0027】

サイクルカウンタ２１Ｂ１は、再びリードリクエスト信号２１Ｄが有効となったタイミングで現在のカウント値を第２バッファ２１Ｂ３に保存する。
差分計算回路２１Ｂ４は、第１バッファ２１Ｂ２のカウント値と、第２バッファ２１Ｂ３のカウント値と差を計算して、リード周期指定レジスタ２１Ｂ５に設定する。リード周期指定レジスタ２１Ｂ５は、設定された値をリード周期指示信号２２Ｄとして出力する。

【0028】

図５は、制御装置１Ａのライト周期制御部３０Ａの構成図である。ライト周期制御部３０Ａは、ライト周期指定部３１と、ライト応答タイミング生成回路３２と、ＡＮＤゲート３３とを有する。
ライト周期制御部３０Ａは、Ｉ／Ｏモジュール１９からキャッシュメモリ４０を介して、キャッシュメモリ４０内のデータであるライトデータ信号３１Ｄ（制御データ）、および、ライトリクエスト信号３２Ｄの入力を受け付ける。ライトリクエスト信号３２Ｄは、Ｉ／Ｏ装置９０がライトデータ信号３１Ｄをキャッシュメモリ４０（およびメモリ１１）に書き出す旨のライト要求である。

【0029】

ＡＮＤゲート３３は、ライトリクエスト信号３２Ｄとライト周期指示信号３４Ｄとの論理積を、ライトデータタイミングイネーブル信号３６Ｄとして生成する。ライト周期指示信号３４Ｄは、ライトデータ信号３１Ｄのライト処理を行うときの制御周期を汎用ＣＰＵ１２に指示する信号である。ライトデータタイミングイネーブル信号３６Ｄは、キャッシュメモリ４０からライトデータ信号３１Ｄを読み込み可能状態であり、かつ、現在がライト周期指示信号３４Ｄで示される制御周期内であることを汎用ＣＰＵ１２に通知する信号である。

【0030】

ライト周期指定部３１は、ライトリクエスト信号３２Ｄ（またはライトデータタイミングイネーブル信号３６Ｄ）への応答であるライトアクノリッジ信号３３Ｄを汎用ＣＰＵ１２から受信する。ライト周期指定部３１は、ライトアクノリッジ信号３３Ｄが有効となったタイミングをトリガに、ライト周期指示信号３４Ｄを出力する。

【0031】

ライト応答タイミング生成回路３２は、ライト周期指示信号３４Ｄからライトアクノリッジタイミング信号３５Ｄを生成してキャッシュメモリ４０などの外部に出力する。ライトアクノリッジタイミング信号３５Ｄは、ライト周期指示信号３４Ｄの制御周期を順守するライト処理のタイミングを、外部（汎用ＣＰＵ１２、キャッシュメモリ４０など）に通知する信号である。また、ライトアクノリッジタイミング信号３５Ｄは、データアクセスの対象となるデータをＩ／Ｏ装置９０からキャッシュメモリ４０に書き出す旨の制御信号である。
汎用ＣＰＵ１２は、ライトアクノリッジタイミング信号３５Ｄを受信することで、メモリ１１にライト処理するライトデータ信号３１Ｄ（のキャッシュメモリ４０内での格納アドレス）を特定し、制御周期までにライトアクノリッジ信号３３Ｄを応答する。

【0032】

これにより、汎用ＣＰＵ１２は、制御周期内に通知されるライトデータタイミングイネーブル信号３６Ｄの受信を契機として、キャッシュメモリ４０からライトデータ信号３１Ｄを制御周期内に読み込めるとともに、ライトアクノリッジ信号３３Ｄを制御周期内に応答できる。
換言すると、汎用ＣＰＵ１２は、ライトデータタイミングイネーブル信号３６Ｄの受信により、キャッシュメモリ４０から所望のライトデータ信号３１Ｄを確実に（キャッシュミスせずに）、キャッシュヒットして読み込むことができる。

【0033】

図６は、ライト周期指定部３１の第１例を示す構成図である。
ライト周期指定部３１Ａは、ライト周期指定レジスタ３１Ａ１を有する。ライト周期指定レジスタ３１Ａ１は所定のビット幅を持ち、例えば８ｂｉｔ、１６ｂｉｔ、３２ｂｉｔ、６４ｂｉｔなどである。
ライト周期指定レジスタ３１Ａ１は、汎用ＣＰＵ１２などから所定のビット幅に合わせたレジスタインタフェース３２Ｄ２を介して値が設定されると、その設定された値をライト周期指示信号３４Ｄとして出力する。

【0034】

図７は、ライト周期指定部３１の第２例を示す構成図である。
ライト周期指定部３１Ｂは、サイクルカウンタ３１Ｂ１と、と、バッファ３１Ｂ２と、と、バッファ３１Ｂ３と、と、差分計算回路３１Ｂ４と、と、ライト周期指定レジスタ３１Ｂ５とを有する。
サイクルカウンタ３１Ｂ１は、ライトリクエスト信号３２Ｄが有効となったタイミングをトリガに、現在のカウント値をバッファ３１Ｂ２に保存するとともに、回路のクロック周波数に応じてカウント数のインクリメントを開始する。サイクルカウンタ３１Ｂ１は、再びライトリクエスト信号３２Ｄが有効となったタイミングで現在のカウント値をバッファ３１Ｂ３に保存する。

【0035】

差分計算回路３１Ｂ４は、バッファ３１Ｂ２のカウント値と、バッファ３１Ｂ３のカウント値との差を計算して、その結果をライト周期指定レジスタ３１Ｂ５に設定する。
ライト周期指定レジスタ３１Ｂ５は、設定された値をライト周期指示信号３４Ｄとして出力する。

【0036】

図２５は、比較例の制御装置を示す構成図である。図２５の制御装置１Ｆは、図１の制御装置１Ａと比較して、リード周期制御部２０Ａ、ライト周期制御部３０Ａ、キャッシュメモリ４０、リードインタフェース１３、ライトインタフェース１４が省略されている。よって、制御装置１Ｆは、汎用ＣＰＵ１２とバスインタフェース１６とを接続した構成となっている。

【0037】

図８は、図２５の制御装置１Ｆにおけるタイミングチャート２Ａである。制御装置１Ｆは、一定の制御周期の期間内に、Ｉ／Ｏ装置９０が汎用ＣＰＵ１２に接続するメモリ１１からデータをリードする。
タイミングチャート２Ａの上段の行「メモリ」は、メモリ１１を排他的に占有している装置を示しており、ここでは汎用ＣＰＵ１２とＩ／Ｏ装置９０が該当する。
タイミングチャート２Ａの中段の行「Ｉ／Ｏ」は、Ｉ／Ｏ装置９０がリードリクエスト（図２のリードリクエスト信号２１Ｄであり「ＲＲ」と略す）を出力してリードデータ（図２のリードデータ信号２４Ｄであり、「ＲＤ」と略す）をメモリ１１経由で受信することを示す。
タイミングチャート２Ａの下段の行「制御周期」は、Ｉ／Ｏ装置９０がメモリ１１にアクセスするときの制御周期（各周期の制限時間）を示す。

【0038】

制御周期Ｃ１では、メモリアクセスに要する時間が制限時間を順守できている。つまり、汎用ＣＰＵ１２がメモリ１１を占有した後にどの装置もメモリ１１を占有しておらず、Ｉ／Ｏ装置９０からリードリクエスト（ＲＲ１）が出力された時点でＩ／Ｏ装置９０がメモリ１１を占有し、リードデータ（ＲＤ１）を受信して制御周期Ｃ１の期間内に収まっている。

【0039】

制御周期Ｃ２では、メモリアクセスに要する時間が制限時間を順守できていない。ここで、汎用ＯＳを動作させている汎用ＣＰＵ１２が所定の処理時間で終了しない。よって、Ｉ／Ｏ装置９０からリードリクエスト（ＲＲ２）が出力されても、メモリ１１を占有できるのが制御周期Ｃ３に入ってからとなる。つまり、リードデータ（ＲＤ２）が制御周期Ｃ２の期間内に受信できなかった。
このような場合、制御システムによっては、制御周期内に入出力を完了するという従来の処理が行えなかったことで、システムに障害が発生したり、危険な状態に陥ったりする可能性がある。

【0040】

図９は、図１の制御装置１Ａの動作の一例を説明するタイミングチャート２Ｂである。制御装置１Ａは、一定の制御周期の期間内に、Ｉ／Ｏ装置９０が汎用ＣＰＵ１２に接続するメモリ１１からデータをリードする。
タイミングチャート２Ｂの上から第１段、第３段、第４段の行は、図８で説明した通りである。ここで、タイミングチャート２Ａ，２Ｂでは、Ｉ／Ｏ装置９０からのリードリクエスト（ＲＲ）が出力されるタイミングは同一である。
タイミングチャート２Ｂの第２段の行「キャッシュメモリ」は、キャッシュメモリ４０内のデータ内容を示しており、このデータ内容はリード周期制御部２０Ａとライト周期制御部３０Ａによって制御される。

【0041】

制御周期Ｃ１では、メモリアクセスに要する時間が制限時間を順守できている。つまり、汎用ＣＰＵ１２がメモリ１１を占有した後にどの装置もメモリ１１を占有していないので、リード周期制御部２０ＡがＩ／Ｏ装置９０用のリードデータ（ＲＤ１）をキャッシュメモリ４０に格納する。
Ｉ／Ｏ装置９０からリードリクエスト（ＲＲ１）が出力された時点でキャッシュメモリ４０にリードデータ（ＲＤ１）が格納されているので、Ｉ／Ｏ装置９０はリードデータ（ＲＤ１）を受信して制御周期Ｃ１の期間内に収まっている。

【0042】

制御周期Ｃ２でも、メモリアクセスに要する時間が制限時間を順守できている。ここで、汎用ＯＳを動作させている汎用ＣＰＵ１２が所定の処理時間で終了しない。しかし、リード周期制御部２０Ａがリード周期を判定して汎用ＣＰＵ１２のアクセスタイミングに割り込んで、Ｉ／Ｏ装置９０のリードデータ（ＲＤ２）をキャッシュメモリ４０に格納する。
つまり、リード周期制御部２０Ａは、汎用ＣＰＵ１２によるデータアクセスの期間に割り込んで、Ｉ／Ｏ装置９０によるデータアクセスの対象となるデータをメモリ１１からキャッシュメモリ４０に読み込ませた後、Ｉ／Ｏ装置９０による制御周期Ｃ１の期間内に、データアクセスの対象となるデータをキャッシュメモリ４０を介してＩ／Ｏ装置９０にアクセスさせる。

【0043】

なお、汎用ＣＰＵ１２のアクセスタイミングに割り込む処理の詳細は、例えば、図２の説明の通りである。つまり、汎用ＣＰＵ１２は、リード周期制御部２０Ａから受信したリードリクエストタイミング信号２３Ｄにより、アクセスタイミングの割り込みを認識する。そして、汎用ＣＰＵ１２は、自身のメモリアクセスよりも、Ｉ／Ｏ装置９０のメモリアクセスを優先させる。

【0044】

これにより、Ｉ／Ｏ装置９０からリードリクエスト（ＲＲ２）が出力された時点でキャッシュメモリ４０にリードデータ（ＲＤ２）が格納されているので、リードデータ（ＲＤ２）を受信して制御周期Ｃ２の期間内に収まっている。
制御周期Ｃ３でも、メモリアクセスに要する時間が制限時間を順守できている。

【0045】

以上説明したように、実施例１によれば、汎用ＣＰＵ１２、汎用ＯＳの採用による拡張性の高い制御システムの実装において、従来モジュールのＩ／Ｏ処理のタイミング互換により、リアルタイム性を保証できる制御装置１Ａを提供できる。
以下、実施例２～実施例５（制御装置１Ｂ～１Ｅ）を説明するが、制御装置１Ａが備えている各部品（例えば、メモリ１１）を、制御装置１Ｂ～１Ｅでは図示していない場合でも、制御装置１Ａが備えている各部品は、制御装置１Ｂ～１Ｅでも備えられていることとしてもよい。

【実施例0046】

図１０は、実施例２に係る制御装置１Ｂの構成図である。制御装置１Ｂは、図１の制御装置１Ａに対して２台目の第２Ｉ／Ｏ装置９２を接続するＩ／Ｏモジュール１９を、１台目の第１Ｉ／Ｏ装置９１を接続するＩ／Ｏモジュール１９とは別に追加した。
さらに、制御装置１Ａのリード周期制御部２０Ａ、ライト周期制御部３０Ａに対して、制御装置１Ｂのリード周期制御部２０Ｂ、ライト周期制御部３０Ｂは、第２Ｉ／Ｏ装置９２に対応させている。

【0047】

図１１は、リード周期制御部２０Ｂの構成図である。
リード周期制御部２０Ｂは、図２のリード周期制御部２０Ａと比較して、２台目用のリード周期指定部２１Ｂと、複数台のＩ／Ｏ装置間のアクセスを調停するリードモジュール調停回路２４とが追加されている。

【0048】

リード周期指定部２１Ｂは、第２Ｉ／Ｏ装置９２からＩ／Ｏモジュール１９およびキャッシュメモリ４０を介してリードリクエスト信号２１Ｄが入力されると、そのタイミングをトリガにリード周期指示信号２２Ｄをリードモジュール調停回路２４に出力する。
リードモジュール調停回路２４は、リード周期指定部２１，２１Ｂそれぞれのリードリクエスト信号２１Ｄが有効となったタイミングをトリガに、リード周期指示信号２２Ｄを出力する。
その他のリード周期制御部２０Ｂ内の各処理部および各信号は、図２で説明した通りである。

【0049】

図１２は、ライト周期制御部３０Ｂの構成図である。
ライト周期制御部３０Ｂは、図５のライト周期制御部３０Ａと比較して、２台目用のライト周期指定部３１Ｂと、複数台のＩ／Ｏ装置間のアクセスを調停するライトモジュール調停回路３４とが追加されている。
ライト周期指定部３１Ｂは、第２Ｉ／Ｏ装置９２からＩ／Ｏモジュール１９およびキャッシュメモリ４０を介してライトリクエスト信号３２Ｄが入力されると、そのタイミングをトリガにライト周期指示信号３４Ｄをリードモジュール調停回路２４に出力する。

【0050】

ライトモジュール調停回路３４は、第１Ｉ／Ｏ装置９１または第２Ｉ／Ｏ装置９２からのライトリクエスト信号３２Ｄが有効であり、かつ、ライト周期指定部３１またはライト周期指定部３１Ｂからのライト周期指示信号３４Ｄが有効であるタイミングで、ライトデータタイミングイネーブル信号３６Ｄを汎用ＣＰＵ１２に出力する。
ライトモジュール調停回路３４は、ライトアクノリッジ信号３３Ｄが有効となったタイミングをトリガにライト周期指示信号３４Ｄをライト応答タイミング生成回路３２に出力する。ライト応答タイミング生成回路３２は、ライト周期指示信号３４Ｄからライトアクノリッジタイミング信号３５Ｄを生成してキャッシュメモリ４０などの外部に出力する。
その他のライト周期指定部３１Ｂ内の各処理部および各信号は、図５で説明した通りである。

【0051】

図２６は、比較例の制御装置を示す構成図である。
図２６の制御装置１Ｇは、図１の制御装置１Ａから、リード周期制御部２０Ａ、ライト周期制御部３０Ａ、キャッシュメモリ４０、リードインタフェース１３、ライトインタフェース１４を省略した。
一方、図１０と同様に、図２６の制御装置１Ｇは、２台目の第２Ｉ／Ｏ装置９２を接続するＩ／Ｏモジュール１９を、１台目の第１Ｉ／Ｏ装置９１を接続するＩ／Ｏモジュール１９とは別に追加した。

【0052】

図１３は、制御装置１Ｇにおけるタイミングチャート２Ｃの一例を示す図である。
第１Ｉ／Ｏ装置９１は、一定の第１制御周期Ｃ１－Ｃ３の期間内に、汎用ＣＰＵ１２に接続するメモリ１１からデータをリードする。
第２Ｉ／Ｏ装置９２は、一定の第２制御周期Ｃ１１，Ｃ１２の期間内に、汎用ＣＰＵ１２に接続するメモリ１１に対してデータをライトする。第２制御周期Ｃ１１，Ｃ１２は、第１制御周期Ｃ１－Ｃ３よりも長い周期とする。

【0053】

タイミングチャート２Ｃの第１段の行「メモリ」は、メモリ１１を排他的に占有している装置を示しており、ここでは汎用ＣＰＵ１２と、第１Ｉ／Ｏ装置９１と、第２Ｉ／Ｏ装置９２とが該当する。
タイミングチャート２Ｃの第２段の行「第１Ｉ／Ｏ」は、第１Ｉ／Ｏ装置９１がリードリクエスト（ＲＲ）を出力してリードデータ（ＲＤ）をメモリ１１経由で受信することを示す。
タイミングチャート２Ｃの第３段の行「第２Ｉ／Ｏ」は、第２Ｉ／Ｏ装置９２がライトデータ（図５のライトデータ信号３１Ｄであり「ＷＤ」と略す）をメモリ１１へ転送して、ライトアクノリッジ（図５のライトアクノリッジ信号３３Ｄであり「ＷＡ」と略す）を受信することを示す。
タイミングチャート２Ｃの第４段の行「第１制御周期」は、第１Ｉ／Ｏ装置９１がメモリ１１にアクセスするときの制御周期を示す。
タイミングチャート２Ｃの第５段の行「第２制御周期」は、第２Ｉ／Ｏ装置９２がメモリ１１にアクセスするときの制御周期を示す。

【0054】

ここで、最初の制御周期Ｃ１では、汎用ＣＰＵ１２がメモリ１１を占有した後にどの装置もメモリ１１を占有していない。そこで、第１Ｉ／Ｏ装置９１からリードリクエスト（ＲＲ１）が出力された時点で、第１Ｉ／Ｏ装置９１がメモリ１１を占有する。よって、第１Ｉ／Ｏ装置９１は、制御周期Ｃ１の期間内にリードデータ（ＲＤ１）を受信できる。

【0055】

また、制御周期Ｃ１１では、第２Ｉ／Ｏ装置９２からライトデータ（ＷＤ１）がメモリ１１に対して出力された時点で、汎用ＣＰＵ１２がメモリ１１を占有している。
さらに、制御周期Ｃ２において第１Ｉ／Ｏ装置９１からリードリクエスト（ＲＲ２）が出力された時点でも、汎用ＣＰＵ１２がメモリ１１を占有している。

【0056】

この結果、ライトデータ（ＷＤ１）に対するライトアクノリッジ（ＷＡ１）は、制御周期Ｃ１１には間に合わず、次の制御周期Ｃ１２での返信となってしまう。一方、第２Ｉ／Ｏ装置９２から次のライトデータ（ＷＤ２）は制御周期Ｃ１２の期間内に送信できる。
また、第１Ｉ／Ｏ装置９１からのリードリクエスト（ＲＲ２）に対するリードデータ（ＲＤ２）は、制御周期Ｃ２には間に合わず、次の制御周期Ｃ３での受信となってしまう。

【0057】

さらに、ライトデータ（ＷＤ１）に対するライトアクノリッジ（ＷＡ１）を受信しないと、Ｉ／Ｏが次の処理をできないようなケースもある。このような場合、制御システムによっては、制御周期内に入出力を完了するという従来の処理が行えなかったことで、システムに障害が発生したり、危険な状態に陥ったりする可能性がある。

【0058】

図１４は、制御装置１Ｂの動作の一例を説明するタイミングチャート２Ｄである。
タイミングチャート２Ｄは、タイミングチャート２Ｃにキャッシュメモリ４０の行を追加している。キャッシュメモリ４０の行は、図９で説明した通りであるが、図１４ではリードデータ（ＲＤ）用の領域を上段とし、ライトデータ（ＷＤ）用の領域を下段とする。つまり、キャッシュメモリ４０はＩ／Ｏ装置９０ごとの格納領域を有している。
タイミングチャート２Ｃ，２Ｄでは、第１Ｉ／Ｏ装置９１からのリードリクエスト（ＲＲ）が出力されるタイミングが同一である。また、タイミングチャート２Ｃ，２Ｄでは、第２Ｉ／Ｏ装置９２からのライトデータ（ＷＤ）が出力されるタイミングが同一である。

【0059】

ここで、最初の制御周期Ｃ１では、汎用ＣＰＵ１２がメモリ１１を占有した後にどの装置もメモリ１１を占有していない。よって、リード周期制御部２０Ｂは、第１Ｉ／Ｏ装置９１用のリードデータ（ＲＤ１）をキャッシュメモリ４０に格納する。第１Ｉ／Ｏ装置９１からリードリクエスト（ＲＲ１）が出力された時点でキャッシュメモリ４０にリードデータ（ＲＤ１）が格納されている。よって、第１Ｉ／Ｏ装置９１は、制御周期Ｃ１の期間内にリードデータ（ＲＤ１）を受信できる。

【0060】

また、制御周期Ｃ１１では、ライト周期制御部３０Ｂは、第２Ｉ／Ｏ装置９２からライトデータ（ＷＤ１）がメモリ１１に対して出力されたタイミングで、キャッシュメモリ４０にライトデータ（ＷＤ１）を格納する。よって、第２Ｉ／Ｏ装置９２は、制御周期Ｃ１１の期間内にライトアクノリッジ（ＷＡ１）を受信できる。
制御周期Ｃ１２では、ライト周期制御部３０Ｂは、汎用ＣＰＵ１２がメモリ１１を占有しなくなったタイミングで、第２Ｉ／Ｏ装置９２のライトデータ（ＷＤ１）をメモリ１１へ転送する。

【0061】

制御周期Ｃ２では、汎用ＯＳを動作させている汎用ＣＰＵ１２が所定の処理時間で終了しない。しかし、リード周期制御部２０Ｂは、リード周期を判定して汎用ＣＰＵ１２のアクセスタイミングに割り込んで、第１Ｉ／Ｏ装置９１のリードデータ（ＲＤ２）をキャッシュメモリ４０に格納する。
よって、Ｉ／Ｏからリードリクエスト（ＲＲ２）が出力された時点でキャッシュメモリ４０にリードデータ（ＲＤ２）が格納されているので、第１Ｉ／Ｏ装置９１は、制御周期Ｃ２の期間内にリードデータ（ＲＤ２）を受信できる。
制御周期Ｃ３以降についても同様に、リードアクセスとライトアクセスが、各制御周期の期間内に実行される。

【0062】

この実施例２の制御装置１Ｂによれば、従来のＩ／Ｏモジュール１９を複数接続する場合においても、従来モジュールのＩ／Ｏ処理のタイミング互換によりリアルタイム性を保証できる。よって、汎用ＣＰＵ１２、汎用ＯＳの採用による拡張性の高い制御システムを実装できる。
なお、実施例２ではＩ／Ｏ装置とＩ／Ｏモジュールとの組が２つの例で示したが、３つ以上の構成となってもよい。