知財求人 - 知財ポータルサイト「IP Force」
▶ サイプレス セミコンダクター コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023047340
(43)【公開日】2023-04-05
(54)【発明の名称】遅延ロックループの遅延変動の低減
(51)【国際特許分類】
H03L 7/081 20060101AFI20230329BHJP
H03L 7/07 20060101ALI20230329BHJP
【ＦＩ】
H03L7/081
H03L7/07
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022151014
(22)【出願日】2022-09-22
(31)【優先権主張番号】17/485,082
(32)【優先日】2021-09-24
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507364997
【氏名又は名称】サイプレス セミコンダクター コーポレーション
【氏名又は名称原語表記】Ｃｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】岡田 浩司
(72)【発明者】
【氏名】松並 弘幸
(72)【発明者】
【氏名】二村 一好
(72)【発明者】
【氏名】冨田 和広
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106CC21
5J106CC59
5J106DD24
5J106DD32
5J106DD47
5J106FF09
5J106GG10
5J106GG16
5J106GG17
5J106HH03
5J106KK14
(57)【要約】 （修正有）
【課題】スレーブ遅延線の遅延セルの遅延変動を除去するデバイス、システム及び装置を提供する。
【解決手段】遅延ロックループ（ＤＬＬ）システム４００は、制御電圧を発生させるチャージポンプ１１４に対して直列に接続する位相周波数検出器１１２を有するマスタＤＬＬ１１０を含む。スレーブＤＬＬ１３０は、マスタＤＬＬに結合されており、かつ、遅延線１４０を有する。遅延線は、スレーブクロックを受信するバッファ１４２及びバッファと遅延クロックを出力する出力端子との間に結合され、かつ、制御電圧によって可変制御される遅延セル列１４５を含む。マスタＤＬＬ及びスレーブＤＬＬは、負荷過渡特性に応じてアンダーシュート又はオーバーシュートを受ける電源から電力を供給される。スレーブＤＬＬの遅延線と電源の出力側との間には、バッファの第１の出力及び遅延クロックを入力とする排他的論理和ゲート４６２を含むダミー負荷４６０が結合される。
【選択図】図４
【解決手段】遅延ロックループ（ＤＬＬ）システム４００は、制御電圧を発生させるチャージポンプ１１４に対して直列に接続する位相周波数検出器１１２を有するマスタＤＬＬ１１０を含む。スレーブＤＬＬ１３０は、マスタＤＬＬに結合されており、かつ、遅延線１４０を有する。遅延線は、スレーブクロックを受信するバッファ１４２及びバッファと遅延クロックを出力する出力端子との間に結合され、かつ、制御電圧によって可変制御される遅延セル列１４５を含む。マスタＤＬＬ及びスレーブＤＬＬは、負荷過渡特性に応じてアンダーシュート又はオーバーシュートを受ける電源から電力を供給される。スレーブＤＬＬの遅延線と電源の出力側との間には、バッファの第１の出力及び遅延クロックを入力とする排他的論理和ゲート４６２を含むダミー負荷４６０が結合される。
【選択図】図４
【特許請求の範囲】
【請求項1】
マスタ遅延ロックループ（ＤＬＬ）と、スレーブＤＬＬと、ダミー負荷と、を含むデバイスであって、
前記マスタ遅延ロックループ（ＤＬＬ）は、制御電圧を発生させるチャージポンプに対して直列に接続された位相周波数検出器を含み、
前記スレーブＤＬＬは、前記マスタＤＬＬに結合されており、遅延線を含み、前記遅延線は、
スレーブクロックを受信するバッファと、
前記バッファと遅延クロックを出力する出力端子との間に結合されており、前記制御電圧によって可変制御される遅延セル列と、
を含み、
前記マスタＤＬＬおよび前記スレーブＤＬＬのそれぞれは、負荷過渡特性に応じてアンダーシュートまたはオーバーシュートのうちの一方を受ける電源から電力を供給されており、
前記ダミー負荷は、前記スレーブＤＬＬの前記遅延線と前記電源の出力側との間に結合されており、前記バッファの第１の出力と前記遅延クロックとを入力として受信する排他的論理和（ＸＯＲ）ゲートを含む、
デバイス。
前記マスタ遅延ロックループ（ＤＬＬ）は、制御電圧を発生させるチャージポンプに対して直列に接続された位相周波数検出器を含み、
前記スレーブＤＬＬは、前記マスタＤＬＬに結合されており、遅延線を含み、前記遅延線は、
スレーブクロックを受信するバッファと、
前記バッファと遅延クロックを出力する出力端子との間に結合されており、前記制御電圧によって可変制御される遅延セル列と、
を含み、
前記マスタＤＬＬおよび前記スレーブＤＬＬのそれぞれは、負荷過渡特性に応じてアンダーシュートまたはオーバーシュートのうちの一方を受ける電源から電力を供給されており、
前記ダミー負荷は、前記スレーブＤＬＬの前記遅延線と前記電源の出力側との間に結合されており、前記バッファの第１の出力と前記遅延クロックとを入力として受信する排他的論理和（ＸＯＲ）ゲートを含む、
デバイス。
【請求項2】
前記スレーブクロックは、前記スレーブＤＬＬが前記電源からの電流を消費する場合に、前記第１の出力および前記遅延線からの前記遅延クロックにより前記ダミー負荷をディスエーブルさせるためのものである、
請求項１記載のデバイス。
請求項１記載のデバイス。
【請求項3】
前記電源は、低ドロップアウトレギュレータ（ＬＤＯ）である、
請求項１記載のデバイス。
請求項１記載のデバイス。
【請求項4】
前記ダミー負荷は、
第１のトランジスタと、
前記ＸＯＲゲートの出力側と前記第１のトランジスタのゲートとの間に結合されたインバータと、
前記第１のトランジスタのドレインと前記電源の出力側との間に結合された第１の抵抗と、
をさらに含む、
請求項１記載のデバイス。
第１のトランジスタと、
前記ＸＯＲゲートの出力側と前記第１のトランジスタのゲートとの間に結合されたインバータと、
前記第１のトランジスタのドレインと前記電源の出力側との間に結合された第１の抵抗と、
をさらに含む、
請求項１記載のデバイス。
【請求項5】
前記ダミー負荷は、
負荷選択信号を復号化するデコーダと、
各ＡＮＤゲートが前記インバータの出力と前記デコーダからの複数の出力のうちの１つの出力とを入力として受信するＡＮＤゲートアレイと、
前記第１のトランジスタを含み、前記ＡＮＤゲートアレイの各ＡＮＤゲートからの複数の出力のうちの１つの出力によって制御されるゲートを有するトランジスタアレイと、
前記第１の抵抗を含み、各抵抗が前記トランジスタアレイの各トランジスタのドレインと前記電源との間に結合されており、各抵抗がそれぞれ異なる抵抗値を有する抵抗アレイと、
をさらに含む、
請求項４記載のデバイス。
負荷選択信号を復号化するデコーダと、
各ＡＮＤゲートが前記インバータの出力と前記デコーダからの複数の出力のうちの１つの出力とを入力として受信するＡＮＤゲートアレイと、
前記第１のトランジスタを含み、前記ＡＮＤゲートアレイの各ＡＮＤゲートからの複数の出力のうちの１つの出力によって制御されるゲートを有するトランジスタアレイと、
前記第１の抵抗を含み、各抵抗が前記トランジスタアレイの各トランジスタのドレインと前記電源との間に結合されており、各抵抗がそれぞれ異なる抵抗値を有する抵抗アレイと、
をさらに含む、
請求項４記載のデバイス。
【請求項6】
前記スレーブＤＬＬの前記遅延線は、前記バッファと前記遅延セル列との間に直列に接続されたダミー遅延バッファをさらに含む、
請求項１記載のデバイス。
請求項１記載のデバイス。
【請求項7】
前記デバイスは、
前記遅延セル列の各遅延セルの出力を入力として受信し、前記遅延クロックを出力するマルチプレクサと、
前記マルチプレクサに結合された処理デバイスと、
をさらに含み、
前記処理デバイスは、前記遅延セル列のうちの１つの遅延セルの出力を前記マルチプレクサに選択させるための遅延タップ選択信号を形成する、
請求項１記載のデバイス。
前記遅延セル列の各遅延セルの出力を入力として受信し、前記遅延クロックを出力するマルチプレクサと、
前記マルチプレクサに結合された処理デバイスと、
をさらに含み、
前記処理デバイスは、前記遅延セル列のうちの１つの遅延セルの出力を前記マルチプレクサに選択させるための遅延タップ選択信号を形成する、
請求項１記載のデバイス。
【請求項8】
前記デバイスは、
前記第１の出力と前記ＸＯＲゲートとの間に結合された第１の遅延調整バッファと、
前記遅延クロックと前記ＸＯＲゲートとの間に結合された第２の遅延調整バッファと、
前記第１の遅延調整バッファと前記第２の遅延調整バッファとに結合された処理デバイスと、
をさらに含み、
前記処理デバイスは、
前記第１の出力のタイミングを微調整するための第１の遅延調整信号を前記第１の遅延調整バッファに供給し、
前記遅延クロックのタイミングを微調整するための第２の遅延調整信号を前記第２の遅延調整バッファに供給する、
請求項１記載のデバイス。
前記第１の出力と前記ＸＯＲゲートとの間に結合された第１の遅延調整バッファと、
前記遅延クロックと前記ＸＯＲゲートとの間に結合された第２の遅延調整バッファと、
前記第１の遅延調整バッファと前記第２の遅延調整バッファとに結合された処理デバイスと、
をさらに含み、
前記処理デバイスは、
前記第１の出力のタイミングを微調整するための第１の遅延調整信号を前記第１の遅延調整バッファに供給し、
前記遅延クロックのタイミングを微調整するための第２の遅延調整信号を前記第２の遅延調整バッファに供給する、
請求項１記載のデバイス。
【請求項9】
マスタ遅延ロックループ（ＤＬＬ）と、スレーブＤＬＬと、ダミー負荷と、を含むシステムであって、
前記マスタ遅延ロックループ（ＤＬＬ）は、
制御電圧を発生させるチャージポンプと、
マスタクロックを受信し、前記制御電圧によって可変制御される第１の遅延セル列と、
前記チャージポンプの入力側に接続された位相周波数検出器と、
を含み、
前記スレーブＤＬＬは、前記マスタＤＬＬに結合されており、遅延線を含み、前記マスタＤＬＬおよび前記スレーブＤＬＬのそれぞれは、負荷過渡特性に応じてアンダーシュートまたはオーバーシュートのうちの一方を受ける電源によって電力を供給されており、
前記ダミー負荷は、前記スレーブＤＬＬの前記遅延線と前記電源の出力側との間に結合されており、
前記ダミー負荷は、
前記遅延線によって選択的にイネーブルされる第１のトランジスタと、
前記第１のトランジスタに対して直列に選択的に接続され、前記制御電圧によって選択的にイネーブルされる１つまたは複数の第２のトランジスタと
を含み、
前記チャージポンプは、
出力側に前記制御電圧を発生させるカレントミラー回路と、
前記カレントミラー回路の一部であり、前記位相周波数検出器によってバイアスされるバイアス電流回路と、
を含む、
システム。
前記マスタ遅延ロックループ（ＤＬＬ）は、
制御電圧を発生させるチャージポンプと、
マスタクロックを受信し、前記制御電圧によって可変制御される第１の遅延セル列と、
前記チャージポンプの入力側に接続された位相周波数検出器と、
を含み、
前記スレーブＤＬＬは、前記マスタＤＬＬに結合されており、遅延線を含み、前記マスタＤＬＬおよび前記スレーブＤＬＬのそれぞれは、負荷過渡特性に応じてアンダーシュートまたはオーバーシュートのうちの一方を受ける電源によって電力を供給されており、
前記ダミー負荷は、前記スレーブＤＬＬの前記遅延線と前記電源の出力側との間に結合されており、
前記ダミー負荷は、
前記遅延線によって選択的にイネーブルされる第１のトランジスタと、
前記第１のトランジスタに対して直列に選択的に接続され、前記制御電圧によって選択的にイネーブルされる１つまたは複数の第２のトランジスタと
を含み、
前記チャージポンプは、
出力側に前記制御電圧を発生させるカレントミラー回路と、
前記カレントミラー回路の一部であり、前記位相周波数検出器によってバイアスされるバイアス電流回路と、
を含む、
システム。
【請求項10】
前記システムは、低ドロップアウトレギュレータ（ＬＤＯ）である電源をさらに含む、
請求項９記載のシステム。
請求項９記載のシステム。
【請求項11】
前記スレーブＤＬＬの前記遅延線は、
スレーブクロックを受信するバッファと、
前記バッファと遅延クロックを出力する出力端子との間に結合されており、同様に前記制御電圧によって可変制御される第２の遅延セル列と、
を含む、
請求項９記載のシステム。
スレーブクロックを受信するバッファと、
前記バッファと遅延クロックを出力する出力端子との間に結合されており、同様に前記制御電圧によって可変制御される第２の遅延セル列と、
を含む、
請求項９記載のシステム。
【請求項12】
前記スレーブクロックは、前記スレーブＤＬＬが前記電源からの電流を消費する場合に、前記ダミー負荷をディスエーブルさせるためのものである、
請求項１１記載のシステム。
請求項１１記載のシステム。
【請求項13】
前記システムは、
前記第２の遅延セル列の各遅延セルの出力を入力として受信し、前記遅延クロックを出力するマルチプレクサと、
前記マルチプレクサに結合されており、前記第２の遅延セル列のうちの１つの遅延セルの出力を前記マルチプレクサに選択させるための遅延タップ選択信号を形成する処理デバイスと、
をさらに含む、
請求項１１記載のシステム。
前記第２の遅延セル列の各遅延セルの出力を入力として受信し、前記遅延クロックを出力するマルチプレクサと、
前記マルチプレクサに結合されており、前記第２の遅延セル列のうちの１つの遅延セルの出力を前記マルチプレクサに選択させるための遅延タップ選択信号を形成する処理デバイスと、
をさらに含む、
請求項１１記載のシステム。
【請求項14】
前記ダミー負荷は、
前記バッファの第１の出力および前記遅延クロックを入力として受信する排他的論理和（ＸＯＲ）ゲートと、
前記ＸＯＲゲートの出力側と前記第１のトランジスタのゲートとの間に結合されたインバータと、
前記第１のトランジスタのドレインと前記電源の出力側との間に結合された抵抗と、
をさらに含む、
請求項１１記載のシステム。
前記バッファの第１の出力および前記遅延クロックを入力として受信する排他的論理和（ＸＯＲ）ゲートと、
前記ＸＯＲゲートの出力側と前記第１のトランジスタのゲートとの間に結合されたインバータと、
前記第１のトランジスタのドレインと前記電源の出力側との間に結合された抵抗と、
をさらに含む、
請求項１１記載のシステム。
【請求項15】
前記チャージポンプの前記カレントミラー回路は、
第１のｐＦＥＴおよび第２のｐＦＥＴを含み、前記第１のｐＦＥＴのゲートおよび前記第２のｐＦＥＴのゲートが前記位相周波数検出器に選択的に接続される、相互接続されたｐ型電界効果トランジスタ（ＦＥＴ）の対と、
前記第２のｐＦＥＴのドレインに接続されたドレインを有するｎ型ＦＥＴ（ｎＦＥＴ）と、
を含み、
前記ｎＦＥＴの前記ドレインは、前記ｎＦＥＴのゲートに接続されており、前記制御電圧を発生させる、
請求項９記載のシステム。
第１のｐＦＥＴおよび第２のｐＦＥＴを含み、前記第１のｐＦＥＴのゲートおよび前記第２のｐＦＥＴのゲートが前記位相周波数検出器に選択的に接続される、相互接続されたｐ型電界効果トランジスタ（ＦＥＴ）の対と、
前記第２のｐＦＥＴのドレインに接続されたドレインを有するｎ型ＦＥＴ（ｎＦＥＴ）と、
を含み、
前記ｎＦＥＴの前記ドレインは、前記ｎＦＥＴのゲートに接続されており、前記制御電圧を発生させる、
請求項９記載のシステム。
【請求項16】
前記第１のｐＦＥＴのソースと前記第２のｐＦＥＴのソースとは、前記電源に結合されており、前記ｎＦＥＴのソースは、グラウンドに結合されている、
請求項１５記載のシステム。
請求項１５記載のシステム。
【請求項17】
前記チャージポンプの前記カレントミラー回路は、
第１のｐＦＥＴおよび第２のｐＦＥＴを含み、前記第１のｐＦＥＴのゲートおよび前記第２のｐＦＥＴのゲートが前記位相周波数検出器に選択的に接続され、前記制御電圧を発生させる、相互接続されたｐ型ＦＥＴの対と、
前記第２のｐＦＥＴのドレインに接続されたドレインを有するｎ型ＦＥＴ（ｎＦＥＴ）と、
を含む、
請求項９記載のシステム。
第１のｐＦＥＴおよび第２のｐＦＥＴを含み、前記第１のｐＦＥＴのゲートおよび前記第２のｐＦＥＴのゲートが前記位相周波数検出器に選択的に接続され、前記制御電圧を発生させる、相互接続されたｐ型ＦＥＴの対と、
前記第２のｐＦＥＴのドレインに接続されたドレインを有するｎ型ＦＥＴ（ｎＦＥＴ）と、
を含む、
請求項９記載のシステム。
【請求項18】
前記第１のｐＦＥＴのソースと前記第２のｐＦＥＴのソースとは、前記電源に結合されており、前記ｎＦＥＴのソースは、グラウンドに結合されている、
請求項１７記載のシステム。
請求項１７記載のシステム。
【請求項19】
装置であって、
制御電圧を発生させるチャージポンプに対して直列に接続された位相周波数検出器を含むマスタ遅延ロックループ（ＤＬＬ）と、
前記マスタＤＬＬに結合されており、前記制御電圧によって制御される遅延線を含むスレーブＤＬＬであって、スレーブクロックを選択的に受信し、遅延クロックを選択的に出力するスレーブＤＬＬと、
前記マスタＤＬＬおよび前記スレーブＤＬＬに電力を供給し、負荷過渡特性に応じてアンダーシュートまたはオーバーシュートの一方を受ける電源と、
前記スレーブＤＬＬと同一であり、ダミースレーブクロックを選択的に受信するダミースレーブＤＬＬであって、その出力側が前記電源の出力側に接続されているダミースレーブＤＬＬと、
前記スレーブクロックと前記ダミースレーブクロックとに動作可能に結合され、前記スレーブクロックが前記スレーブＤＬＬに入力されていない場合にのみ、前記ダミースレーブクロックを前記ダミースレーブＤＬＬに入力させる処理デバイスと、
を含む装置。
制御電圧を発生させるチャージポンプに対して直列に接続された位相周波数検出器を含むマスタ遅延ロックループ（ＤＬＬ）と、
前記マスタＤＬＬに結合されており、前記制御電圧によって制御される遅延線を含むスレーブＤＬＬであって、スレーブクロックを選択的に受信し、遅延クロックを選択的に出力するスレーブＤＬＬと、
前記マスタＤＬＬおよび前記スレーブＤＬＬに電力を供給し、負荷過渡特性に応じてアンダーシュートまたはオーバーシュートの一方を受ける電源と、
前記スレーブＤＬＬと同一であり、ダミースレーブクロックを選択的に受信するダミースレーブＤＬＬであって、その出力側が前記電源の出力側に接続されているダミースレーブＤＬＬと、
前記スレーブクロックと前記ダミースレーブクロックとに動作可能に結合され、前記スレーブクロックが前記スレーブＤＬＬに入力されていない場合にのみ、前記ダミースレーブクロックを前記ダミースレーブＤＬＬに入力させる処理デバイスと、
を含む装置。
【請求項20】
前記電源は、低ドロップアウトレギュレータ（ＬＤＯ）である、
請求項１９記載の装置。
請求項１９記載の装置。
【発明の詳細な説明】
【技術分野】
【0001】
背景
電子機器では、遅延ロックループ（ＤＬＬ）は、位相ロックループ（ＰＬＬ）と同様のデジタル回路であり、主たる相違点は、内部電圧制御発振器が存在せず、遅延線によって置き換えられていることである。ＤＬＬは、クロック信号（例えば、周期的な波形を有する信号）の位相を変化させ、通常は、集積回路（例えば、自動車での使用が増加しているダイナミックランダムアクセスメモリデバイスまたはメモリ制御ユニット）のクロック立ち上がり対データ出力の有効タイミング特性を向上させるために使用可能である。また、ＤＬＬは、クロック回復（ＣＤＲ）にも使用することができる。ＤＬＬは、外部からデジタル回路のクロックパスに配置される負遅延ゲートと見なすことができる。
電子機器では、遅延ロックループ（ＤＬＬ）は、位相ロックループ（ＰＬＬ）と同様のデジタル回路であり、主たる相違点は、内部電圧制御発振器が存在せず、遅延線によって置き換えられていることである。ＤＬＬは、クロック信号（例えば、周期的な波形を有する信号）の位相を変化させ、通常は、集積回路（例えば、自動車での使用が増加しているダイナミックランダムアクセスメモリデバイスまたはメモリ制御ユニット）のクロック立ち上がり対データ出力の有効タイミング特性を向上させるために使用可能である。また、ＤＬＬは、クロック回復（ＣＤＲ）にも使用することができる。ＤＬＬは、外部からデジタル回路のクロックパスに配置される負遅延ゲートと見なすことができる。
【0002】
本開示を、添付図面の各図において、限定としてではなく例示として示す。
【図面の簡単な説明】
【0003】
【図1】少なくともいくつかの実施形態による遅延ロックループ（ＤＬＬ）システムの概略的なブロック図である。
【図2A】いくつかの実施形態による、スレーブＤＬＬがマスタＤＬＬの周波数の１／８を有しうることを示す一組のタイミンググラフである。
【図2B】いくつかの実施形態による、スレーブＤＬＬがマスタＤＬＬの周波数の１／２を有しうることを示す一組のタイミンググラフである。
【図3A】少なくともいくつかの実施形態による遅延セルの概略的なブロック図である。
【図3B】いくつかの実施形態による、容量結合に起因する遅延セルのバイアスノードでの変動を示すグラフである。
【図4】少なくともいくつかの実施形態による、ダミー負荷を使用するＤＬＬシステムの概略的なブロック図である。
【図6】少なくとも１つの他の実施形態によるダミー負荷を示す概略的なブロック図である。
【図7】少なくとも１つの実施形態による遅延タップセレクタをさらに含むＤＬＬシステムの概略的なブロック図である。
【図8A】少なくともいくつかの実施形態による、１つまたは複数のダミースレーブＤＬＬを使用したＤＬＬシステムの概略的なブロック図である。
【図9A】少なくとも１つの実施形態による、ダミー負荷に送信される制御電圧を発生させるチャージポンプのカレントミラー回路を示す概略的なブロック図である。
【図9B】少なくとも１つの代替的な実施形態による、ダミー負荷に送信される制御電圧を発生させるチャージポンプのカレントミラー回路を示す概略的なブロック図である。
【図10】少なくとも１つの実施形態による、バイアス電圧の直流電圧（ＤＣ）変動を相殺するためのキャパシタとしてダミートランジスタを用いる遅延セルの回路を示す図である。
【図12】少なくともいくつかの実施形態による、スレーブ遅延レイの１つまたは複数のインバータにバイアス電圧を供給するために使用されるダミー負荷を含む概略的なブロック図である。
【発明を実施するための形態】
【0004】
以下の説明は、スレーブＤＬＬがＤＬＬシステム内またはＤＬＬデバイス内で動作を開始するまたは停止する際に生じる遅延ロックループ（ＤＬＬ）セルにおける供給電圧偏差およびバイアス電圧偏差を低減するための本明細書に記載の技術の種々の実施形態の良好な理解を提供するための多数の具体的な詳細、例えば特定のシステム、デバイス、構成要素、方法などの実施例を説明する。ただし、少なくともいくつかの実施形態につきこれらの具体的な詳細がなくても実施できることは、当業者には明らかであろう。他の事例において、本明細書に記載する技術を不必要に曖昧にすることを回避するために、周知の構成要素、要素または方法は、詳細には記載しないかまたは単純なブロック図の形式で提示する。したがって、以下に記載する特定の詳細は、単なる例示である。特定の実現形態は、これらの例示的な詳細とは異なることもあるが、それでもなお本開示の範囲内にあると考えられる。
【0005】
ここでの説明における「実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」および「種々の実施形態」についての言及は、各実施形態に関連して説明される特定の特徴、構造、ステップ、動作または特性が本開示の少なくとも１つの実施形態に含まれることを意味する。さらに、説明の種々の箇所における「実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」および「種々の実施形態」なる語句の出現は、必ずしも全てが同じ実施形態を指すとは限らない。
【0006】
説明は、詳細な説明の一部を成す添付図面の参照を含む。図面は、例示的な実施形態による例示を示す。本明細書において「実施例」とも称されうるこれらの実施形態は、本明細書に記載する特許請求される主題の各実施形態を当業者が実施できるよう十分に詳細に記載されている。各実施形態が組み合わされてもよいし、他の実施形態が利用されてもよいし、または特許請求される主題の範囲および趣旨から逸脱することなく、構造的、論理的かつ電気的な変更が行われてもよい。本明細書に記載する各実施形態は、主題の範囲を限定することを意図したものではなく、むしろ、当業者が主題を実践でき、形成でき、かつ／または使用できるようにすることを意図したものであることを理解されたい。
【0007】
図１は、少なくともいくつかの実施形態による遅延ロックループ（ＤＬＬ）システム１００の概略的なブロック図である。当該実施形態では、ＤＬＬシステムが、負荷過渡特性に応じてアンダーシュートまたはオーバーシュートのうちの一方を受ける電源１０１を含んでいる。一実施形態では、電源１０１は低ドロップアウトレギュレータ（ＬＤＯ）である。電源の電圧出力を平滑化するために従来大きく作製されていた電源の出力側に、キャパシタ１０５が結合されている。当該実施形態では、ＤＬＬシステム１００は、クロック基準と遅延セルを選択的に制御する制御電圧とを形成するマスタＤＬＬ１１０をさらに含む。ＤＬＬシステム１００は、１つまたは複数のスレーブＤＬＬ１３０～１３０Ｎをさらに含みうる。電源１０１は、ＶＣＣＡ入力によって示されているように、マスタＤＬＬ１１０と１つまたは複数のスレーブＤＬＬ１３０～１３０Ｎとの両方に電力を供給することができる。
【0008】
少なくともいくつかの実施形態では、マスタＤＬＬ１１０は、制御電圧を発生させるチャージポンプ１１４と、チャージポンプ１１４の入力側に接続された位相周波数検出器１１２と、マスタ遅延線１２０と、を含む。位相周波数検出器１１２は、例えば、検出されたアップ信号およびダウン信号をチャージポンプ１１４に供給することができ、これにより、チャージポンプは、クロック出力の特定の位相のための制御電圧を発生させる。マスタ遅延線１２０はさらに、マスタクロックを受信するバッファ１２２、ならびにこのバッファ１２２とマスタ遅延線１２０の出力端子との間に結合された遅延セル列１２５を含むことができる。いくつかの実施形態では、バッファ１２２と遅延セル列１２５との間にダミー遅延バッファ１２４が直列に接続されている。いくつかの実施形態では、遅延セル列１２５は、遅延クロック、例えばシフトされた位相のクロックを一時的に記憶する際のバッファとして実現可能である。図示されているように、遅延セル列１２５の出力は、位相周波数検出器１１２にフィードバックすることができる。こうした実施形態では、制御電圧をダミー遅延バッファ１２４と遅延セル列１２５の各遅延セルとに供給することができる。
【0009】
少なくともいくつかの実施形態では、ＤＬＬシステム１００は、位相周波数検出器１１２からの出力であるマスタ基準クロックとダミー遅延バッファ１２４の出力とを選択するマルチプレクサ１１６をさらに含む。ＤＬＬシステム１００は、タップ選択信号を受信して、遅延セル列１２５の出力側に接続された遅延タップ線１２６から遅延タップ列のうちの１つの遅延タップを選択するマルチプレクサ１１８をさらに含むことができる。このように、マルチプレクサ１１８は、選択されたマスタ遅延クロックを出力することができる。遅延タップ線１２６のタップ数は１６個として示されているが、より少ないタップまたはより多くのタップを使用することができる。
【0010】
種々の実施形態では、１つまたは複数のスレーブＤＬＬ１３０～１３０ＮのスレーブＤＬＬ１３０は、スレーブ遅延線１４０を含む。スレーブ遅延線は、スレーブクロックを受信するバッファ１４２、ならびにバッファ１４２と出力端子との間に結合された遅延セル列１４５を含むことができる。いくつかの実施形態では、バッファ１４２と遅延セル列１２５との間にダミー遅延バッファ１４４が直列に接続されている。ダミー遅延バッファ１４４の出力は基準クロックを提供することができる。いくつかの実施形態においては、遅延セル列１４５が、遅延クロックを一時的に記憶する際のバッファとして実現されている。出力端子は、遅延セル列１４５の出力側に接続されている遅延タップ線１４６から選択されうる遅延クロック（例えば、ｄｅｌａｙ＿ｃｌｏｃｋ［１５：０］）を出力する。当該遅延クロックは、スレーブクロックと比較して特定の位相シフトを含みうる。遅延タップ線１４６のタップ数は１６個として示されているが、より少ないタップまたはより多くのタップを使用することができる。こうした実施形態では、チャージポンプ１１４から出力される制御電圧が、ダミー遅延バッファ１４４と遅延セル列１４５の各遅延セルとに供給される。
【0011】
少なくともいくつかの実施形態では、スレーブＤＬＬ１３０がイネーブルされた場合またはスレーブＤＬＬ１３０が動作を開始した場合、電源１０１からスレーブＤＬＬ１３０（例えばＶＣＣＡ）への供給電流が増大する。いくつかのＤＬＬシステムでは、電源出力電圧がアンダーシュート（またはオーバーシュート）を受けることにより、マスタＤＬＬ１１０およびスレーブＤＬＬ１３０の両方の出力遅延クロックの遅延変動が引き起こされる。同様に、スレーブＤＬＬ１３０がディスエーブルされた場合またはスレーブＤＬＬ１３０が動作を停止した場合には、電源１０１からの供給電流が減少する。いくつかのＤＬＬシステムでは、電源出力がアンダーシュート（またはオーバーシュート）を受けることにより、マスタＤＬＬ１１０およびスレーブＤＬＬ１３０の両方の出力遅延クロックの遅延変動が引き起こされる。遅延変動を解決するにはキャパシタ１０５を使用するだけでは不十分であり、部分的な解決手段として十分に大きな回路空間を要するので、スタンドアローンの解決手段としての追加の電力およびコストが要求される。
【0012】
図２Ａは、いくつかの実施形態による、スレーブＤＬＬ１３０がマスタＤＬＬ１１０の周波数の１／８を有しうることを示す一組のタイミンググラフである。当該実施形態では、スレーブＤＬＬ１３０は、マスタＤＬＬ１１０のクロックサイクルの１／８の期間中、電源１０１からの電流を消費する。図２Ｂは、いくつかの実施形態による、スレーブＤＬＬがマスタＤＬＬの周波数の１／２を有しうることを示す一組のタイミンググラフである。当該実施形態では、スレーブＤＬＬ１３０は、マスタＤＬＬ１１０のクロックサイクルの１／２の期間中、電源１０１からの電流を消費する。スレーブＤＬＬ１３０が電流を消費するマスタＤＬＬ入力クロックのサイクルの割合が大きいほど、上記の基準遅延変動が発生しうる時間が長くなる。ここでの種々の図面を通して示されている解決手段の少なくともいくつかは、スレーブＤＬＬ１３０が電源電流を消費すること、例えば電源電圧偏差を消費することに起因したこうした遅延変動を最小化する。
【0013】
図３Ａは、少なくともいくつかの実施形態による遅延セル３００の概略的なブロック図である。遅延セル３００は、マスタ遅延線１２０の遅延セル列１２５またはスレーブ遅延線１４０の遅延セル列１４５の少なくとも一部の遅延セルを表現していると考えることができる。いくつかの実施形態では、遅延セル３００は、直列に接続された２つの可変遅延インバータ３０１ａおよび３０１ｂのセットを含む。一実施形態では、当該２つの可変遅延インバータ３０１ａおよび３０１ｂのセットは、ｐ型電界効果トランジスタ（ｐＦＥＴ）のセットおよびこれに接続されたｎ型ＦＥＴ（ｎＦＥＴ）のセットを含むが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの他のタイプのトランジスタを使用してもよい。
【0014】
より具体的には、少なくともいくつかの実施形態では、遅延セル３００のｐＦＥＴのセットは、相互接続されたゲートならびに電源１０１に結合されたソースを有する第１のｐＦＥＴ３０３ａおよび第２のｐＦＥＴ３０３ｂと、それぞれ第１のｐＦＥＴ３０３ａおよび第２のｐＦＥＴ３０３ｂのドレインに接続されたソースを有する第３のｐＦＥＴ３０６ａおよび第４のｐＦＥＴ３０６ｂと、を含む。当該実施形態では、遅延セル３００のｎＦＥＴのセットは、それぞれ第３のｐＦＥＴ３０６ａおよび第４のｐＦＥＴ３０６ｂのドレインに接続されたドレインを有する第１のｎＦＥＴ３０９ａおよび第２のｎＦＥＴ３０９ｂと、相互接続されたゲートならびにそれぞれ第１のｎＦＥＴ３０９ａおよび第２のｎＦＥＴ３０９ｂのソースに接続されたドレインを有する第３のｎＦＥＴ３１２ａおよび第４のｎＦＥＴ３１２ｂと、を含む。第３のｎＦＥＴ３１２ａおよび第４のｎＦＥＴ３１２ｂのソースはさらに、グラウンドに結合されている。
【0015】
当該実施形態では、第３のｐＦＥＴ３０６ａおよび第１のｎＦＥＴ３０９ａのゲートが入力クロックに相互接続されており、第４のｐＦＥＴ３０６ｂおよび第２のｎＦＥＴ３０９ｂのゲートが第３のｐＦＥＴ３０６ａおよび第１のｎＦＥＴ３０９ａのドレインに相互接続されている。よって、遅延セル３００の出力を、第４のｐＦＥＴ３０６ｂおよび第２のｎＦＥＴ３０９ｂのドレインに形成することができる。
【0016】
種々の実施形態では、遅延セル３００は、第１のｐＦＥＴ３０３ａおよび第２のｐＦＥＴ３０３ｂのゲートで正の制御電圧（Ｖｃｐ）を受信し、第３のｎＦＥＴ３１２ａおよび第４のｎＦＥＴ３１２ｂのゲートで負の制御電圧（Ｖｃｎ）を受信する。図示されているように、一般に、ｐＦＥＴのセットのバイアス電圧ノード“ｐａ”および“ｐｂ”とｎＦＥＴのセットのバイアス電圧ノード“ｎａ”および“ｎｂ”とに寄生容量が存在する。これらの寄生容量は制御電圧ＶｃｐおよびＶｃｎにそれぞれ結合されているので、制御電圧ＶｃｐおよびＶｃｎ（本明細書ではバイアス電圧とも称される）は、スレーブ遅延線１４０のオンオフのトグルに起因した変動を受ける。例えば、バイアス電圧ＶｃｐおよびＶｃｎの直流電圧変化は、容量結合により、所定の時定数で次第に目標バイアス電圧へと落ち着いていく。スレーブ遅延線１４０の遅延セルのこうした変動は、マスタ遅延線１２０の遅延セルに直接に対応する変動を生じさせる。なぜなら、バイアス電圧は、スレーブ遅延線１４０とマスタ遅延線１２０とに共通しているからである。種々の図面を通して本明細書に図示されている解決手段の少なくともいくつかは、遅延セルの寄生容量に起因するバイアス電圧偏差を最小化する。
【0017】
図３Ｂは、いくつかの実施形態による、容量結合に起因した遅延セルのバイアスノードの変動を示すグラフである。遅延セル３００の（ｐＦＥＴのセットに関連する）Ｖｃｃｄおよび（ｎＦＥＴのセットに関連する）Ｖｓｓｄの電圧のピークが、遅延セル３００のインバータ挙動に対して、バイアス電圧ノードｎａにおいておよびその後にバイアス電圧ノードｐｂにおいて、またバイアス電圧ノードｎｂにおいておよびその後にバイアス電圧ノードｐａおいて生じることが観察される。
【0018】
図４は、少なくともいくつかの実施形態による、例えば前述した供給電圧偏差を最小化するダミー負荷４６０を使用したＤＬＬシステム４００の概略的なブロック図である。いくつかの実施形態では、ＤＬＬシステム４００はＤＬＬシステム１００の変形形態であり、したがって、ＤＬＬシステム１００に対する変更箇所のみにラベルを付して詳細に説明する。任意の電源４０１ａを使用することができるが、１つの可能な電源として低ドロップアウトレギュレータ（ＬＤＯ）４０１ｂが示されている。
【0019】
少なくともいくつかの実施形態では、ＤＬＬシステム４００は、スレーブ遅延線１４０と電源４０１ａもしくはＬＤＯ４０１ｂの出力側との間に結合された１つまたは複数のダミー負荷４６０～４６０Ｎをさらに含む。一実施形態では、ダミー負荷４６０は、入力として、「基準ＰＤ＿ＳＤＬ」とのラベルが付されたバッファ１４２の第１の出力と、「遅延ＰＤ＿ＳＤＬ」とのラベルが付された遅延セル列１４５からの出力である遅延クロックと、を受信する、排他的論理和（ＸＯＲ）ゲート４６２を含む。ダミー負荷４６０はさらに、第１のトランジスタ４６６、ＸＯＲゲート４６２の出力側と第１のトランジスタ４６６のゲートとの間に結合されたインバータ４６４および第１のトランジスタ４６６のドレインと電源４０１ａもしくはＬＤＯ４０１ｂの出力側との間に結合された第１の抵抗４６８を含むことができる。当該実施形態では、スレーブＤＬＬ１３０の遅延線１４０へのスレーブクロック入力により、スレーブＤＬＬ１３０が電流供給部からの電流を消費する場合にダミー負荷４６０がイネーブルされる。このことは図５を参照してより詳細に示す。
【0020】
図４を引き続き参照すると、スレーブ遅延線１４０は、バッファ１４２からの第１の出力（基準ＰＤ＿ＳＤＬ）をバッファリングする第１のバッファ４４３と、遅延クロック（遅延ＰＤ＿ＳＤＬ）をバッファリングする第２のバッファ４４７と、をさらに含むことができる。少なくともいくつかの実施形態では、第１のバッファ４４３は、第１の出力側とＸＯＲゲート４６２との間に結合された第１の遅延調整バッファであり、第２のバッファ４４７は、遅延クロックとＸＯＲゲート４６２との間に結合された第２の遅延調整バッファである。当該実施形態では、ＤＬＬシステム４００はさらに、第１の遅延調整バッファおよび第２の遅延調整バッファに結合されたコントローラ４５０（例えば処理デバイス）を含む。処理デバイスは、第１の遅延調整信号（「基準ＰＤ＿ａｄｊｕｓｔ」）を第１の遅延調整バッファに供給してバッファ１４２からの第１の出力のタイミングを微調整し、第２の遅延調整信号（「遅延ＰＤ＿ａｄｊｕｓｔ」）を第２の遅延調整バッファに供給して遅延クロックのタイミングを微調整するように構成可能である。
【0021】
図５は、少なくともいくつかの実施形態による図４のＤＬＬシステムの動作を示す一組のグラフであり、すなわち降順にて、マスタＤＬＬ入力クロック、スレーブＤＬＬ入力クロック、スレーブＤＬＬ電流消費、基準ＰＤ＿ＳＤＬ、遅延ＰＤ＿ＳＤＬおよびインバータ４６４の出力側におけるダミー負荷イネーブル信号を表す波形である。当該実施形態では、ダミー負荷１６０は、スレーブＤＬＬ１３０が電源４０１ａもしくはＬＤＯ４０１ｂからの電流を消費していない場合にイネーブルされる。ダミー負荷イネーブル信号は、基準ＰＤ＿ＳＤＬ信号と遅延ＰＤ＿ＳＤＬ信号との（スレーブ遅延線１４０からの）排他的論理和結合から、インバータ４６４によって反転された信号として形成される。
【0022】
したがって、当該実施形態では、ダミーイネーブル信号は、この例ではスレーブＤＬＬ１３０が電流を消費する場合に、マスタＤＬＬクロックサイクルの１／８の期間を除いてイネーブルされる。スレーブＤＬＬ１３０がマスタＤＬＬクロックサイクルのより高い割合で電源からの電流を消費する他の実施形態では、ダミー負荷イネーブル信号はより長い期間にわたってディスエーブルされることになる。換言すれば、スレーブクロックは、スレーブＤＬＬ１３０が電源４０１ａもしくはＬＤＯ４０１ｂからの電流を消費する場合に、第１の出力およびスレーブ遅延線１４０からの遅延クロックによりダミー負荷をディスエーブルさせるためのものである。
【0023】
図６は、少なくとも１つの他の実施形態によるダミー負荷６６０を示す概略的なブロック図である。一実施形態では、ダミー負荷６６０は、図４のダミー負荷４６０に代わるものまたは図４のダミー負荷４６０を拡張したものであり、したがって、ダミー負荷６６０の各構成要素にはダミー負荷４６０の各構成要素と同一のもしくは同様の番号を付してある。当該実施形態では、ダミー負荷６６０は、負荷選択信号（ｌｏａｄ＿ｓｅｌｅｃｔ［ｎ：０］）を復号化するデコーダ６５４と、ＡＮＤゲートアレイ６６５ａ～６６５ｎのアレイと、を含み、ここで、各ＡＮＤゲートは入力としてインバータ４６４の出力およびデコーダ６５４からの複数の出力のうちの１つを受信する。ダミー負荷６６０はさらに、ＡＮＤゲートアレイ６６５ａ～６６５ｎのそれぞれのＡＮＤゲートからの複数の出力のうちの１つによって制御されるゲートを有する第１のトランジスタ４６６（例えば４６６が４６６ａである）を含むトランジスタアレイ４６６ａ～４６６ｎを含みうる。ダミー負荷６６０はさらに、第１の抵抗４６８（例えば４６８が４６８ａである）を含む抵抗アレイ４６８ａ～４６８ｎをさらに含むことができ、ここで、抵抗アレイ４６８ａ～４６８ｎのそれぞれの抵抗は、トランジスタアレイ４６６ａ～４６６ｎの各トランジスタのドレインと電源４０１ａもしくはＬＤＯ４０１ｂとの間に結合されている。
【0024】
少なくともいくつかの実施形態では、抵抗アレイ４６８ａ～４６８ｎの各抵抗はそれぞれ異なる抵抗値を有する。当該実施形態では、コントローラ４５０は、抵抗アレイ４６８ａ～４６８ｎのうちの１つの抵抗に対応する抵抗値を有する抵抗を選択するための負荷選択信号をデコーダ６５４に送信することができ、これによりダミー負荷６６０の消費電流がスレーブＤＬＬ１３０の消費電流に一致する。したがって、スレーブＤＬＬ１３０の設計に付加的な変更が加えられても、コントローラ４５０によって可変に選択可能な抵抗を有するダミー負荷４６０に構造的な変更を行う必要はない。
【0025】
図７は、少なくとも１つの実施形態による遅延タップセレクタをさらに含むＤＬＬシステム７００の概略的なブロック図である。いくつかの実施形態では、ＤＬＬシステム７００は図４のＤＬＬシステム４００に対する拡張であり、したがって同じ構成要素には同一のラベルを付してあるので、あらためては説明しない。当該実施形態では、ＤＬＬシステム７００はさらに、遅延セル列１４５の各遅延セルの出力を入力として受信しかつ遅延クロックを出力するマルチプレクサ７４８を含み、したがって、遅延クロックはスレーブ遅延線１４０からの各タップ出力でそれぞれ異なる位相を有しうる。当該実施形態では、スレーブ遅延線１４０はさらにバッファ列７５２を含み、このバッファ列７５２の各バッファは、各タップ出力に対応するそれぞれ異なる位相を有する対応する遅延クロックを出力する。さらに、当該実施形態では、コントローラ４５０（例えば処理デバイス）はマルチプレクサ７４８に結合されており、処理デバイスが、遅延セル列のうちの１つの遅延セルの出力をマルチプレクサに選択させるための遅延タップ選択信号を形成する。このようにして、コントローラ４５０は、１つまたは複数のダミー負荷４６０～４６０ｎのイネーブルおよびディスエーブルのタイミングを微調整することができる。
【0026】
図８Ａは、少なくともいくつかの実施形態による、１つまたは複数のダミースレーブＤＬＬ８６０～８６０ｎを採用したＤＬＬシステム８００またはＤＬＬ装置の概略的なブロック図である。当該実施形態では、ダミー負荷に代えてダミースレーブＤＬＬ８６０を使用することができる。当該実施形態では、ダミースレーブＤＬＬ８６０は、スレーブＤＬＬ１３０と同様もしくは同一に設計されている。さらに、コントローラ４５０は、スレーブクロックがスレーブＤＬＬ１３０に入力されていない場合、ダミースレーブクロックをダミースレーブＤＬＬ８６０に入力させる。
【0027】
図８Ｂは、少なくとも１つの実施形態による、図８ＡのＤＬＬシステム８００の動作を示す一組のグラフである。上述したように、スレーブＤＬＬ入力クロックがイネーブルされていない場合、コントローラ４５０は、ダミースレーブＤＬＬ８６０のダミースレーブクロックをイネーブルすることができ、ここでは、下２つのグラフに示されているように、スレーブＤＬＬ入力クロックおよびダミースレーブ入力クロックの両方の周波数が同一である。電圧変動を供給するためのこの解決手段は、複製されたハードウェアに起因する圧力、電圧、温度の条件に対して安定に機能することができる。よって、電源変動の除去タイミングに関する安定した信頼性の高い動作へのトレードオフとして、ＤＬＬシステム８００内のダミースレーブＤＬＬ８６０の余分な回路領域が生じる。
【0028】
少なくとも１つの実施形態において、ＤＬＬシステム８００は、制御電圧を発生させるチャージポンプ１１４に対して直列に接続された位相周波数検出器１１２を含むマスタＤＬＬ１００を含む。ＤＬＬシステム８００はさらに、マスタＤＬＬ１１０に結合されたスレーブＤＬＬ１３０を含み、このスレーブＤＬＬ１３０は、遅延線、例えばスレーブ遅延線１４０を含む。遅延線は、制御電圧によって制御され、スレーブクロックを選択的に受信して遅延クロックを選択的に出力する。ＤＬＬシステム８００はさらに、負荷過渡特性に応じてアンダーシュートまたはオーバーシュートの一方を受けつつマスタＤＬＬ１１０およびスレーブＤＬＬ１３０に電力を供給する電源４０１ａもしくはＬＤＯ４０１ｂを備えている。ＤＬＬシステム８００はさらに、スレーブＤＬＬ１３０と同一であってダミースレーブクロックを選択的に受信するダミースレーブＤＬＬ８６０を含む。当該実施形態では、ダミースレーブＤＬＬ８６０の出力側が電源４０１ａもしくはＬＤＯ４０１ｂの出力側に接続されている。ＤＬＬシステム８００はさらに、コントローラ４５０、例えばスレーブクロックおよびダミースレーブクロックに動作可能に結合された処理デバイスを含むことができる。ここでの少なくとも１つの実施形態によれば、処理デバイスは、スレーブクロックがスレーブＤＬＬに入力されていない場合にのみ、ダミースレーブクロックをダミースレーブＤＬＬに入力させる。
【0029】
図９Ａは、少なくとも１つの実施形態による、ダミー負荷９６０Ａに送信される制御電圧を発生させるチャージポンプ９１４のカレントミラー回路９０３を示す概略的なブロック図である。少なくともいくつかの実施形態では、チャージポンプ９１４は、本明細書で論じた先行のＤＬＬシステムのチャージポンプ１１４である。当該実施形態では、チャージポンプ９１４は、遅延バッファ９４２、例えば本明細書において前述したスレーブＤＬＬ１３０のスレーブ遅延線１４０のバッファ１４２に接続されており、前述した制御電圧によってダミー負荷９６０Ａに結合されている。
【0030】
当該実施形態では、ダミー負荷９６０Ａは、遅延線、例えばスレーブ遅延線１４０によって選択的にイネーブルされる第１のトランジスタ４６６と、バッファの第１の出力およびスレーブ遅延線１４０の遅延クロックを入力として受信する排他的論理和（ＸＯＲ）ゲート４６２と、ＸＯＲゲート４６２の出力側と第１のトランジスタ４６６のゲートとの間に結合されたインバータ４６４と、を含む。ダミー負荷９６０Ａはさらに、第１のトランジスタ４６６に対して直列に選択的に接続され、制御電圧によって選択的にイネーブルされる１つまたは複数の第２のトランジスタ９６６Ａを含むことができる。より具体的には、１つまたは複数の第２のトランジスタ９６６Ａは、１つまたは複数のトランジスタ９６６Ａのゲートで制御電圧を受信し、グラウンドに接続されたソースを有する。いくつかの実施形態では、１つまたは複数の第２のトランジスタ９６６Ａは、特定の抵抗値を得るために選択的に接続されるトランジスタバンクを含む。
【0031】
少なくとも当該実施形態では、チャージポンプ９１４は、電圧制御信号（Ｖｃ）を任意の時点でトランジスタスイッチ９１１に供給するためのアップ信号およびダウン信号を位相周波数検出器１１２から受信するように適応化されたフロントエンド回路９０９を含む。チャージポンプ９１４はさらに、出力側に制御電圧を発生させるカレントミラー９０３と、このカレントミラー９０３の一部であるバイアス電流回路９１３と、を含みうる。バイアス電流回路９１３は、位相周波数検出器１１２によって、例えばトランジスタスイッチ９１１の制御によって、バイアスされる。
【0032】
少なくとも１つの実施形態では、カレントミラー回路９０３のバイアス電流回路９１３は、第１のｐＦＥＴ９１５および第２のｐＦＥＴ９１７を含む、相互接続されたｐ型電界効果トランジスタ（ＦＥＴ）の対を含んでおり、第１のｐＦＥＴ９１５および第２のｐＦＥＴ９１７のゲートは、例えばトランジスタスイッチ９１１を介して、位相周波数検出器１１２に選択的に接続される。カレントミラー回路９０３はさらに、第２のｐＦＥＴ９１７のドレインに接続されたドレインを有するｎ型ＦＥＴ（ｎＦＥＴ）９２１を含み、このｎＦＥＴ９２１のドレインは、ｎＦＥＴ９２１のゲートに接続されて制御電圧を発生させ、この制御電圧が遅延バッファ９４２とダミー負荷９６０Ａとに送信される。当該実施形態では、第１のｐＦＥＴ９１５および第２のｐＦＥＴ９１７のソースが電源に結合されており、またｎＦＥＴ９２１のソースがグラウンドに結合されている。
【0033】
図９Ｂは、少なくとも１つの代替的な実施形態による、ダミー負荷９６０Ｂに送信される制御電圧を発生させるための、チャージポンプ９１４のカレントミラー回路９０３を示す概略的なブロック図である。図９Ａの実施形態とは異なり、図９Ｂの実施形態では、制御電圧がバイアス電流回路９１３から直接に発生されるように変更されている。例えば、第１のｐＦＥＴ９１５および第２のｐＦＥＴ９１７のゲートが位相周波数検出器１１２に選択的に接続されて、このゲートによって制御電圧が発生され、遅延バッファ９４２とダミー負荷９６０Ｂとに送信されるようにすることができる。さらに、ダミー負荷９６０Ｂは、１つまたは複数の第２のトランジスタ９６６Ｂを含み、この第２のトランジスタ９６６Ｂは、第１のトランジスタ４６６に対して直列に選択的に接続され、かつ制御電圧に結合されたゲートを有し、電源、例えば電源４０１ａもしくはＬＤＯ４０１ｂに接続されたソースを有する。いくつかの実施形態では、１つまたは複数の第２のトランジスタ９６６Ｂは、特定の抵抗値を得るために選択的に接続されるトランジスタバンクを含む。
【0034】
図１０は、少なくとも１つの実施形態による、バイアス電圧の直流電圧（ＤＣ）変動を相殺するためのキャパシタとしてダミートランジスタを使用する遅延セル１０００の回路を示している。より具体的には、図３Ａを参照して論じた遅延セル３００に対する拡張として、遅延セル１０００には、遅延セル３００のｐＦＥＴのセットおよびｎＦＥＴのセットと同じタイプの電流源であるキャパシタとして機能するダミートランジスタＣｐａ，Ｃｐｂ，Ｃｎａ，Ｃｎｂのセットが追加されている。ダミートランジスタＣｐａ，Ｃｐｂ，Ｃｎａ，Ｃｎｂは、各ダミートランジスタの第１の端子としてのソースおよびドレインを結合することによりキャパシタとして動作して、各トランジスタの第２の端子としてのゲートを接続することができ、ここで、ダミートランジスタＣｐａ，ＣｐｂはｐＦＥＴであり、トランジスタＣｎａ，ＣｎｂはｎＦＥＴである。トランジスタＣｐａ，Ｃｐｂ，Ｃｎａ，Ｃｎｂは、ＭＯＳＦＥＴまたは異なるタイプのトランジスタであってよいが、説明を簡単にするためにＦＥＴとして示す。
【0035】
少なくともいくつかの実施形態では、トランジスタＣｐａは（例えばｐａノードの）第１のｐＦＥＴ３０３ａのドレインと負の制御電圧（Ｖｃｎ）との間に接続されており、トランジスタＣｐｂは（例えばｐｂノードの）第２のｐＦＥＴ３０３ｂのドレインとＶｃｎとの間に接続されており、ｐａノードおよびｐｂノードのバイアス電圧の直流電圧変動が相殺される。当該実施形態では、トランジスタＣｎａは第１のｎＦＥＴ３０９ａのソースと正の制御電圧（Ｖｃｐ）との間に接続されており、トランジスタＣｎｂは第２のｎＦＥＴ３０９ｂのソースとＶｃｐとの間に接続されており、ｎａノードおよびｎｂノードのバイアス電圧の直流電圧変動が相殺される。
【0036】
当該実施形態では、例えば、トランジスタＣｎａを介してＶｃｐへのｎａノードの電圧スイングを供給することにより、ｐａノードからの、第１のｐＦＥＴ３０３ａおよび第３のｐＦＥＴ３０６ａの寄生ゲート‐ドレイン（Ｃｇｄ）を介したノイズが相殺され、以降ｎｂノードについても同様である。さらに、例えば、トランジスタＣｐａを介してＶｃｎへのｐｂノードの電圧スイングを供給することにより、ｎａノードからの、第１のｎＦＥＴ３０９ａおよび第３のｎＦＥＴ３１２ａの寄生ゲート‐ドレインを介したノイズが相殺され、以降ｐｂノードについても同様である。
【0037】
種々の実施形態において、各ダミートランジスタＣｐａ，Ｃｐｂ，Ｃｎａ，Ｃｎｂのそれぞれは、ｐＦＥＴまたはｎＦＥＴのいずれにおいても、他のＦＥＴのほぼ１／２のサイズを有する。なぜなら、ｎａノードまたはｎｂノードの電圧スイングがｐａノードまたはｐｂノードの電圧スイングと等しければ、ｐＦＥＴのセットのそれぞれおよびｎＦＥＴのセットのそれぞれの寄生Ｃｇｄが、寄生Ｃｇｄにダミートランジスタの寄生Ｃｇｓを加えたものに等しくなるからである。よって、例えばｐｂノードの電圧に等しいｐａノードの電圧のパルス振幅と例えばｎｂノードの電圧に等しいｎａノードの電圧のパルス振幅とに従ってダミートランジスタＣｐａ，Ｃｐｂ，Ｃｎａ，Ｃｎｂのサイズを調整することにより、寄生容量によるノイズを最も効果的に相殺することができる。
【0038】
図１１Ａは少なくとも１つの実施形態による、図１０の回路の可変容量選択ケイパビリティを提供する回路を示す図である。当該実施形態では、ダミートランジスタＣｐａおよびＣｐｂはそれぞれ、例えばｐ型トランジスタから成るトランジスタアレイとすることができ、ダミートランジスタＣｎａおよびＣｎｂは、例えばｎ型トランジスタから成るトランジスタアレイとすることができる。図１１Ｂは、例として、トランジスタＣｐａに可変容量選択ケイパビリティを提供するトランジスタアレイを示している。
【0039】
当該実施形態では、コントローラ４５０は、容量選択信号１１０３を供給して、ダミートランジスタＣｐａに対する第１のトランジスタアレイの１つまたは複数の第１のダミートランジスタを選択し、ダミートランジスタＣｐｂに対する第２のトランジスタアレイの１つまたは複数の第２のダミートランジスタを選択する。さらに、コントローラ４５０は、容量選択信号１１０６を提供して、ダミートランジスタＣｎａに対する第３のトランジスタアレイの１つまたは複数の第３のダミートランジスタを選択し、ダミートランジスタＣｎｂに対する第４のトランジスタアレイの１つまたは複数の第４のダミートランジスタを選択することができる。
【0040】
図１２は、少なくともいくつかの実施形態による、スレーブ遅延セルの１つまたは複数のインバータにバイアス電圧を供給するために使用されるダミー負荷１２６０を含む概略的なブロック図である。当該実施形態では、図示されているように、マスタ遅延線１２０およびスレーブ遅延線１４０に対する遅延セルがそれぞれ変化している。例えば、ＭＤＬ遅延セル１２００Ａは、電源と相互結合された第１のｐＦＥＴおよびｎＦＥＴ列との間に結合された第１のｐＦＥＴを含み、この第１のｐＦＥＴは、マスタクロック（ＭＤＬクロック）によって制御される第１のインバータ列をインスタンス化する。さらに、ＳＤＬ遅延セル１２００Ｂは、電源と相互結合された第２のｐＦＥＴおよびｎＦＥＴ列との間に結合された第２のｐＦＥＴを含み、この第２のｐＦＥＴは、スレーブクロック（ＳＤＬクロック）によって制御される第２のインバータ列をインスタンス化する。正の制御電圧（Ｖｃｐ）により第１のｐＦＥＴおよび第２のｐＦＥＴの両方がイネーブルされ、その一方で、ダミー負荷１２６０を使用して、第２のｐＦＥＴのドレインおよび相互結合された第２のｐＦＥＴ列のｐＦＥＴのソースをバイアスすることができる。いくつかの実施形態では、ダミー負荷は図４または図７のダミー負荷４６０である。
【0041】
当該実施形態では、Ｖｃｐバイアス電圧により、インバータの遅延が制御される。スレーブクロックがスレーブＤＬＬ１３０に到達すると、ｐａノード電圧がインバータ電流によって降下し、次第に目標電圧へと落ち着いていき、ここで初期電圧は目標電圧よりも高く、これによりスレーブＤＬＬ遅延変動が生じる。スレーブ遅延線１４０の遅延セルにバイアス電圧を供給するためにダミー負荷１２６０を使用することにより、負荷電流が一定となり、例えば遅延変動を除去することができる。
【0042】
上記の説明では、詳細な説明のいくつかの部分をコンピュータメモリ内のデータビット上の演算のアルゴリズムおよび記号表現の観点において提示している。ここでのアルゴリズムの記述および表現は、データ処理分野の当業者が自身の作業の実質内容を他の当業者に最も効果的に伝えるために使用する手段である。アルゴリズムは、本明細書においてかつ一般に、所望の結果をもたらす自己矛盾のない各ステップのシーケンスであると考えられる。各ステップは、物理量の物理的な操作を要求するものである。通常であって必須ではないが、ここでの量とは、記憶、転送、結合、比較および他の方式での操作が可能な電気的もしくは磁気的な信号の形態を有する。主として一般的な使用上の理由から、時に応じて当該信号をビット、値、要素、記号、文字、用語、数値などのように称することが有益なこともあると判明している。
【0043】
ただし、これらの用語および同様の用語の全ては適切な物理量に関連付けられるべきであり、これらの量に適用される単なる便利なラベルにすぎないことに留意されたい。上記の説明から明らかであるように、特に別段の言明がない限り、説明全体を通して、「受信する」、「通信する」、「修正する」、「測定する」、「決定する」、「検出する」、「送信する」、「比較する」、「維持する」、「切り替える」、「制御する」などの用語を使用した論は、コンピューティングシステムのレジスタ内およびメモリ内の物理量（例えば電子的量）として表現されるデータをコンピューティングシステムのメモリ内またはレジスタ内または他の情報ストレージデバイス、伝送デバイスもしくはディスプレイデバイス内の物理量として同様に表現される他のデータへ操作および変換する、コンピューティングシステムまたは類似の電子コンピューティングデバイスのアクションおよびプロセスをいうものとする。
【0044】
「例」または「例示」なる用語は、本明細書では、例、事例または例示として機能することを意味するために使用される。「例」または「例示」として本明細書に記載される任意の態様または設計は、必ずしも他の態様または設計よりも好ましいまたは有利であると解釈されるべきではない。むしろ、「例」または「例示」なる用語の使用は、概念を具体的に提示することを意図するものである。本願において使用される場合、「または」なる用語は、排他的な「または」でなく、包括的な「または」を意味することを意図するものである。すなわち、特に別段の言明がない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを含む」とは、自然な包含的順列のいずれか、すなわち、ＸがＡを含む場合、ＸがＢを含む場合、またはＸがＡとＢとの両方を含む場合を意味することを意図するものであり、「ＸはＡまたはＢを含む」は、前述の事例のいずれのもとでも満たされる。さらに、本出願および添付の特許請求の範囲において使用される冠詞“ａ”および“ａｎ”は、特に別段の言明がない限り、または文脈から単数形に向けられていることが明らかでない限り、「１つ以上」を意味すると解されるべきである。さらに、全体を通して「実施形態」または「一実施形態」または「ある実施形態」または「１つの実施形態」なる用語の使用は、同じ実施形態または実施態様を意味するとの記載がない限り、このことを意図していない。
【0045】
本明細書にて説明した実施形態は、本明細書の動作を実行する装置にも関係しうる。当該装置は、必要な目的のために特別に構築されたものであってもよいし、またはコンピュータに記憶されたコンピュータプログラムによって選択的に作動またはリコンフィギュレーションされる汎用コンピュータを備えることもできる。このようなコンピュータプログラムは、非一時的なコンピュータ可読記憶媒体に保存されていてよく、例えば、以下に限定されるわけではないが、フロッピーディスク、光学ディスク、ＣＤ‐ＲＯＭおよび磁気光学ディスク、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気カードもしくは光学カード、フラッシュメモリ、または電子命令を記憶するのに適した任意のタイプの媒体を含む。「コンピュータ可読記憶媒体」なる用語は、１つまたは複数の命令セットを格納した単一のまたは複数の媒体（例えば中央型もしくは分散型のデータベースおよび／または関連するキャッシュおよびサーバ）を含むものと解されたい。用語「コンピュータ可読媒体」とは、機械により実行され、かつここでの各実施形態の方法論のうちのいずれか１つもしくは複数を機械に実施させるための命令セットを記憶し、符号化し、または搬送することのできる任意の媒体を含むものであると解されたい。したがって、「コンピュータ可読記憶媒体」なる用語は、機械により実行され、かつここでの各実施形態の方法論のうちのいずれか１つもしくは複数を機械に実施させるための命令セットを格納することができる任意の媒体、例えば、以下に限定されるものではないが、ソリッドステートメモリ、光学媒体、磁気媒体を含むと解されたい。
【0046】
上記の説明は、本開示の複数の実施形態の良好な理解を提供するための多数の特定の詳細、例えば特定のシステム、構成要素、方法などの実施例を示している。上記の説明は、例示的であって限定的ではないことが意図されていることを理解されたい。上記の説明を読んで理解した当業者には他の多くの実施形態が明らかであろう。したがって、本開示の範囲は、添付の特許請求の範囲に関して、かつ当該特許請求の範囲が権利付与する等価物の全範囲と共に、決定されるべきである。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図12】
【外国語明細書】