特開 2023-47874 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023047874

(43)【公開日】2023-04-06

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20230330BHJP

   H01L 29/47 20060101ALI20230330BHJP

   H01L 29/41 20060101ALI20230330BHJP

   H01L 29/423 20060101ALI20230330BHJP

【ＦＩ】

H01L29/80 F

H01L29/80 H

H01L29/48 M

H01L29/48 D

H01L29/44 S

H01L29/58 Z

H01L29/80 M

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2021157037

(22)【出願日】2021-09-27

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】野瀬 幸則

【テーマコード（参考）】

4M104

5F102

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104BB05

4M104BB09

4M104CC01

4M104CC03

4M104DD08

4M104DD09

4M104DD28

4M104DD34

4M104DD66

4M104DD68

4M104DD79

4M104EE06

4M104EE12

4M104EE17

4M104FF06

4M104FF07

4M104FF17

4M104GG12

4M104HH16

4M104HH20

5F102GB01

5F102GC01

5F102GD01

5F102GJ02

5F102GK04

5F102GL04

5F102GL07

5F102GM04

5F102GM08

5F102GQ01

5F102GR01

5F102GS01

5F102GS04

5F102GT01

5F102GV05

5F102GV06

5F102GV07

5F102GV08

5F102HC01

5F102HC11

5F102HC16

5F102HC19

5F102HC24

(57)【要約】

【課題】ゲート電極の電気抵抗を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、基板と、前記基板の上に設けられた半導体層と、前記半導体層の上に設けられ、第１開口が形成された絶縁層と、前記絶縁層の上に設けられ、前記第１開口を通じて前記半導体層に接触するゲート電極と、前記半導体層にオーミック接触するソース電極及びドレイン電極と、を有し、前記ゲート電極は、前記絶縁層の上に設けられ、前記基板の上面に垂直な方向からの平面視で前記基板に向かって、前記第１開口の内壁にその内壁が連なるように形成された第２開口を備える結晶性制御膜と、前記結晶性制御膜の上に設けられ、前記第２開口及び前記第１開口の各々の連なる内壁を通じて前記半導体層にショットキー接触する第１金属膜と、前記第１金属膜の上に設けられ、前記第１金属膜よりも電気抵抗が低い第２金属膜と、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板と、
前記基板の上に設けられた半導体層と、
前記半導体層の上に設けられ、第１開口が形成された絶縁層と、
前記絶縁層の上に設けられ、前記第１開口を通じて前記半導体層に接触するゲート電極と、
前記半導体層にオーミック接触するソース電極及びドレイン電極と、
を有し、
前記ゲート電極は、
前記絶縁層の上に設けられ、前記基板の上面に垂直な方向からの平面視で前記基板に向かって、前記第１開口の内壁にその内壁が連なるように形成された第２開口を備える結晶性制御膜と、
前記結晶性制御膜の上に設けられ、前記第２開口及び前記第１開口の各々の連なる内壁を通じて前記半導体層にショットキー接触する第１金属膜と、
前記第１金属膜の上に設けられ、前記第１金属膜よりも電気抵抗が低い第２金属膜と、
を有する半導体装置。

【請求項2】

前記半導体層は窒化物半導体層を含み、
前記第１金属膜はＮｉ膜であり、
前記結晶性制御膜の前記第１金属膜との界面における原子配列は、６回対称である請求項１に記載の半導体装置。

【請求項3】

前記結晶性制御膜は、ＺｎＯ膜、ＧａＮ膜、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、ＡｌＳｉＣｕ膜又はＡｌＮ膜を含む請求項１又は請求項２に記載の半導体装置。

【請求項4】

前記ゲート電極は、前記基板の上面に垂直な方向からの平面視で、
前記第１開口に重なる第１領域と、
前記第１領域に前記ソース電極側で水平方向へと連なる第２領域と、
前記第１領域に前記ドレイン電極側で水平方向へと連なる第３領域と、
を有し、
前記結晶性制御膜は、少なくとも、前記第２領域の一部と、前記第３領域の一部とに設けられている請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記第２領域における前記第２金属膜の電子線回折パターンの半値幅及び前記第３領域における前記第２金属膜の電子線回折パターンの半値幅は、前記第１領域における前記第２金属膜の電子線回折パターンの半値幅の４５倍以下である請求項４に記載の半導体装置。

【請求項6】

前記第２領域における前記第２金属膜の平均結晶粒径及び前記第３領域における前記第２金属膜の平均結晶粒径は、前記第１領域における前記第２金属膜の平均結晶粒径の６０％以上である請求項４又は請求項５に記載の半導体装置。

【請求項7】

前記結晶性制御膜の厚さは、１０ｎｍ以上３０ｎｍ以下である請求項１から請求項６のいずれか１項に記載の半導体装置。

【請求項8】

前記ゲート電極の前記絶縁層の上面よりも上側の部分は、前記ソース電極及び前記ドレイン電極が並ぶ方向に垂直、かつ前記基板の上面に平行な方向からの断面視で、前記絶縁層に近づくほど幅が広くなるテーパ形状を有する請求項１から請求項７のいずれか１項に記載の半導体装置。

【請求項9】

前記絶縁層は、非晶質層である請求項１から請求項８のいずれか１項に記載の半導体装置。

【請求項10】

基板と、
前記基板の上に設けられた半導体層と、
前記半導体層の上に設けられ、第１開口が形成された絶縁層と、
前記絶縁層の上に設けられ、前記第１開口を通じて前記半導体層に接触するゲート電極と、
前記半導体層にオーミック接触するソース電極及びドレイン電極と、
を有し、
前記ゲート電極は、
前記絶縁層の上に設けられ、前記第１開口の内壁にその内壁が連なるように形成された第２開口を備えるＺｎＯ膜と、
前記ＺｎＯ膜の上に設けられ、前記第２開口及び前記第１開口の各々が互いに連なる内壁を通じて前記半導体層にショットキー接触するＮｉ膜と、
前記Ｎｉ膜の上に設けられ、前記Ｎｉ膜よりも電気抵抗が低いＡｕ膜と、
を有する半導体装置。

【請求項11】

基板の上に半導体層を形成する工程と、
前記半導体層にオーミック接触するソース電極及びドレイン電極を形成する工程と、
前記半導体層の上に絶縁層を形成する工程と、
前記絶縁層の上に結晶性制御膜を形成する工程と、
前記結晶性制御膜に第２開口を形成する工程と、
前記絶縁層に前記第２開口の内壁がその内壁に連なるように第１開口を形成する工程と、
前記第２開口及び前記第１開口の開口幅より大きな開口幅を備える第３開口を備えたレジストマスクを形成する工程と、
前記第３開口を通じて、前記第２開口及び前記第１開口の各々が互いに内壁を通じて前記半導体層にショットキー接触する第１金属膜を前記結晶性制御膜の上に形成する工程と、
前記第３開口を通じて、前記第１金属膜よりも電気抵抗が低い第２金属膜を前記第１金属膜の上に形成する工程と、
前記レジストマスクを除去する工程と、
を有する半導体装置の製造方法。

【請求項12】

前記結晶性制御膜を形成する工程において、前記基板の温度は１５０℃以上５００℃以下である請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記第１金属膜及び前記第２金属膜は、蒸着法により形成される請求項１１又は請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記第１金属膜を形成する工程及び前記第２金属膜を形成する工程における前記基板の温度は８０℃以下である請求項１１から請求項１３のいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体層にゲート電極がショットキー接触した半導体装置がある。この半導体装置では、ゲート電極の近傍での電界集中を緩和するために、半導体層の上に絶縁層が形成され、ゲート電極の一部が絶縁層の上に設けられている（特許文献１、２）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－２０７０８６号公報

【特許文献2】特開２０１９－２１６１８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１、２に記載の半導体装置によれば、所期の目的が達成されるものの、より高い特性を得るためにゲート電極の低抵抗化が望まれる。

【0005】

本開示は、ゲート電極の電気抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の半導体装置は、基板と、前記基板の上に設けられた半導体層と、前記半導体層の上に設けられ、第１開口が形成された絶縁層と、前記絶縁層の上に設けられ、前記第１開口を通じて前記半導体層に接触するゲート電極と、前記半導体層にオーミック接触するソース電極及びドレイン電極と、を有し、前記ゲート電極は、前記絶縁層の上に設けられ、前記基板の上面に垂直な方向からの平面視で前記基板に向かって、前記第１開口の内壁にその内壁が連なるように形成された第２開口を備える結晶性制御膜と、前記結晶性制御膜の上に設けられ、前記第２開口及び前記第１開口の各々の連なる内壁を通じて前記半導体層にショットキー接触する第１金属膜と、前記第１金属膜の上に設けられ、前記第１金属膜よりも電気抵抗が低い第２金属膜と、を有する。

【発明の効果】

【0007】

本開示によれば、ゲート電極の電気抵抗を低減できる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係る半導体装置を示す断面図である。

【図2】図２は、ゲート電極を拡大して示す断面図である。

【図3】図３は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。

【図4】図４は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。

【図5】図５は、実施形態に係る半導体装置の製造方法を示す断面図（その３）である。

【図6】図６は、実施形態に係る半導体装置の製造方法を示す断面図（その４）である。

【図7】図７は、実施形態に係る半導体装置の製造方法を示す断面図（その５）である。

【図8】図８は、実施形態に係る半導体装置の製造方法を示す断面図（その６）である。

【図9】図９は、実施形態に係る半導体装置の製造方法を示す断面図（その７）である。

【図10】図１０は、実施形態に係る半導体装置の製造方法を示す断面図（その８）である。

【図11】図１１は、実施形態に係る半導体装置の製造方法を示す断面図（その９）である。

【図12】図１２は、実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。

【図13】図１３は、実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。

【図14】図１４は、実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

【0010】

〔１〕 本開示の一態様に係る半導体装置は、基板と、前記基板の上に設けられた半導体層と、前記半導体層の上に設けられ、第１開口が形成された絶縁層と、前記絶縁層の上に設けられ、前記第１開口を通じて前記半導体層に接触するゲート電極と、前記半導体層にオーミック接触するソース電極及びドレイン電極と、を有し、前記ゲート電極は、前記絶縁層の上に設けられ、前記基板の上面に垂直な方向からの平面視で前記基板に向かって、前記第１開口の内壁にその内壁が連なるように形成された第２開口を備える結晶性制御膜と、前記結晶性制御膜の上に設けられ、前記第２開口及び前記第１開口の各々の連なる内壁を通じて前記半導体層にショットキー接触する第１金属膜と、前記第１金属膜の上に設けられ、前記第１金属膜よりも電気抵抗が低い第２金属膜と、を有する。

【0011】

結晶性制御膜の上に第１金属膜が形成される。このため、第１金属膜が絶縁層に接するように絶縁層の上に形成される場合と比較して、第１金属膜の結晶性が向上する。第２金属膜の結晶性は第１金属膜の結晶性の影響を受けるため、第２金属膜の結晶性も向上する。従って、ゲート電極の電気抵抗を低減できる。ゲート電極の低減により、ゲート電極に入力される信号の損失を低減し、高周波利得の劣化を低減できる。このため、半導体装置の特性及び信頼性を向上できる。

【0012】

〔２〕 〔１〕において、前記半導体層は窒化物半導体層を含み、前記第１金属膜はＮｉ膜であり、前記結晶性制御膜の前記第１金属膜との界面における原子配列は、６回対称であってもよい。この場合、Ｎｉ膜の結晶性を向上させやすい。

【0013】

〔３〕 〔１〕又は〔２〕において、前記結晶性制御膜は、ＺｎＯ膜、ＧａＮ膜、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、ＡｌＳｉＣｕ膜又はＡｌＮ膜を含んでもよい。この場合、Ｎｉ膜の結晶性を向上させやすい。

【0014】

〔４〕 〔１〕～〔３〕において、前記ゲート電極は、前記基板の上面に垂直な方向からの平面視で、前記第１開口に重なる第１領域と、前記第１領域に前記ソース電極側で水平方向へと連なる第２領域と、前記第１領域に前記ドレイン電極側で水平方向へと連なる第３領域と、を有し、前記結晶性制御膜は、少なくとも、前記第２領域の一部と、前記第３領域の一部とに設けられていてもよい。この場合、ゲート電極の近傍における電界集中を緩和しやすい。また、第２領域及び第３領域における第１金属膜及び第２金属膜の結晶性の低下を抑制できる。

【0015】

〔５〕 〔４〕において、前記第２領域における前記第２金属膜の電子線回折パターンの半値幅及び前記第３領域における前記第２金属膜の電子線回折パターンの半値幅は、前記第１領域における前記第２金属膜の電子線回折パターンの半値幅の４５倍以下であってもよい。この場合、ゲート電極の電気抵抗を特に低減しやすい。

【0016】

〔６〕 〔４〕又は〔５〕において、前記第２領域における前記第２金属膜の平均結晶粒径及び前記第３領域における前記第２金属膜の平均結晶粒径は、前記第１領域における前記第２金属膜の平均結晶粒径の６０％以上であってもよい。この場合、ゲート電極の電気抵抗を特に低減しやすい。

【0017】

〔７〕 〔１〕～〔６〕において、前記結晶性制御膜の厚さは、１０ｎｍ以上３０ｎｍ以下であってもよい。この場合、結晶性制御膜の形成時のエッチングにおいてサイドエッチングを抑制しながら、第１金属膜の結晶性が向上しやすい。

【0018】

〔８〕 〔１〕～〔７〕において、前記ゲート電極の前記絶縁層の上面よりも上側の部分は、前記ソース電極及び前記ドレイン電極が並ぶ方向に垂直、かつ前記基板の上面に平行な方向からの断面視で、前記絶縁層に近づくほど幅が広くなるテーパ形状を有してもよい。レジストマスクを用いた堆積法によりゲート電極を形成した場合、ゲート電極はこのような形状になりやすい。

【0019】

〔９〕 〔１〕～〔８〕において、前記絶縁層は、非晶質層であってもよい。この場合、ゲート電極と半導体層との間のリークを抑制しやすい。

【0020】

〔１０〕 本開示の他の一態様に係る半導体装置は、基板と、前記基板の上に設けられた半導体層と、前記半導体層の上に設けられ、第１開口が形成された絶縁層と、前記絶縁層の上に設けられ、前記第１開口を通じて前記半導体層に接触するゲート電極と、前記半導体層にオーミック接触するソース電極及びドレイン電極と、を有し、前記ゲート電極は、前記絶縁層の上に設けられ、前記第１開口の内壁にその内壁が連なるように形成された第２開口を備えるＺｎＯ膜と、前記ＺｎＯ膜の上に設けられ、前記第２開口及び前記第１開口の各々が互いに連なる内壁を通じて前記半導体層にショットキー接触するＮｉ膜と、前記Ｎｉ膜の上に設けられ、前記Ｎｉ膜よりも電気抵抗が低いＡｕ膜と、を有する。

【0021】

ＺｎＯ膜の上にＮｉ膜が形成されるため、Ｎｉ膜が絶縁層に接するように絶縁層の上に形成される場合と比較して、Ｎｉ膜の結晶性が向上する。Ａｕ膜の結晶性はＮｉ膜の結晶性の影響を受けるため、Ａｕ膜の結晶性も向上する。従って、ゲート電極の電気抵抗を低減できる。ゲート電極の低減により、ゲート電極に入力される信号の損失を低減し、高周波利得の劣化を低減できる。このため、半導体装置の特性及び信頼性を向上できる。

【0022】

〔１１〕 本開示の他の一態様に係る半導体装置の製造方法は、基板の上に半導体層を形成する工程と、前記半導体層にオーミック接触するソース電極及びドレイン電極を形成する工程と、前記半導体層の上に絶縁層を形成する工程と、前記絶縁層の上に結晶性制御膜を形成する工程と、前記結晶性制御膜に第２開口を形成する工程と、前記絶縁層に前記第２開口の内壁がその内壁に連なるように第１開口を形成する工程と、前記第２開口及び前記第１開口の開口幅より大きな開口幅を備える第３開口を備えたレジストマスクを形成する工程と、前記第３開口を通じて、前記第２開口及び前記第１開口の各々が互いに内壁を通じて前記半導体層にショットキー接触する第１金属膜を前記結晶性制御膜の上に形成する工程と、前記第３開口を通じて、前記第１金属膜よりも電気抵抗が低い第２金属膜を前記第１金属膜の上に形成する工程と、前記レジストマスクを除去する工程と、を有する。

【0023】

結晶性制御膜の上に第１金属膜が形成されるため、第１金属膜が絶縁層に接するように絶縁層の上に形成される場合と比較して、第１金属膜の結晶性が向上する。第２金属膜の結晶性は第１金属膜の結晶性の影響を受けるため、第２金属膜の結晶性も向上する。従って、ゲート電極の電気抵抗を低減できる。ゲート電極の低減により、ゲート電極に入力される信号の損失を低減し、高周波利得の劣化を低減できる。このため、半導体装置の特性及び信頼性を向上できる。

【0024】

〔１２〕 〔１１〕において、前記結晶性制御膜を形成する工程において、前記基板の温度は１５０℃以上５００℃以下であってもよい。

【0025】

〔１３〕 〔１１〕又は〔１２〕において、前記第１金属膜及び前記第２金属膜は、蒸着法により形成されてもよい。

【0026】

〔１４〕 〔１１〕～〔１３〕において、前記第１金属膜を形成する工程及び前記第２金属膜を形成する工程における前記基板の温度は８０℃以下であってもよい。

【0027】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0028】

本開示の実施形態は、窒化物半導体を用いた高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を含む半導体装置に関する。図１は、実施形態に係る半導体装置を示す断面図である。

【0029】

実施形態に係る半導体装置１は、基板１０と、複数の窒化物半導体層を含み基板１０上に設けられた半導体積層部２０とを備える。基板１０は、例えば（０００１）面を有するＳｉＣ基板であり、半導体積層部２０の積層方向は例えば［０００１］方向である。半導体積層部２０は、基板１０側から順に形成される核生成層１２、チャネル層１４、バリア層１６及びキャップ層１８を含む。核生成層１２は、チャネル層１４に対するシード層として機能する。例えば、核生成層１２はＡｌＮ層であり、核生成層１２の厚さは５ｎｍ以上２０ｎｍ以下である。チャネル層１４は、核生成層１２上にエピタキシャル成長されており、電子走行層として機能する。例えば、チャネル層１４はアンドープＧａＮ層であり、チャネル層１４の厚さは５００ｎｍである。半導体積層部２０は、半導体層の一例である。

【0030】

バリア層１６は、チャネル層１４上にエピタキシャル成長されており、電子供給層として機能する。例えば、バリア層１６はＡｌＧａＮ層、ＩｎＡｌＮ層又はＩｎＡｌＧａＮ層であり、バリア層１６の厚さは５ｎｍ以上３０ｎｍ以下である。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６がＡｌＧａＮ層である場合、バリア層１６のＡｌ組成は、例えば０．１５以上０．３５以下である。バリア層１６の導電型がｎ型であってもよく、バリア層１６がアンドープであってもよい。バリア層１６とチャネル層１４とは互いに接してもよく、バリア層１６とチャネル層１４との間にスペーサ層（図示せず）が介在してもよい。バリア層１６及びチャネル層１４には、これらの間の格子定数の相違に起因する歪みが生じている。この歪みにより、バリア層１６とチャネル層１４との界面近傍であってチャネル層１４側の領域にピエゾ電荷に由来する二次元電子ガス（２ＤＥＧ）が生じ、チャネル領域が形成される。

【0031】

キャップ層１８は、バリア層１６上にエピタキシャル成長されている。例えば、キャップ層１８はＧａＮ層であり、キャップ層１８の厚さは５ｎｍである。例えば、キャップ層１８の導電型はｎ型である。

【0032】

半導体装置は、ソース電極２２及びドレイン電極２４を更に備える。ソース電極２２及びドレイン電極２４は、基板１０の上面に沿って並んでいる。ソース電極２２及びドレイン電極２４は、キャップ層１８の上に設けられており、半導体積層部２０にオーミック接触を形成している。ソース電極２２及びドレイン電極２４は、半導体積層部２０側から順に設けられたタンタル（Ｔａ）層、アルミニウム（Ａｌ）層及びＴａ層を熱処理（アロイ）することにより形成される。Ｔａ層に代えてＴｉ層が設けられてもよい。

【0033】

半導体装置１は、ＳｉＮパッシベーション膜２６を更に備える。例えば、ＳｉＮパッシベーション膜２６の厚さは２０ｎｍ以上１００ｎｍ以下である。ＳｉＮパッシベーション膜２６は非晶質の膜である。ＳｉＮパッシベーション膜２６は、ソース電極２２、ドレイン電極２４及びキャップ層１８の上に設けられており、ソース電極２２、ドレイン電極２４及びキャップ層１８を覆う。ＳｉＮパッシベーション膜２６に開口２６Ｇが形成されており、開口２６Ｇを通じて、ＳｉＮパッシベーション膜２６からキャップ層１８が露出する。ＳｉＮパッシベーション膜２６は絶縁層の一例である。開口２６Ｇは第１開口の一例である。

【0034】

半導体装置１は、ゲート電極２８を更に備える。ゲート電極２８は、ソース電極２２とドレイン電極２４との間でＳｉＮパッシベーション膜２６の上に設けられている。ここで、ゲート電極２８について詳細に説明する。図２は、ゲート電極２８を拡大して示す断面図である。

【0035】

ゲート電極２８は開口２６Ｇを覆っており、開口２６Ｇを通じて半導体積層部２０に接触している。ゲート電極２８は、酸化亜鉛（ＺｎＯ）膜５２と、ニッケル（Ｎｉ）膜５４と、金（Ａｕ）膜５６とを有する。

【0036】

ＺｎＯ膜５２はＳｉＮパッシベーション膜２６の上に設けられ、ＺｎＯ膜５２には開口５２Ｇが形成されている。開口５２Ｇの内壁部分と開口２６Ｇの内壁部分とは、基板の上面に垂直な方向からの平面視で、開口５２Ｇから開口２６Ｇに向かって滑らかに連続して形成されている。つまり、開口５２Ｇは、その内壁が開口２６Ｇの内壁に対し連なるように形成されている。例えば、ＺｎＯ膜５２の厚さは１０ｎｍ以上３０ｎｍ以下である。ＺｎＯ膜５２は結晶性制御膜の一例である。

【0037】

Ｎｉ膜５４はＺｎＯ膜５２の上に設けられ、開口５２Ｇ及び開口２６Ｇを通じて半導体積層部２０にショットキー接触する。Ｎｉ膜５４はＺｎＯ膜５２に接する。Ｎｉ膜５４は開口５２Ｇ及び開口２６Ｇを覆っている。Ｎｉ膜５４は開口２６Ｇ内の半導体積層部２０の上面から、開口２６Ｇ及び開口５２Ｇの互いに連なる各々の内壁面を経て、ＺｎＯ膜５２の上に乗り上げている。例えば、Ｎｉ膜５４の厚さは１ｎｍ以上２００ｎｍ以下である。Ｎｉ膜５４は第１金属膜の一例である。

【0038】

Ａｕ膜５６は開口２６Ｇ及び開口５２Ｇの内側からＳｉＮパッシベーション膜２６の上方にわたってＮｉ膜５４の上に設けられている。Ａｕ膜５６はＮｉ膜５４に接する。例えば、Ａｕ膜の厚さは３００ｎｍ以上８００ｎｍ以下である。Ａｕ膜５６の電気抵抗はＮｉ膜５４の電気抵抗よりも低い。Ａｕ膜５６は第２金属膜の一例である。

【0039】

ゲート電極２８は、基板の上面に垂直な方向からの平面視で、開口２６Ｇに重なる第１領域６２と、第１領域６２に対しソース電極２２側で水平方向に連なる第２領域６４と、第１領域６２に対しドレイン電極２４側で水平方向に連なる第３領域６６とを有する。第２領域６４及び第３領域６６はＳｉＮパッシベーション膜２６上に乗り上げている。ＳｉＮパッシベーション膜２６上におけるゲート電極２８の一対の側面２８Ａ，２８ＢはＳｉＮパッシベーション膜２６の上面に対して傾斜しており、半導体積層部２０から離れるほど互いに近づく。従って、ゲート電極２８のＳｉＮパッシベーション膜２６の上面よりも上側の部分は略台形状となっている。すなわち、ゲート電極２８のＳｉＮパッシベーション膜２６の上面よりも上側の部分は、ソース電極２２及びドレイン電極２４が並ぶ方向に垂直、かつ１０基板の上面に平行な方向からの断面視で、ＳｉＮパッシベーション膜２６に近づくほど幅が広くなるテーパ形状を有する。ゲート電極２８の一対の側面２８Ａ，２８Ｂは主にＡｕ膜５６によって構成されている。側面２６Ａはソース電極２２側の側面であり、側面２６Ｂはドレイン電極２４側の側面である。

【0040】

半導体装置１は、絶縁層３０を更に備える。絶縁層３０はゲート電極２８を覆う。絶縁層３０は、Ｓｉを含む絶縁性材料からなり、例えば、ＳｉＮ層、ＳｉＯ_２層又はＳｉＯＮ層である。例えば、絶縁層３０の厚さは２０ｎｍ以上４００ｎｍ以下である。ＳｉＮパッシベーション膜２６及び絶縁層３０に開口３２及び開口３４が形成されている。開口３２からソース電極２２が露出し、開口３４からドレイン電極２４が露出する。ソース電極２２に接続される配線（図示せず）が開口３２に設けられ、ドレイン電極２４に接続される配線（図示せず）が開口３４に設けられる。

【0041】

ここで、実施形態に係る半導体装置１の製造方法について説明する。図３～図１４は、実施形態に係る半導体装置１の製造方法を示す断面図である。

【0042】

まず、図３に示すように、有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法により、複数の窒化物半導体層を含む半導体積層部２０を基板１０の上に形成する。具体的には、まず、核生成層１２を基板１０の上に成長させる。核生成層１２がＡｌＮ層である場合、例えば、原料ガスはＴＭＡ（トリメチルアルミニウム）及びＮＨ_３（アンモニア）であり、核生成層１２を形成する際の基板１０の温度は１１００℃とする。次に、核生成層１２の上にチャネル層１４を成長させる。チャネル層１４がＧａＮ層である場合、例えば、原料ガスはＴＭＧ（トリメチルガリウム）及びＮＨ_３であり、チャネル層１４を形成する際の基板１０の温度は１０５０℃とする。次に、チャネル層１４の上にバリア層１６を成長させる。バリア層１６がＡｌＧａＮ層である場合、例えば、原料ガスはＴＭＡ、ＴＭＧ及びＮＨ_３であり、バリア層１６を形成する際の基板１０の温度は１０５０℃とする。次に、バリア層１６の上にキャップ層１８を成長させる。キャップ層１８がＧａＮ層である場合、例えば、原料ガスはＴＭＧ及びＮＨ_３であり、キャップ層１８を形成する際の基板１０の温度は１０５０℃とする。

【0043】

次に、図４に示すように、リソグラフィー及びリフトオフ技術を用いて、キャップ層１８の上にソース電極２２及びドレイン電極２４を蒸着法により形成する。その後、５００℃以上６００℃以下の温度での熱処理による合金化を行う。

【0044】

次に、図５に示すように、ソース電極２２、ドレイン電極２４及び半導体積層部２０を覆うＳｉＮパッシベーション膜２６を形成する。ＳｉＮパッシベーション膜２６は、例えばプラズマＣＶＤ法又はスパッタ法により形成できる。例えば、プラズマＣＶＤ法によりＳｉＮパッシベーション膜２６を形成する場合、基板１０の温度は２５０℃以上３５０℃以下とする。

【0045】

次に、図６に示すように、ＳｉＮパッシベーション膜２６の上にＺｎＯ膜５２を形成する。ＺｎＯ膜５２は、例えばスパッタ法、プラズマＣＶＤ法又は原子層堆積（atomic layer deposition：ＡＬＤ）法により形成できる。ＺｎＯ膜５２を形成する際の基板１０の温度（成長温度）は、例えば１５０℃以上５００℃以下とする。成長温度を１５０℃以上５００℃以下とすることで、ＺｎＯ膜５２のｃ軸配向性を向上しやすい。成長温度は、好ましくは２００℃以上４５０℃以下であり、より好ましくは２５０℃以上４００℃以下である。

【0046】

次に、図７に示すように、開口２６Ｇを形成する予定の領域に開口７２Ａを備えたレジストマスク７２をＺｎＯ膜５２の上に形成する。レジストマスク７２は、例えばレジストの塗布、露光及び現像により形成できる。

【0047】

次に、図８に示すように、ＺｎＯ膜５２の開口７２Ａから露出する部分をエッチングすることにより、ＺｎＯ膜５２に開口５２Ｇを形成する。ＺｎＯ膜５２のエッチングは、好ましくは塩素系ガスを用いた異方性ドライエッチングである。サイドエッチングが生じるおそれがあるが、ＨＣｌ、ＨＮＯ_３、ＣＨ_３ＣＯＯＨ等を用いたウェットエッチングが行われてもよい。

【0048】

なお、レジストマスク７２の形成に用いられる現像液、例えば水酸化テトラメチルアンモニウム（tetramethylammonium hydroxide：ＴＭＡＨ）によりＺｎＯ膜５２がエッチングされてもよい。

【0049】

次に、図９に示すように、ＳｉＮパッシベーション膜２６の開口７２Ａ及び開口５２Ｇから露出する部分をエッチングすることにより、ＳｉＮパッシベーション膜２６に開口２６Ｇを形成する。開口２６Ｇは、その内壁が開口５２Ｇの内壁に連なるように形成される。ＳｉＮパッシベーション膜２６のエッチングは、好ましくはフッ素系ガスを用いた異方性ドライエッチングである。

【0050】

次に、図１０に示すように、レジストマスク７２を除去する。次に、ＺｎＯ膜５２の上に、開口７４Ａを備えたレジストマスク７４と、開口７６Ａを備えたレジストマスク７６とを形成する。図１０に示された断面形状において、開口７６Ａの水平方向の開口幅は、開口５２Ｇ及び開口２６Ｇの水平方向の開口幅より大きい。また、開口７４Ａの水平方向の開口幅は、開口７６Ａの水平方向の開口幅よりも大きい。レジストマスク７４及びレジストマスク７６の形成では、レジストマスク７４用のレジストを塗布し、その後にレジストマスク７６用のレジストを塗布する。次いで、レジストマスク７６用のレジストに開口７６Ａを、その開口幅が開口５２Ｇ及び開口２６Ｇの開口幅より大きくなるように形成する。そして、レジストマスク７４用のレジストに開口７４Ａを、その開口幅が開口７６Ａの開口幅より大きくなるように形成する。レジストマスク７４及びレジストマスク７６がレジストマスク７８に含まれ、開口７４Ａ及び開口７６Ａが開口７８Ａに含まれる。開口７８Ａは第３開口の一例である。

【0051】

次に、図１１に示すように、蒸着法により、開口７６Ａ及び開口７４Ａを通じてＮｉ膜５４及びＡｕ膜５６をこの順で形成する。レジストマスク７６及びレジストマスク７４の劣化を避けるため、Ｎｉ膜５４及びＡｕ膜５６を形成する際の基板１０の温度は、好ましくは８０℃以下とし、更に好ましくは７０℃以下とする。Ｎｉ膜５４はＺｎＯ膜５２の上に形成され、開口５２Ｇ及び開口２６Ｇを通じて半導体積層部２０にショットキー接触する。Ａｕ膜５６は開口２６Ｇ及び開口５２Ｇの内側からＳｉＮパッシベーション膜２６の上方にわたってＮｉ膜５４の上に形成される。Ｎｉ膜５４の形成の際にレジストマスク７６の上にＮｉ膜５４Ａが形成され、Ａｕ膜５６の形成の際にＮｉ膜５４Ａの上にＡｕ膜５６Ａが形成される。

【0052】

次に、図１２に示すように、レジストマスク７６及びレジストマスク７４を除去する。レジストマスク７６及びレジストマスク７４の除去に伴って、Ｎｉ膜５４Ａ及びＡｕ膜５６Ａも除去される。つまり、リフトオフが行われる。

【0053】

次に、図１３に示すように、ＺｎＯ膜５２のＡｕ膜５６及びＮｉ膜５４から露出した部分を除去する。ＺｎＯ膜５２の除去は、例えばウェットエッチングにより行われる。ＺｎＯ膜５２の除去には、例えば塩酸又は硫酸の希釈溶液を使用できる。この結果、ＺｎＯ膜５２と、Ｎｉ膜５４と、Ａｕ膜５６とを備えたゲート電極２８が形成される。レジストマスク７４及びレジストマスク７６を用いてＮｉ膜５４及びＡｕ膜５６が形成されているため、ゲート電極２８のＳｉＮパッシベーション膜２６の上面よりも上側の部分は略台形状となる。すなわち、ゲート電極２８のＳｉＮパッシベーション膜２６の上面よりも上側の部分は、ソース電極２２及びドレイン電極２４が並ぶ方向に垂直、かつ１０基板の上面に平行な方向からの断面視で、ＳｉＮパッシベーション膜２６に近づくほど幅が広くなるテーパ形状を有する。

【0054】

次に、図１４に示すように、ゲート電極２８及びＳｉＮパッシベーション膜２６を覆う絶縁層３０を形成する。絶縁層３０は、例えばプラズマＣＶＤ法又はスパッタ法により形成できる。絶縁層３０を形成する際の基板１０の温度は、例えば２５０℃以上３５０℃以下とする。次に、絶縁層３０及びＳｉＮパッシベーション膜２６に開口３２及び開口３４を形成する。開口３２からソース電極２２が露出し、開口３４からドレイン電極２４が露出する。

【0055】

このようにして、実施形態に係る半導体装置１を製造できる。

【0056】

本実施形態では、結晶性制御膜であるＺｎＯ膜５２の上に、半導体積層部２０にショットキー接触するＮｉ膜５４が形成される。このため、Ｎｉ膜５４がＳｉＮパッシベーション膜２６に接するようにＳｉＮパッシベーション膜２６の上に形成される場合と比較して、Ｎｉ膜５４の結晶性が向上する。また、Ａｕ膜５６の結晶性はＮｉ膜５４の結晶性の影響を受ける。このため、本実施形態によれば、Ｎｉ膜５４がＳｉＮパッシベーション膜２６に接するようにＳｉＮパッシベーション膜２６の上に形成される場合と比較して、Ａｕ膜５６の結晶性も向上する。従って、本実施形態によれば、ゲート電極２８の電気抵抗を低減できる。ゲート電極２８の低減により、ゲート電極２８に入力される信号の損失を低減し、高周波利得の劣化を低減できる。このため、半導体装置１の特性及び信頼性を向上できる。

【0057】

本実施形態では、半導体積層部２０が窒化物半導体層を含み、Ｎｉ膜５４が窒化物半導体層にショットキー接触する。また、Ｎｉ膜５４のＺｎＯ膜５２との界面における原子配列は６回対称であり、ＺｎＯ膜５２のＮｉ膜５４との界面における原子配列は６回対称である。従って、Ｎｉ膜５４の結晶性を向上させやすい。

【0058】

結晶性制御膜としてのＺｎＯ膜に不純物がドーピングされていてもよく、ドーピングされていなくてもよい。不純物がドーピングされている場合、その濃度は、例えば１原子％以上１０原子％以下である。ＺｎＯ膜にドーピングされる不純物としては、例えばＢ、Ａｌ、Ｇａ及びＩｎが挙げられる。結晶性制御膜はＺｎＯ膜に限定されず、結晶性制御膜がＧａＮ膜、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、ＡｌＳｉＣｕ膜又はＡｌＮ膜を含んでいてもよい。これらの膜の第１金属膜との界面における原子配列も６回対称である。ＧａＮ膜に不純物がドーピングされていてもよく、ドーピングされていなくてもよい。ＧａＮ膜にドーピングされる不純物としては、例えばＳｉ及びＧｅが挙げられる。

【0059】

ゲート電極２８に第１領域６２、第２領域６４及び第３領域６６が含まれるため、ゲート電極２８の近傍における電界集中を緩和できる。また、第２領域６４及び第３領域６６にＺｎＯ膜５２が設けられるため、第２領域６４及び第３領域６６におけるＮｉ膜５４及びＡｕ膜５６の結晶性の低下を抑制できる。

【0060】

ＳｉＮパッシベーション膜２６が非晶質の膜であるため、ゲート電極２８と半導体積層部２０との間のリークを抑制しやすい。

【0061】

なお、Ｎｉ膜５４とＡｕ膜５６との間に、Ｐｄ膜、Ｐｔ膜又はＲｕ膜等のバリアメタル膜が設けられてもよい。バリアメタル膜の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。また、Ａｕ膜５６の上に、Ｔａ膜、ＴａＮ膜、Ｈｆ膜、ＨｆＮ膜、Ｚｒ膜、ＺｒＮ膜、Ｗ膜又はＷＮ膜等が設けられてもよい。

【0062】

本開示において、第２領域における第２金属膜の電子線回折パターンの半値幅及び第３領域における第２金属膜の電子線回折パターンの半値幅は、第１領域における第２金属膜の電子線回折パターンの半値幅の、好ましくは４５倍以下であり、より好ましくは３０倍以下であり、更に好ましくは２０倍以下である。第２領域における第２金属膜の電子線回折パターンの半値幅及び第３領域における第２金属膜の電子線回折パターンの半値幅が小さいほど、ゲート電極の電気抵抗を低減しやすい。

【0063】

第２金属膜の電子線回折パターンの半値幅は、次のようにして測定できる。収束イオンビーム（focused ion beam：ＦＩＢ）を用いてゲート電極２８の断面を薄片加工し、断面を露出させる。薄片の厚みは５０ｎｍ～２００ｎｍ程度が望ましい。透過型電子顕微鏡（transmission electron microscope：ＴＥＭ）を用いてゲート電極２８の断面に垂直に電子線を入射させる。第２金属膜が結晶性を有するため、試料（薄片）を透過した電子線は結晶の周期性に対応して特定の方向に強め合い、検出器上にスポット状に結像し、電子線回折パターンが得られる。電子線回折パターンのうち、１１１回折点または－１－１－１回折点の強度プロファイルを抽出し、その半値幅を測定する。

【0064】

第１領域では、第１金属膜が窒化物半導体膜に接し、第２領域及び第３領域では、第１金属膜と窒化物半導体膜との間にＳｉＮパッシベーション膜２６が存在する。第１領域中の第２金属膜、第２領域中の第２金属膜及び第３領域中の第２金属膜のそれぞれについて、電子線回折パターンを取得し、半値幅を測定することで、下地が異なる領域の（１１１）配向性を定量化し、比較できる。

【0065】

本開示において、第２領域における第２金属膜の平均結晶粒径及び第３領域における第２金属膜の平均結晶粒径は、第１領域における第２金属膜の平均結晶粒径の、好ましくは６０％以上であり、より好ましくは７０％以上であり、更に好ましくは８０％以上である。第２領域における第２金属膜の平均結晶粒径及び第３領域における第２金属膜の平均結晶粒径が大きいほど、第１金属膜と第２金属膜との間での相互拡散を抑制し、ゲート電極の電気抵抗を低減しやすい。

【0066】

第２金属膜の平均結晶粒径は、例えば、原子間力顕微鏡を用いて測定できる。

【0067】

本開示において、結晶性制御膜の厚さは、好ましくは１０ｎｍ以上３０ｎｍ以下であり、より好ましくは１５ｎｍ以上２５ｎｍ以下である。結晶性制御膜が過剰に薄い場合、第１金属膜の結晶性が向上しにくくなるおそれがある。また、結晶性制御膜が過剰に厚い場合、結晶性制御膜のエッチング時にサイドエッチングが生じるおそれがある。

【0068】

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

【符号の説明】

【0069】

１：半導体装置
１０：基板
１２：核生成層
１４：チャネル層
１６：バリア層
１８：キャップ層
２０：半導体積層部
２２：ソース電極
２４：ドレイン電極
２６：ＳｉＮパッシベーション膜
２６Ｇ：開口
２８：ゲート電極
２８Ａ、２８Ｂ：側面
３０：絶縁層
３２、３４：開口
５２：ＺｎＯ膜
５２Ｇ：開口
５４、５４Ａ：Ｎｉ膜
５６、５６Ａ：Ａｕ膜
６２：第１領域
６４：第２領域
６６：第３領域
７２、７４、７６、７８：レジストマスク
７２Ａ、７４Ａ、７６Ａ、７８Ａ：開口

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】