特開 2023-48147 統合型レーダ信号処理回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023048147

(43)【公開日】2023-04-06

(54)【発明の名称】統合型レーダ信号処理回路

(51)【国際特許分類】

   G01S 7/02 20060101AFI20230330BHJP

   G01S 13/34 20060101ALI20230330BHJP

【ＦＩ】

G01S7/02 218

G01S13/34

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022152167

(22)【出願日】2022-09-26

(31)【優先権主張番号】10 2021 124 870.1

(32)【優先日】2021-09-27

(33)【優先権主張国・地域又は機関】DE

(71)【出願人】

【識別番号】599158797

【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト

【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ

【住所又は居所原語表記】Ａｍ Ｃａｍｐｅｏｎ １－１５， ８５５７９ Ｎｅｕｂｉｂｅｒｇ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100134315

【弁理士】

【氏名又は名称】永島 秀郎

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】マークス ビヒル

(72)【発明者】

【氏名】マイユール ジャナン

【テーマコード（参考）】

5J070

【Ｆターム（参考）】

5J070AB17

5J070AC01

5J070AC02

5J070AC06

5J070AC11

5J070AD06

5J070AD08

5J070AD09

5J070AF03

5J070AH31

5J070AH35

(57)【要約】      （修正有）

【課題】迅速に反応できるレーダシステム信号処理を提供する。
【解決手段】統合型レーダ信号処理回路は、第１および第２のインデックスを有するフィールドによって表されるレーダマップを生成する信号処理ユニットと、レーダマップにおいて、潜在的な目標を識別するピーク検出ユニットと、ハードウェアアクセラレータと、を有し、ピーク検出ユニットは、それぞれ、第１および第２のインデックスに沿ってレーダマップをスキャンして、第１および第２のインデックスの関数としてピークを識別する第１および第２の検出ビットマップをレーダデータメモリに記憶する第１および第２のピーク検出ユニットを有し、第１および第２の検出ビットマップは、個別のビットを使用してそれぞれのピークを識別し、レーダデータメモリに接続されているハードウェアアクセラレータは、第１および第２の検出ビットマップの個々のビットを処理するハードウェアアクセラレータである。
【選択図】図６

【特許請求の範囲】

【請求項1】

統合型レーダ信号処理回路であって、前記統合型レーダ信号処理回路は、
第１のインデックスおよび第２のインデックスを有するフィールドによって表されるレーダマップを生成するように構成されている信号処理ユニットと、
前記レーダマップにおいて、潜在的な目標を識別するように構成されているピーク検出ユニットと、
ハードウェアアクセラレータと、
を有し、
前記ピーク検出ユニットは、
前記第１のインデックスに沿って前記レーダマップをスキャンして、前記第１のインデックスの関数としてピークを識別する第１の検出ビットマップをレーダデータメモリに記憶するように構成されている第１のピーク検出ユニットと、
前記第２のインデックスに沿って前記レーダマップをスキャンして、前記第２のインデックスの関数としてピークを識別する第２の検出ビットマップを前記レーダデータメモリに出力するように構成されている第２のピーク検出サブユニットと、
を有し、
前記第１の検出ビットマップおよび前記第２の検出ビットマップは、個別のビットを使用してそれぞれの前記ピークを識別し、
前記ハードウェアアクセラレータは、前記レーダデータメモリに接続されており、前記ハードウェアアクセラレータは、前記第１の検出ビットマップおよび前記第２の検出ビットマップの個々のビットを処理するように構成されているビット単位型ハードウェアアクセラレータである、
統合型レーダ信号処理回路。

【請求項2】

前記ハードウェアアクセラレータは、前記第１の検出ビットマップおよび／または前記第２の検出ビットマップを転置するように構成されている、
請求項１記載の統合型レーダ信号処理回路。

【請求項3】

前記ハードウェアアクセラレータは、前記第１の検出ビットマップおよび前記第２の検出ビットマップを組み合わされた検出ビットマップに組み合わせるように構成されている、
請求項１または２記載の統合型レーダ信号処理回路。

【請求項4】

前記第１の検出ビットマップと前記第２の検出ビットマップとの前記組み合わせは、前記第１の検出ビットマップのそれぞれのビットと、前記第２の検出ビットマップのそれぞれのビットと、の論理積を有し、これにより、前記組み合わされた検出ビットマップにより、前記第１の検出ビットマップによっても、また、前記第２の検出ビットマップによっても識別されるピークが識別される、
請求項３記載の統合型レーダ信号処理回路。

【請求項5】

前記ハードウェアアクセラレータは、前記組み合わせに対して前記第１の検出ビットマップを転置するように構成されており、これにより、前記組み合わせの際に、前記第１の検出ビットマップのそれぞれのビットと、前記第２の検出ビットマップの前記ビットと、が組み合わされ、前記第２の検出ビットマップの前記ビットは、前記第１の検出ビットマップの前記ビットの前記第１のインデックスの値を前記第２のインデックスの値として、かつ、前記第１の検出ビットマップの前記ビットの前記第２のインデックスの前記値を前記第１のインデックスの値として有する、
請求項３または４記載の統合型レーダ信号処理回路。

【請求項6】

前記ハードウェアアクセラレータは、前記組み合わされた検出ビットマップによって識別されるピークの前記第１のインデックスの値および前記第２のインデックスの値を算出するように構成されている、
請求項３から５までのいずれか１項記載の統合型レーダ信号処理回路。

【請求項7】

前記ハードウェアアクセラレータは、前記組み合わされた検出ビットマップによって識別される前記ピークの前記第１のインデックスの値と、前記第２のインデックスの所属の値と、のリストを生成して出力するように構成されている、
請求項６記載の統合型レーダ信号処理回路。

【請求項8】

前記ハードウェアアクセラレータは、
前記組み合わされた検出ビットマップを記憶するメモリ素子と、
ビットをカウントするためのハードウェアカウンタと、
ハードウェアカウンタによって識別される前記ビットを受信し、前記ビットによってピークが識別される場合に、対応する結果を出力するための比較論理部と、
を有する、
請求項３から７までのいずれか１項記載の統合型レーダ信号処理回路。

【請求項9】

前記比較論理部は、前記ハードウェアカウンタの上位ビットによって与えられる第１の値と、前記ハードウェアカウンタの下位ビットによって与えられる第２の値と、をピークのインデックス対として出力するように構成されている前記ハードウェアアクセラレータのリスト生成回路に、前記結果を出力するように構成されている、
請求項８記載の統合型レーダ信号処理回路。

【請求項10】

前記レーダデータメモリは、前記統合型レーダ信号処理回路の内部メモリである、
請求項１から９までのいずれか１項記載の統合型レーダ信号処理回路。

【請求項11】

前記ハードウェアアクセラレータは、内部ビットマップメモリを有し、前記内部ビットマップメモリは、前記第１の検出ビットマップ、前記第２の検出ビットマップおよび／または前記第１の検出ビットマップと前記第２の検出ビットマップとの組み合わせを記憶するように構成されており、かつ、記憶された検出ビットマップをビットストリームとして、前記ハードウェアアクセラレータの処理論理回路に出力するように構成されており、前記処理論理回路は、前記ビットストリームの前記ビットを個別に処理するように構成されている、
請求項１から１０までのいずれか１項記載の統合型レーダ信号処理回路。

【請求項12】

前記処理論理回路は、前記ビットストリームのそれぞれのビットと固定値とを比較するか、または、別のビットマップのビットストリームのそれぞれのビットと組み合わせるように構成されている、
請求項１１記載の統合型レーダ信号処理回路。

【請求項13】

前記ハードウェアアクセラレータは、前記第１の検出ビットマップ、前記第２の検出ビットマップおよび／または前記第１の検出ビットマップと前記第２の検出ビットマップとの前記組み合わせを前記内部ビットマップメモリに完全に読み込み、次いでビット毎に処理するように構成されている、
請求項１１または１２記載の統合型レーダ信号処理回路。

【請求項14】

前記ハードウェアアクセラレータは、読み出しインタフェースを有し、前記読み出しインタフェースは、前記第１の検出ビットマップ、前記第２の検出ビットマップおよび／または前記第１の検出ビットマップと前記第２の検出ビットマップとの前記組み合わせを前記レーダデータメモリから前記内部ビットマップメモリに読み込むように構成されており、前記読み出しインタフェースは、前記第１の検出ビットマップ、前記第２の検出ビットマップおよび／または前記第１の検出ビットマップと前記第２の検出ビットマップとの前記組み合わせの行または列を並列に読み込むように構成されている、
請求項１１から１３までのいずれか１項記載の統合型レーダ信号処理回路。

【請求項15】

前記第１のインデックスは、距離インデックスでありかつ前記第２のインデックスは、ドップラーインデックスである、
前記第１のインデックスは、距離インデックスでありかつ前記第２のインデックスは、ドップラーインデックスである、または、
前記第１のインデックスは、速度インデックスでありかつ前記第２のインデックスは、方向インデックスである、
請求項１から１４までのいずれか１項記載の統合型レーダ信号処理回路。

【発明の詳細な説明】

【技術分野】

【0001】

実施例は一般に、統合型レーダ信号処理回路に関する。

【背景技術】

【0002】

レーダ検出の結果は、ビットマップ（英語：Bitmap）の形態で表すことができる。このようなビットマップのそれぞれのエントリは、２つのインデックスの値により（例えば、距離インデックスの値およびドップラーインデックス（または速度インデックス）の値により）参照され、また２つのインデックスに対応する方向、距離により、もしくは２つのインデックスに対応する速度の値を用いて目標が検出されたか否かを示す。例えば、第１のインデックスは距離インデックスであり、第２のインデックスは速度インデックスであり、またビットマップの値は、距離インデックスおよび速度インデックスについての値のそれぞれの組み合わせについて、距離インデックス値に対応する距離において、速度インデックスに対応する速度で目標が検出されたか否かを示す。考えられる別の組み合わせは、距離および方向ならびに速度および方向である。後続処理（例えば、方向特定、検出される目標を対象体にまとめることなど）のために一般に必要であるのは、このようなビットマップをビット毎に処理することである。このような処理について効率的なアプローチは、レーダ処理の迅速な結果を算出するために、例えば、事故を回避することを目的として、自動運転車両においてレーダシステムを使用する際に迅速に反応できるようにするために望ましい。

【発明の概要】

【課題を解決するための手段】

【0003】

１つの実施形態によると、統合型レーダ信号処理回路が提供され、この統合型レーダ信号処理回路は、第１のインデックスおよび第２のインデックスを有するフィールドによって表されるレーダマップを生成するように構成されている信号処理ユニットと、レーダマップにおいて、潜在的な目標を識別するように構成されているピーク検出ユニットと、を有し、ピーク検出ユニットは、第１のインデックスに沿ってレーダマップをスキャンして、第１のインデックスの関数としてピークを識別する第１の検出ビットマップをレーダデータメモリに記憶するように構成されている第１のピーク検出ユニットと、第２のピーク検出サブユニットと、を有し、第２のピーク検出ユニットは、第２のインデックスに沿ってレーダマップをスキャンして、第２のインデックスの関数としてピークを識別する第２の検出ビットマップをレーダデータメモリに出力するように構成されており、第１の検出ビットマップおよび第２の検出ビットマップは、個別のビットを使用してそれぞれのピーク識別し、統合型レーダ信号処理回路はさらに、レーダデータメモリに接続されているハードウェアアクセラレータを有し、ハードウェアアクセラレータは、第１の検出ビットマップおよび第２の検出ビットマップの個々のビットを処理するように構成されているビット単位型ハードウェアアクセラレータである。

【0004】

図面には、実際の大きさの関係は再現されておらず、種々異なる実施例の基本概念を示すためにこれを利用する。以下では、以下の図面に関連し、種々異なる実施例を説明する。

【図面の簡単な説明】

【0005】

【図1】レーダ装置を示す図である。

【図2】ＦＭＣＷ（Frequency Modulated Continuous Wave）レーダシステムを示す図である。

【図3】データキューブの処理を示す図である。

【図4】３つの送信チャネルによるレーダ検出の例を示す図である。

【図5】１つの実施形態にしたがってビットマップを処理するためのハードウェアアクセラレータを示す図である。

【図6】１つの実施形態による統合型レーダ信号処理回路を示す図である。

【発明を実施するための形態】

【0006】

以下の詳しい説明は、詳細および実施例が示されている添付の図面に関係している。これらの実施例は、当業者が本発明を実施できるように詳しく説明されている。別の実施形態も考えることができ、また実施例は、構造的、論理的および電気的な観点において、本発明の対象から逸脱することなく変更可能である。種々異なる実施例は、必ずしも互いに排除し合うことはなく、種々異なる実施形態は、互いに組み合わせることができ、これによって新たな実施形態が得られる。本明細書の枠内において、用語の「接合される」、「接続される」および「結合される」は、直接的な接合も間接的な接合も、直接的または間接的な接続、ならびに直接的または間接的な結合を表すために使用される。

【0007】

図１にはレーダ装置１００が示されている。

【0008】

レーダ装置１００は、アンテナ装置１０２およびレーダデバイス１０３を含むレーダシステム１０１を有する。レーダデバイス１０３には、１つまたは複数の（レーダ）送信器１０４と、デュプレクサ１０５（すなわち、送信信号および受信信号を分離するための回路）と、（レーダ）受信器１０６と、制御装置１０７と、が含まれている。レーダ装置は、この図ではキーとして示されているが、送信アンテナアレイの形態の複数の送信アンテナと、受信アンテナアレイの形態の複数の受信アンテナと、を含んでいてよく、例えば、車両に配置されていてよい。

【0009】

対象体１０８を識別するために、制御装置１０７は、１つまたは複数の送信器１０４と、デュプレクサ１０５と、受信器１０６と、を次のように制御する。すなわち、
１．１つまたは複数の送信器１０４により、アンテナ装置１０２を介して送信信号１０９が受信される。
２．送信信号１０９は、目標によって反射される。
３．レーダシステム１０１により、送信信号のエコー１１０が受信信号として受信される。

【0010】

受信された信号から、レーダデバイス１０３（例えば、統合型レーダ信号処理回路１１１）により、対象体１０８の位置および速度についての情報が計算される。

【0011】

注意すべきであるのは、図１のレーダ装置１００において、レーダシステム１０１は、図示されている車両のような大きな対象体１０８を検出する（大きな）静止型の装置として示されているが、レーダシステム１０１は、モバイル型であってもよく、より小型であってよく、より小さな対象体の検出に使用されてよいことである。例えば、レーダ装置は、特に自動運転用に、付近の対象体を検出するために車両に取付可能である。

【0012】

送信信号１０９には、複数のパルスが含まれていてよい。パルス伝送には、レーダシステム１０１がエコー１１０を待機する時間と組み合わせて、高出力で短いバーストを伝送することが含まれている。これは一般に、車両シナリオにおける状況のような極めて動的な状況には最適ではない。

【0013】

したがって代わりに、送信信号として連続波形を使用することができる。連続波形により、速度特定だけ可能になるが、（距離計算を可能にし得るタイムスタンプが欠如していることに起因して）距離情報は供給されないため、１つのアプローチは、周波数変調連続波レーダ（ＦＷＣＭ）である。

【0014】

図２には、ＦＭＣＷレーダシステム２００が示されている。

【0015】

ＦＭＣＷレーダシステムでは、送信信号の周波数は、一定の周波数で送信されるのではなく、のこぎり波形（または択一的には三角波形）２０１に対応して周期的に上昇されてリセットされる。のこぎり波形２０１により、発振器２０２の周波数が変調されて、結果的に得られる送信信号が、送信アンテナ２０３に供給される。

【0016】

受信アンテナ２０４により、（ノイズなどに加えて）送信信号のエコーが受信信号として受信される。ミキサ２０５により、送信信号と受信信号とが混合される。混合の結果は、ローパスフィルタ２０６によってフィルタリングされ、スペクトルアナライザ２０７によって処理される。

【0017】

送信信号は、正弦曲線をのこぎり波形２０１によって変調することによって得られるチャープ列の形状を有する。個別のチャープ２０８は、最小周波数から最大周波数までのこぎり波形２０１の「歯」の分だけ周波数変調されている、発振器信号の正弦曲線に対応する。

【0018】

（例えば、レーダ信号処理回路１１１によって実装される）スペクトルアナライザ２０７により、（ｈ第１のＦＦＴ段による）距離情報と、（第２のＦＦＴ段による）速度情報と、を受信信号から抽出するために、（少なくとも）２つのＦＦＴ段（Fast Fourier Transform）とが実装される。第２のＦＦＴ段は、角度情報も抽出することができるか、または角度情報を抽出する第３のＦＦＴ段を設けることもできる。距離・ドップラーマップが生成されるこの実施例では、第２のＦＦＴ段によって速度情報が抽出される。注意すべきであるのは、スペクトルアナライザ２０７は、デジタルスキャン値で動作するため、Ａ／Ｄ変換部（Analog-Digital変換部）が、受信アンテナ２０４からスペクトルアナライザ２０７に至る経路に含まれることである。例えば、フィルタ２０６は、アナログフィルタであり、アナログ・デジタル変換器（ＡＤＣ）が、フィルタ２０６とスペクトルアナライザ２０７との間の配置されている。

【0019】

さらに、レーダシステム１０１を基準にした対象体１０８の方向を特定できるようにするために、アンテナ装置１０２は、複数の受信アンテナ、すなわち受信アンテナのアレイを含んでいてよい。この場合、対象体１０８の方向は、対象体からのエコー１１０がこれらの受信アンテナによって受信される位相差から特定することができる。これに対応して、レーダ受信器は、それぞれの受信アンテナについてミキサ２０５、アナログフィルタ２０６およびＡＤＣを含んでいてよい。

【0020】

すべての受信アンテナについてのデジタル化された受信信号は一般に、いわゆるデータキューブ（英語：data cube）に集められる。

【0021】

図３には、データキューブ３００の処理が示されている。

【0022】

データキューブ３００には、受信アンテナアレイ３０３を形成するＭ個のアンテナの受信信号のデジタルスキャン値が含まれている。デジタルスキャン値は、アナログ／デジタル変換部によって生成される。

【0023】

例えば、それぞれのチャープ（例えばＫ＝６４個のチャープ）について、受信信号をスキャンして、これがＬ個のスキャン値を有するようにする（例えばＬ＝５１２）。

【0024】

それぞれのチャープについて集められたＬ個のスキャン値は、第１のＦＦＴ段によって処理される。

【0025】

第１のＦＦＴ段の処理は、それぞれのチャープおよびそれぞれのアンテナについて実行され、これにより、データキューブ３００の処理の結果は、第１のＦＦＴ段によって再度３次元になり、データキューブ３００の大きさを有することができるが、もはやＬ個のスキャン時点について値ではなく、Ｌ個の距離ビン（Bin）についての値を含む。注意すべきであるのは、第１のＦＦＴ段の実際の受信信号では通例、距離ビン０～Ｌ／２だけが有効であることである。というのは、第１のＦＦＴのスペクトルは、Ｌ／２が反映され、後半部は廃棄され得るからである。

【0026】

第１のＦＦＴ段によるデータキューブ３００の処理の結果は次いで、第２のＦＦＴ段により、チャープに沿って（それぞれのアンテナについてかつそれぞれの距離ビンについて）処理される。

【0027】

第１段のＦＦＴの方向は、高速時間と称されるのに対し、第２段のＦＦＴの方向は、低速時間と称される（チャープの方向）。

【0028】

第２段のＦＦＴの結果により、それぞれのアンテナについて、距離・ドップラーマップが生じ、距離・ドップラーマップは、これが、（例えば、信号雑音比を改善しかつ高い識別確率を有するようにするために、ＮＣＩ（非コヒーレント積分）またはＣＩ（コヒーレント積分）を使用して）アンテナにわたって集められる場合、距離・ドップラーマップ３０１を生じさせる。距離・ドップラーマップ３０１は、距離ビンとドップラービンから成るそれぞれの組み合わせについて、ＦＦＴ出力値を含み、すなわち、距離インデックスおよびドップラーインデックスを有するフィールドである。

【0029】

距離ビンとドップラービンとから成る特定の組み合わせについて（すなわち、特定の距離ビン／ドップラービンについて）、距離・ドップラーマップ３０１は、ＦＦＴピーク３０２（すなわち、ＦＦＴ出力値のピーク（すなわち、絶対値についてのピーク値））を有する。

【0030】

ＦＦＴピーク３０２を識別するために、一般に２つの次元（距離およびドップラー）において、距離・ドップラーマップ３０１にピーク検出が適用される。すなわち、（距離／ドップラービンについて行および列ＦＦＴ出力値を有する）距離・ドップラーマップ３０１において、列方向（ここでは距離）における最大値および行方向（ここでは速度）における最大値が（ＦＦＴ出力値の絶対値が観察されて）サーチされる。

【0031】

それぞれの次元について、結果は、それぞれの検出ビットマップ（英語：Bitmap）３０４，３０５、すなわちビットのフィールドであり、このフィールドは、（距離インデックスの値およびドップラーインデックスの値によって識別される）それぞれの距離／ドップラービンについて、それぞれの次元の方向における検出の際に最大値が見つかった場合に１を含み、その他の場合に０を含む。したがって１は、潜在的な目標を示す。

【0032】

次いで、２つの検出ビットマップ３０４，３０５は、（「最終の」または「組み合わされた」）検出ビットマップ３０６に論理的に結合される（例えば、論理積がとられる、すなわちＡＮＤ結合され、ここでは別の論理結合（ＯＲ，ＸＯＲその他）も可能である）。

【0033】

注意すべきであるのは、２つの次元における検出（２Ｄ検出）を実行できる前に、データ（すなわち距離・ドップラーマップ）が完全に設けられていることが必要になることである。さらに２Ｄ検出（２Ｄフィルタリングとも称される）は、面積コストおよびエネルギ消費について費用がかかってしまう。そうだとしても、２つの次元の方向に検出を実行することが一般に望ましい。

【0034】

さらに後処理（英語：Post-Processing）に一般に必要であるのは、距離・ドップラーマップから別のデータ（例えば、ピークに隣接するＦＦＴ点、例えばより低いピーク）を抽出することである。

【0035】

ビットマップ３０４，３０５の後続処理には、または最終的なビットマップ３０６の後続処理にも、高い計算コストを要する種々異なる演算が必要である。特に、（レーダデバイス１０３に含まれる）ＣＰＵまたはＤＳＰを用いた実行にはコストがかかり、したがってレーダ処理の遅延を大きく増大させ得るビット毎の演算が必要である。

【0036】

例えば、ビットマップ３０４，３０５は一般に、異なる方角を有する。したがって、これらを最終的なビットマップ３０６に論理結合できるようにするために、ビットマップ３０４，３０５のうちの１つを転置しなければならない。

【0037】

コストのかかるビット毎の処理の別の例は、最終的なビットマップ３０６のインデックスの抽出であり、すなわち、最終的なビットマップ３０６によって（それぞれの１によって）示されるそれぞれのピークについて、距離ビンのインデックス値（すなわち距離インデックス値）と、ドップラー（または速度）ビンのインデックス値（すなわちドップラーインデックス値）と、の特定である。これは、特に、ピークを対象体にまとめること（英語：Clustering）、対象体の速度および距離の計算のようなレーダ後処理演算に必要である。

【0038】

これに対応して、物理的なメモリおけるピークに属するＦＦＴ出力値のアドレス（絶対的なシステムアドレス）の抽出にもコストがかかる。ＦＦＴ出力値は、例えば、検出される対象体の方向特定に必要である。

【0039】

別のビット毎の処理は、ＤＤＭ（Doppler Division Multiplexing）ＭＩＭＯ（Multiple Input Multiple Output）レーダシステムにおいて必要である。このようなシステムでは、最終的なビットマップ３０６におけるそれぞれのピークは、複数回、固定のドップラーシフトで１つの送信チャネル当たりに１回、発生する。したがって、最終的なビットマップ３０６は、（それぞれのドップラーシフトにしたがい）それぞれの送信チャネルについて回転されなければならず、結果は、ビット毎に論理結合されなければならない（論理積がとられなければならない）。

【0040】

図４には、３つの送信チャネルによる例が示されている。

【0041】

送信チャネルは、送信チャネルについての相前後するチャープが、（例えば、ＢＰＳＫ（Binary Phase Shift Keying），ＱＰＳＫ（Quadrature PSK）またはｍＰＳＫ変調にしたがい）異なる位相シフトを有することによって実現される。

【0042】

図４の例では、第１の送信チャネル（ＴＸ１）の相前後するチャープ４０１（ここでは周波数変調信号の歯によって示されている）は、互いに位相シフトを有さず、第２の送信チャネル（ＴＸ２）の相前後するチャープ４０２は、互いに９０°の位相シフトを有し、第３の送信チャネル（ＴＸ３）の相前後するチャープ４０３は、互いに１８０°の位相シフトを有する。

【0043】

最終的なビットマップ４０４には、この場合、３つのすべての送信チャネルについての情報が含まれる。

【0044】

これらの情報を組み合わせるために、最終的なビットマップ４０４と、それ自体の回転されたバージョン４０５，４０６と、が論理結合される。

【0045】

図４の実施例では、回転されたバージョン４０５，４０６が、行の回転によって生成される（すなわち、それぞれの行は、図４の図において同じドップラービンに属する）。

【0046】

上述のビット毎の演算（ビットマップの転置、ビットマップの結合、特に、送信変調、インデックス値抽出およびアドレス抽出のために回転されるビットマップの結合）は、ＣＰＵ（またはＤＳＰ）によって実行可能である。このＣＰＵ（またはＤＳＰ）により、例えば、上で説明したようなビットマップを生成する信号処理ユニット（英語のSignal Processing Unitを表すＳＰＵ）によって格納されているメモリからビットマップが取り出される。ＣＰＵ（またはＤＳＰ）は、このために、対応するソフトウェアを実行する。

【0047】

しかしながら上述のビット毎の演算の実行は、上で説明したように極めてコストがかかる。

【0048】

例えば、ビットマップが、（ドップラービンについて）２５６個の行および（距離ビンについて）１２８個の列を有し、ＣＰＵが８ビットワードを処理する場合、それぞれ８ビットが、１つのワード（例えば、１２８個の列が、８ビットワードの１６個の列に）にまとめられる。この場合にインデックスの抽出には、（１つのループは、距離インデックスについて、別の１つのループは、８ビットワード内のビット位置について、さらに別の１つのループは、ドップラーインデックスについて）３つのＦｏｒループが必要であり、ビット位置に応じて、８ビットワードを、対応してシフトし、かつ／またはマスクしなければならない。

【0049】

転置のためにＣＰＵは、（例えば、シフトおよびマスキングのための論理的なＡＮＤによって）それぞれのビットをそれぞれの８ビット値から取り出し、（例えば、シフトおよび新たな８ビットワードとの結合のための論理和によって）新たな８ビット値に書き込まなければならない。

【0050】

２つのビットマップを組み合わせるために、ＣＰＵは、すべての（例えば２５６×１６個の）８ビット値位置にわたって繰り返して、それぞれの位置において２つの８ビット値を読み出し、これらをビット毎に論理結合し、結果的に得られる８ビット値をメモリに書き戻す必要がある。

【0051】

種々異なる実施形態によると、（検出）ビットマップのビット毎の処理のために、すなわち演算のために、例えば、上で説明した演算のためにハードウェアアクセラレータが提供される。このハードウェアアクセラレータは、ビットマップのビットを個々に処理するように構成されており、すなわち、このハードウェアアクセラレータは、それぞれのビットマップにおいて隣接するビットにもアクセスしないかもしくはアクセスする必要なしに（処理のために）個々のビットにアクセスすることができる。例えば、ハードウェアアクセラレータは、ビットマップのビットが処理のために（例えばメモリから）転送されるビットストリームから、ビットを個々に処理することができる。これにより、ハードウェアアクセラレータは、種々異なる実施形態によると、ビットマップへのビット毎の演算、すなわち上で説明したような演算を効率的に実行することができる。

【0052】

ハードウェアアクセラレータは、ビットマップを生成するＳＰＵの密に結合されていてよいが、独立したユニット（"standalone"）として動作されることも可能であり、例えば、それ自体でメモリからデータを読み出して結果をそこに記憶することができる。例えば、ハードウェアアクセラレータは、処理パイプラインにおいてＳＰＵとＣＰＵとの間に配置される。ハードウェアアクセラレータおよびＳＰＵは、例えば、統合型レーダ信号処理回路１１１によって実装される。ハードウェアアクセラレータは、その処理の結果を（レーダデータ）メモリ（例えばレーダデバイス１０３）に記憶することができ、これにより、ＣＰＵ（レーダデバイス１０３）は、後続処理（後処理）のために、対応する結果にアクセス可能である。例えば、ＣＰＵは、ピークのインデックスを用いて、ピークのＦＦＴ出力値および（別の次元の）隣接値にアクセス可能である。

【0053】

メモリにおける結果へのＤＭＡ（Direct Memory Access）アクセスを設けることも可能である。

【0054】

図５には、１つの実施形態によるハードウェアアクセラレータ５００が示されている。

【0055】

ハードウェアアクセラレータ５００は、このハードウェアアクセラレータ５００が、処理対象のビットマップをレーダデータメモリ５０３から読み出す入力インタフェース（読み出しインタフェース）５０１と、ハードウェアアクセラレータ５００が、レーダデータメモリ５０３または別のメモリに処理結果を書き込む出力インタフェース（書き込みインタフェース）５０２と、を有する。

【0056】

入力インタフェース５０１は、例えば、大きなビット幅を有し、これにより、ハードウェアアクセラレータ５００は、内部ビットマップメモリ５０４に高速にビットマップを読み込むことができる。例えば、入力インタフェース５０１は、２５６ビット幅であり、これにより、１２８ビット×２５６ビットのビットマップを列毎に読み込むことが可能である。ビットマップメモリ５０４は、例えば、ＳＲＡＭ（Static Random Access Memory）またはレジスタによって実装される。ハードウェアアクセラレータ５００にはさらに、１つまたは複数の設定レジスタ５０５が含まれ、この設定レジスタ５０５により、ハードウェアアクセラレータ５００によって実行される処理を（例えばＣＰＵによって）制御もしくは設定することができる。

【0057】

以下では、ピークのインデックスの抽出について、すなわち、リスト５０７の生成について、ハードウェアアクセラレータ５００の構造および動作の仕方を説明する。このリストは、ビットマップメモリ５０４に記憶されるビットマップ５０６におけるそれぞれの１について、１の距離インデックス値およびドップラーインデックス値（またひいてはビットマップ５０６における１の位置）を示す。

【0058】

１つの実施形態によると、この演算のためにハードウェアアクセラレータ５００には、ハードウェアカウンタ５１２と、比較論理回路（すなわち、ハードウェア比較論理部）５１０と、リスト生成論理回路５１１と、が含まれている。

【0059】

ビットマップは、ビットストリームにおいて比較論理回路５１０に供給される。これは、この実施例では列毎に（すなわちドップラービンの方向に）行われ、ハードウェアアクセラレータのクロックのそれぞれのクロックサイクルにおいて１つのビットが比較論理回路５１０に供給される。

【0060】

ハードウェアカウンタ５１２は、０から、ドップラービンの個数（＃ドップラー）掛ける距離ビンの個数（＃距離）まで、カウントする。これらは、設定レジスタ５０５を介して設定可能であり、ハードウェアカウンタ５１２は、１からインクリメントしてカウントし、そのカウンタ値は、それぞれのクロックサイクルにおいてインクリメントされる。ハードウェアカウンタ５１２は、ビットマップ５０６全体がロードされた場合にカウントを開始する。＃ドップラー×＃距離の後、ハードウェアカウンタ５１２は再び０にジャンプする。

【0061】

それぞれのクロックサイクルにおいて比較論理回路５１０により、それに今、供給されたビット値と１とが比較される。ビット値が１に等しい場合、比較論理回路５１０は、リスト生成回路５１１に「真」イベントを出力する。リスト生成回路５１１は、「真」イベントに応じて、ハードウェアカウンタ５１２の最新のカウント状態を読み出し、（距離インデックスとしての）上位ビット５０８と、（ドップラーインデックスとしての）下位ビット５０９と、をインデックス対としてリスト５０７に書き込む。

【0062】

すなわち、リスト生成回路により、下位カウンタ値ビット（例えば、＃ドップラー＝１２８の場合、下位７ビット（ビット０～６））からドップラーインデックスが算出され、上位カウンタ値ビット（例えば、＃距離＝２５６の場合、上位８ビット（ビット７～１４））から距離インデックスが算出される。

【0063】

リスト生成回路５１１によって生成されたリストの一部の長さが、出力インタフェース５０２の幅と等しい場合、リスト生成回路５１１は、出力インタフェースを介して、リストの一部の出力をトリガする（すなわち、例えば２５６ビット部分でリストを出力する）。

【0064】

これにより、ハードウェアアクセラレータ５００は、第２のＦｏｒループを用いてリスト５０７を算出し（それぞれは、ハードウェアカウンタ５１２の上位ビットもしくは下位ビットによって実現される）、内部メモリ５０４において直接に動作する。ビットマップ５０６のビット幅は、距離方向およびドップラー方向に読み出される。

【0065】

これにより、ハードウェアアクセラレータ５００は、一度に（すなわち、１つのソフトウェア命令によって、すなわちＣＰＵによる１つの駆動制御によってトリガされて）リスト生成全体を受け取る。したがってＣＰＵから見ると、ただ１つの命令だけが必要である。

【0066】

類似の仕方で、ビット毎の別の演算をハードウェアアクセラレータによって実現することができ、このために別のハードウェアアクセラレータを設けることができるか、または複数のビット毎の複数の演算をサポートするハードウェアアクセラレータを設けることができる。

【0067】

ビット毎の結合のために、２つのビットマップについての内部ビットマップメモリ５０４が設けられ、同じ距離インデックス値および同じドップラーインデックス値に属する２つのビットマップの２つのビット間のＡＮＤ結合が、比較器（１とのＡＮＤ結合）にとって代わる。リスト５０７の代わりに、結果として生じるビットマップが生成され、このビットマップには、ＡＮＤ結合の結果が（それぞれここでも、それぞれの距離インデックス値およびそれぞれのドップラーインデックス値によって与えられる位置において）含まれる。ここでは、２つのビットマップが組み合わされる前に転置されることによるか、または一方のビットマップが列毎にかつ一方のビットマップが行毎にメモリ５０４から読み出される（この場合に一方のビットマップは、例えば１２８×２５６ビットフィールドとしてメモリ５０４内にある）ことによって組み合わせる際に、一方のビットマップを転置することも可能である。

【0068】

転置のために比較器は省略され、リスト５０７の代わりに、結果として生じるビットマップが生成され、このビットマップは、ビットマップ５０６のそれぞれのビットを含むが、転置に対応して位置が交換されている（すなわち、結果として生じるビットマップにおけるビットのドップラーインデックス値は、入力されたビットマップにおけるビットの距離インデックス値であり、またその逆も同様である）。

【0069】

以上をまとめると種々異なる実施形態によれば、図６に示されているような統合型レーダ信号処理回路が提供される。

【0070】

図６には、１つの実施形態による統合型レーダ信号処理回路６００が示されている。

【0071】

統合型レーダ信号処理回路６００は、第１のインデックスおよび第２のインデックスを有するフィールド（すなわちアレイ）によって表されるレーダマップを生成するために構成されている信号処理ユニット６０１を有する。

【0072】

統合型レーダ信号処理回路６００はさらに、レーダマップにおける潜在的な目標を識別するように構成されているピーク検出ユニット６０２を有する。

【0073】

ピーク検出ユニット６０２は、第１のインデックスに沿ってレーダマップをスキャンして、第１のインデックスの関数としてピークを識別する第１の検出ビットマップをレーダデータメモリに記憶するように構成されている第１のピーク検出サブユニット６０３を有する。

【0074】

ピーク検出ユニット６０２はさらに、第２のインデックスに沿ってレーダマップをスキャンして、第２のインデックスの関数としてピークを識別する第２の検出ビットマップをレーダデータメモリに出力するように構成されている第２のピーク検出サブユニット６０４を有する。

【0075】

第１の検出ビットマップおよび第２の検出ビットマップは、個別のビットを使用してそれぞれのピークを識別する。

【0076】

さらに統合型レーダ信号処理回路６００は、レーダデータメモリ５０３に接続されているハードウェアアクセラレータ６０５を有し、ハードウェアアクセラレータ６０５は、第１の検出ビットマップおよび第２の検出ビットマップの個々のビットを処理するように構成されているビット単位型ハードウェアアクセラレータである。

【0077】

図６のアプローチにより、ＣＰＵまたはＤＳＰによる（例えば、上で説明したような）ソフトウェアベースのビット毎の演算に比べて、メモリアクセスの回数が低減されることによってエネルギ消費が低減され、専用のハードウェアによるアクセラレーションによって遅延が低減され、ＣＰＵまたはＤＳＰに対する負荷が減少し、これにより、ＣＰＵまたはＤＳＰは別のタスクを担わせることができる。

【0078】

これにより、特に、確実かつ高速にレーダ処理の結果を供給しなければならないシナリオにおいて、例えば、対象体を迅速に検出できることが安全性にとって極めて重要である自動運転車両において、レーダを使用することができる。

【0079】

以下では、種々異なる実施例を示す。

【0080】

実施例１は、図６に関連して説明した統合型レーダ信号処理回路である。

【0081】

実施例２は、ハードウェアアクセラレータが、第１の検出ビットマップおよび／または第２の検出ビットマップを転置するように構成されている、実施例１記載の統合型レーダ信号処理回路である。

【0082】

実施例３は、第１の検出ビットマップおよび第２の検出ビットマップを、組み合わされた検出ビットマップに組み合わせるようにハードウェアアクセラレータが構成されている、実施例１または２記載の統合型レーダ信号処理回路である。

【0083】

実施例４は、第１の検出ビットマップと第２の検出ビットマップとの組み合わせが、第１の検出ビットマップのそれぞれのビットと、第２の検出ビットマップのそれぞれのビットと、の論理積を有し、これにより、組み合わされた検出ビットマップにより、第１の検出ビットマップによっても、また第２の検出ビットマップによっても識別されるピークが識別される、実施例３記載の統合型レーダ信号処理回路である。

【0084】

実施例５は、ハードウェアアクセラレータが、組み合わせに対して第１の検出ビットマップを転置するように構成されており、これにより、組み合わせの際に、第１の検出ビットマップのそれぞれのビットと、第２の検出ビットマップのビットと、が組み合わされ、第２の検出ビットマップのビットは、第１の検出ビットマップのビットの第１のインデックスの値を第２のインデックスの値として、かつ第１の検出ビットマップのビットの第２のインデックスの値を第１のインデックスの値として有する、実施例３または４記載の統合型レーダ信号処理回路である。

【0085】

実施例６は、ハードウェアアクセラレータが、組み合わされた検出ビットマップによって識別されるピークの第１のインデックスの値および第２のインデックスの値を算出するように構成されている、実施例３から５までのいずれか１つの実施例記載の統合型レーダ信号処理回路である。

【0086】

実施例７は、ハードウェアアクセラレータが、組み合わされた検出ビットマップによって識別されるピークの第１のインデックスの値と、第２のインデックスの所属の値と、のリストを生成して出力するように構成されている、実施例６記載の統合型レーダ信号処理回路である。

【0087】

実施例８は、ハードウェアアクセラレータが、
組み合わされたビットマップを記憶するメモリ素子と、
ビットをカウントするためのハードウェアカウンタと、
ハードウェアカウンタによって識別されるビットを受信し、ビットによってピークが識別される場合に、対応する結果を出力するための比較論理部と、を有する、実施例３から７までのいずれか１つの実施例記載の統合型レーダ信号処理回路である。

【0088】

実施例９は、ハードウェアカウンタの上位ビットによって与えられる第１の値と、ハードウェアカウンタの下位ビットによって与えられる第２の値と、をピークのインデックス対として出力するように構成されている、ハードウェアアクセラレータのリスト生成回路に、結果を出力するように比較論理部が構成されている、実施例８記載の統合型レーダ信号処理回路である。

【0089】

実施例１０は、レーダデータメモリが、統合型レーダ信号処理回路の内部メモリである、実施例１から９までのいずれか１つの実施例記載の統合型レーダ信号処理回路である。

【0090】

実施例１１は、ハードウェアアクセラレータが、内部ビットマップメモリを有し、内部ビットマップメモリが、第１の検出ビットマップ、第２の検出ビットマップおよび／または第１の検出ビットマップと第２の検出ビットマップとの組み合わせを記憶するように構成されており、かつ記憶されたビットマップをビットストリームとして、ハードウェアアクセラレータの処理論理回路に出力するように構成されており、処理論理回路が、ビットストリームのビットを個別に処理するように構成されている、実施例１から１０までのいずれか１つの実施例記載の統合型レーダ信号処理回路である。

【0091】

実施例１２は、処理論理回路が、ビットストリームのそれぞれのビットと固定値とを比較するか、または別のビットマップのビットストリームのそれぞれのビットと組み合わせるように構成されている、実施例１１記載の統合型レーダ信号処理回路である。

【0092】

実施例１３は、ハードウェアアクセラレータが、第１の検出ビットマップ、第２の検出ビットマップおよび／または第１の検出ビットマップと第２の検出ビットマップとの組み合わせを内部ビットマップメモリに完全に読み込み、次いでビット毎に処理するように構成されている、実施例１１または１２記載の統合型レーダ信号処理回路である。

【0093】

実施例１４は、ハードウェアアクセラレータが、読み出しインタフェースを有し、読み出しインタフェースは、第１の検出ビットマップ、第２の検出ビットマップおよび／または第１の検出ビットマップと第２の検出ビットマップとの組み合わせをレーダデータメモリから内部ビットマップメモリに読み込むように構成されており、読み出しインタフェースは、第１の検出ビットマップ、第２の検出ビットマップおよび／または第１の検出ビットマップと第２の検出ビットマップとの組み合わせの行または列を並列に読み込むように構成されている、実施例１１から１３までのいずれか１つの実施例記載の統合型レーダ信号処理回路である。

【0094】

実施例１５は、第１のインデックスが距離インデックスでありかつ第２のインデックスがドップラーインデックスであり、第１のインデックスが距離インデックスでありかつ第２のインデックスが方向インデックスであるか、または第１のインデックスが速度インデックスでありかつ第２のインデックスが方向インデックスである、実施例１から１４までのいずれか１つの実施例記載の統合型レーダ信号処理回路である。

【0095】

本発明を殊に、特定の実施形態に関連付けて示しかつ説明したが、この技術分野を熟知している当業者は、後続の特許請求の範囲によって定められるような本発明の本質および範囲から逸脱することなく、これについての実施形態および詳細に関して、数多くの変更を行い得ることが理解されよう。したがって本発明の範囲は、添付の特許請求の範囲によって決定され、特許請求の範囲の語義または同等の範囲に含まれるすべての変更が含まれることが意図されている。

【符号の説明】

【0096】

１００ レーダ装置
１０１ レーダシステム
１０２ アンテナ装置
１０３ レーダデバイス
１０４ 送信器
１０５ デュプレクサ
１０６ 受信器
１０７ 制御装置
１０８ 対象体
１０９ 送信信号
１１０ エコー
１１１ レーダ信号処理回路
２００ ＦＭＣＷレーダ装置
２０１ のこぎり歯波形
２０２ 発振器
２０３ 送信アンテナ
２０４ 受信アンテナ
２０５ ミキサ
２０６ ローパスフィルタ
２０７ スペクトルアナライザ
２０８ チャープ
３００ データキューブ
３０１ 距離／ドップラーマップ
３０２ ＦＦＴピーク
３０３ 受信アンテナ
３０４～３０６ ビットマップ
４０１～４０３ チャープ
４０４ ビットマップ
４０５，４０６ 回転されたビットマップ
５００ ハードウェアアクセラレータ
５０１ 入力インタフェース
５０２ 出力インタフェース
５０３ レーダデータメモリ
５０４ ビットマップメモリ
５０５ 設定レジスタ
５０６ ビットマップ
５０７ リスト
５０８ ハードウェアカウンタの上位ビット
５０９ ハードウェアカウンタの下位ビット
５１０ 比較論理回路
５１１ リスト生成論理回路
５１２ ハードウェアカウンタ
６００ 統合型レーダ信号処理回路
６０１ 信号処理ユニット
６０２ ピーク検出ユニット
６０３，６０４ ピーク検出サブユニット
６０５ ハードウェアアクセラレータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【外国語明細書】