特開 2023-49005 集積化抵抗を具備するシリコンカーバイドパワー装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023049005

(43)【公開日】2023-04-07

(54)【発明の名称】集積化抵抗を具備するシリコンカーバイドパワー装置及びその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230331BHJP

   H01L 29/12 20060101ALI20230331BHJP

   H01L 29/06 20060101ALI20230331BHJP

   H01L 21/336 20060101ALI20230331BHJP

   H01L 29/739 20060101ALI20230331BHJP

   H01L 21/8234 20060101ALI20230331BHJP

   H01L 21/822 20060101ALI20230331BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652T

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 652D

H01L29/78 652Q

H01L29/78 652M

H01L29/78 657G

H01L29/78 658A

H01L29/78 658F

H01L29/78 655F

H01L27/06 102A

H01L27/04 R

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022146275

(22)【出願日】2022-09-14

(31)【優先権主張番号】102021000024752

(32)【優先日】2021-09-28

(33)【優先権主張国・地域又は機関】IT

(71)【出願人】

【識別番号】591002692

【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．

【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．

(74)【代理人】

【識別番号】100076185

【弁理士】

【氏名又は名称】小橋 正明

(72)【発明者】

【氏名】マリオ ジウセッペ サッジーオ

(72)【発明者】

【氏名】アルフィオ ガルネーラ

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038AR01

5F038AR03

5F038AR12

5F038AV06

5F048AA05

5F048AA08

5F048AC06

5F048AC10

5F048BA02

5F048BA14

5F048BC03

5F048BC07

5F048BF06

5F048BF07

(57)【要約】

【課題】 本発明の目的とするところは、従来技術の問題点を解消し、且つ改良した特性を有する集積化抵抗を具備するシリコンカーバイドパワー装置及びその製造方法を提供することである。
【解決手段】 シリコンカーバイドパワー装置（１００）が、シリコンカーバイドの機能層（４）と端部区域（２ａ）と該端部区域（２ａ）によって取り囲まれている活性区域（２ｂ）とを有しているダイ（２）、該活性区域（２ｂ）において該機能層（４）の上部表面（４ａ）上に形成されているゲート構造体（３’）、及び該ゲート構造体（３’）をバイアスさせるためのゲートコンタクトパッド（１８）を有している。該装置は、更に、該端部区域（２ａ）において該機能層（４）の前部表面（４ａ）に配置されている第１導電型（Ｎ^＋）のドープ領域（３２）を具備している集積化抵抗（３０）を有しており、該集積化抵抗（３０）は、該ゲート構造体（３’）と該ゲートコンタクトパッド（１８）との間に介在された該機能層（４）における絶縁抵抗値を画定する。
【選択図】 図２Ｂ

【特許請求の範囲】

【請求項1】

シリコンカーバイドパワー装置（１００）において、
端部区域（２ａ）と前記端部区域（２ａ）によって取り囲まれている活性区域（２ｂ）とを包含しておりシリコンカーバイドからなる機能層（４）、
前記活性区域（２ｂ）において前記機能層（４）の上部表面（４ａ）上に形成されているゲート構造体（３’）、及び
前記ゲート構造体（３’）をバイアスするためのゲートコンタクトパッド（１８）
を有しており、更に、
前記端部領域（２ａ）において前記機能層（４）の前部表面（４ａ）に配置されており第１導電型（Ｎ^＋）のドープ領域（３２）を包含している集積化抵抗（３０）、
を有しており、
前記集積化抵抗（３０）が、前記ゲートコンタク（１８）と前記ゲート構造体（３’）との間に介在されて前記機能層（４）内に絶縁抵抗値を画定する構成とされていることを特徴とする装置。

【請求項2】

前記ゲートコンタクトパッド（１８）が、前記端部区域（２ａ）に配置されており且つ夫々の第１コンタクト領域（３６ａ）を介して前記ドープ領域（３２）の第１端と電気的にコンタクトしており、該活性区域（２ｂ）における前記ゲート構造体（３’）とコンタクトし且つ夫々の第２コンタクト領域（３６ｂ）を介して前記ドープ領域（３２）の第２端と電気的にコンタクトする構成とされているゲートメタリゼーション（２０）を更に有している請求項１に記載の装置。

【請求項3】

前記機能層（４）の前記上部表面（４ａ）に近接して配置されており、第２導電型（Ｐ）と第１ドーピングレベルとを有しているドープ領域によって構成されており前記端部区域（２ａ）における端部終端領域（５）を有している請求項２に記載の装置。

【請求項4】

前記ドープ領域（３２）が第２導電型（Ｐ）を有しており前記第１ドーピングレベルよりも一層高い第２ドーピングレベルを有している絶縁ウエル（３４）内に閉じ込められており、前記絶縁ウエル（３４）が前記端部終端領域（５）内に配置されている請求項３に記載の装置。

【請求項5】

前記ドープ領域（３２）が前記端部終端領域（５）内に閉じ込められている請求項３に記載の装置。

【請求項6】

該活性区域（２ｂ）内において第２導電型を有しており前記機能層（４）内に形成されている本体ウエル（６）を更に有しており、前記リング領域（５）が、第２導電型を有しており第１ドーピングレベルよりも一層高い第３ドーピングレベルを有しているドープ接続領域（９）によって、前記端部区域（２ａ）に近接して前記活性区域（２ｂ）に関して一層外側に配置されている本体ウエル（６’）へ接続されており、前記ドープ領域（３２）が前記ドープ接続領域（９）内に閉じこまれている請求項３に記載の装置。

【請求項7】

端部区域（２ａ）において前記機能層（４）の前部表面（４ａ）上に配置されている外側誘電体領域（１３，１５）を有しており、開口（１３’）が前記外側誘電体領域（１３，１５）を横断しており、且つ前記第１及び第２コンタクト領域（３６ａ、３６ｂ）が互いに電気的に分離されて前記開口（１３’）に配置されている請求項２―６の内のいずれか１項に記載の装置。

【請求項8】

前記ゲートパッド（１８）が前記外側誘電体領域（１３，１５）上にその全水平延長部にわたって直接的に配置されている請求項７に記載の装置。

【請求項9】

該活性区域（２ｂ）における前記ゲート構造体（３’）へ接続されており且つ前記端部区域（２ａ）まで延在しており前記開口（１３’）の前で終端している導電性ゲート層（１４）を有している請求項７又は８に記載の装置。

【請求項10】

前記ドープ領域（３２）が、前記機能層（４）の前記前部表面（４ａ）に対して平行な水平面（ｘｙ）において前記ゲートパッド（１８）の周りのリング延長部を有している請求項２―９の内のいずれか１項に記載の装置。

【請求項11】

各々が、前記ゲート構造体（３’）の内の夫々の一つと、前記機能層（４）内に形成されている第２導電型を有している夫々の本体ウエル（６）と、更に該夫々のゲート構造体（３’）下側で前記本体ウエル（６）内に形成されており前記第１導電型を有している少なくとも１個の夫々のソース領域（８）と、を有しており、前記活性区域（２ｂ）内に配置されている複数個のＭＯＳＦＥＴトランジスタ基本ユニット（３）を有している、先行する請求項の内のいずれか１項に記載の装置。

【請求項12】

シリコンカーバイドパワー装置（１００）を製造する方法において、
端部区域（２ａ）と前記端部区域（２ａ）によって取り囲まれている活性区域（２ｂ）とを包含しておりシリコンカーバイドからなる機能層（４）を形成し、
前記活性区域（２ｂ）内において前記機能層（４）の上部表面（４ａ）上にゲート構造体（３’）を形成し、
前記ゲート構造体（３’）をバイアスさせるためのゲートコンタクトパッド（１８）を形成することを包含しており、
前記ゲートコンタクトパッド（１８）と前記ゲート構造体（３’）との間に介在させて、前記端部区域（２ａ）内に前記機能層（４）の該前部表面（４ａ）に配置させた第１導電型（Ｎ^＋）のドープ領域（３２）を包含している集積化抵抗（３０）であって前記機能層（４）における絶縁抵抗値を画定する前記集積化抵抗（３０）を形成する、ことを更に包含していることを特徴とする方法。

【請求項13】

する
集積化抵抗（３０）を形成することが、前記ドープ領域（３２）を形成するために前記第１導電型（Ｎ^＋）のドーパントの注入を行うこと、及び前記ゲート構造体（３’）を形成する前に前記ドーパントの熱活性化を行うこと、を包含している請求項１２に記載の方法。

【請求項14】

前記活性区域（２ｂ）において前記機能層（４）内に第２導電型（Ｐ）及び第１ドーピングレベルを有している本体ウエル（６）、及び夫々のゲート構造体（３’）の下側で前記本体ウエル（６）内に前記第１導電型を有するソース領域（８）、を形成することを包含しており、前記ドープ領域（３２）及び前記ソース領域（８）が同一のドーパント注入ステップにおいて形成される請求項１２又は１３に記載の方法。

【請求項15】

前記ドープ領域（３２）を形成することが、前記ドープ領域が前記第２導電型（Ｐ）のドーピングを有している絶縁ウエル（３４）内に閉じ込められるように前記ドープ領域を形成することを包含しており、前記絶縁ウエル（３４）及び前記本体ウエル（６）が同一の夫々のドーパント注入ステップにおいて形成される請求項１４に記載の方法。

【請求項16】

前記機能層（４）の前記上部表面（４ａ）に近接して配置されて前記第１ドーピングレベルよりも一層低い第２ドーピングレベルと前記第２導電型（Ｐ）とを有するドープ領域によって構成される端部終端領域（９）を前記端部区域（２ａ）内に形成することを更に包含している請求項１４に記載の方法。

【請求項17】

前記ドープ領域（３２）を形成することが、前記ドープ領域が前記端部終端領域（５）内に閉じ込められるように前記ドープ領域を形成することを包含している請求項１６に記載の方法。

【請求項18】

前記端部区域（２ａ）に近接して前記活性区域（２ｂ）に関して一層外側に配置されている本体ウエル（６’）へ前記リング領域（５）を接続させるために、前記第１ドーピングレベルよりも一層高い第３ドーピングレベルと前記第２導電型とを有しているドープ接続領域（９）を形成することを更に包含しており、前記ドープ領域（３２）を形成することが、前記ドープ領域が前記ドープ接続領域（９）内に閉じ込められるように前記ドープ領域を形成することを包含している請求項１６に記載の方法。

【請求項19】

前記端部区域（２ａ）に前記ゲートコンタクトパッド（１８）を形成することを包含しており、前記ゲートパッド（１８）を形成することが、夫々の第１コンタクト領域（３６ａ）を介して前記ドープ領域（３２）の第１端へ電気的に接続することを包含しており、更に、前記活性区域（２ｂ）において前記ゲート構造体（３’）とコンタクトし且つ夫々の第２コンタクト領域（３６ｂ）を介して前記ドープ領域（３２）の第２端とコンタクトする構成とされているゲートメタリゼーション（２０）を形成することを包含している請求項１２－１８の内のいずれか１項に記載の方法。

【請求項20】

該端部区域（２ａ）において前記機能層（４）の該前部表面（４ａ）上に外側誘電体領域（１３，１５）を形成し、及び前記外側誘電体領域（１３，１５）を介して開口（１３’）を形成する、ことを包含しており、前記第１及び第２コンタクト領域（３６ａ、３６ｂ）が互いに電気的に分離されて前記開口（１３’）に配置されている請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積化抵抗を具備するシリコンカーバイドパワー装置及びその製造方法に関するものである。

【背景技術】

【0002】

電子半導体装置は既知であり、特に、シリコンカーバイド基板から開始して製造される、例えばパワー電子適用例用のＭＯＳＦＥＴ（金属－酸化物半導体電界効果トランジスタ）トランジスタがそうである。

【0003】

これらの装置は、シリコンカーバイドの好適な化学的・物理的特性に起因して有益的である。例えば、シリコンカーバイドは、通常、電子装置において通常使用されるシリコンのものよりも一層幅広のバンドギャップを有している。その結果、比較的小さな厚さであっても、シリコンカーバイドは、シリコンのものよりも一層高いブレークダウン電圧を有しており、従って、高電圧、高パワー、及び高温度の適用場面において効果的に使用することが可能である。

【0004】

特に、結晶学的特性及びその大規模適用性のために、六角形状ポリタイプ（４Ｈ－ＳｉＣ）を有するシリコンカーバイドをパワー電子適用例に使用することが可能である。

【0005】

既知の態様において、装置、特にＭＯＳＦＥＴトランジスタ、を高パワー適用例に使用する場合に、通常の解決法は、オン状態抵抗（所謂Ｒ_ＯＮ）を減少させるために多数の装置を並列化させることである。

【0006】

しかしながら、このアプローチは、並列装置間で不均衡を発生し、効率の損失を発生させることとなる場合がある。

【0007】

このような不均衡を回避するために、ＭＯＳＦＥＴ装置のゲートコンタクトと直列に適宜の値を有する抵抗を挿入してそのＭＯＳＦＥＴ装置のゲート構造体をバイアスさせる場合に制御された抵抗を付加させることが提案されている。

【0008】

特に、最初の既知の解決法は、ＭＯＳＦＥＴ装置が結合されるプリント回路上に別個に装着させたディスクリートな抵抗（即ち、製造期間中にＭＯＳＦＥＴ装置のダイ内に集積化技術で製造されるものではない）を使用することを目論んでいる。

【0009】

別の既知の解決法は、ＭＯＳＦＥＴ装置のダイ内に直列抵抗を集積化するものであって、ゲートコンタクトパッド近傍に多結晶シリコンの対応するゲート層のフォトリソグラフィによる画定によってそれを製造することを目論んでいる。

【0010】

しかしながら、これら両方の解決法は完全に満足のいくものではない。

【0011】

ディスクリートな抵抗によりゲートコンタクト前に直列抵抗を導入することは、製造コストが一層高くなるという欠点及び効率を喪失するという問題を有している。

【0012】

フォトリソグラフィにより画定されるポリシリコン抵抗を付加することを目論む解決法は、製造されるウエハ間において且つ動作温度と共にバラツキが高いという問題に遭遇する。

【発明の概要】

【発明が解決しようとする課題】

【0013】

本発明の目的とするところは、上述した問題点を解消し、且つ改良した特性を有する集積化抵抗を具備するシリコンカーバイドパワー装置及びその製造方法を提供することである。

【課題を解決するための手段】

【0014】

本発明によれば、特許請求の範囲に定義されるようなシリコンカーバイド装置及びその製造方法が提供される。

【0015】

本発明をより良く理解するために、その好適実施例について、純粋に非制限的な例として且つ添付の図面を参照して以下に説明する。

【図面の簡単な説明】

【0016】

【図1A】既知のタイプのシリコンカーバイド装置の一部の概略平面図。

【図1B】断面Ｉ－Ｉの線に沿った図１Ａの装置の一部の断面図。

【図2A】本発明の１実施例に基づくシリコンカーバイド装置の概略平面図。

【図2B】断面ＩＩ－ＩＩの線に沿った図２Ａの装置の一部の断面図。

【図3】本発明の他の実施例に基づくシリコンカーバイド装置の一部の断面図。

【図4】本発明の別の実施例に基づくシリコンカーバイド装置の一部の断面図。

【図5A】本発明の製造方法の或るステップにおける図２Ａ及び２Ｂのシリコンカーバイド装置の断面図。

【図5B】本発明の製造方法の或るステップにおける図２Ａ及び２Ｂのシリコンカーバイド装置の断面図。

【図5C】本発明の製造方法の或るステップにおける図２Ａ及び２Ｂのシリコンカーバイド装置の断面図。

【図5D】本発明の製造方法の或るステップにおける図２Ａ及び２Ｂのシリコンカーバイド装置の断面図。

【図5E】本発明の製造方法の或るステップにおける図２Ａ及び２Ｂのシリコンカーバイド装置の断面図。

【図5F】本発明の製造方法の或るステップにおける図２Ａ及び２Ｂのシリコンカーバイド装置の断面図。

【図5G】本発明の製造方法の或るステップにおける図２Ａ及び２Ｂのシリコンカーバイド装置の断面図。

【発明を実施するための形態】

【0017】

以下に詳細に説明するように、本発明の一つの側面は、前述した直列抵抗の集積化した製造のために、シリコンカーバイド装置の製造プロセスの特別の特性を利用することを目論んでいる。

【0018】

特に、シリコンカーバイド基板内に注入したドープ領域の活性化が該基板上に製造されるいずれの物質とも適合性のない高温（約１８００℃）で行われるものであるから、その注入ドープ領域は、活性区域の画定及びゲート構造体（及び対応するコンタクト構造体及びメタリゼーション）の形成前に製造される。

【0019】

この特性のために、該シリコンカーバイド基板内で所望される実質的に任意の箇所にドープ領域を位置決めさせることが可能である。

【0020】

本発明の一つの側面によれば、この特性は、シリコンカーバイド基板内に絶縁された抵抗を提供すべく構成された適切にドープされた領域を該装置の端部領域に配置させるように利用されている。

【0021】

特に、この抵抗は、該装置のゲートコンタクトの前に挿入された集積化直列抵抗として使用される。

【0022】

図１Ａ及び１Ｂを参照すると、シリコンカーバイド装置が、最初に、示されており（夫々、概略的且つ簡単化した平面図と対応する断面図とで）、特に、前述した集積化直列抵抗が無い標準タイプのパワーＭＯＳＦＥＴ装置であって、ここでは図示されていない態様で、その直列抵抗が、例えば、そのＭＯＳＦＥＴ装置が結合されているプリント回路基板上のディスクリート部品として設けられている。

【0023】

パワーＭＯＳＦＥＴ装置１は、シリコンカーバイドからなる半導体物質のダイ２内に構成されている。ダイ２は、平面図において、水平面ｘｙ内において概略矩形状又は正方形状の形状を有しており、その端部及び角部は、そこにおいて半導体物質の開始ウエハがダイシングされる所謂スクライブライン（その内の一つが図１ＡにおいてＬＴで示されている）に対応している。

【0024】

ダイ２は、上部表面４ａを具備しており例えばＮ型の第１導電型を有しているシリコンカーバイド（ＳｉＣ）の機能層４（基板又はその基板層の上に形成されたエピタキシャル層）を有している。

【0025】

スクライブラインＬＴに隣接する周辺即ち端部区域２ａは、機能層４内に構成されており、パワーＭＯＳＦＥＴ装置１の端部終端構造体を収納する構成とされており、中央即ち活性区域２ｂも同じ機能層４内に構成されており、その中に、パワーＭＯＳＦＥＴ装置１が物理的に製造されていて、それは、既知の態様で、複数個の基本ユニット即ちセル３、特にＭＯＳＦＥＴトランジスタ（簡単化のために、これらの基本セル３の内の一つのみが図１Ｂ中に示されている）を有している。

【0026】

垂直導通形態の場合には、機能層４は、パワーＭＯＳＦＥＴ装置１を形成する複数個の基本ユニット３に対して共通のドレイン領域を構成する、
前述した端部終端構造体は、リング形状端部終端領域５（以下単にリング領域５と呼称する）、特に機能層４の表面部分内に形成した低濃度のＰ型の第２導電型でドープした領域、を有している。リング領域５は、端部区域２ａ内に構成されており、且つ活性区域２ｂを完全に取り囲んでいる（精密にその周りにリングを形成している）。

【0027】

パワーＭＯＳＦＥＴ装置１の各基本ユニット３に対して１個づつＰ型の第２導電型を有している複数の本体ウエル６が活性区域２ｂ内で且つ機能層４の表面部分に設けられている。

【0028】

各本体ウエル６内に、複数のソース領域８が設けられており、それらはＮ型の第１導電型を有しており夫々のゲート構造体３’の下側に配置されており、且つ、更に、パワーＭＯＳＦＥＴ装置１の共通本体及びソースメタリゼーションに対しての電気的コンタクトを与えるべく構成されているＰ^＋型（高いドーパント濃度を有している）のドープ向上領域７が設けられている。

【0029】

特に、活性区域２ｂと端部区域２ａとの間のオーバーラップ領域において、最外部本体ウエル（６’で示してある）が、Ｐ^＋型に高度にドープされているドープ接続領域９によってリング領域５へ接続している。

【0030】

パワーＭＯＳＦＥＴ装置１は、更に、機能層４の前部表面４ａ上に、それから開始してパワーＭＯＳＦＥＴ装置１の基本ユニット３が活性区域２ｂ内に形成されている第１の薄い誘電体層１２（例えば、シリコン酸化物からなる）と、リング領域５上で端部区域２ａにおける厚い酸化物領域１３と、を有している。

【0031】

前述した第１誘電体層１２及び厚い酸化物領域１３上に存在するゲート層１４（ポリシリコン又はその他の導電性物質からなる）が、パワーＭＯＳＦＥＴ装置１の基本ユニット３のゲート構造体（３’で示してある）の電極領域を与えるためにゲート酸化物領域上に画定されている。同じゲート層１４が端部区域２ａにおける厚い酸化物領域１３上を連続的な態様で延在している。

【0032】

第２誘電体層１５（例えば、フィールド酸化物からなる）が前述したゲート層１４を被覆している。この第２誘電体層１５は、端部区域２ａにおいて開口１５’を有しており且つ金属物質からなるゲートコンタクトパッド１８によって被覆されており、該パッド１８は、これらの開口１５’を介してゲート層１４へコンタクトしている。ゲートコンタクトパッド１８はパワーＭＯＳＦＥＴ装置１外部からアクセス可能であり且つ半田付けによってゲート電線１７へ電気的に結合されていてパワーＭＯＳＦＥＴ装置１のゲート構造体３’をバイアスさせると共にそれから及びそれに向けての信号を両方向に担持する。

【0033】

更に、第２誘電体層１５及び前述した第１誘電体層１２が、活性区域２ｂにおいて、ソースメタリゼーション１６によって重畳され且つクロスされており、該ソースメタリゼーション１６は、本体ウエル６と、パワーＭＯＳＦＥＴ装置１の種々の基本ユニット３のソース領域８と、にコンタクトし且つ互いに短絡させている。

【0034】

特に、例えばシリサイドからなるコンタクト領域１９は、ソースメタリゼーション１６とソース領域８及び本体ウエル６との間に電気的コンタクトを与えている。

【0035】

図１Ａにおいて特にハイライトしたように、パワーＭＯＳＦＥＴ装置１はゲートメタリゼーション２０を有しており、それは、端部区域２ａにおいてゲートコンタクトパッド１８へ接続されており且つ活性区域２ｂにおいて直線的延長部（図示例においては、水平面ｘｙの軸ｘに沿っている）を有しており、そこで、それは、第２誘電体層１５とクロスして、基本ユニット３のゲート構造体３’とコンタクトしている（詳細には図示していない態様で、同じ基本ユニット３は、通常、図示例においては、水平面ｘｙの第２軸ｙに沿って、ゲートメタリゼーション２０の該直線的延長部に対して直交する延長部を有している）。

【0036】

図２Ａ及び２Ｂを参照すると、ここではシリコンカーバイド装置が示されており（この場合も、前述した図１Ａ及び１Ｂの場合と同様に、概略的且つ簡単化した平面図及び断面図で示してある）、特に、ゲートコンタクト前に集積化直列抵抗が設けられたパワーＭＯＳＦＥＴ装置１００が示されている。

【0037】

パワーＭＯＳＦＥＴ装置１００は、概略、前述したパワーＭＯＳＦＥＴ装置１と同様の態様で構成される（従って、対応する要素には対応する同一の番号が付されている）が、異なる点としては、装置１００では、ゲートコンタクトパッド１８とゲート構造体３’（同じゲートコンタクトパッド１８と直列して配置されている）との間に介在されて、端部区域２ａにおいて且つその中に、集積化抵抗３０を有している点である。

【0038】

詳細に説明すると、この集積化抵抗３０は、機能層４の前部表面４ａにおいて、例えば、ドーパント原子を注入することによって製造した、図示例においてはＮ^＋型（高ドーパント濃度を有している）のドープ領域３２によって画定されている。

【0039】

図２Ａに示したように、一つの可能な実現例においては、このドープ領域３２は、平面図において（前述した水平面ｘｙにおいて）、前述したゲートコンタクトパッド１８を取り囲む水平延長部を具備するリング状の形態を有する場合がある。

【0040】

図２Ｂに例示した実施例においては、このドープ領域３２は、リング領域５内に配置されている図示例においてはＰ型ドーピング（前述した本体ウエル６と同様に）を有する絶縁型ウエル３４内に構成されている。図示した実施例においては、絶縁型ウエル３４の厚さ（前述した水平面ｘｙに対して直交する軸ｚに沿って）はリング領域５の対応する厚さよりも一層小さい。

【0041】

本発明の一つの側面によれば、前述したゲートコンタクトパッド１８は、この場合には、ゲート層１４と直接コンタクトするものではなく、且つ同じゲートコンタクトパッド１８はゲートメタリゼーション２０と直接接続されるものではない。

【0042】

実際に、ゲートコンタクトパッド１８は、厚い酸化物領域１３を貫通して形成された開口１３’内において、例えばシリサイドからなる夫々の第１コンタクト領域３６ａを介して、集積化抵抗３０の及び対応するドープ領域３２の第１端部とコンタクトしている。

【0043】

同じ集積化抵抗３０の第２端部及び対応するドープ領域３２は、同じ開口１３’内に配置されている例えばシリサイドからなる夫々の第２コンタクト領域３６ｂによって前述したゲートメタリゼーション２０へ電気的に接続されている。

【0044】

同じゲートメタリゼーション２０は、図示した実施例においては、第２誘電体層１５とクロスする単一開口１５’を介して、この場合には、ゲート層１４とコンタクトしている。

【0045】

ゲート電線１７は、この場合には、ゲートコンタクトパッド１８とコンタクトしているが、その下側においては、ゲート層１４は存在しておらず、第２誘電体層１５及び厚い残価物層１３のみが存在している。換言すると、ゲートコンタクトパッド１８は、厚い酸化領域１３及び第２誘電体層１５によって形成されている誘電体領域の全水平延長部に対して該誘電体領域上に直接配置されている。

【0046】

実際に、前述したゲート層１４は、この実施例においては、端部区域２ａの初期領域において、該集積化抵抗３０の前述した第２端部の前で停止している。

【0047】

更に、ゲートコンタクトパッド１８及びゲートメタリゼーション２０は、この場合には、前述した第２誘電体層１５の分離部分３８によって、基板４の上部表面４ａ上で電気的に絶縁され分離されている。

【0048】

本実施例においては、集積化抵抗３０の抵抗値は、例えば、０．１乃至２００Ωの範囲内とすることが可能である。

【0049】

図３に示したように、本パワーＭＯＳＦＥＴ装置１００の変形実施例では、集積化抵抗３０の前述したドープ領域３２は、夫々のウエル内における代わりに、Ｐ^＋型の高いドーピングで、最外部本体ウエル６’をリング領域５へ接続させている、前述したドープ接続領域９内に形成されている。

【0050】

この場合には、このドープ接続領域９は、それが集積化抵抗３０の形成のために専用とされている区域に到達するまで、リング領域５内を延在している（この例においては、第１軸ｘに沿って）。

【0051】

この実施例においては、集積化抵抗３０の抵抗値は、２００Ωよりも一層高いものとすることが可能である。

【0052】

図４に示したように、パワーＭＯＳＦＥＴ装置１００の更なる変形実施例においては、専用のウエルが存在すること無しに、集積化抵抗３０のドープ領域３２がリング領域５内に直接的に形成されている。

【0053】

この実施例においては、集積化抵抗３０の抵抗値は、例えば、０．００１乃至０．１Ωの範囲内とすることが可能である。

【0054】

最初に図５Ａを参照して、図２Ａ及び２Ｂに示した実施例を特に参照して、パワーＭＯＳＦＥＴ装置１００を製造するプロセスについて以下に説明する（しかしながら、図３及び４の実施例に対しても同様の考慮事項を繰り返すことが可能であることは明らかである。）。

【0055】

この製造プロセスは、端部区域２ａ内においての前述した集積化抵抗３０を形成することに関してのみ標準のプロセスの流れ（例えば、図１Ａ及び１Ｂに示した既知のタイプのパワーＭＯＳＦＥＴ装置１を製造するための流れ）から逸脱するに過ぎず、従って、標準プロセスの流れに対して実質的な変更を必要とするものではない。

【0056】

詳細に説明すると、図５Ａに示したように、リング領域５（これは後に形成される）への接続が意図されている最外部の本体ウエル６’を含む活性区域２ｂにおける本体ウエル６の機能層４内での形成のためにフォトリソグラフィ技術で適宜パターン化された前部マスク４０を介して、Ｐ型の本体注入部が最初に形成される。

【0057】

本発明の一つの側面によれば、この注入ステップにおいて且つ同じ前部マスク４０を介して、Ｐ型ドーピング（前述した本体ウエル６と同様に）で絶縁ウエル３４も端部区域２ａ内に形成される。

【0058】

次いで、図５Ｂを参照すると、前部マスク４０を介して、異なる適宜のパターン化でもって、夫々の本体ウエル６内に活性区域２ｂにおけるソース領域８を与えるために、Ｎ^＋型のソース注入部を形成する。

【0059】

本発明の一つの側面によれば、この実施ステップにおいて且つ同じ前部マスク４０を介して、端部区域２ａ内、この場合には、絶縁ウエル３４内に、集積化抵抗３０のドープ領域３２も形成する。

【0060】

次いで、図５Ｃを参照すると、前部マスク４０を介して且つ異なる適宜のパターン化でもって、活性区域２ｂ内で夫々の本体ウエル６内に強化ドープ領域７を与え且つ同じ活性区域２ｂと端部区域２ａとの間にドープ接続領域９を与えるために、Ｐ^＋型（本体ウエル６のものよりも一層高いドーピングで）の注入部を形成する。

【0061】

次いで、図５Ｄを参照すると、前部マスク４０を介して、異なる適宜のパターン化でもって、一層低いドーピング（本体ウエル６のものよりも一層低い）でＰ型の注入部をリング領域５を与えるために形成し、該リング領域５は、本解決方法によれば、端部区域２ａにおいて前述した絶縁ウエル３４を取り囲んでおり、その場合に、集積化抵抗３０のドープ領域３２が形成される。

【0062】

本製造プロセスは、前部マスク４０の除去及び特に高温度（約１８００℃）においての加熱での前に注入したドーパントの活性化と共に進行する。

【0063】

次いで、図５Ｅに示したように、パワーＭＯＳＦＥＴ装置１の基本ユニット３のゲート構造体３’が、第１誘電体層１２と、ゲート層１４と、第２誘電体層１５との形成及び適宜のフォトリソグラフィパターン化によって、活性区域２ｂ内に形成される。シリサイドからなるコンタクト領域１９も各本体ウエル６内に形成される
本発明の一つの側面によれば、同じプロセスステップ期間中に、端部区域２ａにおいて、厚い酸化物領域１３及びその後にゲート層及び第２誘電体層１５をフォトリソグラフィによって画定して開口１３’を形成し、この開口１３’内に、シリサイドからなる第１及び第２コンタクト領域３６ａ、３６ｂが、夫々、ドープ領域３２の第１及び第２端部とコンタクトして形成される。その第１及び第２コンタクト領域３６ａ，３６ｂは、前述した第２誘電体層１５の分離部分３８によって分離されており且つ電気的に絶縁されている。

【0064】

次いで、図５Ｆを参照すると、フォトリソグラフィックプロセスを介して、第２誘電体層１５を横断して下側のゲート層１４へアクセスする単一の開口１５’を、前述した第２コンタクト領域３６ｂの前で、端部領域２ａの始めに、画定する。

【0065】

次いで、図５Ｇを参照すると、本製造プロセスは、例えばアルミニウムシリコン銅合金（ＡｌＳｉＣｕ）の金属層の付着、及び前述したゲートコンタクトパッド１８、ゲートソースメタリゼーション１６、及びゲートメタリゼーション２０を形成するための該金属層のフォトリソグラフィによる画定、と共に進行する。

【0066】

その結果、図５Ｇ及び図２Ａ及び２Ｂに示したパワーＭＯＳＦＥＴ装置１００が形成される。

【0067】

本発明の利点は以上の説明から明らかである。いずれにしても、本発明は、シリコンカーバイド基板から開始して構成される特にＭＯＳＦＥＴ装置であるパワー装置においての効率、性能、及び信頼性を改善することを可能とする。

【0068】

特に、本発明は、注入したＮ型シリコンカーバイドの特性によって制御される非常に精密で制御可能な抵抗値を有する集積化抵抗をゲートコンタクトと直列して得ることを可能とする。特に、温度挙動が非常に安定な物理的特性によって制御される。

【0069】

この抵抗値は、製造バッチに関して且つダイ毎のバラツキが非常に小さい。

【0070】

効果的な点として、該抵抗値は、ドープ領域３２の幾何学的形状の関数として精密に制御することが可能であり、例えば、このドープ領域３２は、図２Ａに示したように、完全なリング状の形態を有するものではない場合があり、同一のリングの幾つかの部分のみに制限する場合がある。更に、前述したように、この抵抗値は、低又は高ドーパント濃度（図３及び４の変形例に関連して前に強調したように、夫々、低抵抗値及び高抵抗値を有するために）を有する或る領域内に同じドープ領域３２の閉じこめられ且つ絶縁された配置を変化させることによって調節することが可能である。

【0071】

効果的な点として、本発明は、製造プロセスにおいて付加的なステップを必要とするものではなく、標準タイプの製造プロセスのステップに対して限定的な修正が必要とされるに過ぎない。

【0072】

更に、下側に存在するポリシリコン無しで（それによりゲート層１４の欠陥性を制限している）或る区域において電気的ゲート線１７をゲートコンタクトパッド１８へ結合させることが可能であることは効果的である。

【0073】

従って、本発明に基づいて構成されるＭＯＳＦＥＴトランジスタ装置は、例えば、電源、及びパワーファクター補正（ＰＦＣ）を有するＵＰＳ、光発電システム、エネルギ分布システム、産業用エンジン、及び電気自動車等の種々の適用分野において効果的に使用状態を見出すことが可能である。

【0074】

最後に、本発明の技術的範囲を逸脱すること無しに、種々の変形及び修正を行うことが可能であることは勿論である。特に、本発明は、異なるシリコンカーバイドＭＯＳＦＥＴトランジスタ装置において、例えば、ＶＤＭＯＳ信号又はパワー装置、ＩＧＢＴ（ＭＯＳＦＥＴトランジスタを有している）、ＩＰ（インテリジェントパワー）ＭＯＳＦＥＴ装置において、例えば、Ｎチャンネル及びＰチャンネルの両方のＭＯＳＦＥＴトランジスタにおいて、自動車適用例用の効果的な適用例が見出される場合があることが強調される。

【図1A】

【図1B】

【図2A】

【図2B】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】