特開 2023-49845 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023049845

(43)【公開日】2023-04-10

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230403BHJP

   H01L 29/12 20060101ALI20230403BHJP

   H01L 29/739 20060101ALI20230403BHJP

   H01L 29/06 20060101ALI20230403BHJP

   H01L 21/336 20060101ALI20230403BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 652T

H01L29/78 655A

H01L29/78 652Q

H01L29/78 653C

H01L29/78 652J

H01L29/78 652N

H01L29/78 652H

H01L29/78 657A

H01L29/06 301M

H01L29/06 301G

H01L29/06 301V

H01L29/78 658J

H01L29/78 658F

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021159834

(22)【出願日】2021-09-29

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】登尾 正人

(72)【発明者】

【氏名】加藤 良隆

(72)【発明者】

【氏名】遠藤 剛

(57)【要約】

【課題】 オン抵抗の低減を図りつつ、半導体チップの反りが増大することを抑制できるようにする。
【解決手段】パッド配置領域Ｒｅとアクティブ領域Ｒｂとが重なった領域では、表面電極となるソース電極１１３の上に分離絶縁膜を介してパッド１２ａ～１２ｅが配置されることで、配線電極材料が２層積まれた２層配線電極構造とする。そして、アクティブ領域Ｒｂのうちのパッド配置領域Ｒｅと重なっていない領域では、表面電極となるソース電極１１３が１層の配線電極材料によって構成された１層配線電極構造とする。
【選択図】図２Ｂ

【特許請求の範囲】

【請求項1】

半導体チップ（１０）にて構成される半導体装置であって、
半導体素子が形成されると共に、前記半導体チップの一面側において前記半導体素子に接続され、配線電極材料によって構成された表面電極（１１３）が配置されるアクティブ領域（Ｒａ）と、
前記半導体チップの一面に対する法線方向において前記アクティブ領域と重なって備えられ、前記配線電極材料によって構成されたパッド（１２ａ～１２ｅ）が配置されるパッド配置領域（Ｒｅ）と、を有し、
前記パッド配置領域と前記アクティブ領域とが重なった領域では、前記表面電極の上に分離絶縁膜（１１６）を介して前記パッドが配置されることで、前記配線電極材料が２層積まれた２層配線電極構造とされ、
前記アクティブ領域のうちの前記パッド配置領域と重なっていない領域では、前記表面電極が１層の前記配線電極材料によって構成された１層配線電極構造とされている、半導体装置。

【請求項2】

前記パッドには、前記配線電極材料によって構成されていると共に前記半導体素子に接続される配線層（１２０、１３０）が接続されており、
前記配線層も、１層の前記配線電極材料によって構成された１層配線電極構造とされている、請求項１に記載の半導体装置。

【請求項3】

前記アクティブ領域の面積に対して、前記２層配線電極構造とされている領域の面積が３０％以下になっている、請求項１または２に記載の半導体装置。

【請求項4】

前記表面電極の中心を通る前記半導体チップの中心線である直線（Ｌ）に対して、前記表面電極および前記パッドが線対称にレイアウトされている、請求項１ないし３のいずれか１つに記載の半導体装置。

【請求項5】

前記パッドが５個以下とされている、請求項１ないし４のいずれか１つに記載の半導体装置。

【請求項6】

前記分離絶縁膜がシリコン酸化膜により構成されている、請求項１ないし５のいずれか１つに記載の半導体装置。

【請求項7】

前記分離絶縁膜がシリコン窒化膜により構成されている、請求項１ないし５のいずれか１つに記載の半導体装置。

【請求項8】

前記配線電極材料がＡｌＳｉにて構成されている、請求項１ないし７のいずれか１つに記載の半導体装置。

【請求項9】

前記半導体チップは、炭化珪素で構成された半導体基板に対して前記半導体素子を形成したものである、請求項１ないし８のいずれか１つに記載の半導体装置。

【請求項10】

半導体基板に対して半導体素子を形成した半導体チップ（１０）にて構成される半導体装置の製造方法であって、
前記半導体基板に対して前記半導体素子を形成したのち、前記半導体基板の一面側に層間絶縁膜（１１２）を形成すると共に該層間絶縁膜に対してコンタクトホール（１１２ａ～１１２ｃ）を形成することと、
前記コンタクトホール内を含む前記層間絶縁膜の上に、１層目の配線電極材料で構成される下層配線電極を形成すると共にパターニングすることで、前記半導体素子が形成されたアクティブ領域（Ｒｂ）に前記半導体素子と接続される表面電極（１１３）を形成することと、
前記表面電極の上に分離絶縁膜（１１６）を形成することと、
前記分離絶縁膜の上に２層目の配線電極材料で構成される上層配線電極を形成すると共にパターニングすることで、前記アクティブ領域と重なるパッド配置領域（Ｒｅ）にパッド（１２ａ～１２ｅ）を形成することと、を含み、
前記パッドを形成することでは、前記アクティブ領域のうち前記パッド配置領域と重ならない領域では前記表面電極の上に形成された前記上層配線電極を除去することで前記表面電極を前記下層配線電極によって構成される１層配線電極構造とし、前記アクティブ領域のうちの前記パッド配置領域と重なる領域では前記表面電極の上に前記パッドが配置されることで前記下層配線電極と前記上層配線電極の２層配線電極構造とする、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、チップ表面にパッドが設けられる半導体装置およびその製造方法に関するものである。

【背景技術】

【0002】

従来より、スイッチング素子などの半導体素子を半導体チップに作り込んだ半導体装置がある（例えば、特許文献１参照）。このような半導体装置では、半導体素子として動作させられるアクティブ領域が半導体チップの中心を含めた広範囲に配置されている。そして、半導体チップのうちアクティブ領域とは異なる領域、具体的にはアクティブ領域に隣接して半導体チップの一辺に沿った領域をパッド配置領域として、このパッド配置領域にパッドが並べられた構造とされる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－２０４５７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記の半導体装置では、アクティブ領域とパッド配置領域とを別々の領域としているため、パッド配置領域が半導体素子を動作させられない領域となる。このため、パッド配置領域が備えられる分、半導体チップの全面積に対するアクティブ領域の割合が少なくなり、半導体素子のオン抵抗をあまり小さくできない。

【0005】

そこで、本発明者らは、アクティブ領域を広げ、パッド配置領域におけるパッドの下方もアクティブ領域とするという構造を見出した。このような構成とすれば、半導体チップの全面積に対するアクティブ領域の割合を多くでき、半導体素子のオン抵抗を低下させることが可能になる。

【0006】

このような構造の半導体装置とする場合、パッド配置領域の下方に半導体素子が形成されることになるため、半導体素子に接続される電極を構成する配線電極材料の上に、さらにパッドを構成する配線電極材料が重ねて配置されることになる。つまり、半導体素子に接続される１層目の下層配線電極の上に、２層目の上層配線電極が積層されることになる。そして、パッド配置領域では、下層配線電極と上層配線電極とを絶縁する必要があるため、これらの間に絶縁膜を配置し、アクティブ領域のうちパッド配置領域と重ならない領域では、下層配線電極と上層配線電極とが接続されるようにすることが考えられる。

【0007】

ところが、本発明者らの鋭意検討の結果、配線電極材料が重ねて配置されることで厚くなりすぎ、高温時に半導体チップに発生する反りが増大するということが判った。

【0008】

本発明は上記点に鑑みて、オン抵抗の低減を図りつつ、半導体チップの反りが増大することを抑制できる半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するため、請求項１に記載の発明は、半導体チップ（１０）にて構成される半導体装置であって、半導体素子が形成されると共に、半導体チップの一面側において半導体素子と接続され、配線電極材料によって構成された表面電極（１１３）が配置されるアクティブ領域（Ｒａ）と、半導体チップの一面に対する法線方向においてアクティブ領域と重なって備えられ、配線電極材料によって構成されたパッド（１２ａ～１２ｅ）が配置されるパッド配置領域（Ｒｅ）と、を有している。そして、パッド配置領域とアクティブ領域とが重なった領域では、表面電極の上に分離絶縁膜（１１６）を介してパッドが配置されることで、配線電極材料が２層積まれた２層配線電極構造とされ、アクティブ領域のうちのパッド配置領域と重なっていない領域では、表面電極が１層の配線電極材料によって構成された１層配線電極構造とされている。

【0010】

このように、半導体チップの一面側において、配線電極材料によって構成される部分のうち最も大面積となる表面電極が１層配線構造とされている。つまり、パッドが配置された位置では、表面電極の上にパッドが積層された２層配線電極構造とされていても、表面電極のみ配置される位置では、積層構造とせずに１層配線電極構造とされるようにしている。このため、半導体チップの高温時の反りの増大を抑制することが可能となる。したがって、パッド配置領域の下方に半導体素子を形成することで半導体チップの広い範囲をアクティブ領域してオン抵抗の低減を図りつつ、半導体チップの反りが増大することを抑制することが可能となる。

【0011】

請求項１０に記載の発明は、半導体基板に対して半導体素子を形成した半導体チップ（１０）にて構成される半導体装置の製造方法であって、半導体基板に対して半導体素子を形成したのち、半導体基板の一面側に層間絶縁膜（１１２）を形成すると共に該層間絶縁膜に対してコンタクトホール（１１２ａ～１１２ｃ）を形成することと、コンタクトホール内を含む層間絶縁膜の上に、１層目の配線電極材料で構成される下層配線電極を形成すると共にパターニングすることで、半導体素子が形成されたアクティブ領域（Ｒｂ）に半導体素子と接続される表面電極（１１３）を形成することと、表面電極の上に分離絶縁膜（１１６）を形成することと、分離絶縁膜の上に２層目の配線電極材料で構成される上層配線電極を形成すると共にパターニングすることで、アクティブ領域と重なるパッド配置領域（Ｒｅ）にパッド（１２ａ～１２ｅ）を形成することと、を含んでいる。そして、パッドを形成することでは、アクティブ領域のうちパッド配置領域と重ならない領域では表面電極の上に形成された上層配線電極を除去することで表面電極を下層配線電極によって構成される１層配線電極構造とし、アクティブ領域のうちのパッド配置領域と重なる領域では表面電極の上にパッドが配置されることで下層配線電極と上層配線電極の２層配線電極構造とする。

【0012】

このように、パッドを形成する際に、アクティブ領域のうちパッド配置領域と重ならない領域では表面電極の上に形成された上層配線電極を除去することで表面電極を下層配線電極によって構成される１層配線電極構造としている。そして、アクティブ領域のうちのパッド配置領域と重なる領域では表面電極の上にパッドが配置されることで下層配線電極と上層配線電極の２層配線電極構造としている。したがって、パッド配置領域の下方に半導体素子を形成することで半導体チップの広い範囲をアクティブ領域してオン抵抗の低減を図りつつ、半導体チップの反りが増大することを抑制することが可能な半導体装置を製造できる。

【0013】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0014】

【図1】第１実施形態にかかるパワーモジュールの断面図である。

【図2A】図１に示すパワーモジュールに備えられる半導体チップの上面レイアウト図である。

【図2B】半導体チップ中において２層配線電極構造とする領域をハッチングで示した図である。

【図3】半導体チップに縦型ＭＯＳＦＥＴを形成した場合における図２Ａ中のIII－III断面図である。

【図4】半導体チップに縦型ＭＯＳＦＥＴを形成した場合における図２Ａ中のIV－IV断面図である。

【図5】比較例として用いた半導体チップの断面図であって、図２Ａ中のIII－III断面に相当する図である。

【図6】比較例として用いた半導体チップの断面図であって、図２Ａ中のIV－IV断面に相当する図である。

【図7】第１実施形態の半導体チップと比較例のオン抵抗についてシミュレーションした結果を示す図である。

【図8】半導体装置の製造方法を示したフローチャートである。

【図9】第２実施形態にかかる半導体チップ中において２層配線電極構造とする領域をハッチングで示した図である。

【図10】第２実施形態にかかる半導体チップ中の断面図であって、図２Ａ中のIII－III断面に相当する図である。

【図11】第４実施形態にかかる半導体チップの上面レイアウト図である。

【図12】第５実施形態にかかる半導体チップの上面レイアウト図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0016】

（第１実施形態）
第１実施形態について説明する。まず、図１を参照して、本実施形態にかかる半導体装置をパワーモジュールに適用した場合を例に挙げて説明する。

【0017】

図１に示すパワーモジュールは、本実施形態の半導体装置に相当する半導体チップ１０を内蔵したものであり、例えばモータ駆動のためのスイッチング装置として用いられる。具体的には、パワーモジュールは、半導体チップ１０、ヒートシンク２０、ヒートシンク３０等を備えている。また、半導体チップ１０、ヒートシンク２０およびヒートシンク３０は、第１～第３接合材５０ａ～５０ｃを含む接合材５０によって接合されている。そして、これらがモールド樹脂６０によって封止された構成とされている。

【0018】

具体的には、半導体チップ１０のうち紙面下方に位置する一面側を下面、紙面上方に位置する下面と反対の一面側を上面として、半導体チップ１０の下面とヒートシンク２０の上面との間は第１接合材５０ａによって接合されている。ヒートシンク２０は、金属層２１と絶縁層２２および金属層２３が順に積層された積層体によって構成されており、金属層２３側が第１接合材５０ａを介して半導体チップ１０の下面と接合されている。また、半導体チップ１０の上面とヒートシンク３０との間は第２接合材５０ｂや第３接合材５０ｃによって接合されている。ヒートシンク３０は、金属層３１と絶縁層３２および金属層３３が順に積層された積層体によって構成されており、金属層３３が複数の接続部３３ａ、３３ｂに分割されている。そして、分割された複数の接続部３３ａ、３３ｂ側が第２接合材５０ｂや第３接合材５０ｃを介して半導体チップ１０の上面と接合されている。

【0019】

接続部３３ａは、後述するように、図２Ａに示す半導体チップ１０のアクティブ領域Ｒｂの表面電極に相当するソース電極１１３と接続され、接続部３３ｂは、半導体チップ１０のパッド配置領域Ｒｅの各パッド１２ａ～１２ｅと接続される。図１では、接続部３３ｂを１つだけ示しているが、パッド１２ａ～１２ｅの数分備えられている。また、接続部３３ａは、図示しない引出部を備えており、引出部がモールド樹脂６０から引き出されることで外部と電気的に接続可能になっている。また、各接続部３３ｂも、図示しない引出部を備えており、引出部がモールド樹脂６０から引き出されることで外部と電気的に接続可能になっている。金属層２３も、図示しない引出部を備えており、引出部がモールド樹脂６０から引き出されることで外部と電気的に接続可能になっている。

【0020】

本実施形態の場合、第１～第３接合材５０ａ～５０ｃを含む接合材５０は、導電材料である鉛フリーはんだ等の接合用金属や導電性接着剤によって構成されている。そして、接合材５０により、半導体チップ１０、ヒートシンク２０およびヒートシンク３０の相互間が物理的にも電気的にも接続された形態とされている。

【0021】

このような構成により、半導体チップ１０の上面では、第２接合材５０ｂや第３接合材５０ｃおよびヒートシンク３０を介して外部との電気的接続が行われると共に放熱が行われる。また、半導体チップ１０の下面では、第１接合材５０ａからヒートシンク２０を介して外部との電気的接続が行われると共に放熱が行われる。

【0022】

半導体チップ１０は、炭化珪素（ＳｉＣ）などの半導体基板に対して半導体素子を形成した半導体装置であり、例えば四角形の薄板状とされている。半導体チップ１０は、ＳｉＣ以外の材料で構成されていても構わない。ただし、ＳｉＣの場合、高耐圧な半導体素子が適用されるために他の材料で構成する場合よりも半導体チップ１０が高温になる可能性があり、反りの影響が大きくなり得る。このため、半導体チップ１０をＳｉＣで構成する場合に、本開示を適用するのが好ましい。

【0023】

半導体チップ１０に形成する半導体素子としては、例えば縦型ＭＯＳＦＥＴ、縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などが挙げられる。本実施形態の場合、詳細構造については後述するが、半導体チップ１０には、縦型ＭＯＳＦＥＴを形成してある。

【0024】

半導体チップ１０の上面における一部に接続部３３ａが接合され、半導体チップ１０のうち接続部３３ａと接続される部分よりも外側に複数の接続部３３ｂが接続されている。半導体チップ１０のうちのアクティブ領域Ｒｂに備えられる表面電極、すなわち縦型ＭＯＳＦＥＴにおけるソース電極１１３が接続部３３ａに接続されている。また、半導体チップ１０のうちのパッド配置領域Ｒｅに備えられる各パッド１２ａ～１２ｅが接続部３３ｂと接続されている。図１では、接続部３３ｂを１つだけ示しているが、パッド１２ａ～１２ｅの数分備えられている。一方、半導体チップ１０の裏面には裏面電極、すなわち縦型ＭＯＳＦＥＴの場合のドレイン電極１１４が形成され、裏面電極の全面がヒートシンク２０における金属層２３と接続されている。

【0025】

ヒートシンク２０は、絶縁層２２によって絶縁層２２の両面に配置される金属層２１と金属層２３との間を絶縁しつつ、金属層２１および金属層２３を銅などの熱伝達率の高い金属で構成することで高い放熱性を得ている。金属層２１と金属層２３とが絶縁されているため、金属層２１側をモールド樹脂６０から露出させて放熱が行われ易い放熱面としつつも、金属層２３が外部から絶縁されている。

【0026】

ヒートシンク３０は、絶縁層３２によって絶縁層３２の両面に配置される金属層３１と金属層３３との間を絶縁しつつ、金属層３１および金属層３３を銅などの熱伝達率の高い金属で構成することで高い放熱性を得ている。金属層３１と金属層３３とが絶縁されているため、金属層３１側をモールド樹脂６０から露出させて放熱が行われ易い放熱面としつつも、金属層３３が外部から絶縁されている。また、金属層３３を複数に分割して接続部３３ａ、３３ｂを構成している。接続部３３ｂは、従来ではボンディングワイヤによって構成される部分であるが、ここもヒートシンク３０に含まれる金属層３３の一部によって構成することで高い放熱性が得られるようにしている。

【0027】

モールド樹脂６０は、半導体チップ１０、ヒートシンク２０、ヒートシンク３０などを封止している。モールド樹脂６０からは、ヒートシンク２０やヒートシンク３０の一面や、図示していないが金属層２３や金属層３３の引出部の一端が露出させられている。そして、露出させられた各引出部の一端において、外部と電気的に接続可能とされている。

【0028】

次に、このように構成される半導体装置における半導体チップ１０の詳細構造について説明する。

【0029】

図２Ａおよび図２Ｂに示すように、半導体チップ１０は上面形状が四角形の板状で構成されている。半導体チップ１０には、内部領域Ｒａ、アクティブ領域Ｒｂ、繋ぎ領域Ｒｃ、外周領域Ｒｄおよびパッド配置領域Ｒｅが設けられている。

【0030】

内部領域Ｒａは、半導体チップ１０のうちの中央部を含む領域で、後述する表面電極に相当するソース電極１１３が露出させられた部分である。この部分がソースパッド１１とされる。

【0031】

アクティブ領域Ｒｂは、半導体チップ１０のうち半導体素子が動作させられる領域である。本実施形態では、アクティブ領域Ｒｂに半導体素子として縦型ＭＯＳＦＥＴが形成されている。アクティブ領域Ｒｂは、内部領域Ｒａを囲みつつ、半導体チップ１０の外縁から所定距離内側に離れた位置まで形成され、本実施形態では四角形状の領域とされている。

【0032】

繋ぎ領域Ｒｃは、アクティブ領域Ｒｂと外周領域Ｒｄとの間に設けられる領域であり、例えば四角形枠体形状とされており、後述するゲートライナーを構成するゲート配線層１２０などが備えられる。

【0033】

外周領域Ｒｄは、アクティブ領域Ｒｂおよび繋ぎ領域Ｒｃを囲むように、半導体チップ１０の外縁の全周にわたって配置され、外周耐圧構造などが備えられる領域であり、本実施形態では四角形枠体形状とされている。

【0034】

パッド配置領域Ｒｅは、各種パッド１２ａ～１２ｅが配置される領域である。パッド配置領域Ｒｅは、アクティブ領域Ｒｂのうちの一部、ここでは四角形状とされたアクティブ領域Ｒｂのうちの一辺、図２Ａにおいては紙面下方側の辺に沿う領域とされている。そして、パッド配置領域Ｒｅは、半導体チップ１０を法線方向から見た上面視において、アクティブ領域Ｒｂと重なるように形成されている。

【0035】

本実施形態の場合、図中二点鎖線とした部分が繋ぎ領域Ｒｃとされ、繋ぎ領域Ｒｃの内側がアクティブ領域Ｒｂ、外側が外周領域Ｒｄとなっている。また、図中一点鎖線で囲んだ部分がパッド配置領域Ｒｅとされている。

【0036】

さらに、半導体チップ１０のうちのアクティブ領域Ｒｂと重なるパッド配置領域Ｒｅ内に、感温素子が形成された感温素子領域１３が備えられ、感温素子による温度検出に基づいて半導体素子による温度上昇が把握できるようになっている。

【0037】

なお、パッド配置領域Ｒｅには、複数のパッド１２ａ～１２ｅが備えられている。本実施形態の場合、パッド配置領域Ｒｅには、紙面左側からカソードパッド１２ａ、アノードパッド１２ｂ、ゲートパッド１２ｃ、第１センスパッド１２ｄ、第２センスパッド１２ｅが備えられている。これらは、アクティブ領域Ｒｂに備えられる縦型ＭＯＳＦＥＴの各部や感温素子領域１３に備えられる感温素子の各部と電気的に接続される。これら各パッド１２ａ～１２ｅが接続部３３ｂに接続されることで、接続部３３ｂに備えられた引出部を介して外部との電気的接続が行えるようになっている。

【0038】

また、半導体チップ１０は、図３および図４に示す断面構成となっており、アクティブ領域Ｒｂには縦型ＭＯＳＦＥＴが形成されている。

【0039】

半導体チップ１０には、ＳｉもしくはＳｉＣ等の半導体材料で構成されたｎ^＋型基板１０１が用いられており、ｎ^＋型基板１０１の主表面上には、ｎ^＋型基板１０１よりも低不純物濃度のｎ^－型低濃度層１０２がエピタキシャル成長させられている。

【0040】

〔アクティブ領域Ｒｂの構成〕
図３および図４に示すように、アクティブ領域Ｒｂでは、ｎ^－型低濃度層１０２には、ｎ^＋型基板１０１から離れた位置において、一方向を長手方向としてストライプ状に配置されたＪＦＥＴ部１０２ａが形成されている。ＪＦＥＴ部１０２ａを含めてｎ^－型低濃度層１０２を同じ不純物濃度としてもよいが、ここではＪＦＥＴ部１０２ａをｎ^－型低濃度層１０２の他の部分より高不純物濃度とすることで、より低オン抵抗が図れるようにしている。

【0041】

各ＪＦＥＴ部１０２ａの間にはｐ型の第１ディープ層１０３が形成されており、第１ディープ層１０３も一方向を長手方向としてストライプ状に配置されている。これらＪＦＥＴ部１０２ａおよび第１ディープ層１０３は同じ厚みで構成されている。

【0042】

また、ＪＦＥＴ部１０２ａおよび第１ディープ層１０３の上には、これらの長手方向と交差する方向を長手方向として幅広に形成された電流拡散層１０４と、電流拡散層１０４よりも幅狭に形成された第２ディープ層１０５とが交互に繰り返し配置されている。そして、第２ディープ層１０５が第１ディープ層１０３と連結されている。さらに、電流拡散層１０４および第２ディープ層１０５の上には、ｐ型ベース領域１０６が形成され、ｐ型ベース領域１０６の上には、ｎ^＋型ソース領域１０７およびｐ^＋型コンタクト領域１０８が形成されている。ｎ^＋型ソース領域１０７は、ｐ型ベース領域１０６のうち電流拡散層１０４と対応する部分の上に形成されており、ｐ^＋型コンタクト領域１０８は、ｐ型ベース領域１０６のうち第２ディープ層１０５と対応する部分の上に形成されている。

【0043】

ｐ型ベース領域１０６およびｎ^＋型ソース領域１０７を貫通して電流拡散層１０４に達するゲートトレンチ１０９が形成されている。このゲートトレンチ１０９の側面と接するように上述したｐ型ベース領域１０６およびｎ^＋型ソース領域１０７が配置されている。ゲートトレンチ１０９は、図３の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図３には２本しか示していないが、ゲートトレンチ１０９は、複数本が紙面左右方向に等間隔に配置され、それぞれ第２ディープ層１０５の間に挟まれるように配置されていてストライプ状とされている。

【0044】

また、ｐ型ベース領域１０６のうちゲートトレンチ１０９の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域１０７と電流拡散層１０４との間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ１０９の内壁面にゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０の表面にはドープドＰｏｌｙ－Ｓｉで構成されたゲート電極１１１が形成されており、これらゲート絶縁膜１１０およびゲート電極１１１がゲートトレンチ１０９内に埋め込まれている。これにより、トレンチゲート構造が構成されている。

【0045】

なお、図４に示されるように、図２の紙面左右方向に沿ってトレンチゲート構造が延設されており、図３に示すように、図２の紙面上下方向にトレンチゲート構造が複数本並べられている。そして、図示していないが、図２の紙面左右方向において、アクティブ領域Ｒｂよりも外側までトレンチゲート構造が張り出すように形成されている。また、ゲートトレンチ１０９の側面にｎ^＋型ソース領域１０７が形成されることになるが、ｎ^＋型ソース領域１０７はアクティブ領域Ｒｂに形成され、それよりも外側には形成されていない。このため、アクティブ領域Ｒｂ内においてのみチャネル領域が形成されるようになっている。

【0046】

ｎ^＋型ソース領域１０７やｐ^＋型コンタクト領域１０８およびトレンチゲート構造の表面には、層間絶縁膜１１２が形成されている。そして、アクティブ領域Ｒｂでは、層間絶縁膜１１２の上に、表面電極に相当するソース電極１１３が形成されている。ソース電極１１３は、１層目の配線電極材料で構成される下層配線電極をパターニングすることで形成され、２層目の配線電極材料で構成される上層配線電極については除去されていて１層配線構造とされている。

【0047】

層間絶縁膜１１２のうちｎ^＋型ソース領域１０７やｐ^＋型コンタクト領域１０８と対応する位置にはコンタクトホール１１２ａが形成されている。これにより、図３に示すように、ソース電極１１３がコンタクトホール１１２ａを通じてｎ^＋型ソース領域１０７やｐ^＋型コンタクト領域１０８と電気的に接触されている。

【0048】

また、ｎ^＋型基板１０１の裏面側、つまりソース電極１１３が形成された側と反対側の一面にはｎ^＋型基板１０１と電気的に接続された裏面電極に相当するドレイン電極１１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されており、縦型ＭＯＳＦＥＴが複数セル配置されることでアクティブ領域Ｒｂが構成されている。そして、図３に示すように半導体チップ１０の表面がパッシベーション膜１１５で覆われ、パッシベーション膜１１５のうちのソース電極１１３と対応する部分が除去されて開口させられている。このソース電極１１３と対応する部分においてパッシベーション膜１１５が開口させられた部分が内部領域Ｒａであり、ソース電極１１３のうちの露出部分がソースパッド１１となる。

【0049】

また、アクティブ領域Ｒｂのうちパッド配置領域Ｒｅと重なっている部分においても、図４に示すように、概ねアクティブ領域Ｒｂのうちパッド配置領域Ｒｅと重なっていない部分と同様の構成とされている。ただし、アクティブ領域Ｒｂのうちパッド配置領域Ｒｅと重なっている部分においては、ソース電極１１３の表面に分離絶縁膜１１６が配置されており、この分離絶縁膜１１６の上にパッド１２ａ～１２ｅが形成されている。図４では、ゲートパッド１２ｃが配置された部分の断面を示してあるが、他のパッド１２ａ、１２ｂ、１２ｄ、１２ｅについても分離絶縁膜１１６を介してソース電極１１３の上に形成されている。パッド１２ａ～１２ｅは、２層目の配線電極である上層配線電極をパターニングすることで形成されている。このため、図２Ｂに示すように、アクティブ領域Ｒｂのうちパッド配置領域Ｒｅと重なっている部分では、ソース電極１１３とパッド１２ａ～１２ｅが積層された２層配線電極構造になっている。

【0050】

また、パッシベーション膜１１５のうちパッド配置領域Ｒｅに備えられる各パッド１２ａ～１２ｅと対応する部分も除去されて開口させられている。このため、各パッド１２ａ～１２ｅに対して接続部３３ｂが接続可能とされている。

【0051】

また、アクティブ領域Ｒｂに重ねて配置された感温素子領域１３においては、感温素子として例えば感温ダイオードが形成されている。感温ダイオードは、例えばポリシリコンに対してｐ型不純物やｎ型不純物をイオン注入してＰＮダイオードを複数段形成することにより構成されている。そして、感温ダイオードのカソードがカソードパッド１２ａに接続され、アノードがアノードパッド１２ｂに接続されることで、半導体チップ１０の温度に応じた電気信号が出力されるようになっている。

【0052】

なお、パッド配置領域Ｒｅに備えられた他のパッド１２ｃ～１２ｅについては、縦型ＭＯＳＦＥＴの各部に電気的に接続される。ゲートパッド１２ｃについては、ゲートライナーを構成する後述のゲート配線層１２０を介してゲート電極１１１と電気的に接続される。これにより、ゲートパッド１２ｃを通じてゲート電極１１１に対してゲート電圧の印加が行われるようになっている。ゲート配線層１２０は、例えば繋ぎ領域Ｒｃ内、つまり半導体チップ１０の外縁近傍においてアクティブ領域Ｒｂを囲む四角形枠体形状で形成され、ゲートパッド１２ｃの近傍まで引き回された構造とされる。第１センスパッド１２ｄと第２センスパッド１２ｅは、縦型ＭＯＳＦＥＴのソース電極１１３に接続されるものである。具体的には、アクティブ領域Ｒｂにおいて複数セル形成される縦型ＭＯＳＦＥＴのうちの殆どはソース－ドレインを通じてモータなどの負荷への電流供給を行うメインセルとされるが、一部はメインセルに流れる電流測定用のセンスセルとされる。第１センスパッド１２ｄは、センスセル側のソース電極１１３に接続され、センスセル側の縦型ＭＯＳＦＥＴのソース－ドレイン間に流れる電流を外部に出力することで、メインセルに流れる電流を測定できるようにしている。第２センスパッド１２ｅは、メインセル側のソース電極１１３に接続され、第２センスパッド１２ｅを通じてソース電位を外部に出力している。

【0053】

〔繋ぎ領域Ｒｃの構成〕
図３に示すように、繋ぎ領域Ｒｃにおいても、外周領域Ｒｄの近傍の位置まで、ｎ^－型低濃度層１０２の上にＪＦＥＴ部１０２ａや第１ディープ層１０３が形成された構成とされている。ただし、これらの上には電流拡散層１０４が無くされており、第２ディープ層１０５のみ形成されている。また、トレンチゲート構造は形成されておらず、第２ディープ層１０５の上にも、ｐ型ベース領域１０６およびｐ^＋型コンタクト領域１０８のみが形成されている。

【0054】

また、ｐ型ベース領域１０６およびｐ^＋型コンタクト領域１０８の上に形成されたゲート絶縁膜１１０の上に、ゲート電極１１１から引き出されたドープドＰｏｌｙ－Ｓｉで構成されたゲート引出部１１１ａが形成されている。そして、ゲート引出部１１１ａを覆うように層間絶縁膜１１２が形成されており、さらに層間絶縁膜１１２の上にゲート配線層１２０が形成されている。このゲート配線層１２０がゲートライナーを構成しており、例えばアクティブ領域Ｒｂを囲むように四角形枠体形状に引き回されてゲートパッド１２ｃに接続されている。また、層間絶縁膜１１２のうちゲート配線層１２０と対応する位置にはコンタクトホール１１２ｂが形成されており、コンタクトホール１１２ｂを通じてゲート配線層１２０とゲート引出部１１１ａとが電気的に接続されている。

【0055】

さらに、ゲート配線層１２０よりも外周領域Ｒｄ側において、層間絶縁膜１１２の上にホール引抜層１３０が形成されている。層間絶縁膜１１２のうちホール引抜層１３０と対応する位置にはコンタクトホール１１２ｃが形成されており、コンタクトホール１１２ｃを通じてホール引抜層１３０がｐ^＋型コンタクト領域１０８と電気的に接続されている。

【0056】

繋ぎ領域Ｒｃに形成されたゲート配線層１２０とホール引抜層１３０についても、図２Ｂおよび図３に示すように、１層目の配線電極である下層配線電極や２層目の配線電極である上層配線電極をパターニングすることで構成している。そして、本実施形態の場合、ゲート配線層１２０とホール引抜層１３０については、下層配線電極と上層配線電極の２層配線電極構造としている。

【0057】

なお、パッド１２ａ～１２ｅをソース電極１１３から電気的に分離するために、下層配線電極と上層配線電極との間に上記した分離絶縁膜１１６が形成される。このため、ゲート配線層１２０とホール引抜層１３０については、下層配線電極と上層配線電極との間に形成される分離絶縁膜１１６を除去して下層配線電極と上層配線電極とが電気的に接続されるようにしている。このように、ゲート配線層１２０とホール引抜層１３０を２層配線電極構造とすることで、配線抵抗を低減することが可能になる。

【0058】

なお、図３や図４とは別断面において、ゲート配線層１２０についてはゲートパッド１２ｃに接続されており、ホール引抜層１３０については接地電位とされる部位、例えば第２センスパッド１２ｅに接続されている。

【0059】

〔外周領域Ｒｄの構成〕
外周領域Ｒｄでは、ｐ型ベース領域１０６および第２ディープ層１０５が除去されていて凹部１４０が形成されている。この凹部１４０の底面の位置に、アクティブ領域Ｒｂを囲むように複数本のｐ型ガードリング１５０が配置されている。ｐ型ガードリング１５０が備えられることで、等電位線がよりアクティブ領域Ｒｂの外側に拡がって終端させられるようになり、電界集中を緩和して外周領域Ｒｄでの耐圧が確保されるようになっている。

【0060】

そして、外周領域Ｒｄについては、全域、パッシベーション膜１１５で覆われており、表面が保護されている。以上のようにして、本実施形態の半導体装置に相当する半導体チップ１０が備えられたパワーモジュールが構成されている。

【0061】

このパワーモジュールは、例えば、金属層２３を介してドレイン電極１１４に対して１０Ｖ程度の電圧を印加すると共に、接続部３３ａを介してソース電極１１３を接地電位とし、接続部３３ｂを介してゲート電極１１１に対して所定電圧を印加することで作動する。すなわち、ゲート電極１１１にゲート電圧が印加されると、ｐ型ベース領域１０６のうちトレンチゲート構造に接する部分にチャネル領域が形成される。これにより、縦型ＭＯＳＦＥＴがオンし、ソース－ドレイン間に電流を流すという動作を行う。

【0062】

そして、ドレイン電極１１４に対して高電圧が印加された場合などにおいても、第１ディープ層１０３が第２ディープ層１０５およびｐ型ベース領域１０６を通じてソース電位に固定されているため、等電位線がトレンチゲート構造までせり上がることが抑制される。また、外周領域Ｒｄにおいては、ｐ型ガードリング１５０などの外周耐圧構造が備えられることで等電位線がより外周側まで導かれ、電界集中が緩和されるようになっている。これにより、高耐圧な縦型ＭＯＳＦＥＴを実現することが可能となっている。

【0063】

ここで、縦型ＭＯＳＦＥＴが上記のように動作させられる際には、半導体チップ１０が高温になるため、半導体チップ１０に配線電極により構成される各部の厚みが厚いと、高温時に反りを増大させることになる。しかしながら、本実施形態では、パッシベーション膜１１５を最も大きな面積開口させて構成したパッドであるソースパッド１１、つまりソース電極１１３の厚みを薄くしている。このため、高温時の反りの増大を抑制することが可能となる。

【0064】

具体的には、上記したソース電極１１３、ゲート配線層１２０、ホール引抜層１３０およびパッド１２ａ～１２ｅについては、１層目の配線電極である下層配線電極や２層目の配線電極である上層配線電極をパターニングすることで構成されている。そして、本実施形態の場合、ゲート配線層１２０とホール引抜層１３０については、下層配線電極と上層配線電極の２層配線電極構造としているが、ソース電極１１３については、上層配線電極を除去して下層配線電極を残した１層配線電極構造としている。また、パッド１２ａ～１２ｅについては、上層配線電極による１層配線電極構造としている。

【0065】

このように、半導体チップ１０の表面側において、配線電極材料によって構成される部分のうち最も大面積となるソース電極１１３が１層配線構造とされている。つまり、パッド１２ａ～１２ｅが配置された位置では、ソース電極１１３の上に各パッド１２ａ～１２ｅが積層された２層配線電極構造とされていても、ソース電極１１３のみ配置される位置では、積層構造とせずに１層配線電極構造とされるようにしている。このため、半導体チップ１０の高温時の反りの増大を抑制することが可能となる。

【0066】

したがって、パッド配置領域Ｒｅの下方に半導体素子を形成することで半導体チップ１０の広い範囲をアクティブ領域Ｒｂしてオン抵抗の低減を図りつつ、半導体チップ１０の反りが増大することを抑制することが可能となる。そして、半導体チップ１０の反りの増大を抑制することで、反りに起因する半導体素子特性の悪化を抑制でき、さらなるオン抵抗の低減を図ることも可能となる。また、接続部３３ｂを通じても放熱が行えるため、アクティブ領域Ｒｂをパッド配置領域Ｒｅと重なるようにレイアウトしても、その部分での発熱も接続部３３ｂを通じて放熱できる。

【0067】

実際に本実施形態の構造を作製し、本実施形態の構造とした場合とソース電極１１３も２層配線電極構造とする比較例とについて、オン抵抗の変化を調べた。作製した本実施形態の構造は、図３および図４に示した構造である。また、比較例については、図５および図６に示した構造としている。すなわち、図５および図６に示すように、パッド１２ａ～１２ｅだけでなく、ソース電極１１３やゲート配線層１２０およびホール引抜層１３０についても、すべて２層配線電極構造としてある。

【0068】

図７は、そのオン抵抗の評価結果を示している。具体的には、ドレイン電極１１４に１０Ｖを印加しつつ、ソース電極１１３を接地電位とし、ソース－ドレイン間に所定の電流値の電流が流れるようにゲート電圧を調整して、それぞれの場合のオン抵抗を測定した。ここでは、それぞれの場合について、４つの異なる特性の縦型ＭＯＳＦＥＴを作製した。その結果、いずれの特性の縦型ＭＯＳＦＥＴとした場合であっても、本実施形態の構造とした場合の方がソース電極１１３も２層配線電極構造とする場合と比較して、５％程度オン抵抗が低減していた。この評価結果からも、本実施形態の構造とすることで、オン抵抗のさらなる低減が図れていることが判る。これは、以下の理由によると推定される。すなわち、２層配線電極構造とする場合、下層配線電極の表面に酸化層が形成され、下層配線電極と上層配線電極との間の接触抵抗が高くなってオン抵抗が増加してしまう。これに対して、本実施形態の構造の場合、後述するように分離絶縁膜１１６を成膜したときにソース電極１１３の上に酸化層が形成されても、その上に形成した上層配線電極を除去するときに酸化層を除去できる。このため、ソース電極１１３の接触抵抗が減少し、オン抵抗が減少させられたと考えられる。

【0069】

続いて、このように構成される半導体チップ１０、つまり半導体装置の製造方法について説明する。ただし、半導体装置の製造方法のうち、半導体素子の形成や層間絶縁膜１１２の形成工程、コンタクトホール１１２ａ～１１２ｃの形成工程などについては公知となっている手法を用いれば良いし、どのような手法で行っても良い。このため、コンタクトホール１１２ａ～１１２ｃの形成工程の後工程についてのみ説明する。

【0070】

まず、図８のフローチャートに示されるように、半導体素子を形成したのち層間絶縁膜１１２の形成および層間絶縁膜１１２に対するコンタクトホール１１２ａ～１１２ｃの形成工程を行う。そして、その後に示す各工程を行うことでソース電極１１３、ゲート配線層１２０、ゲート引出部１１１ａおよびパッド１２ａ～１２ｅの形成工程を行う。

【0071】

具体的には、コンタクトホール１１２ａ～１１２ｅ内を含めて層間絶縁膜１１２の上に下層配線電極を成膜する。例えば、下層配線電極として、主たる材料がＡｌＳｉなどの配線電極材料をスパッタリングにより成膜する。このとき、半導体層の上に直接配線電極材料を形成するのではなく、下地層としてバリアメタル層を形成するために、例えばＴｉ／ＴｉＮの積層構造などをスパッタリングにより成膜した上で下層配線電極を形成すると好ましい。次に、下層配線電極の上にレジストを塗布したのち、露光・現像処理を行ってレジストマスクを形成する。そして、レジストマスクを用いて下層配線電極をウェットエッチングし、下地層を形成していれば下地層をドライエッチングする。その後、レジストマスクの剥離および洗浄処理を行ったのち、シンタリングを行う。これにより、下層配線電極のパターニングが完了し、ソース電極１１３が形成されると共に、ゲート配線層１２０とホール引抜層１３０のうちの下層配線電極によって構成される部分が形成される。

【0072】

続いて、分離絶縁膜１１６を成膜する。例えば、分離絶縁膜１１６を構成する絶縁材料としてＵＳＧ（Undoped Silicate Glass）などのシリコン酸化膜もしくはシリコン窒化膜をデポジションする。シリコン酸化膜もしくはシリコン窒化膜を用いることで、的確に下層配線電極と上層配線電極とを絶縁できる。また、シリコン窒化膜を用いると、下層配線電極のうちシリコン窒化膜で覆われている部分の酸化を抑制できるという効果も得られる。また、分離絶縁膜１１６の上にレジストを塗布したのち、露光・現像処理を行ってレジストマスクを形成する。そして、レジストマスクを用いてドライエッチングを行うことで分離絶縁膜１１６をパターニングする。このとき、パッド１２ａ～１２ｅの形成予定領域には分離絶縁膜１１６が残るようにし、それ以外のソース電極１１３の表面やゲート配線層１２０とホール引抜層１３０のうちの下層配線電極で構成される部分の表面には分離絶縁膜１１６が残らないようにする。その後、レジストマスクの剥離および洗浄処理を行うことで、所望パターンとされた分離絶縁膜１１６が形成される。

【0073】

さらに、分離絶縁膜１１６の上を含めて、ソース電極１１３などの下層配線電極によって構成される部分などを覆うように上層配線電極を成膜する。例えば、上層配線電極として、ＡｌＳｉなどの配線電極材料をスパッタリングにより成膜する。このときにも、直接配線電極材料を形成するのではなく、下地層としてバリアメタル層を形成するために、例えばＴｉ／ＴｉＮの積層構造などをスパッタリングにより成膜した上で上層配線電極を形成すると好ましい。次に、上層配線電極の上にレジストを塗布したのち、露光・現像処理を行ってレジストマスクを形成する。そして、レジストマスクを用いて上層配線電極をウェットエッチングし、下地層を形成していれば下地層をドライエッチングする。その後、レジストマスクの剥離および洗浄処理を行ったのち、シンタリングを行う。これにより、上層配線電極のパターニングが完了し、ゲート配線層１２０とホール引抜層１３０のうち上層配線電極で構成される部分が形成されると共に、パッド１２ａ～１２ｅが形成される。

【0074】

なお、上層配線電極のパターニングについては、上層配線電極を除去する際のエッチング時間を制御することなどによって下層配線電極の除去を防ぐことができるが、下地層となるバリアメタル層を形成する場合、それをエッチングストッパーとすれば良い。また、分離絶縁膜１１６を形成する際にソース電極１１３の表面に酸化層が形成され得るが、上層配線電極を除去する際に酸化層も同時に除去できる。このため、ソース電極１１３の接触抵抗を低減でき、オン抵抗低減を図ることが可能となる。

【0075】

この後は、例えばＰＩＱ（Polyimideisoindoloquinazolinedione）などで構成されるパッシベーション膜１１５の形成工程、裏面電極としてドレイン電極１１４の形成工程、ダイシングによるチップ化工程などを経て、半導体チップ１０を製造することができる。

【0076】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して２層配線電極構造とする領域を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0077】

図９に示すように、本実施形態では、パッド配置領域Ｒｅにおけるパッド１２ａ～１２ｅの位置のみ２層配線電極構造としており、その他の領域についてはすべて１層配線電極構造としている。具体的には、図１０に示すように、本実施形態では、アクティブ領域Ｒｂのうちパッド配置領域Ｒｅと重ならない位置のソース電極１１３だけでなく、ゲート配線層１２０とホール引抜層１３０についても１層配線電極構造としている。

【0078】

このような構造とすれば、ゲート配線層１２０とホール引抜層１３０についても薄く構成できるため、より高温時の反りの増大を抑制することが可能となる。また、第１実施形態のように、ゲート配線層１２０とホール引抜層１３０を２層配線電極構造とする場合には、下層配線電極と上層配線電極との間に形成される分離絶縁膜１１６を除去する必要がある。しかしながら、下層配線電極のみによって構成する場合には、ゲート配線層１２０のうちゲートパッド１２ｃに接続される部分やホール引抜層１３０のうち第２センスパッド１２ｅに接続される部分以外では、分離絶縁膜１１６を除去しなくても良い。このため、分離絶縁膜１１６をシリコン窒化膜で構成する場合であれば、よりゲート配線層１２０やホール引抜層１３０が酸化されることを抑制できる。

【0079】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して２層配線電極構造とする領域の割合を設定するものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。

【0080】

上記したように、第１実施形態では、パッド１２ａ～１２ｅが配置された領域とゲート配線層１２０およびホール引抜層１３０を２層配線電極構造としている。また、第２実施形態では、パッド１２ａ～１２ｅが配置された領域を２層配線電極構造としている。この２層配線電極構造とする領域の面積については、アクティブ領域Ｒｂの面積の３０％以下にすると好ましい。具体的には、高温時での半導体チップ１０の反りは、２層配線電極構造とする領域が大きいほど増加する。また、アクティブ領域Ｒｂの面積が発熱する部分の面積となる。アクティブ領域Ｒｂの面積と２層配線電極構造とする領域の面積とに相関関係があり、アクティブ領域Ｒｂの面積に対する２層配線電極構造とする領域の面積の割合が３０％以下になると、半導体チップ１０の反りの増加をより好ましい範囲内にできていた。

【0081】

このため、アクティブ領域Ｒｂの面積に対する２層配線電極構造とする領域の面積の割合が３０％以下になるように、それぞれのレイアウトを設定することで、半導体チップ１０の反りの増加をより抑制することが可能となる。

【0082】

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１～第３実施形態に対して半導体チップ１０におけるパッドレイアウトを規定するものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。

【0083】

図１１に示すように、本実施形態では、半導体チップ１０に形成されるパッド１２ａ～１２ｅおよびソースパッド１１を構成する内部領域Ｒａのレイアウトが直線Ｌを中心とした線対称となるようにする。直線Ｌは、半導体チップ１０の中心線のうち、四角形状とされたソースパッド１１を構成する内部領域Ｒａの中心を通る中心線である。この直線Ｌを中心として、ソースパッド１１自身が線対称になっていると共に、パッド１２ａ～１２ｅが線対称になっている。

【0084】

このような構成にすると、半導体チップ１０の反りが直線Ｌを中心として均一になる。このため、反りを予測しやすくなり、反りを考慮した設計が容易になる。

【0085】

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１～第４実施形態に対して半導体チップ１０におけるパッド数を規定するものであり、その他については第１～第４実施形態と同様であるため、第１～第４実施形態と異なる部分についてのみ説明する。

【0086】

図１２に示すように、本実施形態では、ソースパッド１１を構成する内部領域Ｒａに加えてゲートパッド１２ｃを備えているが、他のパッド１２ａ、１２ｂ、１２ｄ、１２ｅについては備えておらず、２層配線電極構造のパッド数を１つのみとしている。

【0087】

半導体チップ１０の反りは、２層配線電極構造とする領域の面積に応じて増大する。このため、２層配線電極構造のパッド数を少なくするのが好ましく、５個以下とするのが望ましい。さらに、第１～第４実施形態では２層配線電極構造のパッド数を５個としているが、それより少ないパッド数にするとより好ましい。このため、本実施形態のように、パッド数を５個未満、特に最も少ない１つとすることで、半導体チップ１０の反りの増大をより抑制することが可能となる。

【0088】

なお、本実施形態では、ゲートパッド１２ｃを四角形状とされた半導体チップ１０の一辺の中央部に沿って配置し、その周囲を囲むようにソースパッド１１を構成する内部領域Ｒａを紙面下方が開口する凹形状で構成している。また、第４実施形態と同様に、ソースパッド１１自身が線対称になっていると共に、パッド１２ａ～１２ｅが直線Ｌを対象として線対称になっている。しかしながら、これは２層配線電極構造のパッド数を５個以下とする場合の半導体チップ１０のレイアウトの一例を示したのであり、パッド数が条件を満たしていれば他のレイアウトであっても構わない。

【0089】

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0090】

例えば、上記各実施形態では、アクティブ領域Ｒｂ内に備えられる半導体素子として縦型ＭＯＳＦＥＴを例に挙げているが、縦型ＩＧＢＴやダイオードなどの他の素子であっても良いし、複数種類の素子が組み合わせて備えられたものであっても良い。

【0091】

また、半導体装置を構成する半導体チップ１０の一例を挙げたが、図３Ａとは異なる他の構造の半導体装置であっても良い。すなわち、アクティブ領域Ｒｂに備えられるソース電極１１３などの表面電極に加えて、パッド配置領域Ｒｅに配置されるパッド１２ａ～１２ｅを有し、パッド１２ａ～１２ｅを２層配線電極構造としつつ、表面電極を１層配線電極構造としていれば良い。

【0092】

また、上記各実施形態では、パッド配置領域Ｒｅの全域がアクティブ領域Ｒｂと重なるようにする場合について説明したが、パッド配置領域Ｒｅの全域ではなく、少なくとも一部がアクティブ領域Ｒｂと重なる構造であってもよい。

【0093】

また、上記各実施形態において、１層配線電極構造や２層配線電極構造とは、ＡｌＳｉなどの配線電極材料の積層数を示したものである。ここで言う積層数には、バリアメタル層などの配線電極材料ではない金属層については含まれない。

【符号の説明】

【0094】

１０…半導体チップ、１１…ソースパッド、１２ａ～１２ｅ…パッド、
１１２…層間絶縁膜、１１３…ソース電極、１１６…分離絶縁膜
１２０…ゲート配線層、Ｒａ…内部領域、Ｒｂ…アクティブ領域、Ｒｃ…繋ぎ領域
Ｒｄ…外周領域、Ｒｅ…パッド配置領域

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【手続補正書】

【提出日】2022-09-16

【手続補正1】

【補正対象書類名】図面

【補正対象項目名】図２Ａ

【補正方法】変更

【補正の内容】

【図2A】

【手続補正2】

【補正対象書類名】図面

【補正対象項目名】図２Ｂ

【補正方法】変更

【補正の内容】

【図2B】

【手続補正3】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正の内容】

【図9】

【手続補正4】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正の内容】

【図11】