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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023050121
(43)【公開日】2023-04-10
(54)【発明の名称】半導体回路、半導体回路の制御方法及びブリッジ回路
(51)【国際特許分類】
H03K 17/16 20060101AFI20230403BHJP
H03K 17/687 20060101ALI20230403BHJP
H03K 17/695 20060101ALN20230403BHJP
【ＦＩ】
H03K17/16 H
H03K17/687 A
H03K17/687 E
H03K17/695
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022142750
(22)【出願日】2022-09-08
(31)【優先権主張番号】202111149424.0
(32)【優先日】2021-09-29
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(72)【発明者】
【氏名】町田 修
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX25
5J055BX16
5J055DX22
5J055DX61
5J055EX07
5J055EY01
5J055EY05
5J055EY12
5J055EY21
5J055EY29
5J055EZ63
5J055GX01
5J055GX04
5J055GX05
(57)【要約】
【課題】本出願の実施形態は、半導体回路、半導体回路の制御方法およびブリッジ回路を提供する。
【解決手段】半導体回路は、スイッチング素子のドレインに接続された第１の回路を有する。第２の回路は、スイッチング素子のゲート電極に接続する。スイッチング素子のソースを接続する第３の回路と、さらにスイッチング素子のソースを接続する第４の回路とを備える。ここで、スイッチング素子がオンの場合、第４の回路は半導体回路を４端子構造とすることができ、スイッチング素子がオフの場合、第４の回路は半導体回路を３端子構造とすることができるようにすることができる。これにより、スイッチング損失を低減するだけでなく、ノイズを抑制することができ、逆回復時の誤動作の発生を抑制することができる。
【選択図】図９
【解決手段】半導体回路は、スイッチング素子のドレインに接続された第１の回路を有する。第２の回路は、スイッチング素子のゲート電極に接続する。スイッチング素子のソースを接続する第３の回路と、さらにスイッチング素子のソースを接続する第４の回路とを備える。ここで、スイッチング素子がオンの場合、第４の回路は半導体回路を４端子構造とすることができ、スイッチング素子がオフの場合、第４の回路は半導体回路を３端子構造とすることができるようにすることができる。これにより、スイッチング損失を低減するだけでなく、ノイズを抑制することができ、逆回復時の誤動作の発生を抑制することができる。
【選択図】図９
【特許請求の範囲】
【請求項1】
スイッチング素子を含む半導体回路であって、
前記スイッチング素子のドレインに接続される第１回路と、
前記スイッチング素子のゲートに接続される第２回路と、
前記スイッチング素子のソースに接続される第３回路と、
前記スイッチング素子の前記ソースに接続される第４回路と、を備え、
前記スイッチング素子がオンとされた場合、前記第４回路はイネーブルされて、前記半
導体回路が４端子構造となり、
前記スイッチング素子がオフとされた場合、前記第４回路はディスエーブルされて、前
記半導体回路が３端子構造となる、ことを特徴とする半導体回路。
前記スイッチング素子のドレインに接続される第１回路と、
前記スイッチング素子のゲートに接続される第２回路と、
前記スイッチング素子のソースに接続される第３回路と、
前記スイッチング素子の前記ソースに接続される第４回路と、を備え、
前記スイッチング素子がオンとされた場合、前記第４回路はイネーブルされて、前記半
導体回路が４端子構造となり、
前記スイッチング素子がオフとされた場合、前記第４回路はディスエーブルされて、前
記半導体回路が３端子構造となる、ことを特徴とする半導体回路。
【請求項2】
前記第１回路は第１インダクタンス（Ｌｄ）を含み、
前記第２回路は第２インダクタンス（Ｌｇ１）を含み、
前記第３回路は第３インダクタンス（Ｌｓ）を含み、
前記第４回路は第４インダクタンス（Ｌｇ２）を含む、ことを特徴とする請求項１に記載の半導体回路。
前記第２回路は第２インダクタンス（Ｌｇ１）を含み、
前記第３回路は第３インダクタンス（Ｌｓ）を含み、
前記第４回路は第４インダクタンス（Ｌｇ２）を含む、ことを特徴とする請求項１に記載の半導体回路。
【請求項3】
前記第２回路（Ｌｇ１含む）と前記第４回路（Ｌｇ２含む）とに接続される第１のスイッチング回路（Ｓ１含む）と、
前記第２回路（Ｌｇ１含む）と前記第３回路（Ｌｓ含む）とに接続される第２のスイッチング回路（Ｓ２含む）と、をさらに含む、ことを特徴とする請求項２に記載の半導体回路。
前記第２回路（Ｌｇ１含む）と前記第３回路（Ｌｓ含む）とに接続される第２のスイッチング回路（Ｓ２含む）と、をさらに含む、ことを特徴とする請求項２に記載の半導体回路。
【請求項4】
前記第３回路（Ｌｓ含む）の一端が前記スイッチング素子のソースに接続され、
前記第４回路（Ｌｇ２含む）の一端が前記スイッチング素子のソースに接続され、
前記第３回路（Ｌｓ含む）の他端が前記第４回路（Ｌｇ２含む）の他端に接続される、ことを特徴とする請求項１に記載の半導体回路。
前記第４回路（Ｌｇ２含む）の一端が前記スイッチング素子のソースに接続され、
前記第３回路（Ｌｓ含む）の他端が前記第４回路（Ｌｇ２含む）の他端に接続される、ことを特徴とする請求項１に記載の半導体回路。
【請求項5】
前記第４回路（Ｌｇ２含む）は、第４インダクタンス（Ｌｇ２）と第１ダイオードを含み、
前記第４インダクタンス（Ｌｇ２）は、一端が前記スイッチング素子のソースに接続され、他端が前記第１ダイオードの正極に接続され、前記第１ダイオードの負極が前記第４回路（Ｌｇ２）の他端に接続される、ことを特徴とする請求項４に記載の半導体回路。
前記第４インダクタンス（Ｌｇ２）は、一端が前記スイッチング素子のソースに接続され、他端が前記第１ダイオードの正極に接続され、前記第１ダイオードの負極が前記第４回路（Ｌｇ２）の他端に接続される、ことを特徴とする請求項４に記載の半導体回路。
【請求項6】
前記第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）、第５インダクタンス、および、第２ダイオードを含み、
前記第３インダクタンス（Ｌｓ）は、一端が前記スイッチング素子のソースに接続され、他端が前記第５インダクタンス（配線パターン）の一端に接続され、
前記第５インダクタンス（配線パターン）の他端が前記第２ダイオードの負極に接続され、前記第２ダイオードの正極が前記第１ダイオードの負極に接続される、ことを特徴とする請求項５に記載の半導体回路。
前記第３インダクタンス（Ｌｓ）は、一端が前記スイッチング素子のソースに接続され、他端が前記第５インダクタンス（配線パターン）の一端に接続され、
前記第５インダクタンス（配線パターン）の他端が前記第２ダイオードの負極に接続され、前記第２ダイオードの正極が前記第１ダイオードの負極に接続される、ことを特徴とする請求項５に記載の半導体回路。
【請求項7】
前記第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）と第５インダクタンス（配線パターン）を含み、
前記第３インダクタンス（Ｌｓ）は、一端が前記スイッチング素子のソースに接続され、他端が前記第５インダクタンス（配線パターン）の一端に接続され、前記第５インダクタンス（配線パターン）の他端が前記第１ダイオードの負極に接続される、ことを特徴とする請求項５に記載の半導体回路。
前記第３インダクタンス（Ｌｓ）は、一端が前記スイッチング素子のソースに接続され、他端が前記第５インダクタンス（配線パターン）の一端に接続され、前記第５インダクタンス（配線パターン）の他端が前記第１ダイオードの負極に接続される、ことを特徴とする請求項５に記載の半導体回路。
【請求項8】
前記スイッチング素子がオンとされた場合、前記第４回路（Ｌｇ２含む）において、前記スイッチング素子のソースから前記第４インダクタンスと前記第１ダイオードを介して前記第４回路（Ｌｇ２含む）の他端に流れる電流があり、前記第１ダイオードによって、第４回路（Ｌｇ２含む）がイネーブルされるようになり、
前記スイッチング素子がオフとされた場合、前記第４回路（Ｌｇ２含む）において、前記スイッチング素子のソースから前記第４インダクタンス（Ｌｇ２）と前記第１ダイオードを介して前記第４回路（Ｌｇ２含む）の他端に流れる電流がなく、前記第１ダイオードによって、第４回路（Ｌｇ２含む）がディスエーブルされるようになる、ことを特徴とする請求項５～７のいずれか１項に記載の半導体回路。
前記スイッチング素子がオフとされた場合、前記第４回路（Ｌｇ２含む）において、前記スイッチング素子のソースから前記第４インダクタンス（Ｌｇ２）と前記第１ダイオードを介して前記第４回路（Ｌｇ２含む）の他端に流れる電流がなく、前記第１ダイオードによって、第４回路（Ｌｇ２含む）がディスエーブルされるようになる、ことを特徴とする請求項５～７のいずれか１項に記載の半導体回路。
【請求項9】
前記第４回路（Ｌｇ２含む）は、第４インダクタンス（Ｌｇ２）と第４のスイッチング回路を含み、
前記第４インダクタンス（Ｌｇ２）は、一端が前記スイッチング素子のソースに接続され、他端が前記第４のスイッチング回路の一端に接続され、前記第４のスイッチング回路の他端が前記第４回路（Ｌｇ２含む）の他端に接続される、ことを特徴とする請求項４に記載の半導体回路。
前記第４インダクタンス（Ｌｇ２）は、一端が前記スイッチング素子のソースに接続され、他端が前記第４のスイッチング回路の一端に接続され、前記第４のスイッチング回路の他端が前記第４回路（Ｌｇ２含む）の他端に接続される、ことを特徴とする請求項４に記載の半導体回路。
【請求項10】
前記第３回路は、第３インダクタンス（Ｌｓ）、第５インダクタンス（配線パターン）、および、第５のスイッチング回路を含み、
前記第３インダクタンス（Ｌｓ）は、一端が前記スイッチング素子のソースに接続され、他端が前記第５インダクタンス（配線パターン）の一端に接続され、前記第５インダクタンス（配線パターン）の他端が前記第５のスイッチング回路の他端に接続され、前記第５のスイッチング回路の一端が前記第４のスイッチング回路の他端に接続される、ことを特徴とする請求項９に記載の半導体回路。
前記第３インダクタンス（Ｌｓ）は、一端が前記スイッチング素子のソースに接続され、他端が前記第５インダクタンス（配線パターン）の一端に接続され、前記第５インダクタンス（配線パターン）の他端が前記第５のスイッチング回路の他端に接続され、前記第５のスイッチング回路の一端が前記第４のスイッチング回路の他端に接続される、ことを特徴とする請求項９に記載の半導体回路。
【請求項11】
前記第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）と第５インダクタンス（配線パターン）を含み、
前記第３インダクタンス（Ｌｓ）は、一端が前記スイッチング素子のソースに接続され、他端が前記第５インダクタンス（配線パターン）の一端に接続され、前記第５インダクタンス（配線パターン）の他端が前記第４のスイッチング回路の他端に接続される、ことを特徴とする請求項９に記載の半導体回路。
前記第３インダクタンス（Ｌｓ）は、一端が前記スイッチング素子のソースに接続され、他端が前記第５インダクタンス（配線パターン）の一端に接続され、前記第５インダクタンス（配線パターン）の他端が前記第４のスイッチング回路の他端に接続される、ことを特徴とする請求項９に記載の半導体回路。
【請求項12】
前記スイッチング素子がオンとされた場合、前記第４回路（Ｌｇ２含む）において、前記スイッチング素子のソースから前記第４インダクタンス（Ｌｇ２）と前記第４のスイッチング回路を介して前記第４回路の他端に流れる電流があり、前記第４のスイッチング回路によって、第４回路がイネーブルされるようになり、
前記スイッチング素子がオフとされた場合、前記第４回路（Ｌｇ２含む）において、前記スイッチング素子のソースから前記第４インダクタンス（Ｌｇ２）と前記第４のスイッチング回路を介して前記第４回路の他端に流れる電流がなく、前記第４のスイッチング回路によって、第４回路がディスエーブルされるようになる、ことを特徴とする請求項９～１１のいずれか１項に記載の半導体回路。
前記スイッチング素子がオフとされた場合、前記第４回路（Ｌｇ２含む）において、前記スイッチング素子のソースから前記第４インダクタンス（Ｌｇ２）と前記第４のスイッチング回路を介して前記第４回路の他端に流れる電流がなく、前記第４のスイッチング回路によって、第４回路がディスエーブルされるようになる、ことを特徴とする請求項９～１１のいずれか１項に記載の半導体回路。
【請求項13】
前記第２回路（Ｌｇ１含む）と前記第４回路（Ｌｇ２含む）とに接続される第１のスイッチング回路と、
前記第２回路（Ｌｇ１含む）と前記第３回路とに接続される第２のスイッチング回路と、
前記第２回路（Ｌｇ１含む）と前記第４回路とに接続される第３のスイッチング回路と、をさらに備える、ことを特徴とする請求項２に記載の半導体回路。
前記第２回路（Ｌｇ１含む）と前記第３回路とに接続される第２のスイッチング回路と、
前記第２回路（Ｌｇ１含む）と前記第４回路とに接続される第３のスイッチング回路と、をさらに備える、ことを特徴とする請求項２に記載の半導体回路。
【請求項14】
前記スイッチング素子がオンとされ、又は、前記スイッチング素子におけるドレイン電流が正方向のものである場合、前記第４回路（Ｌｇ２含む）がイネーブルされるようになり、
前記スイッチング素子がオフとされ、及び、前記スイッチング素子におけるドレイン電流が負方向のものである場合、第４回路（Ｌｇ２含む）がディスエーブルされるようになる、ことを特徴とする請求項１３に記載の半導体回路。
前記スイッチング素子がオフとされ、及び、前記スイッチング素子におけるドレイン電流が負方向のものである場合、第４回路（Ｌｇ２含む）がディスエーブルされるようになる、ことを特徴とする請求項１３に記載の半導体回路。
【請求項15】
請求項１～１４の何れか１項に記載の半導体回路を複数含むブリッジ回路であって、
前記半導体回路は、
非回生電流があり、又は、ドレイン電圧が正の電圧である場合に、スイッチング素子のソースに接続される第４回路（Ｌｇ２含む）がイネーブルされて、前記半導体回路が４端子構造となり、
回生電流があり、又は、ドレイン電圧が負の電圧である場合、スイッチング素子のソースの第４回路（Ｌｇ２含む）がディスエーブルされて、前記半導体回路が３端子構造となる、ことを特徴とするブリッジ回路。
前記半導体回路は、
非回生電流があり、又は、ドレイン電圧が正の電圧である場合に、スイッチング素子のソースに接続される第４回路（Ｌｇ２含む）がイネーブルされて、前記半導体回路が４端子構造となり、
回生電流があり、又は、ドレイン電圧が負の電圧である場合、スイッチング素子のソースの第４回路（Ｌｇ２含む）がディスエーブルされて、前記半導体回路が３端子構造となる、ことを特徴とするブリッジ回路。
【請求項16】
スイッチング素子のドレインに接続される第１回路（Ｌｄ含む）と、前記スイッチング素子のゲートに接続される第２回路（Ｌｇ１含む）と、前記スイッチング素子のソースに接続される第３回路（Ｌｓ含む）と、前記スイッチング素子の前記ソースに接続される第４回路（Ｌｇ２含む）と、を備える半導体回路の制御方法であって、
前記スイッチング素子がオンとされた場合、前記第４回路（Ｌｇ２含む）はイネーブル（ｅｎａｂｌｅｄ）されて、前記半導体回路を４端子構造にさせること、および、
前記スイッチング素子がオフとされた場合、前記第４回路（Ｌｇ２含む）はディスエーブル（ｄｉｓａｂｌｅｄ）されて、前記半導体回路を３端子構造にさせることを含む、ことを特徴とする半導体回路の制御方法。
前記スイッチング素子がオンとされた場合、前記第４回路（Ｌｇ２含む）はイネーブル（ｅｎａｂｌｅｄ）されて、前記半導体回路を４端子構造にさせること、および、
前記スイッチング素子がオフとされた場合、前記第４回路（Ｌｇ２含む）はディスエーブル（ｄｉｓａｂｌｅｄ）されて、前記半導体回路を３端子構造にさせることを含む、ことを特徴とする半導体回路の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、特に、半導体回路、半導体回路の制御方法およびブリッジ回路に関する。
【背景技術】
【0002】
電界効果トランジスタ（ＦＥＴ、Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子は、ドレイン（Ｄ）、ゲート電極（Ｇ、ゲートとも称する）、ソース（Ｓ）を有することができる。ドレイン（Ｄ）、ゲート電極（Ｇ）およびソース（Ｓ）はそれぞれ対応する回路を接続し、３端子構造を形成することができる。
図１は、第１の回路１０２、第２の回路１０３、および第３の回路１０４にそれぞれ接続された３端子構成の半導体回路１００を示す図である。この半導体回路は、図１に示すように、第１スイッチ回路１０５と第２スイッチ回路１０６とをさらに有する。
近年では、３端子構造に加えて駆動用の独立ソース端子を追加し、４端子構造を形成することができる。４端子構造を有する半導体回路は、駆動回路から寄生インダクタンスの影響を除去することにより、スイッチング速度を向上させてスイッチング損失を低減する効果がある。（特許文献１参照）
図２に示すのは４端子構造の半導体回路２００の一例であり、スイッチ素子２０１は、ドレイン（Ｄ）、ゲート電極（Ｇ）、ソース（Ｓ）を有し、それぞれ第１回路２０２、第２回路２０３、および第３回路２０４に接続されている。図２に示すように、ソース（Ｓ）は、第４の回路２０５にも接続されている。この半導体回路は、図２に示すように、第１スイッチ回路２０６と第２スイッチ回路２０７をさらに有する。
上述した技術背景の紹介は、本出願の技術案を明確にし、完全に説明するためだけでなく、当業者の理解を容易にするために述べられたものであり、これらの方案が本出願の背景技術部分で説明されただけでは、上記技術案は当業者に知られているとは言えないことに留意すべきである。
図１は、第１の回路１０２、第２の回路１０３、および第３の回路１０４にそれぞれ接続された３端子構成の半導体回路１００を示す図である。この半導体回路は、図１に示すように、第１スイッチ回路１０５と第２スイッチ回路１０６とをさらに有する。
近年では、３端子構造に加えて駆動用の独立ソース端子を追加し、４端子構造を形成することができる。４端子構造を有する半導体回路は、駆動回路から寄生インダクタンスの影響を除去することにより、スイッチング速度を向上させてスイッチング損失を低減する効果がある。（特許文献１参照）
図２に示すのは４端子構造の半導体回路２００の一例であり、スイッチ素子２０１は、ドレイン（Ｄ）、ゲート電極（Ｇ）、ソース（Ｓ）を有し、それぞれ第１回路２０２、第２回路２０３、および第３回路２０４に接続されている。図２に示すように、ソース（Ｓ）は、第４の回路２０５にも接続されている。この半導体回路は、図２に示すように、第１スイッチ回路２０６と第２スイッチ回路２０７をさらに有する。
上述した技術背景の紹介は、本出願の技術案を明確にし、完全に説明するためだけでなく、当業者の理解を容易にするために述べられたものであり、これらの方案が本出願の背景技術部分で説明されただけでは、上記技術案は当業者に知られているとは言えないことに留意すべきである。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許ＵＳ９５２５４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、発明者は、４端子構造はスイッチング素子がオン（Ｔｕｒｎ ＯＮ）してもオフ（Ｔｕｒｎ ＯＦＦ）しても損失低減に有効であるが、明らかに損失低減効果があるオン（Ｔｕｒｎ ＯＮ）の場合に比べて、オフ（Ｔｕｒｎ ＯＦＦ）の場合は損失効果が小さいが、そのノイズ（ｎｏｉｓｅ）は増加することを発見した。また、回生動作後の逆回復時には、４端子構造に誤動作が発生する可能性があり、損失増大に対する抑制効果が減少してしまう。
【0005】
本発明は、上記問題点を鑑みてなされたものであり、その課題を解決し、半導体回路、半導体回路の制御方法およびブリッジ回路を提供することにある。
【課題を解決するための手段】
【0006】
本発明の実施形態の一態様によれば、スイッチング素子を含む半導体回路であって、スイッチング素子のドレインに接続される第１回路と、スイッチング素子のゲートに接続される第２回路と、スイッチング素子のソースに接続される第３回路と、スイッチング素子のソースに接続される第４回路と、を備え、スイッチング素子がオンとされた場合、第４回路はイネーブル（ｅｎａｂｌｅｄ）されて、半導体回路が４端子構造となり、スイッチング素子がオフとされた場合、第４回路はディスエーブル（ｄｉｓａｂｌｅｄ）されて、半導体回路が３端子構造となる、ことを特徴とする。すなわち第４の回路は、半導体回路が４端子構造だが、スイッチング素子がオフされた場合には、半導体回路が３端子構造となるように機能させることができる。
いくつかの実施形態では、第１回路は第１インダクタンス（Ｌｄ）を含み、第２回路は第２インダクタンス（Ｌｇ１）を含み、第３回路は第３インダクタンス（Ｌｓ）を含み、第４回路は第４インダクタンス（Ｌｇ２）を含む。
いくつかの実施形態において、半導体回路は、第２回路（Ｌｇ１含む）と第４回路（Ｌｇ２含む）とに接続される第１のスイッチング回路（Ｓ１含む）と、第２回路（Ｌｇ１含む）と第３回路（Ｌｓ含む）とに接続される第２のスイッチング回路（Ｓ２含む）と、をさらに含む、ことを特徴とする。
いくつかの実施形態では、第３回路（Ｌｓ含む）の一端がスイッチング素子のソースに接続され、第４回路（Ｌｇ２含む）の一端が前記スイッチング素子のソースに接続され、第３回路（Ｌｓ含む）の他端が第４回路（Ｌｇ２含む）の他端に接続される、ことを特徴とする。
ある実施形態では、第４回路（Ｌｇ２含む）は、第４インダクタンス（Ｌｇ２）と第１ダイオードを含み、第４インダクタンス（Ｌｇ２）は、一端がスイッチング素子のソースに接続され、他端が第１ダイオードの正極に接続され、第１ダイオードの負極が第４回路（Ｌｇ２）の他端に接続される、ことを特徴とする。
いくつかの実施形態において、第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）、第５インダクタンス、および、第２ダイオードを含み、第３インダクタンス（Ｌｓ）は、一端がスイッチング素子のソースに接続され、他端が第５インダクタンス（配線パターン）の一端に接続され、第５インダクタンス（配線パターン）の他端が第２ダイオードの負極に接続され、第２ダイオードの正極が第１ダイオードの負極に接続される。
ある実施形態では、第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）と第５インダクタンス（配線パターン）を含み、第３インダクタンス（Ｌｓ）は、一端がスイッチング素子のソースに接続され、他端が第５インダクタンス（配線パターン）の一端に接続され、第５インダクタンス（配線パターン）の他端が第１ダイオードの負極に接続される。
いくつかの実施形態では、スイッチング素子がオンとされた場合、第４回路（Ｌｇ２含む）において、スイッチング素子のソースから第４インダクタンスと第１ダイオードを介して第４回路（Ｌｇ２含む）の他端に流れる電流があり、第１ダイオードによって、第４回路（Ｌｇ２含む）がイネーブルされるようになり、スイッチング素子がオフとされた場合、第４回路（Ｌｇ２含む）において、スイッチング素子のソースから第４インダクタンス（Ｌｇ２）と第１ダイオードを介して第４回路（Ｌｇ２含む）の他端に流れる電流がなく、第１ダイオードによって、第４回路（Ｌｇ２含む）がディスエーブルされるようになる。
いくつかの実施形態において、第４回路（Ｌｇ２含む）は、第４インダクタンス（Ｌｇ２）と第４のスイッチング回路を含み、第４インダクタンス（Ｌｇ２）は、一端がスイッチング素子のソースに接続され、他端が第４のスイッチング回路の一端に接続され、第４のスイッチング回路の他端が第４回路（Ｌｇ２含む）の他端に接続される。
いくつかの実施形態では、第３回路は、第３インダクタンス（Ｌｓ）、第５インダクタンス（配線パターン）、および、第５のスイッチング回路を含み、第３インダクタンス（Ｌｓ）は、一端がスイッチング素子のソースに接続され、他端が第５インダクタンス（配線パターン）の一端に接続され、第５インダクタンス（配線パターン）の他端が第５のスイッチング回路の他端に接続され、第５のスイッチング回路の一端が第４のスイッチング回路の他端に接続される。
いくつかの実施形態において、第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）と第５インダクタンス（配線パターン）を含み、第３インダクタンス（Ｌｓ）は、一端がスイッチング素子のソースに接続され、他端が第５インダクタンス（配線パターン）の一端に接続され、第５インダクタンス（配線パターン）の他端が第４のスイッチング回路の他端に接続される。
いくつかの実施形態では、スイッチング素子がオンとされた場合、第４回路（Ｌｇ２含む）において、スイッチング素子のソースから第４インダクタンス（Ｌｇ２）と第４のスイッチング回路を介して第４回路の他端に流れる電流があり、第４のスイッチング回路によって、第４回路がイネーブルされるようになり、スイッチング素子がオフとされた場合、第４回路（Ｌｇ２含む）において、スイッチング素子のソースから第４インダクタンス（Ｌｇ２）と第４のスイッチング回路を介して第４回路の他端に流れる電流がなく、第４のスイッチング回路によって、第４回路がディスエーブルされるようになる。
ある実施形態では、第２回路（Ｌｇ１含む）と第４回路（Ｌｇ２含む）とに接続される第１のスイッチング回路と、第２回路（Ｌｇ１含む）と第３回路とに接続される第２のスイッチング回路と、第２回路（Ｌｇ１含む）と第４回路とに接続される第３のスイッチング回路と、をさらに備える。
いくつかの実施形態において、スイッチング素子がオンとされ、又は、スイッチング素子におけるドレイン電流が正方向のものである場合、第４回路（Ｌｇ２含む）がイネーブルされるようになり、スイッチング素子がオフとされ、及び、スイッチング素子におけるドレイン電流が負方向のものである場合、第４回路（Ｌｇ２含む）がディスエーブルされるようになる。
本発明の実施の形態の他の態様によれば、半導体回路を４端子構造とするように構成された複数の前述の半導体回路を含むブリッジ回路であって、半導体回路は、非回生電流があり、又は、ドレイン電圧が正の電圧である場合に、スイッチング素子のソースに接続される第４回路（Ｌｇ２含む）がイネーブルされて、半導体回路が４端子構造となり、回生電流があり、又は、ドレイン電圧が負の電圧である場合、スイッチング素子のソースの第４回路（Ｌｇ２含む）がディスエーブルされて、半導体回路が３端子構造となる。
本発明の実施形態の他の態様によれば、半導体回路は、スイッチング素子のドレインに接続される第１回路（Ｌｄ含む）と、スイッチング素子のゲートに接続される第２回路（Ｌｇ１含む）と、スイッチング素子のソースに接続される第３回路（Ｌｓ含む）と、スイッチング素子のソースに接続される第４回路（Ｌｇ２含む）と、を備える半導体回路の制御方法を提供する。制御方法は、スイッチ素子をオンにした場合に、半導体回路が４端子構造となるように、第４の回路をイネーブルする工程を備える。また、スイッチ素子がオフされた場合、半導体回路を３端子構造とするように、第４の回路を使用することができる。
後文の説明及び図面を参照して、本出願の特定の実施形態を詳細に開示し、本出願の原理が採用されることができる形態を指定した。本出願の実施形態は、範囲的には限定されないことが理解されるべきである。本出願の実施形態は、特許請求の精神及び条項の範囲内において、多くの変更、修正、及び同等を含む。
一実施形態について説明および／または図示した特徴を同じまたは同様の方法で１つまたは複数の他の実施形態で使用してもよく、他の実施形態における特徴と組み合わせてもよく、または他の実施形態における特徴を代替してもよい。
用語「包括／包含」は、本明細書で使用される際に、特徴、全体、ステップ、またはコンポーネントの存在を指すが、１つ以上の他の特徴、全体、ステップ、またはコンポーネントの存在または追加を除外するものではない。
図面は、本発明の実施形態の１つの図面または１つの実施形態において記載された要素および特徴を、１つまたは複数の他の図面または実施形態に示された要素および特徴と関連付けることができることを示している。また、添付図面においても、同様の符号はいくつかの図面に対応する部品を示し、複数の実施形態において使用される対応する構成要素を示すために使用されてもよい。
いくつかの実施形態では、第１回路は第１インダクタンス（Ｌｄ）を含み、第２回路は第２インダクタンス（Ｌｇ１）を含み、第３回路は第３インダクタンス（Ｌｓ）を含み、第４回路は第４インダクタンス（Ｌｇ２）を含む。
いくつかの実施形態において、半導体回路は、第２回路（Ｌｇ１含む）と第４回路（Ｌｇ２含む）とに接続される第１のスイッチング回路（Ｓ１含む）と、第２回路（Ｌｇ１含む）と第３回路（Ｌｓ含む）とに接続される第２のスイッチング回路（Ｓ２含む）と、をさらに含む、ことを特徴とする。
いくつかの実施形態では、第３回路（Ｌｓ含む）の一端がスイッチング素子のソースに接続され、第４回路（Ｌｇ２含む）の一端が前記スイッチング素子のソースに接続され、第３回路（Ｌｓ含む）の他端が第４回路（Ｌｇ２含む）の他端に接続される、ことを特徴とする。
ある実施形態では、第４回路（Ｌｇ２含む）は、第４インダクタンス（Ｌｇ２）と第１ダイオードを含み、第４インダクタンス（Ｌｇ２）は、一端がスイッチング素子のソースに接続され、他端が第１ダイオードの正極に接続され、第１ダイオードの負極が第４回路（Ｌｇ２）の他端に接続される、ことを特徴とする。
いくつかの実施形態において、第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）、第５インダクタンス、および、第２ダイオードを含み、第３インダクタンス（Ｌｓ）は、一端がスイッチング素子のソースに接続され、他端が第５インダクタンス（配線パターン）の一端に接続され、第５インダクタンス（配線パターン）の他端が第２ダイオードの負極に接続され、第２ダイオードの正極が第１ダイオードの負極に接続される。
ある実施形態では、第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）と第５インダクタンス（配線パターン）を含み、第３インダクタンス（Ｌｓ）は、一端がスイッチング素子のソースに接続され、他端が第５インダクタンス（配線パターン）の一端に接続され、第５インダクタンス（配線パターン）の他端が第１ダイオードの負極に接続される。
いくつかの実施形態では、スイッチング素子がオンとされた場合、第４回路（Ｌｇ２含む）において、スイッチング素子のソースから第４インダクタンスと第１ダイオードを介して第４回路（Ｌｇ２含む）の他端に流れる電流があり、第１ダイオードによって、第４回路（Ｌｇ２含む）がイネーブルされるようになり、スイッチング素子がオフとされた場合、第４回路（Ｌｇ２含む）において、スイッチング素子のソースから第４インダクタンス（Ｌｇ２）と第１ダイオードを介して第４回路（Ｌｇ２含む）の他端に流れる電流がなく、第１ダイオードによって、第４回路（Ｌｇ２含む）がディスエーブルされるようになる。
いくつかの実施形態において、第４回路（Ｌｇ２含む）は、第４インダクタンス（Ｌｇ２）と第４のスイッチング回路を含み、第４インダクタンス（Ｌｇ２）は、一端がスイッチング素子のソースに接続され、他端が第４のスイッチング回路の一端に接続され、第４のスイッチング回路の他端が第４回路（Ｌｇ２含む）の他端に接続される。
いくつかの実施形態では、第３回路は、第３インダクタンス（Ｌｓ）、第５インダクタンス（配線パターン）、および、第５のスイッチング回路を含み、第３インダクタンス（Ｌｓ）は、一端がスイッチング素子のソースに接続され、他端が第５インダクタンス（配線パターン）の一端に接続され、第５インダクタンス（配線パターン）の他端が第５のスイッチング回路の他端に接続され、第５のスイッチング回路の一端が第４のスイッチング回路の他端に接続される。
いくつかの実施形態において、第３回路（Ｌｓ含む）は、第３インダクタンス（Ｌｓ）と第５インダクタンス（配線パターン）を含み、第３インダクタンス（Ｌｓ）は、一端がスイッチング素子のソースに接続され、他端が第５インダクタンス（配線パターン）の一端に接続され、第５インダクタンス（配線パターン）の他端が第４のスイッチング回路の他端に接続される。
いくつかの実施形態では、スイッチング素子がオンとされた場合、第４回路（Ｌｇ２含む）において、スイッチング素子のソースから第４インダクタンス（Ｌｇ２）と第４のスイッチング回路を介して第４回路の他端に流れる電流があり、第４のスイッチング回路によって、第４回路がイネーブルされるようになり、スイッチング素子がオフとされた場合、第４回路（Ｌｇ２含む）において、スイッチング素子のソースから第４インダクタンス（Ｌｇ２）と第４のスイッチング回路を介して第４回路の他端に流れる電流がなく、第４のスイッチング回路によって、第４回路がディスエーブルされるようになる。
ある実施形態では、第２回路（Ｌｇ１含む）と第４回路（Ｌｇ２含む）とに接続される第１のスイッチング回路と、第２回路（Ｌｇ１含む）と第３回路とに接続される第２のスイッチング回路と、第２回路（Ｌｇ１含む）と第４回路とに接続される第３のスイッチング回路と、をさらに備える。
いくつかの実施形態において、スイッチング素子がオンとされ、又は、スイッチング素子におけるドレイン電流が正方向のものである場合、第４回路（Ｌｇ２含む）がイネーブルされるようになり、スイッチング素子がオフとされ、及び、スイッチング素子におけるドレイン電流が負方向のものである場合、第４回路（Ｌｇ２含む）がディスエーブルされるようになる。
本発明の実施の形態の他の態様によれば、半導体回路を４端子構造とするように構成された複数の前述の半導体回路を含むブリッジ回路であって、半導体回路は、非回生電流があり、又は、ドレイン電圧が正の電圧である場合に、スイッチング素子のソースに接続される第４回路（Ｌｇ２含む）がイネーブルされて、半導体回路が４端子構造となり、回生電流があり、又は、ドレイン電圧が負の電圧である場合、スイッチング素子のソースの第４回路（Ｌｇ２含む）がディスエーブルされて、半導体回路が３端子構造となる。
本発明の実施形態の他の態様によれば、半導体回路は、スイッチング素子のドレインに接続される第１回路（Ｌｄ含む）と、スイッチング素子のゲートに接続される第２回路（Ｌｇ１含む）と、スイッチング素子のソースに接続される第３回路（Ｌｓ含む）と、スイッチング素子のソースに接続される第４回路（Ｌｇ２含む）と、を備える半導体回路の制御方法を提供する。制御方法は、スイッチ素子をオンにした場合に、半導体回路が４端子構造となるように、第４の回路をイネーブルする工程を備える。また、スイッチ素子がオフされた場合、半導体回路を３端子構造とするように、第４の回路を使用することができる。
後文の説明及び図面を参照して、本出願の特定の実施形態を詳細に開示し、本出願の原理が採用されることができる形態を指定した。本出願の実施形態は、範囲的には限定されないことが理解されるべきである。本出願の実施形態は、特許請求の精神及び条項の範囲内において、多くの変更、修正、及び同等を含む。
一実施形態について説明および／または図示した特徴を同じまたは同様の方法で１つまたは複数の他の実施形態で使用してもよく、他の実施形態における特徴と組み合わせてもよく、または他の実施形態における特徴を代替してもよい。
用語「包括／包含」は、本明細書で使用される際に、特徴、全体、ステップ、またはコンポーネントの存在を指すが、１つ以上の他の特徴、全体、ステップ、またはコンポーネントの存在または追加を除外するものではない。
図面は、本発明の実施形態の１つの図面または１つの実施形態において記載された要素および特徴を、１つまたは複数の他の図面または実施形態に示された要素および特徴と関連付けることができることを示している。また、添付図面においても、同様の符号はいくつかの図面に対応する部品を示し、複数の実施形態において使用される対応する構成要素を示すために使用されてもよい。
【発明の効果】
【0007】
本発明の実施の形態の有益な効果の一つは、半導体回路を４端子構造とするために、スイッチング素子がオンされた場合に、第４の回路を使用することである。スイッチング素子がオフされている場合、第４の回路は半導体回路を３端子構造とするように動作可能にされる。これにより、スイッチング損失を低減するだけでなく、ノイズを抑制することができ、逆回復時の誤動作の発生を抑制することができる。
【図面の簡単な説明】
【0008】
【図1】３端子構成の半導体回路を示す図である。
【図2】４端子構成の半導体回路を示す図である。
【図3】本発明の実施の形態における３端子構造と４端子構造におけるスイッチング素子のオン（Ｔｕｒｎ ＯＮ）を示す図である。
【図4】本発明の実施の形態における３端子構造と４端子構造におけるスイッチング素子のオフ（Ｔｕｒｎ ＯＦＦ）を示す図である。
【図5】本発明の実施形態における３端子構造および４端子構造における逆回復を示す図である。
【図6】本発明の実施形態における３端子構造と４端子構造とを比較するためのスイッチング波形図である。
【図7】本発明の実施形態における３端子構造と４端子構造とを比較するための別のスイッチング波形図である。
【図8】本発明の実施形態における３端子構造と４端子構造とを比較するための別のスイッチング波形図である。
【図9】本発明の第１の実施形態に係る半導体回路の一例を示す図である。
【図10】本発明の実施形態に係る半導体回路の別の概略図である。
【図11】本発明の実施形態に係る半導体回路の他の概略図である。
【図12】本発明の実施形態に係る半導体回路の別の概略図である。
【図13】本発明の実施形態の駆動シーケンスの一例を示す図である。
【図14】本発明の実施形態の駆動シーケンスの別の概略図である。
【図15】本発明の実施形態に係る半導体回路の他の概略図である。
【図17】本発明の第２の実施形態に係るブリッジ回路の図である。
【図18】本発明の一実施形態のブリッジ回路制御タイミングの一例を示す図である。
【図19】本発明の第３の実施形態に係る半導体回路の制御方法の一例を示す図である。
【発明を実施するための形態】
【0009】
図面を参照すると、以下の説明書により、本出願の前述および他の特徴が明らかになるであろう。明細書および図面において、本出願の特定の実施形態が具体的に開示されており、本出願は、本願の原則を適用することができる一部の実施形態を示しているが、本明細書は、記載の実施形態に限定されるものではなく、むしろ、本願は、添付の権利が求める範囲に含まれる全ての修正、変形、及び均等物を含むことを理解されたい。
本発明の実施形態では、用語「第１」、「第２」などは、異なる要素を呼称から区別するために使用されるが、これらの要素の空間的な配置または時間的順序などを表すものではなく、これらの要素はこれらの用語によって制限されるべきではない。用語「および／または」は、関連付けられて記載された用語のうちのいずれかまたは複数の組み合わせを含む。用語「含む」、「持つ」などは、記載された特徴、要素またはコンポーネントの存在を意味するが、1つまたは複数の他の特徴、要素、またはコンポーネントの存在または追加は除外されない。
本発明の実施形態では、単一の数の形式「一」、「該」などは複数の形式を含み、文脈では別に明示的に示されない限り、一般的に「一種類」として理解されるべきである。さらに、用語「根拠」は、「少なくとも部分的には…による」と理解されるべきである。「基本」という用語は、「少なくとも部分的には…に基づく」と理解されるべきである。
本発明の実施形態では、用語「第１」、「第２」などは、異なる要素を呼称から区別するために使用されるが、これらの要素の空間的な配置または時間的順序などを表すものではなく、これらの要素はこれらの用語によって制限されるべきではない。用語「および／または」は、関連付けられて記載された用語のうちのいずれかまたは複数の組み合わせを含む。用語「含む」、「持つ」などは、記載された特徴、要素またはコンポーネントの存在を意味するが、1つまたは複数の他の特徴、要素、またはコンポーネントの存在または追加は除外されない。
本発明の実施形態では、単一の数の形式「一」、「該」などは複数の形式を含み、文脈では別に明示的に示されない限り、一般的に「一種類」として理解されるべきである。さらに、用語「根拠」は、「少なくとも部分的には…による」と理解されるべきである。「基本」という用語は、「少なくとも部分的には…に基づく」と理解されるべきである。
【0010】
図３は、本出願の実施の形態の３端子構造と４端子構造の中で、スイッチング素子のオン（Ｔｕｒｎ ＯＮ）を示す図である。左に４端子構造を示しており、右に３端子構造の場合を示す。
図４は、本発明の実施の形態における３端子構造と４端子構造におけるスイッチング素子のオフ（Ｔｕｒｎ ＯＦＦ）を示す図である。左に４端子構造を示しており、右に３端子構造の場合を示す。
図５は、本発明の実施形態における３端子構造および４端子構造における逆回復を示す図である。左に４端子構造を示しており、右に３端子構造の場合を示す。
図３～図５において、Ｖｏｎはスイッチング素子（例えばＦＥＴ）がオンしたときの外部ゲートバイアス電圧を示し、ＶｏｆｆはＯＦＦ時の外部ゲートバイアス電圧を示す。Ｖｇｓはスイッチング素子のゲートとソース間の電圧を表し、この電圧はスイッチング素子のＯＮ／ＯＦＦ状態を決定する。Ｌｇｘは、各端子に寄生インダクタンスがあることを示し、以下では簡単な説明のため、Ｌｇ１、Ｌｇ２を無視する。ｉｇはＣｇｓ、Ｃｇｄを充電し、放電する電流を表します。Ｌｓはソースの寄生インダクタンスを表す。ＶＬｓは、Ｌｓによって生成される逆起電力、例えばＶＬｓ＝Ｌｓ＊ｄＩｄ・ｄｔを表している。
例えばＶｇｓを以下のように表現することができる。
（1）ON： Vgs = ＋Von－Rg*ig－VLs；
（2）OFF：Vgs = －Voff－Rg*ig－VLs；
（3）逆回復：Vgs = －Voff－Rg*ig－VLs；
なお、右側のＶＬｓは３端子構造の場合のみ有効で、４端子構造の場合はゼロとなる。
図４は、本発明の実施の形態における３端子構造と４端子構造におけるスイッチング素子のオフ（Ｔｕｒｎ ＯＦＦ）を示す図である。左に４端子構造を示しており、右に３端子構造の場合を示す。
図５は、本発明の実施形態における３端子構造および４端子構造における逆回復を示す図である。左に４端子構造を示しており、右に３端子構造の場合を示す。
図３～図５において、Ｖｏｎはスイッチング素子（例えばＦＥＴ）がオンしたときの外部ゲートバイアス電圧を示し、ＶｏｆｆはＯＦＦ時の外部ゲートバイアス電圧を示す。Ｖｇｓはスイッチング素子のゲートとソース間の電圧を表し、この電圧はスイッチング素子のＯＮ／ＯＦＦ状態を決定する。Ｌｇｘは、各端子に寄生インダクタンスがあることを示し、以下では簡単な説明のため、Ｌｇ１、Ｌｇ２を無視する。ｉｇはＣｇｓ、Ｃｇｄを充電し、放電する電流を表します。Ｌｓはソースの寄生インダクタンスを表す。ＶＬｓは、Ｌｓによって生成される逆起電力、例えばＶＬｓ＝Ｌｓ＊ｄＩｄ・ｄｔを表している。
例えばＶｇｓを以下のように表現することができる。
（1）ON： Vgs = ＋Von－Rg*ig－VLs；
（2）OFF：Vgs = －Voff－Rg*ig－VLs；
（3）逆回復：Vgs = －Voff－Rg*ig－VLs；
なお、右側のＶＬｓは３端子構造の場合のみ有効で、４端子構造の場合はゼロとなる。
【0011】
図６は、本発明の実施の形態における３端子構造と４端子構造とを比較するためのスイッチング波形図であり、スイッチング素子のオン（Ｔｕｒｎ ＯＮ）の場合を模式的に示している。
スイッチング素子がオン（Ｔｕｒｎ ＯＮ）している時に、上式（１）の右第２項（Ｒｇ＊ｉｇ）と第３項（ＶＬｓ）の役割は、正の値でＶｇｓを下げて、オンを遅らせることである。ただし、４端子構造の場合は、ＶＬｓはゼロであるため、３端子構造の場合に比べてＶｇｓが高く開放が速いため、スイッチング損失が低減される。
３端子構造の場合は、Ｒｇ＝０Ωの最高速状態を想定しても、Ｖｇｓ≒Ｖｔｈ(閾値電圧)の期間内に、ＶＬｓ＝Ｖｏｎ－Ｖｔｈは、ｄｉ／ｄｔ＝（Ｖｏｎ－Ｖｔｈ）／Ｌｓによりｄｉ／ｄｔの上限が決定され、スイッチング時間を短くすることができず、スイッチング損失の低減には一定の限界がある。
スイッチング素子がオン（Ｔｕｒｎ ＯＮ）している時に、上式（１）の右第２項（Ｒｇ＊ｉｇ）と第３項（ＶＬｓ）の役割は、正の値でＶｇｓを下げて、オンを遅らせることである。ただし、４端子構造の場合は、ＶＬｓはゼロであるため、３端子構造の場合に比べてＶｇｓが高く開放が速いため、スイッチング損失が低減される。
３端子構造の場合は、Ｒｇ＝０Ωの最高速状態を想定しても、Ｖｇｓ≒Ｖｔｈ(閾値電圧)の期間内に、ＶＬｓ＝Ｖｏｎ－Ｖｔｈは、ｄｉ／ｄｔ＝（Ｖｏｎ－Ｖｔｈ）／Ｌｓによりｄｉ／ｄｔの上限が決定され、スイッチング時間を短くすることができず、スイッチング損失の低減には一定の限界がある。
【0012】
図７は、本発明の実施の形態の３端子構造と４端子構造を比較する他のスイッチング波形図であり、スイッチング素子のオフ（Ｔｕｒｎ ＯＦＦ）の場合を示す。
スイッチング素子がオフ（Ｔｕｒｎ ＯＦＦ）した時に、上式（２）の右第２項（Ｒｇ＊ｉｇ）と第３項（ＶＬｓ）の役割は負の値でＶｇｓを上げ、遅延してクローズする。しかし、４端子構造の場合は、ＶＬｓはゼロであるため、３端子構造の場合に比べてＶｇｓは低く抑えられ、クローズが速いため、スイッチング損失が低減される。
図６および図７から、３端子構造に比べて、４端子構造の場合、スイッチング速度が速く、スイッチング損失が少ないことが分かるが、スイッチング速度としてのトレードオフは、電圧、電流のノイズ、サージも増大する。
スイッチング素子がオフ（Ｔｕｒｎ ＯＦＦ）した時に、上式（２）の右第２項（Ｒｇ＊ｉｇ）と第３項（ＶＬｓ）の役割は負の値でＶｇｓを上げ、遅延してクローズする。しかし、４端子構造の場合は、ＶＬｓはゼロであるため、３端子構造の場合に比べてＶｇｓは低く抑えられ、クローズが速いため、スイッチング損失が低減される。
図６および図７から、３端子構造に比べて、４端子構造の場合、スイッチング速度が速く、スイッチング損失が少ないことが分かるが、スイッチング速度としてのトレードオフは、電圧、電流のノイズ、サージも増大する。
【0013】
図８は、本発明の実施の形態における３端子構造と４端子構造を比較するための別のスイッチング波形図であり、逆回復の様子を示す。
逆回復時には、上式（３）の右側のig成分に基づく第２項（Ｒｇ＊ｉｇ）の役割は負の値でＶｇｓを高めることにある。一方、第３項（ＶＬｓ）は正の値でＶｇｓを下げる。つまり、３端子構造の場合、第２項と第３項は互いに相殺されます。ただし、４端子構造の場合は、第３項がゼロで第２項のみが機能するため、３端子構造の場合に比べて、４端子構造は誤って開いた状態となりやすい。
Ｖｔｈについては、「－Ｖｏｆｆ」が十分低い場合には誤動作にはならないが、コスト面と利便性の観点から、－Ｖｏｆｆの負電圧を用意できないシステム（Ｖｏｆｆ=０Ｖ）でＶｔｈが低い素子が使用されると、誤動作の危険性が増大する。
逆回復時には、上式（３）の右側のig成分に基づく第２項（Ｒｇ＊ｉｇ）の役割は負の値でＶｇｓを高めることにある。一方、第３項（ＶＬｓ）は正の値でＶｇｓを下げる。つまり、３端子構造の場合、第２項と第３項は互いに相殺されます。ただし、４端子構造の場合は、第３項がゼロで第２項のみが機能するため、３端子構造の場合に比べて、４端子構造は誤って開いた状態となりやすい。
Ｖｔｈについては、「－Ｖｏｆｆ」が十分低い場合には誤動作にはならないが、コスト面と利便性の観点から、－Ｖｏｆｆの負電圧を用意できないシステム（Ｖｏｆｆ=０Ｖ）でＶｔｈが低い素子が使用されると、誤動作の危険性が増大する。
【0014】
以上の分析を総合して、発明者は、スイッチング素子のオン（Ｔｕｒｎ ＯＮ）の場合、４端子構造は、３端子構造に比べて、例えば、スイッチング損失は５０％または８０％減少することができることを発見した。スイッチング素子がオフ（Ｔｕｒｎ ＯＦＦ）の場合、４端子構造は、３端子構造に比べて、例えば、スイッチング損失は２０％または１０％だけ減少する。
また、図７に示すように、スイッチング素子がオフ（ＯＦＦ）している場合には、４端子構造は、３端子構造に比べて、ノイズ（レベル）が著しく増加し、ピーク電圧が著しく増加している。また、回生動作の逆回復時には、４端子構造の逆電流（Ｉｓｄ）が増大し、誤動作が発生する可能性があり、損失増加に対する抑制効果が減少している。
発明者の上記の発見および分析に基づき、以下に本発明の実施形態について説明する。
また、図７に示すように、スイッチング素子がオフ（ＯＦＦ）している場合には、４端子構造は、３端子構造に比べて、ノイズ（レベル）が著しく増加し、ピーク電圧が著しく増加している。また、回生動作の逆回復時には、４端子構造の逆電流（Ｉｓｄ）が増大し、誤動作が発生する可能性があり、損失増加に対する抑制効果が減少している。
発明者の上記の発見および分析に基づき、以下に本発明の実施形態について説明する。
【0015】
（第１の実施の形態）
図９に示す半導体回路９００は、スイッチング素子９０１を含む本発明の実施形態の半導体回路の図である。半導体回路９００はまた、スイッチング素子９０１のドレイン（Ｄ）に接続された第１の回路９０２を有する。
第２の回路９０３は、スイッチング素子９０１のゲート電極（Ｇ、またはゲートとも称される）に接続されている。
第３の回路９０４は、スイッチング素子９０１のソース（Ｓ）に接続されている。スイッチング素子９０１のソース（Ｓ）に接続された第４の回路９０５とを備える。
本出願の実施の形態では、スイッチング素子９０１がオン（ＯＮ）された場合には、半導体回路９００を４端子構造とし、スイッチング素子９０１がオフ（ＯＦＦ）された場合には、第４回路９０５により半導体回路９００を３端子構造とするように機能させることができる。
いくつかの実施形態では、図９に示すように、第１の回路９０２は第１のインダクタ９０２１を含み、第２の回路９０３は第２のインダクタ９０３１を含み、第３の回路９０４は第３のインダクタ９０４１を含み、第４の回路９０５は第４のインダクタ９０５１を含む。しかし、本出願はこれに限定されず、各回路は、実際の状況に応じて他の要素または部品を含むこともできる。
いくつかの実施形態において、図９に示すように、半導体回路９００は、第１のスイッチ回路Ｓ１をさらに備え、第２の回路９０３および第４の回路９０５に接続されている。
第２のスイッチ回路Ｓ２は、第２の回路９０３および第３の回路９０４に接続されている。
いくつかの実施形態では、第１の回路９０２は、第１のインダクタ９０２１を含み、第２の回路９０３は第２のインダクタ９０３１を含み、第３の回路９０４は第３のインダクタ９０４１を含み、第４の回路９０５は第４のインダクタ９０５１を含む。しかし、本出願はこれに限定されず、各回路は、実際の状況に応じて他の要素または部品を含むこともできる。
いくつかの実施形態では、図９に示すように、半導体回路９００は、第２の回路９０３および第４の回路９０５に接続された第１のスイッチ回路Ｓ１をさらに含む。
第２のスイッチ回路Ｓ２は、第２の回路９０３および第３の回路９０４に接続されている。
上述の図９において、本出願の実施形態の半導体回路のみを概略的に説明したが、本出願はこれに限定されないことに留意されたい。例えば、様々なモジュールまたはコンポーネント間の接続関係を適切に調整することができ、さらに他のモジュールまたはコンポーネントを追加したり、いくつかのモジュールまたはコンポーネントを低減したりすることができる。当業者は、上記の内容に基づいて適宜変形することができ、上記図面９の記載に限らない。
これにより、スイッチング素子がオンされた場合には、第４の回路を半導体回路を４端子構造とするように機能させることができる。スイッチング素子がオフされている場合、第４の回路は半導体回路を３端子構造とするように動作可能にされる。スイッチング損失を低減し、ノイズを抑制することができるだけでなく、逆回復時の誤動作の発生を抑制することもできる。
図９に示す半導体回路９００は、スイッチング素子９０１を含む本発明の実施形態の半導体回路の図である。半導体回路９００はまた、スイッチング素子９０１のドレイン（Ｄ）に接続された第１の回路９０２を有する。
第２の回路９０３は、スイッチング素子９０１のゲート電極（Ｇ、またはゲートとも称される）に接続されている。
第３の回路９０４は、スイッチング素子９０１のソース（Ｓ）に接続されている。スイッチング素子９０１のソース（Ｓ）に接続された第４の回路９０５とを備える。
本出願の実施の形態では、スイッチング素子９０１がオン（ＯＮ）された場合には、半導体回路９００を４端子構造とし、スイッチング素子９０１がオフ（ＯＦＦ）された場合には、第４回路９０５により半導体回路９００を３端子構造とするように機能させることができる。
いくつかの実施形態では、図９に示すように、第１の回路９０２は第１のインダクタ９０２１を含み、第２の回路９０３は第２のインダクタ９０３１を含み、第３の回路９０４は第３のインダクタ９０４１を含み、第４の回路９０５は第４のインダクタ９０５１を含む。しかし、本出願はこれに限定されず、各回路は、実際の状況に応じて他の要素または部品を含むこともできる。
いくつかの実施形態において、図９に示すように、半導体回路９００は、第１のスイッチ回路Ｓ１をさらに備え、第２の回路９０３および第４の回路９０５に接続されている。
第２のスイッチ回路Ｓ２は、第２の回路９０３および第３の回路９０４に接続されている。
いくつかの実施形態では、第１の回路９０２は、第１のインダクタ９０２１を含み、第２の回路９０３は第２のインダクタ９０３１を含み、第３の回路９０４は第３のインダクタ９０４１を含み、第４の回路９０５は第４のインダクタ９０５１を含む。しかし、本出願はこれに限定されず、各回路は、実際の状況に応じて他の要素または部品を含むこともできる。
いくつかの実施形態では、図９に示すように、半導体回路９００は、第２の回路９０３および第４の回路９０５に接続された第１のスイッチ回路Ｓ１をさらに含む。
第２のスイッチ回路Ｓ２は、第２の回路９０３および第３の回路９０４に接続されている。
上述の図９において、本出願の実施形態の半導体回路のみを概略的に説明したが、本出願はこれに限定されないことに留意されたい。例えば、様々なモジュールまたはコンポーネント間の接続関係を適切に調整することができ、さらに他のモジュールまたはコンポーネントを追加したり、いくつかのモジュールまたはコンポーネントを低減したりすることができる。当業者は、上記の内容に基づいて適宜変形することができ、上記図面９の記載に限らない。
これにより、スイッチング素子がオンされた場合には、第４の回路を半導体回路を４端子構造とするように機能させることができる。スイッチング素子がオフされている場合、第４の回路は半導体回路を３端子構造とするように動作可能にされる。スイッチング損失を低減し、ノイズを抑制することができるだけでなく、逆回復時の誤動作の発生を抑制することもできる。
【0016】
以下、第４の回路及び関連する構造について概略的に説明する。
図１０は、本発明の実施形態の半導体回路の他の概略図であり、図１０に示すように、半導体回路１０００は、スイッチング素子９０１と、第１のスイッチ回路Ｓ１と、第２のスイッチ回路Ｓ２とを含む。図１０に示すように、第３の回路９０４の一端はスイッチング素子９０１のソース（Ｓ）に接続され、第４の回路９０５の一端はスイッチング素子９０１のソース（Ｓ）に接続され、第３の回路９０４の他端は第４の回路９０５の他端に接続されている（例えば図１０のＨ１において）。
図１０に示すように、第４の回路９０５は、第４のインダクタ９０５１と第１のダイオード９０５２とを含む。第４のインダクタ９０５１の一端は、スイッチング素子９０１のソース（Ｓ）と接続され、他端は第１のダイオード９０５２のアノードと接続されている。第１のダイオード９０５２のカソードは、第４の回路９０５の他端に接続されている。
図１０に示すように、第３の回路９０４は、第３のインダクタ９０４１、第５のインダクタ９０４２、および第２のダイオード９０４３を含む。第３のインダクタ９０４１の一端は、スイッチング素子９０１のソース（Ｓ）と接続され、他端は第５のインダクタ９０４２の一端と接続され、第５のインダクタ９０４２の他端は第２のダイオード９０４３のカソードと接続されている。第２のダイオード９０４３のアノードは、第１のダイオード９０５２のカソードに接続されている。
これにより、駆動電源のＧＮＤは共用化されてもよく、ダイオードのノードを仮想ＧＮＤとして直列に接続することができ、４端子構造と３端子構造を結合する場合には、回路の安定性と信頼性を保証することができ、さらに回路構造を簡略化することができる。
いくつかの実施形態において、スイッチング素子９０１がオンされた場合、図１０のＬ１（明るい点線矢印）に示すように、第４の回路９０５は、スイッチング素子９０１のソース（Ｓ）から第４のセンス９０５１および第1のダイオード９０５２を介して第４の回路９０５の他端に流れる電流を有し、第１のダイオード９０５２は、第４の回路９０５を使用することができる。
スイッチング素子９０１をオフにした場合、図１０のＬ２（濃い点線矢印）に示すように、第４の回路９０５には、スイッチング素子９０１のソース（Ｓ）から第４のインダクタ９０５１および第１のダイオード９０５２を介して第４の回路９０５の他端に流れる電流を持たず、第１のダイオード９０５２は、第４の回路９０５をイネーブルにする。
図１０は、本発明の実施形態の半導体回路の他の概略図であり、図１０に示すように、半導体回路１０００は、スイッチング素子９０１と、第１のスイッチ回路Ｓ１と、第２のスイッチ回路Ｓ２とを含む。図１０に示すように、第３の回路９０４の一端はスイッチング素子９０１のソース（Ｓ）に接続され、第４の回路９０５の一端はスイッチング素子９０１のソース（Ｓ）に接続され、第３の回路９０４の他端は第４の回路９０５の他端に接続されている（例えば図１０のＨ１において）。
図１０に示すように、第４の回路９０５は、第４のインダクタ９０５１と第１のダイオード９０５２とを含む。第４のインダクタ９０５１の一端は、スイッチング素子９０１のソース（Ｓ）と接続され、他端は第１のダイオード９０５２のアノードと接続されている。第１のダイオード９０５２のカソードは、第４の回路９０５の他端に接続されている。
図１０に示すように、第３の回路９０４は、第３のインダクタ９０４１、第５のインダクタ９０４２、および第２のダイオード９０４３を含む。第３のインダクタ９０４１の一端は、スイッチング素子９０１のソース（Ｓ）と接続され、他端は第５のインダクタ９０４２の一端と接続され、第５のインダクタ９０４２の他端は第２のダイオード９０４３のカソードと接続されている。第２のダイオード９０４３のアノードは、第１のダイオード９０５２のカソードに接続されている。
これにより、駆動電源のＧＮＤは共用化されてもよく、ダイオードのノードを仮想ＧＮＤとして直列に接続することができ、４端子構造と３端子構造を結合する場合には、回路の安定性と信頼性を保証することができ、さらに回路構造を簡略化することができる。
いくつかの実施形態において、スイッチング素子９０１がオンされた場合、図１０のＬ１（明るい点線矢印）に示すように、第４の回路９０５は、スイッチング素子９０１のソース（Ｓ）から第４のセンス９０５１および第1のダイオード９０５２を介して第４の回路９０５の他端に流れる電流を有し、第１のダイオード９０５２は、第４の回路９０５を使用することができる。
スイッチング素子９０１をオフにした場合、図１０のＬ２（濃い点線矢印）に示すように、第４の回路９０５には、スイッチング素子９０１のソース（Ｓ）から第４のインダクタ９０５１および第１のダイオード９０５２を介して第４の回路９０５の他端に流れる電流を持たず、第１のダイオード９０５２は、第４の回路９０５をイネーブルにする。
【0017】
いくつかの実施形態では、図１０の第２のダイオード９０４３は省略されてもよい。第３の回路９０４は、第３のインダクタ９０４１と第５のインダクタ９０４２とを含む。第３のインダクタ９０４１の一端は、スイッチ素子９０１のソース（Ｓ）に接続され、他端は第５のインダクタ９０４２の一端に接続され、第５のインダクタ９０４２の他端は第1のダイオード９０５２の負極に接続されている。
以上、ダイオードを例に説明したが、ダイオードをスイッチ回路に置き換えることもできる。
以上、ダイオードを例に説明したが、ダイオードをスイッチ回路に置き換えることもできる。
【0018】
図１１は、本発明の実施形態に係る半導体回路の他の概略図であり、図１２は、本発明の実施形態に係る半導体回路の他の概略図である。図１１および図１２に示すように、半導体回路１１００は、スイッチング素子９０１と、第１のスイッチ回路Ｓ１と、第２のスイッチ回路Ｓ２とを含む。図１１に示すように、第３の回路９０４の一端はスイッチング素子９０１のソース（Ｓ）に接続され、第４の回路９０５の一端はスイッチング素子９０１のソース（Ｓ）に接続され、第３の回路９０４の他端は第４の回路９０５の他端に接続されている（例えば図１１または１２のＨ２において）。
図１１および図１２に示すように、第４の回路９０５は、第４のインダクタンス９０５１および第４のスイッチ回路Ｓ４を含む。第４のインダクタ９０５１の一端は、スイッチング素子９０１のソース（Ｓ）と接続され、他端は第４のスイッチ回路Ｓ４の一端と接続されている。第４スイッチ回路Ｓ４の他端は、第４の回路９０５の他端に接続されている。
図１１および図１２に示すように、第３の回路９０４は、第３のインダクタ９０４１、第５のインダクタ９０４２、および第５のスイッチ回路Ｓ５を含む。第３のインダクタ９０４１の一端は、スイッチング素子９０１のソース（Ｓ）と接続され、他端は第５のインダクタ９０４２の一端と接続され、第５のインダクタ９０４２の他端は第５のスイッチ回路Ｓ５の他端と接続されている。第５スイッチ回路Ｓ５の一端は、第４スイッチ回路Ｓ４の他端に接続されている。
いくつかの実施形態において、スイッチング素子９０１がオンされた場合、第４の回路９０５は、スイッチング素子９０１のソース（Ｓ）から第４のインダクタ９０５１および第４のスイッチ回路Ｓ４を介して第４の回路９０５の他端に流れる電流を有し、第４のスイッチ回路Ｓ４は、第４の回路９０５をイネーブルする。
スイッチング素子９０１がオフされている場合、第４の回路９０５には、スイッチング素子９０１のソース（Ｓ）が第４のインダクタ９０５１および第４のスイッチ回路Ｓ４を介して第４の回路９０５の他端に流れる電流がないので、第４のスイッチ回路Ｓ４は、第４の回路９０５を動作させる。
いくつかの実施形態では、図１１および図１２の第５スイッチ回路Ｓ５を省略してもよい。第３の回路９０４は、第３のインダクタ９０４１と第５のインダクタ９０４２とを含む。第３のインダクタ９０４１の一端はスイッチング素子９０１のソース（Ｓ）に接続され、他端は第５のインダクタ９０４２の一端に接続され、第５のインダクタ９０４２の他端は第４のスイッチ回路Ｓ４の他端に接続されている。
図１１および図１２に示すように、第４の回路９０５は、第４のインダクタンス９０５１および第４のスイッチ回路Ｓ４を含む。第４のインダクタ９０５１の一端は、スイッチング素子９０１のソース（Ｓ）と接続され、他端は第４のスイッチ回路Ｓ４の一端と接続されている。第４スイッチ回路Ｓ４の他端は、第４の回路９０５の他端に接続されている。
図１１および図１２に示すように、第３の回路９０４は、第３のインダクタ９０４１、第５のインダクタ９０４２、および第５のスイッチ回路Ｓ５を含む。第３のインダクタ９０４１の一端は、スイッチング素子９０１のソース（Ｓ）と接続され、他端は第５のインダクタ９０４２の一端と接続され、第５のインダクタ９０４２の他端は第５のスイッチ回路Ｓ５の他端と接続されている。第５スイッチ回路Ｓ５の一端は、第４スイッチ回路Ｓ４の他端に接続されている。
いくつかの実施形態において、スイッチング素子９０１がオンされた場合、第４の回路９０５は、スイッチング素子９０１のソース（Ｓ）から第４のインダクタ９０５１および第４のスイッチ回路Ｓ４を介して第４の回路９０５の他端に流れる電流を有し、第４のスイッチ回路Ｓ４は、第４の回路９０５をイネーブルする。
スイッチング素子９０１がオフされている場合、第４の回路９０５には、スイッチング素子９０１のソース（Ｓ）が第４のインダクタ９０５１および第４のスイッチ回路Ｓ４を介して第４の回路９０５の他端に流れる電流がないので、第４のスイッチ回路Ｓ４は、第４の回路９０５を動作させる。
いくつかの実施形態では、図１１および図１２の第５スイッチ回路Ｓ５を省略してもよい。第３の回路９０４は、第３のインダクタ９０４１と第５のインダクタ９０４２とを含む。第３のインダクタ９０４１の一端はスイッチング素子９０１のソース（Ｓ）に接続され、他端は第５のインダクタ９０４２の一端に接続され、第５のインダクタ９０４２の他端は第４のスイッチ回路Ｓ４の他端に接続されている。
【0019】
図１３は、本発明の実施形態の駆動シーケンスの一例を示し、図１１または図１２の半導体回路の制御タイミングの一例を模式的に示す図である。
図１４は、本発明の実施形態の駆動シーケンスの他の概略図であり、図１１または図１２の半導体回路の制御タイミングの他の状況を概略的に示す。
図１３及び図１４に示すように、Ｖｄｓはスイッチング素子におけるドレインとソース間の電圧を表し、Ｖｇｓはスイッチング素子におけるゲート電極とソース間の電圧を表し、Ｉｄはスイッチング素子におけるドレイン電流を表している。図１３及び図１４に示すように、Ｓ４及びＳ５等の部品の作用により、本出願の実施の形態の３端子構造と４端子構造を組み合わせた半導体回路を実現することができる。
図１３および図１４は、本発明の実施形態の駆動シーケンスの一例を示しているが、本明細書はこれに限定されない。なお、図１０～図１２は、ダイオードおよびスイッチ回路を例に説明したが、本出願はこれに限定されず、第４の回路を具体的にどのようにイネーブル（ｅｎａｂｌｅｄ）あるいはディスエブル（ｄｉｓａｂｌｅｄ）するかについては、他の実施形態を採用することもできる。
以上、ＯＮドライバとＯＦＦドライバを独立して行う例で、本出願の実施例について説明した。上記構成に加えて、４端子構造のＯＦＦ駆動回路を追加し、３端子構造のＯＦＦ動作後に４端子構造のＯＦＦ動作を行うことも可能である。
図１４は、本発明の実施形態の駆動シーケンスの他の概略図であり、図１１または図１２の半導体回路の制御タイミングの他の状況を概略的に示す。
図１３及び図１４に示すように、Ｖｄｓはスイッチング素子におけるドレインとソース間の電圧を表し、Ｖｇｓはスイッチング素子におけるゲート電極とソース間の電圧を表し、Ｉｄはスイッチング素子におけるドレイン電流を表している。図１３及び図１４に示すように、Ｓ４及びＳ５等の部品の作用により、本出願の実施の形態の３端子構造と４端子構造を組み合わせた半導体回路を実現することができる。
図１３および図１４は、本発明の実施形態の駆動シーケンスの一例を示しているが、本明細書はこれに限定されない。なお、図１０～図１２は、ダイオードおよびスイッチ回路を例に説明したが、本出願はこれに限定されず、第４の回路を具体的にどのようにイネーブル（ｅｎａｂｌｅｄ）あるいはディスエブル（ｄｉｓａｂｌｅｄ）するかについては、他の実施形態を採用することもできる。
以上、ＯＮドライバとＯＦＦドライバを独立して行う例で、本出願の実施例について説明した。上記構成に加えて、４端子構造のＯＦＦ駆動回路を追加し、３端子構造のＯＦＦ動作後に４端子構造のＯＦＦ動作を行うことも可能である。
【0020】
図１５は、本発明の実施形態に係る半導体回路の他の概略図であり、図１５に示すように、半導体回路１５００はスイッチング素子９０１を含む。半導体回路９００はまた、スイッチング素子９０１のドレイン（Ｄ）に接続された第1の回路９０２を有する。
第２の回路９０３は、スイッチング素子９０１のゲート電極（Ｇ、またはゲートとも称される）に接続されている。
第３の回路９０４は、スイッチング素子９０１のソース（Ｓ）に接続されている。スイッチング素子９０１のソース（Ｓ）に接続された第４の回路９０５とを備える。
図１５に示すように、半導体回路１５００は、第２の回路９０３および第４の回路９０５に接続された第１のスイッチ回路Ｓ１をさらに含む。
第２のスイッチ回路Ｓ２は、第２の回路９０３および第３の回路９０４に接続されている。
第３のスイッチ回路Ｓ３は、第２の回路９０３および第４の回路９０５に接続されている。
なお、上記図１５は、本出願の実施形態の半導体回路のみを概略的に説明したが、本出願はこれに限定されない。例えば、様々なモジュールまたはコンポーネント間の接続関係を適切に調整することができ、さらに他のモジュールまたはコンポーネントを追加したり、いくつかのモジュールまたはコンポーネントを低減したりすることができる。当業者は、上記の内容に基づいて適宜変形することができ、上記図１５の記載に限らない。
いくつかの実施形態において、スイッチング素子９０１がオンまたはスイッチング素子９０１のドレイン電流を順方向にしている場合、第４の回路９０５は、半導体回路を４端子構造とすることができるようにしている。スイッチング素子９０１がオフされ、かつ、スイッチング素子９０１のドレイン電流が逆方向の場合、第４の回路９０５は、半導体回路を３端子構造とすることができるように動作させる。これにより、スイッチング損失をさらに低減し、ノイズを抑制することができるだけでなく、逆回復時の誤動作の発生を抑制することができる。
第２の回路９０３は、スイッチング素子９０１のゲート電極（Ｇ、またはゲートとも称される）に接続されている。
第３の回路９０４は、スイッチング素子９０１のソース（Ｓ）に接続されている。スイッチング素子９０１のソース（Ｓ）に接続された第４の回路９０５とを備える。
図１５に示すように、半導体回路１５００は、第２の回路９０３および第４の回路９０５に接続された第１のスイッチ回路Ｓ１をさらに含む。
第２のスイッチ回路Ｓ２は、第２の回路９０３および第３の回路９０４に接続されている。
第３のスイッチ回路Ｓ３は、第２の回路９０３および第４の回路９０５に接続されている。
なお、上記図１５は、本出願の実施形態の半導体回路のみを概略的に説明したが、本出願はこれに限定されない。例えば、様々なモジュールまたはコンポーネント間の接続関係を適切に調整することができ、さらに他のモジュールまたはコンポーネントを追加したり、いくつかのモジュールまたはコンポーネントを低減したりすることができる。当業者は、上記の内容に基づいて適宜変形することができ、上記図１５の記載に限らない。
いくつかの実施形態において、スイッチング素子９０１がオンまたはスイッチング素子９０１のドレイン電流を順方向にしている場合、第４の回路９０５は、半導体回路を４端子構造とすることができるようにしている。スイッチング素子９０１がオフされ、かつ、スイッチング素子９０１のドレイン電流が逆方向の場合、第４の回路９０５は、半導体回路を３端子構造とすることができるように動作させる。これにより、スイッチング損失をさらに低減し、ノイズを抑制することができるだけでなく、逆回復時の誤動作の発生を抑制することができる。
【0021】
図１６は、図１５の半導体回路の制御タイミングの一例を示す図である。図１６に示すように、第３のスイッチ回路Ｓ３などの部品の役割により、本出願の実施形態の３端子構造と４端子構造を組み合わせた半導体回路をさらに実現することができる。また、３端子構造のオフ動作後に４端子構造のオフ動作を行うことで、さらに誤動作を防止することができる。
以上の様々な実施形態は、本願の実施形態の一例だけを説明したが、本明細書はこれに限定されず、上述の様々な実施形態に基づいて適切な変形も可能である。例えば、上記の各実施形態を単独で使用しても良いし、上記の各実施形態のうちの１つまたは複数を組み合わせても良い。
上記の実施形態から分かるように、第４の回路は、半導体回路を４端子構造とするように、スイッチング素子がオンされている場合に、エネルギーを供給している。スイッチング素子がオフされている場合、第４の回路は半導体回路を３端子構造とするように動作可能にされる。これにより、スイッチング損失を低減するだけでなく、ノイズを抑制することができ、逆回復時の誤動作の発生を抑制することができる。
以上の様々な実施形態は、本願の実施形態の一例だけを説明したが、本明細書はこれに限定されず、上述の様々な実施形態に基づいて適切な変形も可能である。例えば、上記の各実施形態を単独で使用しても良いし、上記の各実施形態のうちの１つまたは複数を組み合わせても良い。
上記の実施形態から分かるように、第４の回路は、半導体回路を４端子構造とするように、スイッチング素子がオンされている場合に、エネルギーを供給している。スイッチング素子がオフされている場合、第４の回路は半導体回路を３端子構造とするように動作可能にされる。これにより、スイッチング損失を低減するだけでなく、ノイズを抑制することができ、逆回復時の誤動作の発生を抑制することができる。
【0022】
（第２の実施の形態）
本発明の第２の実施の形態は、第１の態様の実施の形態で説明したような複数の半導体回路を含むブリッジ回路をさらに提供し、個々の半導体回路の動作は第１の実施の形態と同じ内容であり、ここでは説明を省略する。
図１７に示すように、ブリッジ回路１７００は、例えば４つの半導体回路を含み、それぞれＱ１、Ｑ２、Ｑ３、Ｑ４で表され、各半導体回路は、第１の態様の実施形態で説明される。しかし、本出願はこれに限定されず、他の数の半導体回路を含んでもよい。また、図１７に示されていない各要素は、関連技術を参照してもよく、ここでは説明を省略する。
いくつかの実施形態において、半導体回路が非回生電流またはドレイン電圧が正電圧である場合、スイッチング素子に接続されたソース電極の第４の回路を、半導体回路を４端子構造とし、回生電流またはドレイン電圧を負電圧とする場合に、スイッチング素子に接続されたソース電極の第４の回路は、半導体回路を３端子構造とするように動作可能である。
以下、制御動作をさらに説明するが、以下の内容は本出願の一例であり、これに限定されない。
本発明の第２の実施の形態は、第１の態様の実施の形態で説明したような複数の半導体回路を含むブリッジ回路をさらに提供し、個々の半導体回路の動作は第１の実施の形態と同じ内容であり、ここでは説明を省略する。
図１７に示すように、ブリッジ回路１７００は、例えば４つの半導体回路を含み、それぞれＱ１、Ｑ２、Ｑ３、Ｑ４で表され、各半導体回路は、第１の態様の実施形態で説明される。しかし、本出願はこれに限定されず、他の数の半導体回路を含んでもよい。また、図１７に示されていない各要素は、関連技術を参照してもよく、ここでは説明を省略する。
いくつかの実施形態において、半導体回路が非回生電流またはドレイン電圧が正電圧である場合、スイッチング素子に接続されたソース電極の第４の回路を、半導体回路を４端子構造とし、回生電流またはドレイン電圧を負電圧とする場合に、スイッチング素子に接続されたソース電極の第４の回路は、半導体回路を３端子構造とするように動作可能である。
以下、制御動作をさらに説明するが、以下の内容は本出願の一例であり、これに限定されない。
【0023】
図１８は、本発明の実施形態のブリッジ回路制御タイミングの一例を示す図である。ブリッジ回路は、負荷Ｌにスイッチング周波数より低い正弦波電流が流れるように制御することができる。例えば、スイッチング周波数は１０ＫＨｚ、Ｌ負荷の電流は５０Ｈｚである。短い時間スパンから、L負荷にある目標電流値を流す制御を行います。
図１８に示すように、例えばＱ２とＱ３は回生動作を行い、逆回復のタイミングは、
Ｑ２：時刻Ｄ、（３）→（４）の時刻＝Ｑ１がオン、
Ｑ３：時刻Ａ、（４）→（１）のタイミング＝Ｑ４がオン；
上記瞬間ごとに、３端子駆動がオフ状態となる。それぞれ復帰の直前にオン→オフ制御を行うが、デッドタイムを確保するのが目的である。同期整流特性の回生からダイオード特性の回生に切り替わり、実質的なスイッチングは発生しない。ここでは、スイッチング損失が発生しないため、４端子駆動と３端子駆動の両方が可能である。
また、例えば、Ｑ１、Ｑ４に着目すると、スイッチングを閉じるタイミングは、Ｑ１：時刻Ｂ、（１）→（２）のタイミングでスイッチング損失が発生することである。
Ｑ４：時刻Ｃ、（２）→（３）のタイミングでスイッチング損失が発生する；
上記の瞬間を、スイッチング損失低減を優先して４端子駆動としても良いし、ノイズ抑制を優先して３端子駆動としても良い。
上記の動作は、ＩＬが左→右に流れる期間内の説明であり、ＩＬの向きが反転された期間内の制御では、Ｑ１／Ｑ４とＱ２／Ｑ３の作用が置き換えられる。スイッチング素子がオン（Ｔｕｒｎ ＯＮ）するとスイッチング損失が低減するため、４端子駆動の状態を維持することができる。
以上の様々な実施形態は、本願の実施形態の一例だけを説明したが、本明細書はこれに限定されず、上述の様々な実施形態に基づいて適切な変形も可能である。例えば、上記の各実施形態を単独で使用しても良いし、上記の各実施形態のうちの1つまたは複数を組み合わせても良い。
上記の実施形態から分かるように、第４の回路は、半導体回路を４端子構造とするように、スイッチング素子がオンされている場合に、エネルギーを供給している。スイッチング素子がオフされている場合、第４の回路は半導体回路を３端子構造とするように動作可能にされる。これにより、スイッチング損失を低減するだけでなく、ノイズを抑制することができ、逆回復時の誤動作の発生を抑制することができる。
図１８に示すように、例えばＱ２とＱ３は回生動作を行い、逆回復のタイミングは、
Ｑ２：時刻Ｄ、（３）→（４）の時刻＝Ｑ１がオン、
Ｑ３：時刻Ａ、（４）→（１）のタイミング＝Ｑ４がオン；
上記瞬間ごとに、３端子駆動がオフ状態となる。それぞれ復帰の直前にオン→オフ制御を行うが、デッドタイムを確保するのが目的である。同期整流特性の回生からダイオード特性の回生に切り替わり、実質的なスイッチングは発生しない。ここでは、スイッチング損失が発生しないため、４端子駆動と３端子駆動の両方が可能である。
また、例えば、Ｑ１、Ｑ４に着目すると、スイッチングを閉じるタイミングは、Ｑ１：時刻Ｂ、（１）→（２）のタイミングでスイッチング損失が発生することである。
Ｑ４：時刻Ｃ、（２）→（３）のタイミングでスイッチング損失が発生する；
上記の瞬間を、スイッチング損失低減を優先して４端子駆動としても良いし、ノイズ抑制を優先して３端子駆動としても良い。
上記の動作は、ＩＬが左→右に流れる期間内の説明であり、ＩＬの向きが反転された期間内の制御では、Ｑ１／Ｑ４とＱ２／Ｑ３の作用が置き換えられる。スイッチング素子がオン（Ｔｕｒｎ ＯＮ）するとスイッチング損失が低減するため、４端子駆動の状態を維持することができる。
以上の様々な実施形態は、本願の実施形態の一例だけを説明したが、本明細書はこれに限定されず、上述の様々な実施形態に基づいて適切な変形も可能である。例えば、上記の各実施形態を単独で使用しても良いし、上記の各実施形態のうちの1つまたは複数を組み合わせても良い。
上記の実施形態から分かるように、第４の回路は、半導体回路を４端子構造とするように、スイッチング素子がオンされている場合に、エネルギーを供給している。スイッチング素子がオフされている場合、第４の回路は半導体回路を３端子構造とするように動作可能にされる。これにより、スイッチング損失を低減するだけでなく、ノイズを抑制することができ、逆回復時の誤動作の発生を抑制することができる。
【0024】
（第３の実施の形態）
本発明の第３の実施の形態は、スイッチング素子のドレインを接続する第１の回路と、スイッチング素子のゲート電極を接続する第２の回路と、スイッチング素子のソース電極を接続する第３の回路と、スイッチング素子を接続するソース電極を有する半導体回路の制御方法をさらに提供する。本明細書では、第１の実施形態と同じ内容は説明しない。
図１９は、本発明の一実施形態に係る半導体回路の制御方法の一例であり、図１９に示すように、半導体回路の制御方法は、１９０１がスイッチ素子をオンにした場合に、半導体回路を４端子構造とするように、第４の回路をイネーブルすることと、１９０２は、スイッチ素子がオフされた場合、半導体回路を３端子構造にするために、第４の回路を使用することができる。
なお、以上の図１９は、本出願の実施形態のみを概略的に説明したが、本出願はこれに限定されない。例えば、各動作間の実行順序を適切に調整することができ、さらに他のいくつかの動作を追加することができ、またはその中のいくつかの動作を低減することができる。当業者は、上記の内容に基づいて適宜変形することができ、上記図１９の記載に限らない。
本発明の第３の実施の形態は、スイッチング素子のドレインを接続する第１の回路と、スイッチング素子のゲート電極を接続する第２の回路と、スイッチング素子のソース電極を接続する第３の回路と、スイッチング素子を接続するソース電極を有する半導体回路の制御方法をさらに提供する。本明細書では、第１の実施形態と同じ内容は説明しない。
図１９は、本発明の一実施形態に係る半導体回路の制御方法の一例であり、図１９に示すように、半導体回路の制御方法は、１９０１がスイッチ素子をオンにした場合に、半導体回路を４端子構造とするように、第４の回路をイネーブルすることと、１９０２は、スイッチ素子がオフされた場合、半導体回路を３端子構造にするために、第４の回路を使用することができる。
なお、以上の図１９は、本出願の実施形態のみを概略的に説明したが、本出願はこれに限定されない。例えば、各動作間の実行順序を適切に調整することができ、さらに他のいくつかの動作を追加することができ、またはその中のいくつかの動作を低減することができる。当業者は、上記の内容に基づいて適宜変形することができ、上記図１９の記載に限らない。
【0025】
本発明の実施形態以上の装置および方法は、ハードウェアによって実装されてもよく、ハードウェアによってソフトウェアに結合されて実現されてもよい。本明細書は、論理構成要素によって実行されると、論理構成要素が上記のような装置または構成要素を実現するか、または論理構成要素が上記の様々な方法またはステップを実現することができるコンピュータ読み取り可能プログラムに関する。本出願は、ハードディスク、磁気ディスク、光ディスク、ＤＶＤ、フラッシュメモリなど、上記のプログラムを記憶するための記憶媒体にも関する。
本発明の実施形態に関連して説明された方法／装置は、ハードウェアとして直接的に具現化されてもよく、プロセッサによって実行されるソフトウェアモジュールとして、または、２つの組み合わせとして具現化されてもよい。例えば、図に示されている機能ブロック図のうちの１つまたは複数および／または機能ブロックの１つまたは複数の組み合わせは、コンピュータプログラムフローの各ソフトウェアモジュールに対応してもよく、また、各ハードウェアモジュールに対応してもよい。これらのソフトウェアモジュールは、それぞれ図に示す各ステップに対応することができる。これらのハードウェアモジュールは、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を用いてこれらのソフトウェアモジュールを硬化させて実装することができる。
ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または当技術分野で知られている他の任意の形態の記憶媒体に存在してもよい。プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、記憶媒体をプロセッサに結合することができる。あるいは、記憶媒体はプロセッサの構成部分であってもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在することができる。
このソフトウェアモジュールは、携帯端末のメモリに記憶されてもよく、携帯端末に挿入可能なメモリカードに記憶されてもよい。例えば、モバイル端末などの装置が大容量のＭＥＧＡ－ＳＩＭカードまたは大容量のフラッシュメモリ装置を採用する場合、このソフトウェアモジュールは、ＭＥＧＡ－ＳＩＭカードまたは大容量のフラッシュメモリ装置に記憶されてもよい。
添付図面に記載された機能ブロックのうちの１つまたは複数および／または機能ブロックの１つまたは複数の組み合わせについて、本明細書で説明された機能を実行するための汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、専用集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理デバイス、分立ゲートまたはトランジスタ論理デバイス、ハードウェアコンポーネントまたはそれらの任意の適切な組み合わせを分割してもよい。添付の図面について説明した機能ブロックのうちの１つ以上と／または機能ブロックの１つ以上の組み合わせは、計算装置の組合せ、例えばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰとの通信に関連した１つ以上のマイクロプロセッサ、または他のこのような構成として実現されてもよい。
本発明の実施形態に関連して説明された方法／装置は、ハードウェアとして直接的に具現化されてもよく、プロセッサによって実行されるソフトウェアモジュールとして、または、２つの組み合わせとして具現化されてもよい。例えば、図に示されている機能ブロック図のうちの１つまたは複数および／または機能ブロックの１つまたは複数の組み合わせは、コンピュータプログラムフローの各ソフトウェアモジュールに対応してもよく、また、各ハードウェアモジュールに対応してもよい。これらのソフトウェアモジュールは、それぞれ図に示す各ステップに対応することができる。これらのハードウェアモジュールは、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を用いてこれらのソフトウェアモジュールを硬化させて実装することができる。
ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または当技術分野で知られている他の任意の形態の記憶媒体に存在してもよい。プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、記憶媒体をプロセッサに結合することができる。あるいは、記憶媒体はプロセッサの構成部分であってもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在することができる。
このソフトウェアモジュールは、携帯端末のメモリに記憶されてもよく、携帯端末に挿入可能なメモリカードに記憶されてもよい。例えば、モバイル端末などの装置が大容量のＭＥＧＡ－ＳＩＭカードまたは大容量のフラッシュメモリ装置を採用する場合、このソフトウェアモジュールは、ＭＥＧＡ－ＳＩＭカードまたは大容量のフラッシュメモリ装置に記憶されてもよい。
添付図面に記載された機能ブロックのうちの１つまたは複数および／または機能ブロックの１つまたは複数の組み合わせについて、本明細書で説明された機能を実行するための汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、専用集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理デバイス、分立ゲートまたはトランジスタ論理デバイス、ハードウェアコンポーネントまたはそれらの任意の適切な組み合わせを分割してもよい。添付の図面について説明した機能ブロックのうちの１つ以上と／または機能ブロックの１つ以上の組み合わせは、計算装置の組合せ、例えばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰとの通信に関連した１つ以上のマイクロプロセッサ、または他のこのような構成として実現されてもよい。
【0026】
以上、具体的な実施形態に関連して本明細書について説明したが、これらの説明は全て例示的であり、本明細書の保護範囲に対する制限ではないことを当業者は理解するであろう。当業者は、本願の精神および原理に基づいて、本出願に対して様々な変形および修正を行うことができ、これらの変形および修正も本出願の範囲内にある。
【符号の説明】
【0027】
１０１、２０１、９０１ スイッチング素子
９０２ 第1の回路
９０３ 第２の回路
９０４ 第３の回路
９０５ 第４の回路
９０４３ 第２のダイオード
９０５２ 第１のダイオード
Ｌｄ スイッチング素子のドレインの寄生インダクタンス、第１インダクタンス
Ｌｇ１ スイッチング素子のゲートの寄生インダクタンス、第２インダクタンス
Ｌｇ２ スイッチング素子のゲートの寄生インダクタンス、第４インダクタンス
Ｌｓ スイッチング素子のソースの寄生インダクタンス、第３インダクタンス
Ｓ１ 第１のスイッチ回路
Ｓ２ 第２のスイッチ回路
Ｓ３ 第３のスイッチ回路
Ｓ４ 第４のスイッチ回路
Ｓ５ 第５のスイッチ回路
９０２ 第1の回路
９０３ 第２の回路
９０４ 第３の回路
９０５ 第４の回路
９０４３ 第２のダイオード
９０５２ 第１のダイオード
Ｌｄ スイッチング素子のドレインの寄生インダクタンス、第１インダクタンス
Ｌｇ１ スイッチング素子のゲートの寄生インダクタンス、第２インダクタンス
Ｌｇ２ スイッチング素子のゲートの寄生インダクタンス、第４インダクタンス
Ｌｓ スイッチング素子のソースの寄生インダクタンス、第３インダクタンス
Ｓ１ 第１のスイッチ回路
Ｓ２ 第２のスイッチ回路
Ｓ３ 第３のスイッチ回路
Ｓ４ 第４のスイッチ回路
Ｓ５ 第５のスイッチ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
