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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023050261
(43)【公開日】2023-04-11
(54)【発明の名称】ＤＣ－ＤＣコンバータ
(51)【国際特許分類】
H02M 3/155 20060101AFI20230404BHJP
【ＦＩ】
H02M3/155 H
H02M3/155 W
【審査請求】未請求
【請求項の数】2
【出願形態】ＯＬ
(21)【出願番号】P 2021160285
(22)【出願日】2021-09-30
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(72)【発明者】
【氏名】田仲 晋作
(72)【発明者】
【氏名】力石 康裕
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA02
5H730AA14
5H730AS05
5H730BB13
5H730BB57
5H730BB82
5H730BB88
5H730DD04
5H730FF01
5H730FG05
(57)【要約】 （修正有）
【課題】スイッチング素子の損失を低減したＤＣ－ＤＣコンバータを提供する。
【解決手段】直流電源（Ｅ）の直流電圧Ｖｉｎを出力電圧Ｖｏに変換するＤＣ－ＤＣコンバータ１であって、直流電源（Ｅ）の両端子間に第１のスイッチング素子（Ｑ１）と第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）と第３のスイッチング素子（Ｑ３）が直列に接続され、第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）の直列回路と並列に接続された第１のコンデンサ（Ｃｆｌｙ）と、第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）の接続点と直流電源（Ｅ）のＧＮＤ間に接続された第２のコンデンサ（Ｃｏ）と、を有し、第３のスイッチング素子（Ｑ３）と並列に、第２のリアクトル（ＬＺＶ）と第３のコンデンサ（ＣＺＶＳ）とが直列接続されたゼロボルトスイッチング（ＺＶＳ）回路を備える。
【選択図】図１
【解決手段】直流電源（Ｅ）の直流電圧Ｖｉｎを出力電圧Ｖｏに変換するＤＣ－ＤＣコンバータ１であって、直流電源（Ｅ）の両端子間に第１のスイッチング素子（Ｑ１）と第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）と第３のスイッチング素子（Ｑ３）が直列に接続され、第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）の直列回路と並列に接続された第１のコンデンサ（Ｃｆｌｙ）と、第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）の接続点と直流電源（Ｅ）のＧＮＤ間に接続された第２のコンデンサ（Ｃｏ）と、を有し、第３のスイッチング素子（Ｑ３）と並列に、第２のリアクトル（ＬＺＶ）と第３のコンデンサ（ＣＺＶＳ）とが直列接続されたゼロボルトスイッチング（ＺＶＳ）回路を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
直流電源の直流電圧を所定の出力電圧に変換するＤＣ－ＤＣコンバータであって、
前記直流電源の両端子間に第１のスイッチング素子（Ｑ１）と第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）と第３のスイッチング素子（Ｑ３）が直列に接続され、
前記第２のスイッチング素子と前記第１のリアクトルの直列回路と並列に接続された第１のコンデンサ（Ｃｆｌｙ）と、
前記第２のスイッチング素子（Ｑ２）と前記リアクトル（Ｌ）の接続点と前記直流電源のＧＮＤ間に接続された第２のコンデンサ（Ｃｏ）と、を有し、
前記第３のスイッチング素子（Ｑ３）と並列に、第２のリアクトル（ＬＺＶＳ）と第３のコンデンサ（ＣＺＶＳ）とが直列接続された共振回路を備えたことを特徴とするＤＣ－ＤＣコンバータ。
前記直流電源の両端子間に第１のスイッチング素子（Ｑ１）と第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）と第３のスイッチング素子（Ｑ３）が直列に接続され、
前記第２のスイッチング素子と前記第１のリアクトルの直列回路と並列に接続された第１のコンデンサ（Ｃｆｌｙ）と、
前記第２のスイッチング素子（Ｑ２）と前記リアクトル（Ｌ）の接続点と前記直流電源のＧＮＤ間に接続された第２のコンデンサ（Ｃｏ）と、を有し、
前記第３のスイッチング素子（Ｑ３）と並列に、第２のリアクトル（ＬＺＶＳ）と第３のコンデンサ（ＣＺＶＳ）とが直列接続された共振回路を備えたことを特徴とするＤＣ－ＤＣコンバータ。
【請求項2】
請求項１記載のＤＣ－ＤＣコンバータを少なくとも２台以上あるＮ台を並列接続し、
前記ＤＣ－ＤＣコンバータの並列接続した台数のＮ台で各ＤＣ－ＤＣコンバータのスイッチングの位相をＮ等分づつずらしてインターリーブ制御を行うことを特徴とするＤＣ－ＤＣコンバータ。
前記ＤＣ－ＤＣコンバータの並列接続した台数のＮ台で各ＤＣ－ＤＣコンバータのスイッチングの位相をＮ等分づつずらしてインターリーブ制御を行うことを特徴とするＤＣ－ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング素子の損失を低減するＤＣ－ＤＣコンバータに関する。
【背景技術】
【0002】
入力電圧より低い安定した電圧を生成する方法として、非絶縁型の降圧チョッパ回路が広く使用されている。特に、通信インフラなどには、ＰＯＬ（Ｐｏｉｎｔ ｏｆ Ｌｏａｄ）などのＤＣ－ＤＣコンバータが多く用いられている。
このＤＣ－ＤＣコンバータは、入力電圧をＭＯＳＦＥＴなどのスイッチング素子を使用してオンオフ動作させてパルス状の電圧に変換し、リアクトルを介して出力コンデンサへ充電させることで、所定の出力電圧に変換する。
このＤＣ－ＤＣコンバータは、入力電圧をＭＯＳＦＥＴなどのスイッチング素子を使用してオンオフ動作させてパルス状の電圧に変換し、リアクトルを介して出力コンデンサへ充電させることで、所定の出力電圧に変換する。
【0003】
近年では、ＢｕｃｋコンバータとスイッチトキャパシタＤＣ－ＤＣコンバータを組み合わせたハイブリッドＤＣ－ＤＣコンバータが、従来の効率と体積のトレードオフを克服する新たな回路設計手法として提案されている。特許文献１には各種のＤＣ－ＤＣコンバータが従来技術として紹介されている。このなかで、図７に示す第３比較例として掲載された３つのスイッチング素子とリアクトルおよび２つのコンデンサから構成されるＤＣ－ＤＣコンバータが掲載されている。
また、該ＤＣ－ＤＣコンバータのインダクタ電流低減効果に関する検討が非特許文献１に掲載されている。
また、該ＤＣ－ＤＣコンバータのインダクタ電流低減効果に関する検討が非特許文献１に掲載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１５－４７０１７公報
【非特許文献】
【0005】
【非特許文献1】畑 勝裕、山内 善高、崔 通、桜井 貴康、高宮 真著 インダイレクト型ハイブリッドＤＣ－ＤＣコンバータのインダクタ電流低減効果に関する検討 電気学会研究会資料 半導体電力変換研究会/モータドライブ研究会 Ｐａｇｅ.４３－４８ (２０２０年)
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献1によれば、重負荷時に、動作モードφ１から動作モードφ２に移行したときに２つのコンデンサが電位差を生じているため、コンデンサ間で充放電が行われるとともに入力電源Ｅ側に電流が流れ損失が生じることが開示されている。
しかしながら、非特許文献１においては、動作モードφ２に移行したときにリアクトルから２つのコンデンサの電位が均等になって出力電圧になるものであり、入力電源Ｅ側にはスイッチング素子Ｑ１がオフしているため電流は流れない。動作モードφ２に移行時の損失は、スイッチング素子Ｑ２，Ｑ３にコンデンサの充放電電流が流れるときの抵抗損失のみである。
ここで、インダイレクト型ハイブリッドＤＣ－ＤＣコンバータのさらなる効率向上を目指し、スイッチング素子Ｑ１の損失を低減したＤＣ－ＤＣコンバータを提供することを課題とする。
しかしながら、非特許文献１においては、動作モードφ２に移行したときにリアクトルから２つのコンデンサの電位が均等になって出力電圧になるものであり、入力電源Ｅ側にはスイッチング素子Ｑ１がオフしているため電流は流れない。動作モードφ２に移行時の損失は、スイッチング素子Ｑ２，Ｑ３にコンデンサの充放電電流が流れるときの抵抗損失のみである。
ここで、インダイレクト型ハイブリッドＤＣ－ＤＣコンバータのさらなる効率向上を目指し、スイッチング素子Ｑ１の損失を低減したＤＣ－ＤＣコンバータを提供することを課題とする。
【課題を解決するための手段】
【0007】
上記課題を解決するために、直流電源（Ｅ）の直流電圧を所定の出力電圧に変換するＤＣ－ＤＣコンバータであって、前記直流電源の両端子間に第１のスイッチング素子（Ｑ１）と第２のスイッチング素子（Ｑ２）と第１のリアクトル（Ｌ）と第３のスイッチング素子（Ｑ３）が直列に接続され、前記第２のスイッチング素子と前記第１のリアクトルの直列回路と並列に接続された第１のコンデンサ（Ｃｆｌｙ）と、前記第２のスイッチング素子（Ｑ２）と前記リアクトル（Ｌ）の接続点と前記直流電源のＧＮＤ間に接続された第２のコンデンサ（Ｃｏ）と、を有し、前記第３のスイッチング素子（Ｑ３）と並列に、第２のリアクトル（ＬＺＶＳ）と第３のコンデンサ（ＣＺＶＳ）とが直列接続されたゼロボルトスイッチング回路を備えたことを特徴とする。
【発明の効果】
【0008】
本発明によると、第１のスイッチング素子（Ｑ１）の主電極間の浮遊容量に入出力間電圧が充電されることによるスイッチング損失を低減する。
すなわち、第１のスイッチング素子（Ｑ１）と第２スイッチング素子（Ｑ２）のオフオン切替時のデッドタイム期間で、第２のリアクトル（ＬＺＶＳ）と第３のコンデンサ（ＣＺＶＳ）とが直列接続されたＬＣ直列回路の動作電圧で第１のスイッチング素子（Ｑ１）の主電極間の浮遊容量による充電電圧をゼロボルトまで放電させる。デッドタイム期間終了のタイミングで第１のスイッチング素子（Ｑ１）をターンオンすることにより、ゼロボルトスイッチング（ＺＶＳ）を実現し、第１のスイッチング素子（Ｑ１）のスイッチング損失を大幅に低減できるとともにＥＭＩノイズを低減することができる。
すなわち、第１のスイッチング素子（Ｑ１）と第２スイッチング素子（Ｑ２）のオフオン切替時のデッドタイム期間で、第２のリアクトル（ＬＺＶＳ）と第３のコンデンサ（ＣＺＶＳ）とが直列接続されたＬＣ直列回路の動作電圧で第１のスイッチング素子（Ｑ１）の主電極間の浮遊容量による充電電圧をゼロボルトまで放電させる。デッドタイム期間終了のタイミングで第１のスイッチング素子（Ｑ１）をターンオンすることにより、ゼロボルトスイッチング（ＺＶＳ）を実現し、第１のスイッチング素子（Ｑ１）のスイッチング損失を大幅に低減できるとともにＥＭＩノイズを低減することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
（実施形態）
図１は、本発明の実施形態に係るＤＣ－ＤＣコンバータを示す構成図である。図7に示す従来技術のＤＣ－ＤＣコンバータに、ＬＣ直列回路からなるゼロボルトスイッチング（以下ＺＶＳと記す）回路を追加したものである。
本発明の実施形態に係るＤＣ－ＤＣコンバータ１は、直流電源Ｅの両端子間に第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２と第１のリアクトルＬと第３のスイッチング素子Ｑ３が直列に接続され、第２のスイッチング素子Ｑ２と第１のリアクトルＬの直列回路と並列に接続された第１のコンデンサＣｆｌｙと、第２のスイッチング素子Ｑ２と第１のリアクトルＬの接続点と直流電源ＥのＧＮＤ間に接続された第２のコンデンサＣｏと、を有し、第３のスイッチング素子Ｑ３と並列に、第２のリアクトルＬＺＶＳと第３のコンデンサＣＺＶＳとが直列接続されたＺＶＳ回路を備える。
図１は、本発明の実施形態に係るＤＣ－ＤＣコンバータを示す構成図である。図7に示す従来技術のＤＣ－ＤＣコンバータに、ＬＣ直列回路からなるゼロボルトスイッチング（以下ＺＶＳと記す）回路を追加したものである。
本発明の実施形態に係るＤＣ－ＤＣコンバータ１は、直流電源Ｅの両端子間に第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２と第１のリアクトルＬと第３のスイッチング素子Ｑ３が直列に接続され、第２のスイッチング素子Ｑ２と第１のリアクトルＬの直列回路と並列に接続された第１のコンデンサＣｆｌｙと、第２のスイッチング素子Ｑ２と第１のリアクトルＬの接続点と直流電源ＥのＧＮＤ間に接続された第２のコンデンサＣｏと、を有し、第３のスイッチング素子Ｑ３と並列に、第２のリアクトルＬＺＶＳと第３のコンデンサＣＺＶＳとが直列接続されたＺＶＳ回路を備える。
【0011】
ここで、スイッチング素子Ｑ１、スイッチング素子Ｑ２およびＱ３のオンオフ制御に必要な信号は、制御回路Ｃｏｎｔ１にて生成される。制御回路Ｃｏｎｔ１は、誤差増幅器ＯＰ１、基準電圧Ｖｒｅｆ、コンパレータＣＰ１、三角波発振器ＯＳＣ、インバータ回路ＮＯＴ、デッドタイム生成回路ＤＴ１、ＤＴ２、ゲートドライバＤＲ１、ＤＲ２から構成されている。
誤差増幅器ＯＰ１の反転端子には出力電圧Ｖｏが接続され、非反転端子には基準電圧Ｖｒｅｆが接続されている。誤差増幅器ＯＰ１は、出力電圧Ｖｏと基準電圧Ｖｒｅｆを比較して、その誤差信号をコンパレータＣＰ１の非反転端子へ出力する。反転端子には三角波発振器ＯＳＣが接続され、コンパレータＣＰ１は誤差信号に応じたＰＷＭ信号を出力する。
コンパレータＣＰ１の出力の一方は、デッドタイム生成回路ＤＴ１を介してゲートドライバＤＲ１に送出され、スイッチング素子Ｑ１のゲートを駆動する。また、コンパレータＣＰ１の出力の他方は、インバータ回路ＮＯＴおよびデッドタイム生成回路ＤＴ２を介してゲートドライバＤＲ２に送出され、スイッチング素子Ｑ２、Ｑ３のゲートを駆動する。
すなわち、図３に示すように、スイッチング素子Ｑ１とスイッチング素子Ｑ２、Ｑ３は相補的にゲート駆動される。
誤差増幅器ＯＰ１の反転端子には出力電圧Ｖｏが接続され、非反転端子には基準電圧Ｖｒｅｆが接続されている。誤差増幅器ＯＰ１は、出力電圧Ｖｏと基準電圧Ｖｒｅｆを比較して、その誤差信号をコンパレータＣＰ１の非反転端子へ出力する。反転端子には三角波発振器ＯＳＣが接続され、コンパレータＣＰ１は誤差信号に応じたＰＷＭ信号を出力する。
コンパレータＣＰ１の出力の一方は、デッドタイム生成回路ＤＴ１を介してゲートドライバＤＲ１に送出され、スイッチング素子Ｑ１のゲートを駆動する。また、コンパレータＣＰ１の出力の他方は、インバータ回路ＮＯＴおよびデッドタイム生成回路ＤＴ２を介してゲートドライバＤＲ２に送出され、スイッチング素子Ｑ２、Ｑ３のゲートを駆動する。
すなわち、図３に示すように、スイッチング素子Ｑ１とスイッチング素子Ｑ２、Ｑ３は相補的にゲート駆動される。
【0012】
次に、本発明の実施形態に係るＤＣ－ＤＣコンバータ１の動作モードを、スイッチング素子Ｑ１のＯＮ動作時を動作モードφ１、スイッチング素子Ｑ２、Ｑ３のＯＮ動作時を動作モードφ２と定義する。ここで、動作モードφ１の等価回路を図２（ａ）に、動作モードφ２の等価回路を図２（ｂ）に示す。
また、動作モードφ１および動作モードφ２の各部の動作波形を図３に示す。
動作モードφ１の等価回路は第１のコンデンサＣｆｌｙと第１のリアクトルＬと出力電圧Ｖｏとが直列に接続される。また、ＺＶＳ回路は第１のリアクトルＬと出力電圧Ｖｏの直列接続回路と並列に接続される。動作モードφ１においては、ＺＶＳ回路のＬＣ直列回路の時定数が一周期に対して大きいため、定常動作時の影響は無視できる。
例えば、
第２のリアクトルＬｚｖｓのインダクタンス値×第３のコンデンサＣｚｖｓの容量値＞＞周期Ｔｓ
に設定されている。
動作モードφ２では第１のコンデンサＣｆｌｙと第１のリアクトルＬが並列に接続される。また、ＺＶＳ回路は、動作モードφ２では閉回路としてＧＮＤに接続されているため、オリジナルの従来技術の回路に影響を与えない。
このとき、一周期における第１のリアクトルＬの平均電圧および定常状態での第１のコンデンサＣｆｌｙの電荷バランスを考慮すると、実施形態のＤＣ－ＤＣコンバータの降圧比Ｍは、特許文献１または非特許文献１より次式で与えられる。
また、動作モードφ１および動作モードφ２の各部の動作波形を図３に示す。
動作モードφ１の等価回路は第１のコンデンサＣｆｌｙと第１のリアクトルＬと出力電圧Ｖｏとが直列に接続される。また、ＺＶＳ回路は第１のリアクトルＬと出力電圧Ｖｏの直列接続回路と並列に接続される。動作モードφ１においては、ＺＶＳ回路のＬＣ直列回路の時定数が一周期に対して大きいため、定常動作時の影響は無視できる。
例えば、
第２のリアクトルＬｚｖｓのインダクタンス値×第３のコンデンサＣｚｖｓの容量値＞＞周期Ｔｓ
に設定されている。
動作モードφ２では第１のコンデンサＣｆｌｙと第１のリアクトルＬが並列に接続される。また、ＺＶＳ回路は、動作モードφ２では閉回路としてＧＮＤに接続されているため、オリジナルの従来技術の回路に影響を与えない。
このとき、一周期における第１のリアクトルＬの平均電圧および定常状態での第１のコンデンサＣｆｌｙの電荷バランスを考慮すると、実施形態のＤＣ－ＤＣコンバータの降圧比Ｍは、特許文献１または非特許文献１より次式で与えられる。
【0013】
Ｍ＝Ｖｏ／Ｖｉｎ＝Ｄ／（１＋Ｄ） （１）
ここで、Ｄはスイッチングのデューティー比を示す。式（１）が示すように、入力電圧Ｖｉｎを出力電圧Ｖｏに降圧するにはデューティー比のファクターのみで設定できる。
また、第１のリアクトルＬのＤＣ電流は、第1のコンデンサＣｆｌｙが電流を分担するため、次式（２）のように従来のバックコンバータに対してＫ倍率を軽減する。（非特許文献１参照）
Ｋ＝１－Ｄ＝（１－２Ｍ）／（１－Ｍ） （２）
ここで、Ｄはスイッチングのデューティー比を示す。式（１）が示すように、入力電圧Ｖｉｎを出力電圧Ｖｏに降圧するにはデューティー比のファクターのみで設定できる。
また、第１のリアクトルＬのＤＣ電流は、第1のコンデンサＣｆｌｙが電流を分担するため、次式（２）のように従来のバックコンバータに対してＫ倍率を軽減する。（非特許文献１参照）
Ｋ＝１－Ｄ＝（１－２Ｍ）／（１－Ｍ） （２）
【0014】
次に、図３は動作モードφ１と動作モードφ２が交互に切り替わる各部動作波形を示したものである。なお、スイッチング素子Ｑ１とスイッチング素子Ｑ２、Ｑ３は相補的にゲート駆動されるが、実際のオンオフの切替時には、各スイッチング素子間が同時オンにならないように図５（ｂ）に示すようにデッドタイムが設けられている。
図３のＶａ波形は、スイッチング素子Ｑ１・ソースとスイッチング素子Ｑ２・ドレインおよび第1のコンデンサＣｆｌｙの一方の端子との接続点電位を示す。Ｖａ波形の振幅値はスイッチング素子Ｑ１のドレイン・ソース間電圧になり、また、Ｖａ波形を反転した電圧の振幅値がスイッチング素子Ｑ２、Ｑ３のドレイン・ソース間電圧に相当する。
図３のＶａ波形は、スイッチング素子Ｑ１・ソースとスイッチング素子Ｑ２・ドレインおよび第1のコンデンサＣｆｌｙの一方の端子との接続点電位を示す。Ｖａ波形の振幅値はスイッチング素子Ｑ１のドレイン・ソース間電圧になり、また、Ｖａ波形を反転した電圧の振幅値がスイッチング素子Ｑ２、Ｑ３のドレイン・ソース間電圧に相当する。
【0015】
図４は、従来技術および本発明の実施形態における動作モードφ２から動作モードφ１に移行時のデッドタイム期間の電流経路を示した回路図である。
図５に、従来技術を示す図４（ａ）および本発明の実施形態の図４（ｂ）に示した回路図の動作モードφ２から動作モードφ１に移行時のデッドタイム期間の各部波形の拡大図を示す。
図６に、従来技術および本発明の実施形態の回路図の第１のスイッチング素子（Ｑ１）のターンオン波形を比較したシミュレーション波形を示す。
図４～図６より従来技術と本発明の実施形態とを比較して、スイッチング素子Ｑ１の損失低減のメカニズムについて説明する。
図５に、従来技術を示す図４（ａ）および本発明の実施形態の図４（ｂ）に示した回路図の動作モードφ２から動作モードφ１に移行時のデッドタイム期間の各部波形の拡大図を示す。
図６に、従来技術および本発明の実施形態の回路図の第１のスイッチング素子（Ｑ１）のターンオン波形を比較したシミュレーション波形を示す。
図４～図６より従来技術と本発明の実施形態とを比較して、スイッチング素子Ｑ１の損失低減のメカニズムについて説明する。
【0016】
まず、図４は動作モードφ２から動作モードφ１に移行時のデッドタイム期間における各部の電流経路を示した回路図である。デッドタイム期間においては前述したように全スイッチング素子はオフ状態になり、等価的に各スイッチング素子の寄生容量Ｃｏｓｓにて接続された回路となっている。
図４（ａ）に示す従来技術は、第１のリアクトルＬの電流ＩＬが回生電流として流れ、第１のコンデンサＣｏと負荷抵抗Ｒｏを経由してスイッチング素子Ｑ３のボディダイオードを導通して流れる。図５（ａ）時刻ｔ1ａの時点でスイッチング素子Ｑ３のＶｃｏｓｓ３≒０Ｖ、第１のコンデンサＣｆｌｙ電圧Ｖｃｆｌｙ＝出力電圧Ｖｏのため、スイッチング素子Ｑ１・ソース電位でもあるＶａは、
Ｖａ＝Ｖｃｏｓｓ３＋Ｖｃｆｌｙ＝Ｖｏ
となり、デッドタイム期間のｔ1ａ～ｔ２ａは
Ｖｃｏｓｓ１＝Ｖｉｎ－Ｖａ＝Ｖｉｎ－Ｖｏ
Ｖｃｏｓｓ２＝Ｖａ－Ｖｏ＝０Ｖ
が維持される。
従って、スイッチング素子Ｑ１がターンオンする時刻ｔ２ａではＶｃｏｓｓ１＝Ｖｉｎ－Ｖｏの電圧が印加されており、図６（ａ）Ｑ１ ＰＤに示すようにスイッチング損失が発生する。
図４（ａ）に示す従来技術は、第１のリアクトルＬの電流ＩＬが回生電流として流れ、第１のコンデンサＣｏと負荷抵抗Ｒｏを経由してスイッチング素子Ｑ３のボディダイオードを導通して流れる。図５（ａ）時刻ｔ1ａの時点でスイッチング素子Ｑ３のＶｃｏｓｓ３≒０Ｖ、第１のコンデンサＣｆｌｙ電圧Ｖｃｆｌｙ＝出力電圧Ｖｏのため、スイッチング素子Ｑ１・ソース電位でもあるＶａは、
Ｖａ＝Ｖｃｏｓｓ３＋Ｖｃｆｌｙ＝Ｖｏ
となり、デッドタイム期間のｔ1ａ～ｔ２ａは
Ｖｃｏｓｓ１＝Ｖｉｎ－Ｖａ＝Ｖｉｎ－Ｖｏ
Ｖｃｏｓｓ２＝Ｖａ－Ｖｏ＝０Ｖ
が維持される。
従って、スイッチング素子Ｑ１がターンオンする時刻ｔ２ａではＶｃｏｓｓ１＝Ｖｉｎ－Ｖｏの電圧が印加されており、図６（ａ）Ｑ１ ＰＤに示すようにスイッチング損失が発生する。
【0017】
次に、図４（ｂ）に示す本発明の実施形態も従来技術と同様に、第１のリアクトルＬの電流ＩＬが回生電流として流れ、第１のコンデンサＣｏと負荷抵抗Ｒｏを経由してスイッチング素子Ｑ３のボディダイオードを導通して流れることになるが、本発明の実施形態ではＺＶＳ回路が追加されている。
このため、図４（ｂ）に示すようにＺＶＳ回路の第２のリアクトルＬＺＶＳの電流ＩＬＺＶＳが第１のリアクトルＬの電流ＩＬの経路となり、第１のコンデンサＣｏと負荷抵抗Ｒｏを経由してＺＶＳ回路の第３のコンデンサＣＺＶＳに帰還する経路となる。
また、第１のリアクトルＬに向かわずにスイッチング素子Ｑ３のＣｏｓｓ３に流れる経路も存在する。（Ｉｃｏｓｓ３経路）
また、ＺＶＳ回路から別経路として第１のコンデンサＣｆｌｙを介して第２のリアクトルＬＺＶＳの電流ＩＬＺＶＳが流れる経路が存在する。この経路は更に二つに分岐し、一方はスイッチング素子Ｑ２のＣｏｓｓ２を介して、第1のリアクトルＬの電流ＩＬの経路に重畳する経路となる。（Ｉｃｏｓｓ２経路）
他方の経路は、スイッチング素子Ｑ１のＣｏｓｓ１を介して入力電圧Ｖｉｎを経由してＺＶＳ回路の第３のコンデンサＣＺＶＳに帰還する経路となる。（Ｉｃｏｓｓ１経路）
以上よりＺＶＳ回路の第２のリアクトルＬＺＶＳの電流ＩＬＺＶＳが各スイッチング素子のＣｏｓｓに電流を流す。これにより、Ｃｏｓｓ１は放電し、Ｃｏｓｓ２、Ｃｏｓｓ３は充電され、その結果、Ｖａ電位は上昇していく。入力電圧Ｖｉｎは一定であるため、Ｖａ電位の上昇とともに第１のスイッチング素子のドレイン・ソース電圧（Ｖｃｏｓｓ１）は低下していき、Ｖｉｎ＝Ｖａに達したときにＶｃｏｓｓ１はゼロボルトとなる。また、ゼロボルトになったと同時にスイッチング素子Ｑ１のボディダイオードが導通して第２のリアクトルＬＺＶＳの電流ＩＬＺＶＳを入力電圧Ｖｉｎへ流す経路に換わる。
ここで、図５（ｂ）を参照すると、デッドタイム期間の時刻ｔ１ｂから時刻ｔ２ｂにかけてＶａの電位は出力電圧Ｖｏから入力電圧Ｖｉｎへ上昇する。これは、Ｉｃｏｓｓ１経路によりスイッチング素子Ｑ１のＣｏｓｓ１の電荷が放電されている。時刻ｔ２ｂにおいてＶｃｏｓｓ１はゼロボルトになり、このタイミングでスイッチング素子Ｑ１のゲートがオンドライブされオンするとＺＶＳ（ゼロボルトスイッチング）となる。図６（ｂ）Ｑ１ ＰＤに示すようにターンオンでのスイッチング損失は生じないことがわかる。
なお、Ｖａの電位の上昇に伴い時刻ｔ１ｂから時刻ｔ２ｂにかけてＩｃｏｓｓ２経路にてスイッチング素子Ｑ２のＣｏｓｓ２がＶａ－Ｖｏの電圧が充電される。
また、時刻ｔ１ｂから時刻ｔ２ｂにかけてＩｃｏｓｓ３経路にてスイッチング素子Ｑ３のＣｏｓｓ３がＶａ－ＶＣｆｌｙ（＝Ｖａ－Ｖｏ）の電圧が充電される。
このため、図４（ｂ）に示すようにＺＶＳ回路の第２のリアクトルＬＺＶＳの電流ＩＬＺＶＳが第１のリアクトルＬの電流ＩＬの経路となり、第１のコンデンサＣｏと負荷抵抗Ｒｏを経由してＺＶＳ回路の第３のコンデンサＣＺＶＳに帰還する経路となる。
また、第１のリアクトルＬに向かわずにスイッチング素子Ｑ３のＣｏｓｓ３に流れる経路も存在する。（Ｉｃｏｓｓ３経路）
また、ＺＶＳ回路から別経路として第１のコンデンサＣｆｌｙを介して第２のリアクトルＬＺＶＳの電流ＩＬＺＶＳが流れる経路が存在する。この経路は更に二つに分岐し、一方はスイッチング素子Ｑ２のＣｏｓｓ２を介して、第1のリアクトルＬの電流ＩＬの経路に重畳する経路となる。（Ｉｃｏｓｓ２経路）
他方の経路は、スイッチング素子Ｑ１のＣｏｓｓ１を介して入力電圧Ｖｉｎを経由してＺＶＳ回路の第３のコンデンサＣＺＶＳに帰還する経路となる。（Ｉｃｏｓｓ１経路）
以上よりＺＶＳ回路の第２のリアクトルＬＺＶＳの電流ＩＬＺＶＳが各スイッチング素子のＣｏｓｓに電流を流す。これにより、Ｃｏｓｓ１は放電し、Ｃｏｓｓ２、Ｃｏｓｓ３は充電され、その結果、Ｖａ電位は上昇していく。入力電圧Ｖｉｎは一定であるため、Ｖａ電位の上昇とともに第１のスイッチング素子のドレイン・ソース電圧（Ｖｃｏｓｓ１）は低下していき、Ｖｉｎ＝Ｖａに達したときにＶｃｏｓｓ１はゼロボルトとなる。また、ゼロボルトになったと同時にスイッチング素子Ｑ１のボディダイオードが導通して第２のリアクトルＬＺＶＳの電流ＩＬＺＶＳを入力電圧Ｖｉｎへ流す経路に換わる。
ここで、図５（ｂ）を参照すると、デッドタイム期間の時刻ｔ１ｂから時刻ｔ２ｂにかけてＶａの電位は出力電圧Ｖｏから入力電圧Ｖｉｎへ上昇する。これは、Ｉｃｏｓｓ１経路によりスイッチング素子Ｑ１のＣｏｓｓ１の電荷が放電されている。時刻ｔ２ｂにおいてＶｃｏｓｓ１はゼロボルトになり、このタイミングでスイッチング素子Ｑ１のゲートがオンドライブされオンするとＺＶＳ（ゼロボルトスイッチング）となる。図６（ｂ）Ｑ１ ＰＤに示すようにターンオンでのスイッチング損失は生じないことがわかる。
なお、Ｖａの電位の上昇に伴い時刻ｔ１ｂから時刻ｔ２ｂにかけてＩｃｏｓｓ２経路にてスイッチング素子Ｑ２のＣｏｓｓ２がＶａ－Ｖｏの電圧が充電される。
また、時刻ｔ１ｂから時刻ｔ２ｂにかけてＩｃｏｓｓ３経路にてスイッチング素子Ｑ３のＣｏｓｓ３がＶａ－ＶＣｆｌｙ（＝Ｖａ－Ｖｏ）の電圧が充電される。
【0018】
なお、図９に示すように、動作モードφ１から動作モードφ２に移行時のデッドタイム期間における各部の動作に関しては、従来技術と本発明の実施形態の各スイッチング素子のスイッチング損失に大きな差は生じない。
【0019】
以上のように本発明の実施形態によれば、ＺＶＳ回路を追加することでスイッチング素子Ｑ１のターンオン時のスイッチングをゼロボルトスイッチングすることができ、スイッチング損失を低減して効率を改善することが可能になる。また、スイッチング素子Ｑ１のゼロボルトスイッチングとすることで、ターンオン時に発生するＥＭＩノイズを低減することが可能になる。
【0020】
以上、本発明の実施形態を説明したが、上記実施形態は、本発明の技術的思想を具体化するための例示であって、個々の構成、組合せ等を上記のものに特定するものではない。本発明は、要旨を逸脱しない範囲内で種々変更して実施できる。
例えば、実施形態のＤＣ－ＤＣコンバータをＮ台（Ｎは２以上の整数）用意して並列接続し、並列接続した台数のＮ台で各ＤＣ－ＤＣコンバータのスイッチングの位相をＮ等分づつずらしてインターリーブ制御を行い、出力電力のＮ倍の増強とともに、出力リップルを低減してもよい。
例えば、実施形態のＤＣ－ＤＣコンバータをＮ台（Ｎは２以上の整数）用意して並列接続し、並列接続した台数のＮ台で各ＤＣ－ＤＣコンバータのスイッチングの位相をＮ等分づつずらしてインターリーブ制御を行い、出力電力のＮ倍の増強とともに、出力リップルを低減してもよい。
【産業上の利用可能性】
【0021】
以上のように、本発明に係るＤＣ－ＤＣコンバータは、ＰＯＬに用いるのに好適である。従って、これを用いた通信インフラなどの電源などに利用可能である。
【符号の説明】
【0022】
１、１ａ ＤＣ－ＤＣコンバータ
Ｃｆｌｙ、Ｃｏ、Ｃｚｖｓ コンデンサ
Ｃｏｎｔ１ 制御回路
ＣＰ１ コンパレータ
ＤＴ１、ＤＴ２ デッドタイム生成回路
ＤＲ１、ＤＲ２ ゲートドライバ
Ｅ 直流電源
Ｌ、ＬＺＶＳ リアクトル
ＮＯＴ インバータ
ＯＰ１ オペアンプ
ＯＳＣ 三角波発振器
Ｑ１～Ｑ３ スイッチング素子
Ｒｏ 負荷抵抗
Ｖｒｅｆ 基準電圧
Ｃｆｌｙ、Ｃｏ、Ｃｚｖｓ コンデンサ
Ｃｏｎｔ１ 制御回路
ＣＰ１ コンパレータ
ＤＴ１、ＤＴ２ デッドタイム生成回路
ＤＲ１、ＤＲ２ ゲートドライバ
Ｅ 直流電源
Ｌ、ＬＺＶＳ リアクトル
ＮＯＴ インバータ
ＯＰ１ オペアンプ
ＯＳＣ 三角波発振器
Ｑ１～Ｑ３ スイッチング素子
Ｒｏ 負荷抵抗
Ｖｒｅｆ 基準電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】