特開 2023-54887 積層半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023054887

(43)【公開日】2023-04-17

(54)【発明の名称】積層半導体パッケージ

(51)【国際特許分類】

   H01L 25/07 20060101AFI20230410BHJP

   H01L 21/822 20060101ALI20230410BHJP

   H01L 21/98 20060101ALI20230410BHJP

   G06F 21/55 20130101ALI20230410BHJP

   G06F 21/75 20130101ALI20230410BHJP

【ＦＩ】

H01L25/08 Y

H01L27/04 H

H01L21/98

G06F21/55 380

G06F21/75

H01L25/08 C

H01L25/08 H

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021163849

(22)【出願日】2021-10-05

【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度、国立研究開発法人新エネルギー・産業技術総合開発機構、「ＳＩＰ（戦略的イノベーション創造プログラム）第２期／ＩｏＴ社会に対応したサイバー・フィジカル・セキュリティ」委託事業、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】518082091

【氏名又は名称】株式会社ＳＣＵ

(74)【代理人】

【識別番号】100114306

【弁理士】

【氏名又は名称】中辻 史郎

(74)【代理人】

【識別番号】100148655

【弁理士】

【氏名又は名称】諏訪 淳一

(72)【発明者】

【氏名】永田 真

(72)【発明者】

【氏名】三木 拓司

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038BH01

5F038BH11

5F038BH20

(57)【要約】

【課題】複数のＩＣチップを基板に実装するマルチチップ実装を行う場合に、セキュリティ攻撃に対処することができる積層半導体パッケージを提供すること。
【解決手段】第１の面に埋込配線導体を設けたセキュリティチップ１に機能チップ２及び３をフリップチップ実装し、該セキュリティチップ１を樹脂インターポーザ４にフリップ実装し、さらに、機能チップ２、機能チップ３及びセキュリティチップ１が実装された樹脂インターポーザを、プリント基板に実装する。
【選択図】図１

【特許請求の範囲】

【請求項1】

所定の電子回路が形成される第１の半導体基板の電子回路面をプリント基板に向けて実装した半導体装置であって、
所定の埋込配線導体により形成される複数の第１のＩＯパッド導体を前記第１の半導体基板の電子回路面と接合される第１の面に形成し、表面配線導体により形成された複数の第２のＩＯパッド導体を前記第１の面の裏面となる第２の面に形成した第２の半導体基板と、
前記第２のＩＯパッド導体を前記第２の半導体基板の第２の面と接合される第３の面に形成し、前記第２のＩＯパッド導体を前記プリント基板と接合される第４の面に形成した回路基板と
を有することを特徴とする積層半導体パッケージ。

【請求項2】

前記第１の半導体基板と前記第２の半導体基板とを接合する第１の接合部は、Ｃｕ－Ｃｕ接合により接合されることを特徴とする請求項１に記載の積層半導体パッケージ。

【請求項3】

前記第２の半導体基板と前記回路基板とを接合する第２の接合部と、前記回路基板と前記プリント基板とを接合する第３の接合部は、半田バンプにより接合されることを特徴とする請求項１又は２に記載の積層半導体パッケージ。

【請求項4】

所定の電子回路が形成される第１の面を有し、所定の埋込配線導体により形成される複数の第１のＩＯパッド導体を前記第１の面の裏面となる第２の面に形成した第１の半導体基板と、
所定の電子回路が形成される電子回路面を有し、所定の表面配線導体により形成された複数の第２のＩＯパッド導体を前記第２の面に接合する第２の半導体基板と、
前記第２のＩＯパッド導体を前記第１の半導体基板の第２の面と接合される第３の面に形成し、前記第２のＩＯパッド導体を所定のプリント基板と接合される第４の面に形成した回路基板と
を有することを特徴とする積層半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数のＩＣチップを基板に実装するマルチチップ実装を行う場合に、セキュリティ攻撃に対処することができる積層半導体パッケージに関する。

【背景技術】

【0002】

従来、複数のＩＣ（Integrated Circuit）チップを１つのパッケージに実装するマルチチップ実装が知られている。かかるマルチチップ実装では、ＩＣチップ間を接続する電気信号の配線及びＩＣチップに電源を供給する電源供給配線がＩＣチップの外側に露出することがある。このため、セキュリティチップなどの接続経路に対する外部からの攻撃が可能になる場合がある。

【0003】

このため、かかるセキュリティチップなどへの攻撃を防ぐ従来技術が知られている。例えば、特許文献１には、ＩＣチップの裏面半導体基板を介したノイズ観測やフォルト注入等のセキュリティ攻撃を防ぎ、かつ、裏側からの物理攻撃すなわち暴露攻撃を検知する裏面埋込配線構造の技術が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－１１０２９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記特許文献１のものは、ＩＣチップの電子回路面を配線基板に実装するフリップチップ実装を行う場合に、裏面が露出してしまうという問題がある。このため、例えば裏面の配線に対してバイパス回路を設けるバイパス攻撃、側面へのプローブの接近による攻撃等の高度な攻撃に対処できない可能性が生ずる。

【0006】

本発明は、上記従来技術による問題点（課題）を解決するためになされたものであって、複数のＩＣチップを基板に実装するマルチチップ実装を行う場合に、セキュリティ攻撃に対処することができる積層半導体パッケージを提供することを目的とする。

【課題を解決するための手段】

【0007】

上述した課題を解決し、目的を達成するため、本発明は、所定の電子回路が形成される第１の半導体基板の電子回路面をプリント基板に向けて実装した半導体装置であって、所定の埋込配線導体により形成される複数の第１のＩＯパッド導体を前記第１の半導体基板の電子回路面と接合される第１の面に形成し、表面配線導体により形成された複数の第２のＩＯパッド導体を前記第１の面の裏面となる第２の面に形成した第２の半導体基板と、前記第２のＩＯパッド導体を前記第２の半導体基板の第２の面と接合される第３の面に形成し、前記第２のＩＯパッド導体を前記プリント基板と接合される第４の面に形成した回路基板とを有することを特徴とする。

【0008】

また、本発明は、上記発明において、前記第１の半導体基板と前記第２の半導体基板とを接合する第１の接合部は、Ｃｕ－Ｃｕ接合により接合されることを特徴とする。

【0009】

また、本発明は、上記発明において、前記第２の半導体基板と前記回路基板とを接合する第２の接合部と、前記回路基板と前記プリント基板とを接合する第３の接合部は、半田バンプにより接合されることを特徴とする。

【0010】

また、本発明は、所定の電子回路が形成される第１の面を有し、所定の埋込配線導体により形成される複数の第１のＩＯパッド導体を前記第１の面の裏面となる第２の面に形成した第１の半導体基板と、所定の電子回路が形成される電子回路面を有し、所定の表面配線導体により形成された複数の第２のＩＯパッド導体を前記第２の面に接合する第２の半導体基板と、前記第２のＩＯパッド導体を前記第１の半導体基板の第２の面と接合される第３の面に形成し、前記第２のＩＯパッド導体を所定のプリント基板と接合される第４の面に形成した回路基板とを有することを特徴とする。

【発明の効果】

【0011】

本発明によれば、複数のＩＣチップを基板に実装するマルチチップ実装を行う場合に、セキュリティ攻撃に対処することができる。

【図面の簡単な説明】

【0012】

【図1】図１は、実施形態１に係る積層半導体パッケージの構成を示す斜視図である。

【図2】図２は、図１のＡ－Ａ線における積層半導体パッケージの断面図である。

【図3】図３は、図２に示した機能チップの第１の面を示す図である。

【図4】図４は、図２に示したセキュリティチップの第１の面及び第２の面を示す図である。

【図5】図５は、図２に示した機能チップ２及び３とセキュリティチップ１の結合に用いたＣｕ－Ｃｕ接合を説明する説明図である。

【図6】図６は、実施形態２に係る積層半導体パッケージの構成を示す断面図である。

【図7】図７は、埋込配線導体を有する半導体チップの製造方法の一例を示す図である。

【発明を実施するための形態】

【0013】

以下に、本発明に係る積層半導体パッケージの各実施形態を図面に基づいて詳細に説明する。

【0014】

［実施形態１］
まず、本実施形態１に係る積層半導体パッケージの概要について説明する。本実施形態１では、セキュリティチップ１の電子回路が形成される面の裏面に配置されたＩＯパット導体に、機能チップ２及び機能チップ３を実装することにより、セキュリティ攻撃に対処できる積層半導体パッケージについて説明する。

【0015】

＜積層半導体パッケージの概要＞
図１は、実施形態１に係る積層半導体パッケージの構成を示す斜視図である。図１に示す積層半導体パッケージは、セキュリティチップ１、機能チップ２、機能チップ３、樹脂インターポーザ４、プリント基板５及び配線導体６を備える。セキュリティチップ１、機能チップ２、機能チップ３及び樹脂インターポーザ４は、図１のＸＹ面と並行な２つの面を有する。

【0016】

セキュリティチップ１は、半導体基板の第１の面に埋込配線導体１１ａにより形成されるＩＯパッド導体１５ａ（図示しない）が形成され、第１の面の裏面になる第２の面に電子回路が形成されている。埋込配線導体１１ａについての説明は後述する。機能チップ２及び３は、ある機能を電子回路で実現したＩＣチップである。

【0017】

機能チップ２及び３は、機能チップ２及び３の電子回路面１４に表面配線導体により形成されている図示していない複数のＩＯパッド導体１５ｃを介してセキュリティチップ１の第１の面にフリップチップ実装されている。かかるフリップチップ実装とは、半導体をチップに切り出したベアチップを、フリップ（反転）して実装する実装技術である。

【0018】

樹脂インターポーザ４は、ＩＣチップの微細な間隔で配置された複数のＩＯパッド導体をプリント基板に実装できる間隔に広げるために用いられる基板である。プリント基板５は、複数の半導体パッケージ間の接続や外部から電源電圧を印加するための基板であり、樹脂又はセラミックにより構成される。配線導体６は、ＩＣチップへの電源電圧の供給及び信号の伝達をするための配線である。

【0019】

機能チップ２及び３をフリップチップ実装されたセキュリティチップ１は、樹脂インターポーザ４にフリップ実装される。そして、機能チップ２、機能チップ３及びセキュリティチップ１がフリップチップ実装された樹脂インターポーザ４は、プリント基板５に実装されている。

【0020】

＜積層半導体パッケージの構成＞
次に、本実施形態１に係る積層半導体パッケージの構成を説明する。図２は、図１のＡ－Ａ線における積層半導体パッケージの断面図である。図２に示すように、積層半導体パッケージは、セキュリティチップ１、機能チップ２、機能チップ３、樹脂インターポーザ４及びプリント基板５を備える。

【0021】

セキュリティチップ１は、半導体基板の第１の面に埋込配線導体１１ａにより形成されたＩＯパッド導体１５ｂ（図示せず）が形成され、第１の面の裏面となる第２の面（電子回路面１４）に電子回路及び表面配線導体により形成された複数のＩＯパッド導体１５ａが形成されている。埋込配線導体１１ａは、セキュリティチップ１にエッチングにより溝を掘り、その溝に金属を埋め込んで配線としており、少なくとも１つのビア導体１１ｂを介して第１の面の電子回路に接続されている。

【0022】

また、セキュリティチップ１の第１の面に埋込配線導体１１ａにより受動回路を形成してもよい。セキュリティチップ１の第２の面に形成される電子回路は、ＣＭＯＳプロセス技術又は他のプロセス技術により形成できる回路であり、トランジスタ、ダイオード、キャパシタ、抵抗、インダクタなどの複数の回路素子を含む。セキュリティチップ１の電子回路としては、パッケージ内のデータバスに流れる信号の暗号化を行うために、例えば、セキュアプロセッサ、暗号アクセラレータ及び乱数発生回路等が形成されている。

【0023】

機能チップ２及び３は、半導体基板の電子回路面１４に電子回路及び表面配線導体により形成された複数のＩＯパッド導体１５ｃが形成されている。機能チップ２及び３は、例えば、電子回路としてアプリケーションプロセッサ及びメモリやＡＩプロセッサ及びセンサ等が形成されている。

【0024】

樹脂インターポーザ４は、表面配線導体により形成された複数のＩＯパッド導体１５ｄがセキュリティチップ１の第２の面が接合される第３の面に形成されており、表面配線導体により形成された複数のＩＯパッド導体１５ｅがプリント基板５に接合される第４の面に形成されている。プリント基板５は、樹脂インターポーザ４が実装される面に表面配線導体により形成された複数のＩＯパッド導体１５ｆを有する。

【0025】

機能チップ２及び３は、機能チップ２及び３の電子回路面１４に表面配線導体により形成された複数のＩＯパッド導体１５ｃと、セキュリティチップ１の第１の面の埋込配線導体１１ａにより形成された複数のＩＯパッド導体１５ｂ（図示せず）とが電気的に接続されるようにＣｕ－Ｃｕ接合を用いてフリップチップ実装されている。Ｃｕ－Ｃｕ接合については、後述する。

【0026】

機能チップ２及び３がフリップ実装されたセキュリティチップ１は、セキュリティチップ１の第２の面に表面配線導体により形成された複数のＩＯパッド導体１５ａと、樹脂インターポーザ４に表面配線導体により形成された複数のＩＯパッド導体１５ｄが電気的に接続されるように半田バンプ１２ａを用いてフリップチップ実装される。なお、樹脂インターポーザ４は、すでに説明したので、ここではその詳細な説明を省略する。

【0027】

機能チップ２、機能チップ３及びセキュリティチップ１が実装された樹脂インターポーザ４は、樹脂インターポーザ４に表面配線導体により形成された複数のＩＯパッド導体１５ｅと、プリント基板５に表面配線導体により形成された複数のＩＯパッド導体１５ｆが電気的に接続されるように半田バンプ１２ｂを用いてプリント基板５に実装され、積層半導体パッケージを構成する。なお、プリント基板５は、すでに説明したので、ここではその詳細な説明を省略する。

【0028】

＜機能チップの機能回路例＞
次に、機能チップ２及び３の機能回路例について説明する。図３は、図２に示した機能チップの電子回路面を示す図である。図３（ａ）に示すように、機能チップ２は、アプリケーションプロセッサ２１、メモリ２２、セキュアデータバス２３及び表面配線導体により形成された複数のＩＯパッド導体１５ｃを備える。アプリケーションプロセッサ２１は、ＣＰＵコア、メディア処理、システム管理、電源管理及びメモリ制御等の機能が実装されている。

【0029】

メモリ２２は、アプリケーションプロセッサ２１を動作させるためのオペレーティングシステム、アプリケーションプログラム等が記憶されている。セキュアデータバス２３は、機能チップ３及びセキュリティチップ１とデータ等を送受信するためのデータバスであり、セキュリティを確保するために暗号化されたデータが送受信される。ＩＯパッド導体１５ｃは、機能チップ２に外部から電源電圧を印加するためのパッド導体及びセキュアデータバスのデータを入出力するためのパッド導体である。

【0030】

また、図３（ｂ）に示すように、機能チップ３は、ＡＩプロセッサ２４、センサ２５、セキュアデータバス２３及び表面配線導体により形成された複数のＩＯパッド導体１５ｃを備える。ＡＩプロセッサ２４は、例えば、画像認識において使用されるＣＮＮ（Convolutional Neural Network）推論機能を持つプロセッサである。センサ２５は、ＡＩプロセッサ２４に入力するデータを収集するセンサ機能である。セキュアデータバス２３及びＩＯパッド導体１５ｃは、すでに説明したので、ここでは詳細な説明を省略する。

【0031】

＜セキュリティチップの機能回路例＞
次に、セキュリティチップ１の機能回路例について説明する。図４は、図２に示したセキュリティチップ１の第１の面及び第２の面を示す図である。図４（ａ）に示すように、セキュリティチップ１の第１の面は、機能チップ２及び３を実装するための埋込配線導体１１ａにより形成された複数のＩＯパッド導体１５ｂを備えている。なお、セキュリティチップ１の第１の面に、埋込配線導体１１ａによりミアンダ配線等の受動回路を形成してもよい。

【0032】

また、図４（ｂ）に示すように、セキュリティチップ１の第２の面は、攻撃検知回路２６、暗号アクセラレータ２７、セキュアプロセッサ＆メモリ２８、乱数発生回路２９、クロック発生回路３０、電源回路３１、電源配線３２、グランド配線３３、セキュアデータバス２３及び表面配線導体により形成された複数のＩＯパッド導体１５ａを備える。

【0033】

攻撃検知回路２６は、ＩＣチップの外部からのプローブを接近させることによる内部信号読取り等の攻撃を検知するための回路である。暗号アクセラレータ２７は、処理の重い暗号化及び復号の処理を専用に行う回路である。セキュアプロセッサ＆メモリ２８は、暗号化及び復号を行うセキュリティチップ１全体の制御を行うプロセッサであり、メモリ内にプログラムが記憶されている。

【0034】

乱数発生回路２９は、暗号化及び復号に必要な乱数を発生させる回路である。クロック発生回路３０は、セキュリティチップ１の内部のデジタル回路を動作させるクロックを発生させる回路である。電源回路３１は、セキュリティチップ１の内部のデジタル回路に電源を供給する回路であり、電源配線３２及びグランド配線３３により各デジタル回路に電源を供給している。ＩＯパッド導体１５ａは、セキュリティチップ１に外部から電源電圧を印加するためのパッド導体及びセキュアデータバスのデータを入出力するためのパッド導体である。なお、セキュアデータバス２３については、すでに説明したので、ここではその詳細な説明を省略する。

【0035】

＜Ｃｕ－Ｃｕ接合＞
次に、セキュリティチップ１と機能チップ２及び機能チップ３を実装する場合に使用するＣｕ－Ｃｕ接合について説明する。図５は、図２に示した機能チップ２及び３とセキュリティチップ１の結合に用いたＣｕ－Ｃｕ接合を説明する説明図である。図５に示すように、ＩＯパッド導体１５ｃは、機能チップ３の電子回路面１４に形成されており、電子回路と接続されている。また、埋込配線導体１１ａは、セキュリティチップ１の第１の面に形成されており、少なくとも１つのビア導体１１ｂを介してセキュリティチップ１の第２の面（電子回路面１４）に形成されている電子回路と接続されている。

【0036】

複数のＩＯパッド導体１５ｃ及び埋込配線導体１１ａは、材料としてＣｕ（銅）で形成されており、ＣｕとＣｕとの表面活性化接合を用いることにより常温での接合が可能である。表面活性化接合を用いたＣｕ－Ｃｕ接合では、液相を利用しないため、ＩＯパッド導体の狭ピッチ化に有利である。

【0037】

上述してきたように、本実施形態１では、第１の面に埋込配線導体を設けたセキュリティチップ１に機能チップ２及び３をフリップチップ実装し、該セキュリティチップ１を樹脂インターポーザ４にフリップ実装し、さらに、機能チップ２、機能チップ３及びセキュリティチップ１が実装された樹脂インターポーザを、プリント基板に実装するように構成したので、電源供給や信号伝送のための配線導体が露出せず、外部からのセキュリティ攻撃に対処することができる。

【0038】

［実施形態２］
ところで、上記実施形態１では、セキュリティチップ１のサイドチャネル攻撃を防ぐことができない。そこで、本実施形態２では、埋込配線導体を有する機能チップの電子回路が形成される電子回路面１４の裏面となる第２の面にセキュリティチップを実装することにより、機能チップの第２の面にセキュリティチップを隠蔽した構造の積層半導体パッケージについて説明する。

【0039】

本実施形態２に係る積層半導体パッケージの構造について説明する。図６は、実施形態２に係る積層半導体パッケージの構成を示す断面図である。図６に示すように、積層半導体パッケージは、機能チップ７、セキュリティチップ８、樹脂インターポーザ４及びプリント基板５を備える。

【0040】

機能チップ７は、半導体基板の第１の面（電子回路面１４）に電子回路が形成され、第１の裏面となる第２の面に複数のＩＯパッド導体１５ｇが埋込配線導体１１ａにより形成されている。また、埋込配線導体１１ａは、少なくとも１つのビア導体１１ｂを介して第１の面の電子回路に接続されている。セキュリティチップ８は、半導体基板の電子回路面１４に電子回路が形成され、電子回路面１４に表面配線導体により図示されていない複数のＩＯパッド導体１５ｈが形成されている。セキュリティチップ８の電子回路としては、セキュリティチップ１と同様に、例えば、セキュアプロセッサ、暗号アクセラレータ及び乱数発生回路等が形成されている。

【0041】

セキュリティチップ８は、機能チップ７の第２の面の埋込配線導体１１ａにより形成された複数のＩＯパッド導体１５ｇの一部と、セキュリティチップ８の電子回路面１４に表面配線導体により形成された図示されていない複数のＩＯパッド導体１５ｈとが電気的に接続されるようにＣｕ－Ｃｕ接合により実装されている。

【0042】

セキュリティチップ８が実装された機能チップ７は、機能チップ７の第２の面の埋込配線導体１１ａにより形成された複数のＩＯパッド導体１５ｇの一部と、樹脂インターポーザ４に表面配線導体により形成された複数のＩＯパッド導体１５ｄとが電気的に接続されるように半田バンプ１２ａにより実装されている。さらに該樹脂インターポーザ４は、樹脂インターポーザ４に表面配線導体により形成された複数のＩＯパッド導体１５ｅと、プリント基板５に表面配線導体により形成された複数のＩＯパッド導体１５ｆとが電気的に接続されるように半田バンプ１２ｂによりプリント基板５に実装されている。

【0043】

＜埋込配線導体を有する半導体チップの製造＞
次に、セキュリティチップ１及び機能チップ７の埋込配線導体１１ａを有する半導体チップを安価に製造する方法について簡単に説明する。図７は、埋込配線導体を有する半導体チップの製造方法の一例を示す図である。図７（ａ）に示すように、第１の半導体基板９ａにエッチングにより溝を掘り、その溝に金属を埋め込んで埋込配線導体１１ａを形成する。そして、図７（ｂ）に示すように、第２の半導体基板９ｂの第１の面に電子回路を形成し、第２の半導体基板９ｂの第２の面からエッチングにより穴を掘り、その穴に金属を埋め込んでビア導体１１ｂを形成する。

【0044】

そして、図７（ｃ）に示すように、第１の半導体基板９ａに形成された埋込配線導体１１ａと第２の半導体基板９ｂの第２の面に形成されたビア導体１１ｂとが電気的に接続されるように第１の半導体基板９ａと第２の半導体基板９ｂを貼り合わせる。

【0045】

その後、図７（ｄ）に示すように、第１の半導体基板９ａの埋込配線導体１１ａが形成されていない面の半導体基板をエッチングし、埋込配線導体１１ａを露出させて、埋込配線導体を有する半導体チップ１０を製造する。

【0046】

このように、半導体チップを製造することにより、埋込配線導体１１ａを有する半導体チップ１０を安価に製造することができる。

【0047】

上述してきたように、本実施形態２では、半導体基板の第１の面に電子回路が形成され、第２の面に埋込配線導体１１ａを用いたＩＯパッド導体１５ｇが形成された機能チップ７の第２の面に、半導体基板の第１の面にセキュリティ関連の機能を電子回路によって実現したセキュリティチップ８をＣｕ－Ｃｕ接合を用いて実装し、半田バンプ１２ａにより該機能チップ７を樹脂インターポーザ４に実装し、さらに別の半田バンプ１２ｂにより該樹脂インターポーザ４をプリント基板５に実装するように構成したので、セキュリティチップ８が機能チップ７の背面に隠蔽されることにより、セキュリティ攻撃に対処することができる。

【0048】

上記の各実施形態で図示した各構成は機能概略的なものであり、必ずしも物理的に図示の構成をされていることを要しない。すなわち、各装置の分散・統合の形態は図示のものに限られず、その全部又は一部を各種の負荷や使用状況などに応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。

【産業上の利用可能性】

【0049】

本発明に係る積層半導体パッケージは、複数のＩＣチップを基板に実装するマルチチップ実装を行う場合に、セキュリティ攻撃に対処する場合に適している。

【符号の説明】

【0050】

１、８ セキュリティチップ
２、３、７ 機能チップ
４ 樹脂インターポーザ
５ プリント基板
６ 配線導体
９ａ、９ｂ 半導体基板
１０ 埋込配線導体を有する半導体チップ
１１ａ 埋込配線導体
１１ｂ ビア導体
１２ａ、１２ｂ 半田バンプ
１４ 電子回路面
１５ａ、１５ｂ、１５ｃ、１５ｄ ＩＯパッド導体
１５ｅ、１５ｆ、１５ｇ、１５ｈ ＩＯパッド導体
２１ アプリケーションプロセッサ
２２ メモリ
２３ セキュアデータバス
２４ ＡＩプロセッサ
２５ センサ
２６ 攻撃検知回路
２７ 暗号アクセラレータ
２８ セキュアプロセッサ＆メモリ
２９ 乱数発生回路
３０ クロック発生回路
３１ 電源回路
３２ 電源配線
３３ グランド配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】