特開 2023-5569 データ入出力装置及びデータ入出力方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023005569

(43)【公開日】2023-01-18

(54)【発明の名称】データ入出力装置及びデータ入出力方法

(51)【国際特許分類】

   G06F 13/42 20060101AFI20230111BHJP

   G06F 1/12 20060101ALI20230111BHJP

   H03K 5/00 20060101ALI20230111BHJP

【ＦＩ】

G06F13/42 350A

G06F1/12 510

H03K5/00 V

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021107571

(22)【出願日】2021-06-29

(71)【出願人】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110000062

【氏名又は名称】特許業務法人第一国際特許事務所

(72)【発明者】

【氏名】中井戸 博樹

【テーマコード（参考）】

5B077

【Ｆターム（参考）】

5B077AA17

5B077GG03

5B077GG22

(57)【要約】

【課題】非同期データ信号をより的確に取り込むことができるデータ入出力装置及びデータ入出力方法を提供することを目的とする。
【解決手段】第一のクロック信号に応じて非同期の入力データを受け取り、受け取った前記入力データを第一の出力データとして出力する第一の入出力装置と、第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第二の出力データとして出力する第二の入出力装置と、前記第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第三の出力データとして出力する第三の入出力装置と、前記第二の出力データを処理する第一の処理部と、前記第三の出力データを処理する第二の処理部と、を備え、前記第二の処理部は前記第一の処理部の動作から所定の時間遅延させて動作させ、前記第二のクロック信号は前記第一のクロック信号よりも遅延している。
【選択図】図３

【特許請求の範囲】

【請求項1】

第一のクロック信号に応じて非同期の入力データを受け取り、受け取った前記入力データを第一の出力データとして出力する第一の入出力装置と、第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第二の出力データとして出力する第二の入出力装置と、前記第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第三の出力データとして出力する第三の入出力装置と、前記第二の出力データを処理する第一の処理部と、前記第三の出力データを処理する第二の処理部と、を備え、
前記第二の処理部は前記第一の処理部の動作から所定の時間遅延させて動作させ、前記第二のクロック信号は前記第一のクロック信号よりも遅延していることを特徴とするデータ入出力装置。

【請求項2】

請求項１に記載のデータ入出力装置において、
前記第一のクロック信号は前記第一の処理部の制御信号に応じて生成し、前記第二のクロック信号は前記第二の処理部の制御信号に応じて生成することを特徴とするデータ入出力装置。

【請求項3】

請求項２に記載のデータ入出力装置において、
前記第一のクロック信号の生成は第一の論理回路で行い、前記第二のクロック信号の生成は第二の論理回路で行うことを特徴とするデータ入出力装置。

【請求項4】

請求項１から請求項３のいずれか一項に記載のデータ入出力装置において、
前記第一の処理部の処理と前記第二の処理部の処理は、同じ動作を行い、
前記第二の処理部の処理は前記第一の処理部の処理よりも半周期遅延して動作させることを特徴とするデータ入出力装置。

【請求項5】

第一の入出力装置で、第一のクロック信号に応じて非同期の入力データを受け取り、受け取った前記入力データを第一の出力データとして出力するステップと、
第二の入出力装置で、第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第二の出力データとして出力するステップと、
第三の入出力装置で、前記第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第三の出力データとして出力するステップと、
第一の処理部で、前記第二の出力データを処理するステップと、
第二の処理部で、前記第三の出力データを処理するステップと、を有し、
前記第二の処理部は前記第一の処理部の動作から所定の時間遅延させて動作し、前記第二のクロック信号は前記第一のクロック信号よりも遅延していることを特徴とするデータ入出力方法。

【請求項6】

請求項５に記載のデータ入出力方法において、
前記第一のクロック信号は前記第一の処理部の制御信号に応じて生成し、前記第二のクロック信号は前記第二の処理部の制御信号に応じて生成することを特徴とするデータ入出力方法。

【請求項7】

請求項５又は請求項６に記載のデータ入出力方法において、
前記第一の処理部の処理と前記第二の処理部の処理は、同じ動作を行い、
前記第二の処理部の処理は前記第一の処理部の処理よりも半周期遅延して動作することを特徴とするデータ入出力方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はデータ入出力装置及びデータ入出力方法に関し、特に、非同期データ信号を取り込むことができるデータ入出力装置及びデータ入出力方法に関する。

【背景技術】

【0002】

一般的なデータ入出力回路において、バスラインを介してシステムクロックと同期していない非同期信号を取り入れる場合、特許文献１に示されるような２段同期回路が使用される。この回路にはメタステーブルを防止する効果がある。

【0003】

また、鉄道保安システム等の高信頼性が求められる制御では、誤った演算によって誤制御を行ったときに、直接人命等に関わる事故に結びつく危険がある。このため、制御装置の信頼性、フェールセーフ性（障害発生により危険側出力が出されないこと）が強く求められている。そして、従来から様々な方式による高信頼性システムが開発、実用化されてきた。その中で、演算装置を多重化して、その複数の装置の動作を比較照合して故障を検出するという多重処理装置が用いられている。例えば、２重系の処理装置（ＣＰＵ）の出力するバスを常時比較し、不一致が発生したときは、処理を停止させるバス照合型処理装置がある。特許文献２ではこの技術を利用し、装置の安全性を確保することを行っている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平４－３３６８２５号公報

【特許文献2】特開平７－３０２２０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１では、フリップフロップのメタステーブル持続時間の記載はあるものの、フェールセーフを考慮した構成については開示されていない。さらに、処理部のクロック周期が早くなった場合の対応についても開示されていない。

【0006】

また、特許文献２では、演算装置を多重化した構成について開示されているものの、メタステーブル防止の構成については開示されていない。

【0007】

本発明は、上記課題に鑑みて、非同期データ信号をより的確に取り込むことができるデータ入出力装置及びデータ入出力方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するため、代表的な本発明のデータ入出力装置の一つは、第一のクロック信号に応じて非同期の入力データを受け取り、受け取った前記入力データを第一の出力データとして出力する第一の入出力装置と、第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第二の出力データとして出力する第二の入出力装置と、前記第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第三の出力データとして出力する第三の入出力装置と、前記第二の出力データを処理する第一の処理部と、前記第三の出力データを処理する第二の処理部と、を備え、前記第二の処理部は前記第一の処理部の動作から所定の時間遅延させて動作させ、前記第二のクロック信号は前記第一のクロック信号よりも遅延していることを特徴とする。

【0009】

さらに本発明のデータ入出力方法の一つは、第一の入出力装置で、第一のクロック信号に応じて非同期の入力データを受け取り、受け取った前記入力データを第一の出力データとして出力するステップと、第二の入出力装置で、第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第二の出力データとして出力するステップと、第三の入出力装置で、前記第二のクロック信号に応じて前記第一の出力データを受け取り、受け取った前記第一の出力データを第三の出力データとして出力するステップと、第一の処理部で、前記第二の出力データを処理するステップと、第二の処理部で、前記第三の出力データを処理するステップと、を有し、前記第二の処理部は前記第一の処理部の動作から所定の時間遅延させて動作し、前記第二のクロック信号は前記第一のクロック信号よりも遅延していることを特徴とする。

【発明の効果】

【0010】

本発明によれば、データ入出力装置及びデータ入出力方法において、非同期データ信号をより的確に取り込むことができる。
上記以外の課題、構成及び効果は、以下の実施形態により明らかにされる。

【図面の簡単な説明】

【0011】

【図1】図１は、本発明の実施例１のデータ入出力装置を示すブロック図である。

【図2】図２は、本発明の実施例１の回路動作タイミングチャートの例である。

【図3】図３は、本発明の実施例２のデータ入出力装置を示すブロック図である。

【図4】図４は、本発明の実施例２の回路動作タイミングチャートの例である。

【図5】図５は、本発明の実施例２の図４を高速化した場合の回路動作タイミングチャートの例である。

【発明を実施するための形態】

【0012】

本発明を実施するための形態を説明する。

【0013】

（実施例１）
図１は、本発明の実施例１のデータ入出力装置を示すブロック図である。

【0014】

図１では、バス照合型処理装置を処理部に持つシステムのデータ入出力装置において、２段同期回路を二重化した構成が示されている。図１のデータ入出力装置は、３つの入出力装置（第一の入出力装置１０４、第二の入出力装置１０５、第三の入出力装置１０６）と、１つの論理回路１０７と、１つの遅延回路１０８と、２つの処理部（第一の処理部（Ａ系）１０１、第二の処理部（Ｂ系）１０２）を内部に持つバス照合型処理装置１０３を備えている。

【0015】

バス照合型処理装置１０３内の第一の処理部（Ａ系）１０１と第二の処理部（Ｂ系）１０２は、共通のクロック生成回路から供給されるクロックに２つのＣＰＵが完全に同期して同じ動作を行う。このとき、第二の処理部（Ｂ系）１０２のクロックは第一の処理部（Ａ系）１０１のクロックから半周期遅れて動作している。第一の処理部（Ａ系）１０１の処理と第二の処理部（Ｂ系）１０２の処理を比較して、処理の内容が不一致ならエラーとして異常と判定でき、一致していたら正常と判定できる。また、第一の処理部（Ａ系）１０１は制御信号１１３を出力し、第二の処理部（Ｂ系）１０２は制御信号１１４を出力する。

【0016】

第一の入出力装置１０４は、非同期データ信号１０９を入力して第一の出力データ１１０を出力する。また第一の入出力装置１０４には、第一のクロック信号１１５が入力される。第一の入出力装置１０４はフリップフロップを適用できる。

【0017】

第二の入出力装置１０５は、第一の出力データ１１０を入力して第二の出力データ１１１を出力する。また第二の入出力装置１０５には、第二のクロック信号１１６が入力される。第二の入出力装置１０５はフリップフロップを適用できる。

【0018】

第三の入出力装置１０６は、第一の出力データ１１０を入力して第三の出力データ１１２を出力する。また第三の入出力装置１０６には、第二のクロック信号１１６が入力される。第三の入出力装置１０６はフリップフロップを適用できる。

【0019】

論理回路１０７は、制御信号１１３および制御信号１１４を入力して、第一のクロック信号１１５を出力する。

【0020】

遅延回路１０８は、第一のクロック信号１１５を入力して遅延させて、第二のクロック信号１１６を出力する。遅延回路１０８は抵抗器ＲとコンデンサＣを用いたＲＣ回路で構成されている。遅延回路１０８による遅延時間は回路の時定数で求められる。このため、遅延時間は回路によって、あらかじめ定められた一定の時間となる。

【0021】

ここで、第一の処理部（Ａ系）１０１と第二の入出力装置１０５、第二の処理部（Ｂ系）１０２と第三の入出力装置１０６は、それぞれバスで接続されている。各入出力装置１０４、１０５、１０６から各処理部１０１、１０２へのデータ入力は、アドレス信号、データ信号および制御信号を用いたリードサイクルにより行われる。

【0022】

次にデータや信号の全体的な流れについて説明する。非同期データ信号１０９は第一の入出力装置１０４のＤ端子へ入力し、第一の入出力装置１０４のＱ端子から第一の出力データ１１０が出力される。出力された第一の出力データ１１０は、第二の入出力装置１０５のＤ端子および第三の入出力装置１０６のＤ端子へ入力される。この第一の出力データ１１０を受け取り、第二の入出力装置１０５は第二の出力データ１１１を、第三の入出力装置１０６は第三の出力データ１１２をそれぞれ出力する。そして、第一の処理部（Ａ系）１０１には第二の出力データ１１１が、第二の処理部（Ｂ系）１０２には第三の出力データ１１２がそれぞれ入力される。

【0023】

第一のクロック信号１１５は、第一の入出力装置１０４のデータ取込タイミングを制御する。この第一のクロック信号１１５は、第一の処理部（Ａ系）１０１が出力する制御信号１１３および第二の処理部（Ｂ系）１０２が出力する制御信号１１４より論理回路１０７を介して生成される。生成された第一のクロック信号１１５は、第一の入出力装置１０４のＣＫ端子及び遅延回路１０８に入力される。遅延回路１０８では、第一のクロック信号１１５は、所定時間遅延された第二のクロック信号１１６に変換される。そして、第二のクロック信号１１６は、第二の入出力装置１０５のＣＫ端子および第三の入出力装置１０６のＣＫ端子にそれぞれ入力される。第二のクロック信号１１６は、第二の入出力装置１０５と第三の入出力装置１０６のデータ取込タイミングを制御する。

【0024】

図２は、本発明の実施例１の回路動作タイミングチャートの例である。図１で示したデータ入出力装置の動作について図２を用いて説明する。図２は第一の処理部（Ａ系）１０１のクロック周期がＴＡの場合のリードサイクルを表したタイミングチャートの例である。リードサイクルはＴＲで示される。

【0025】

図２の（ａ）は第一の処理部（Ａ系）１０１のクロックが示されている。図２の（ｂ）は第二の処理部（Ｂ系）１０２のクロックが示されている。（ａ）と（ｂ）は同期信号でありである。図に示すように、第二の処理部（Ｂ系）１０２のクロックは第一の処理部（Ａ系）１０１のクロックから半周期遅れて動作している。すなわち、（ｂ）は（ａ）に対して１８０°位相が遅れている。これにより、データの比較が分かりやすくなり、より正確な比較が可能となる。

【0026】

図２の（ｃ）は第一のクロック信号１１５が示されている。図２の（ｄ）は第二のクロック信号１１６が示されている。第二のクロック信号１１６は、第一のクロック信号１１５に対して、時間ＴＤだけ立ち上がりが遅延している。これは、遅延回路１０８で遅延されるためである。この遅延時間ＴＤは、ロウレベルでもハイレベルでもない入力データの変化点である不安定なデータの状態であるメタステーブル状態を回避するための時間である。すなわち、遅延時間ＴＤはメタステーブル状態よりも長い時間を確保する。

【0027】

図２の（ｅ）は非同期データ信号１０９が示されている。図２の（ｆ）は第一の出力データ１１０が示されている。図２の（ｇ）は第二の出力データ１１１が示されている。図２の（ｈ）は第三の出力データ１１２が示されている。ここで図２の（ｅ）、（ｆ）、（ｇ）および（ｈ）の斜線部は無効データを表している。

【0028】

次に図２について処理の流れに沿って説明する。図２の時刻ｔ１で第一の処理部（Ａ系）１０１のリードサイクルが開始するとする。このとき、図２（ａ）の第一の処理部（Ａ系）１０１の立ち上がりに同期して、図２（ｃ）に示されるように、第一のクロック信号１１５が時刻ｔ１で立ち上がる。そして、第二の処理部（Ｂ系）１０２のリードサイクルが終了すると図２（ｂ）に同期して第一のクロック信号１１５が時刻ｔ３で立ち下がる。図２（ｄ）に示されるように、第二のクロック信号１１６は、図２（ｃ）の立ち上がり時刻ｔ１から遅延回路１０８で設定した遅延時間ＴＤの経過後、時刻ｔ２で立ち上がる。

【0029】

このような場合、第一の入出力装置１０４は、図２（ｆ）に示されるように、時刻ｔ１で非同期データ信号１０９を取り込み、第二の入出力装置１０５のＤ端子および第三の入出力装置１０６のＤ端子へ第一の出力データ１１０を出力する。第二の入出力装置１０５および第三の入出力装置１０６は、図２（ｇ）および（ｈ）に示すように時刻ｔ２で第一の出力データ１１０を取り込み、それぞれ第一の処理部（Ａ系）１０１および第二の処理部（Ｂ系）１０２へデータ（第二の出力データ１１１、第三の出力データ１１２）を出力する。

【0030】

なお、第一の処理部（Ａ系）１０１および第二の処理部（Ｂ系）１０２が有効データを受け取ることができる条件は、ＴＲ＞ＴＤである。すなわち、リードサイクル期間ＴＲに有効なデータが存在する必要があり、リードサイクル期間ＴＲよりも遅延時間ＴＤが短いことが条件となる。

【0031】

このように実施例１では、遅延回路１０８でクロック信号を遅延させることによりメタステーブル状態を回避する。さらに、第一の処理部（Ａ系）１０１と第二の処理部（Ｂ系）１０２を用いることで、フェールセーフ性を向上して信頼性を確保し正確なデータ取得が可能となる。

【0032】

しかしながら、実施例１のデータ入出力装置では次に示す短所が存在する。

【0033】

遅延回路１０８で設定する遅延時間ＴＤは、第一の入出力装置１０４のデータホールド時間（メタステーブル状態となる不安定な時間）より長ければ機能上問題ない。一般的には部品の精度や温度特性などの要因を考慮し、設計時には十分マージンを持たせて長く設定する。しかし、図１の構成において、処理性能を向上させる等の理由でバス照合型処理装置１０３のクロックを高速化した場合、そのリードサイクル期間は短くなる。これは、第一の処理部（Ａ系）１０１の制御信号１１３および第二の処理部（Ｂ系）１０２の制御信号１１４は第一の処理部（Ａ系）１０１および第二の処理部（Ｂ系）１０２のクロックと同期しているためである。ここで、遅延回路１０８の遅延時間ＴＤは遅延回路１０８における抵抗器とコンデンサの時定数で決まり、部品の定数を変更しない限りその値は固定である。このため、クロックを高速化した場合、リードサイクル期間ＴＲ内に第二のクロック信号１１６が立ち上がらず、第一の処理部（Ａ系）１０１および第二の処理部（Ｂ系）１０２へ有効なデータが出力されない状態、すなわちＴＤ＞ＴＲとなる場合がある。このような問題が発生した場合、図１の構成では遅延回路の遅延時間を変更するため、部品の定数変更等が必要となる。

【0034】

そこで、下記の実施例２では、このような問題を解決する構成例を説明する。

【0035】

（実施例２）
図３は、本発明の実施例２のデータ入出力装置を示すブロック図である。

【0036】

図３では、バス照合型処理装置を処理部に持つシステムのデータ入出力装置において、２段同期回路を二重化した構成が示されている。図３のデータ入出力装置は、３つの入出力装置（第一の入出力装置２０４、第二の入出力装置２０５、第三の入出力装置２０６と、２つの論理回路２０７、２０８と、１つのＤＩ回路２１７と、Ａ系システムバス２１８とＢ系システムバス２１９を含むシステムバス２２０と、２つの処理部（第一の処理部（Ａ系）２０１、第二の処理部（Ｂ系）２０２）を内部に持つバス照合型処理装置２０３を備えている。

【0037】

バス照合型処理装置２０３内の第一の処理部（Ａ系）２０１と第二の処理部（Ｂ系）２０２は、共通のクロック生成回路から供給されるクロックに２つのＣＰＵが完全に同期して同じ動作を行う。このとき、第二の処理部（Ｂ系）２０２のクロックは第一の処理部（Ａ系）２０１のクロックから半周期遅れて動作している。第一の処理部（Ａ系）２０１の処理と第二の処理部（Ｂ系）２０２の処理を比較して、処理の内容が不一致ならエラーとして異常と判定でき、一致していたら正常と判定できる。また、第一の処理部（Ａ系）２０１は制御信号２１３を出力し、第二の処理部（Ｂ系）２０２は制御信号２１４を出力する。

【0038】

ＤＩ回路２１７は、非同期データ信号２２１をアナログ信号からデジタル信号へ変換し、非同期ＤＩデータ信号２０９を出力する。

【0039】

第一の入出力装置２０４は、非同期ＤＩデータ信号２０９を入力して第一の出力データ２１０を出力する。また、第一の入出力装置２０４には、第一のクロック信号２１５が入力される。第一の入出力装置２０４はフリップフロップを適用できる。

【0040】

第二の入出力装置２０５は、第一の出力データ２１０を入力して第二の出力データ２１１を出力する。また第二の入出力装置２０５には、第二のクロック信号２１６が入力される。第二の入出力装置２０５はフリップフロップを適用できる。

【0041】

第三の入出力装置２０６は、第一の出力データ２１０を入力して第三の出力データ２１２を出力する。また第三の入出力装置１０６には、第二のクロック信号２１６が入力される。第三の入出力装置２０６はフリップフロップを適用できる。

【0042】

論理回路２２７は、制御信号２１３を入力して、第一のクロック信号２１５を出力する。論理回路２２８は、制御信号２１４を入力して、第二のクロック信号２１６を出力する。

【0043】

ここで、第一の処理部（Ａ系）２０１と第二の入出力装置２０５は、Ａ系システムバス２１８で接続されている。また、第二の処理部（Ｂ系）２０２と第三の入出力装置２０６は、Ｂ系システムバス２１９で接続されている。各入出力装置２０４、２０５、２０６から各処理部２０１、２０２へのデータ入力は、アドレス信号、データ信号および制御信号を用いたリードサイクルにより行われる。

【0044】

次にデータや信号の全体的な流れについて説明する。非同期データ信号２２１は、ＤＩ回路２１７に入力してデジタル信号へ変換されて、非同期ＤＩデータ信号２０９として出力される。非同期ＤＩデータ信号２０９は第一の入出力装置２０４のＤ端子へ入力し、第一の入出力装置２０４のＱ端子からは第一の出力データ２１０が出力される。出力された第一の出力データ２１０は、第二の入出力装置２０５のＤ端子および第三の入出力装置２０６のＤ端子へ入力される。この第一の出力データ２１０を受け取り、第二の入出力装置２０５は第二の出力データ２１１を、第三の入出力装置２０６は第三の出力データ２１２をそれぞれ出力する。

【0045】

そして、Ａ系システムバス２１８を介し第一の処理部（Ａ系）２０１には第二の出力データ２１１が、Ｂ系システムバス２１９を介し第二の処理部（Ｂ系）２０２には第三の出力データ２１２がそれぞれ入力される。ここで、第一の処理部（Ａ系）２０１と第二の処理部（Ｂ系）２０２は、完全同期で同じ動作を行い、そのクロックはＢ系がＡ系より半周期遅れている。このため、Ａ系システムバス２１８とＢ系システムバス２１９は完全同期かつ、Ｂ系システムバス２１９はＡ系システムバス２１８より半周期遅れた動作をしている。

【0046】

そして、非同期データ信号２２１を取り込むためのリードサイクルが開始されると、第一の処理部（Ａ系）２０１はＡ系システムバス２１８を介し、制御信号２１３を論理回路２０７へ出力する。これを基に論理回路２０７はリードサイクル期間に有効となる第一のクロック信号２１５を生成する。この第一のクロック信号２１５は第一の入出力装置２０４のＣＫ端子に入力され、第一の入出力装置２０４のデータ取込タイミングを制御する。また、Ｂ系でもＡ系同様の処理が行われ、第二の処理部（Ｂ系）２０２の制御信号２１４から第二のクロック信号２１６が生成される。この第二のクロック信号２１６が第二の入出力装置２０５のＣＫ端子および第三の入出力装置２０６のＣＫ端子に入力される。第二のクロック信号２１６は、第二の入出力装置２０５と第三の入出力装置２０６のデータ取込タイミングを制御する信号である。

【0047】

図４は、本発明の実施例２の回路動作タイミングチャートの例である。図３で示したデータ入出力装置の動作について図４を用いて説明する。図４は第一の処理部（Ａ系）２０１のクロック周期がＴＡの場合のリードサイクルを表したタイミングチャートの例である。リードサイクルはＴＲで示される。

【0048】

図４の（ａ）は第一の処理部（Ａ系）２０１のクロックが示されている。図４の（ｂ）は第二の処理部（Ｂ系）２０２のクロックが示されている。（ａ）と（ｂ）は同期信号である。図に示すように、第二の処理部（Ｂ系）２０２のクロックは第一の処理部（Ａ系）２０１のクロックから半周期遅れて動作している。すなわち、（ｂ）は（ａ）に対して１８０°位相が遅れている。これにより、データの比較が分かりやすくなり、より正確な比較が可能となる。

【0049】

図４の（ｃ）は第一のクロック信号２１５が示されている。図４の（ｄ）は第二のクロック信号２１６が示されている。第二のクロック信号２１６は、第一のクロック信号２１５に対して、時間ＴＤだけ立ち上がりが遅延している。これは、第二の処理部（Ｂ系）２０２のクロックは第一の処理部（Ａ系）２０１のクロックから半周期遅れて動作しているためである。すなわち、第二の処理部（Ｂ系）２０２からの制御信号２１４に基づく第二のクロック信号２１６は、第一の処理部（Ａ系）２０１からの制御信号２１３に基づく第一のクロック信号２１５よりも半周期遅れたものとなる。ここでの半周期分の遅延時間ＴＤは、メタステーブル状態を回避するための時間を確保できる。

【0050】

図４の（ｅ）は非同期データ信号２２１が示されている。図４の（ｆ）は第一の出力データ２１０が示されている。図４の（ｇ）は第二の出力データ２１１が示されている。図４の（ｈ）は第三の出力データ２１２が示されている。ここで図４の（ｅ）、（ｆ）、（ｇ）および（ｈ）における斜線部は無効データを表している。

【0051】

次に図４について処理の流れに沿って説明する。図４の時刻ｔ１で第一の処理部（Ａ系）２０１のリードサイクルが開始するとする。このとき、図４（ａ）の第一の処理部（Ａ系）２０１の立ち上がりに同期して、図４（ｃ）に示されるように、第一のクロック信号２１５が時刻ｔ１で立ち上がる。そして、リードサイクルが終了すると第一の処理部（Ａ系）２０１の図４（ａ）に同期して時刻ｔ３で立ち下がる。図４（ｄ）に示されるように、第二のクロック信号２１６は、第二の処理部（Ｂ系）２０２のリードサイクルが開始すると、図４（ｂ）の立ち上がりに同期して時刻ｔ２で立ち上がる。

【0052】

このような場合、第一の入出力装置２０４は、図４（ｆ）に示されるように、時刻ｔ１で非同期ＤＩデータ信号２０９を取り込み、第二の入出力装置２０５のＤ端子および第三の入出力装置２０６のＤ端子へ第一の出力データ２１０を出力する。第二の入出力装置２０５および第三の入出力装置２０６は、図４（ｇ）に示すように時刻ｔ２で第一の出力データ２１０を取り込み、それぞれ第一の処理部（Ａ系）２０１および第二の処理部（Ｂ系）２０２へデータを出力する。このとき、図４（ｂ）の第二の処理部（Ｂ系）２０２は、図４（ａ）の第一の処理部（Ａ系）２０１より位相が１８０°遅れている。このため、図４（ｇ）の第二の出力データ２１１および（ｈ）の第三の出力データ２１２は、図４（ｆ）の第一の出力データ２１０よりも、遅延時間ＴＤの期間、すなわちＴＡ／２の期間だけ、遅延してそれぞれの処理部２０１、２０２へデータを出力する。このようにして、リードサイクル期間ＴＲにおいて、第一の処理部（Ａ系）２０１および第二の処理部（Ｂ系）２０２へ有効データが出力される。ここでのデータは、図４（ｇ）および（ｈ）に示される、第二の出力データ２１１と第三の出力データ２１２である。このため、正確に非同期データ信号を取り込むことが可能となる。

【0053】

図５は、本発明の実施例２の図４を高速化した場合の回路動作タイミングチャートの例である。

【0054】

図５は第一の処理部（Ａ系）２０１のクロックを図４に対して高速化したものであり、図５のクロック周期ＴＡは、図４のクロック周期ＴＡに対して半分になっている。このため、図５のリードサイクル期間ＴＲは、図４のリードサイクル期間ＴＲの半分である。

【0055】

この場合、図５の（ｇ）の第二の出力データ２１１および（ｈ）の第三の出力データ２１２は、図５（ｆ）の第一の出力データ２１０よりも、遅延時間ＴＤの期間、つまりＴＡ／２の期間だけ、遅延してそれぞれの処理部２０１、２０２へデータを出力する。ここでの遅延時間ＴＤは、図４の遅延時間ＴＤの半分（図４のクロック周期ＴＡを用いるとＴＡ／４）である。

【0056】

このように、実施例２で示されるデータ入出力装置は、第一のクロック信号２１５と第二のクロック信号２１６の遅延時間を、遅延時間が固定される遅延回路から生成するのではなく、処理部２０１、２０２に同期した制御信号２１３、２１４から生成している。このことで、遅延時間が処理部２０１、２０２のクロックに合わせて変動し、処理部が高速化した場合でも正確に非同期データ信号を取り込むことができる。このため、図５においてどれだけ（ａ）の第一の処理部（Ａ系）２０１のクロックが高速化した場合でも、理論上はＴＲ＞ＴＤの関係が成り立つ。従って、図４、５の（ｇ）および（ｆ）に示すように、リードサイクル期間ＴＲにおいて、第一の処理部（Ａ系）２０１および第二の処理部（Ｂ系）２０２へ有効データが出力され、正確に非同期データ信号を取り込むことが可能である。

【0057】

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【0058】

例えば、図１や図３で示した、処理部や入出力装置等の各構成について、プロセッサ（ＣＰＵ等）やメモリ、論理回路等の単体のデバイスを組み合わせて構成することができる。しかしこれに限らず、図１や図３で示した、処理部や入出力装置等の各構成は、それらの一部又は全部を、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のゲートアレイで実現してもよい。

【0059】

また、図３のデータ入出力装置で示した、Ａ系システムバス２１８やＢ系システムバス２１９を含むシステムバス２２０の構成や、ＤＩ回路２１７の構成は、図１のデータ入出力装置に同様に適用してもよい。

【符号の説明】

【0060】

１０１…第一の処理部（Ａ系）、１０２…第二の処理部（Ｂ系）、１０３…バス照合型処理装置、１０４…第一の入出力装置、１０５…第二の入出力装置、１０６…第三の入出力装置、１０７…論理回路、１０８…遅延回路、１０９…非同期データ信号、１１０…第一の出力データ、１１１…第二の出力データ、１１２…第三の出力データ、１１３、１１４…制御信号、１１５…第一のクロック信号、１１６…第二のクロック信号、２０１…第一の処理部（Ａ系）、２０２…第二の処理部（Ｂ系）、２０３…バス照合型処理装置、２０４…第一の入出力装置、２０５…第二の入出力装置、２０６…第三の入出力装置、２０７、２０８…論理回路、２０９…非同期ＤＩデータ信号、２１０…第一の出力データ、２１１…第二の出力データ、２１２…第三の出力データ、２１３、２１４…制御信号、２１５…第一のクロック信号、２１６…第二のクロック信号、２１７…ＤＩ回路、２１８…Ａ系システムバス、２１９…Ｂ系システムバス、２２０…システムバス、２２１…非同期データ信号、２２７、２２８…論理回路

【図1】

【図2】

【図3】

【図4】

【図5】