(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023056854
(43)【公開日】2023-04-20
(54)【発明の名称】制御装置、表示装置及び制御方法
(51)【国際特許分類】
G09G 3/20 20060101AFI20230413BHJP
G09G 3/36 20060101ALI20230413BHJP
G09G 3/34 20060101ALI20230413BHJP
G02F 1/133 20060101ALI20230413BHJP
G09G 3/3233 20160101ALI20230413BHJP
【ＦＩ】
G09G3/20 612U
G09G3/36
G09G3/20 611E
G09G3/20 622D
G09G3/20 622R
G09G3/34 J
G02F1/133 535
G09G3/3233
G09G3/20 621F
G09G3/20 650H
G09G3/20 621K
G09G3/20 612T
G09G3/20 611A
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2021166313
(22)【出願日】2021-10-08
(71)【出願人】
【識別番号】514188173
【氏名又は名称】株式会社ＪＯＬＥＤ
(74)【代理人】
【識別番号】100189430
【弁理士】
【氏名又は名称】吉川 修一
(74)【代理人】
【識別番号】100190805
【弁理士】
【氏名又は名称】傍島 正朗
(72)【発明者】
【氏名】石井 宏明
(72)【発明者】
【氏名】加藤 敏行
【テーマコード（参考）】
2H193
5C006
5C080
5C380
【Ｆターム（参考）】
2H193ZG02
2H193ZG41
2H193ZG43
2H193ZG51
2H193ZG60
5C006AA14
5C006AA22
5C006AC22
5C006AC23
5C006AF01
5C006AF44
5C006AF73
5C006BB15
5C006BC03
5C006BC05
5C006BC11
5C006BC16
5C006BF03
5C006BF08
5C006BF15
5C006BF26
5C006EA01
5C006FA11
5C006FA23
5C006FA47
5C080AA06
5C080AA10
5C080BB05
5C080CC03
5C080DD06
5C080DD08
5C080DD26
5C080FF11
5C080GG12
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ07
5C080KK02
5C080KK07
5C380AA01
5C380AA02
5C380AA03
5C380AB06
5C380AB22
5C380AB23
5C380AB34
5C380AC08
5C380AC12
5C380BA01
5C380BA38
5C380BB09
5C380BC20
5C380CB01
5C380CB02
5C380CB18
5C380CB31
5C380CC27
5C380CC33
5C380CC39
5C380CC64
5C380CD015
5C380CF02
5C380CF07
5C380CF32
5C380CF33
5C380CF62
5C380DA09
5C380DA19
5C380DA49
(57)【要約】
【課題】フリッカ現象を抑制しつつ、かつ、画像が切り替わるときの遅延を抑制することができる制御装置等を提供する。
【解決手段】制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネル１０の制御装置である。制御装置２０は、予め定められたライン数を超える長さのフレームが入力された場合、予め定められたライン数に対応するフレーム期間と、フレーム期間の後に追加される追加期間とにより画像を表示させるように表示パネル１０を制御する。追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である。
【選択図】図５
【解決手段】制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネル１０の制御装置である。制御装置２０は、予め定められたライン数を超える長さのフレームが入力された場合、予め定められたライン数に対応するフレーム期間と、フレーム期間の後に追加される追加期間とにより画像を表示させるように表示パネル１０を制御する。追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である。
【選択図】図５
【特許請求の範囲】
【請求項1】
同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネルの制御装置であって、
前記制御装置は、予め定められたライン数を超える長さのフレームが入力された場合、前記予め定められたライン数に対応するフレーム期間と、前記フレーム期間の後に追加される追加期間とにより画像を表示させるように前記表示パネルを制御し、
前記追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、
前記１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である
制御装置。
前記制御装置は、予め定められたライン数を超える長さのフレームが入力された場合、前記予め定められたライン数に対応するフレーム期間と、前記フレーム期間の後に追加される追加期間とにより画像を表示させるように前記表示パネルを制御し、
前記追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、
前記１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である
制御装置。
【請求項2】
前記所定のライン数は、１ラインであり、
前記所定のライン数に対応する期間は、前記１ラインに対応する期間である
請求項１に記載の制御装置。
前記所定のライン数に対応する期間は、前記１ラインに対応する期間である
請求項１に記載の制御装置。
【請求項3】
前記所定のライン数に対応する期間は、２以上のラインに対応する期間である
請求項１に記載の制御装置。
請求項１に記載の制御装置。
【請求項4】
前記制御装置は、前記２以上のラインに同時に信号電圧を書き込むための制御信号を前記表示パネルに出力する
請求項３に記載の制御装置。
請求項３に記載の制御装置。
【請求項5】
前記制御装置は、前記１以上の個別追加期間のそれぞれにおける発光期間及び非発光期間の切り替えを、前記表示パネルの表示画面全体で同時に制御する
請求項１～４のいずれか１項に記載の制御装置。
請求項１～４のいずれか１項に記載の制御装置。
【請求項6】
前記制御装置は、現フレームの前記１以上の個別追加期間のそれぞれにおける発光期間の長さ、及び、消光期間の長さの比が、当該現フレームの前記フレーム期間における発光期間の長さ、及び、消光期間の長さの比と一致するように、前記１以上の個別追加期間のそれぞれの消光期間の長さを制御する
請求項１～５のいずれか１項に記載の制御装置。
請求項１～５のいずれか１項に記載の制御装置。
【請求項7】
前記制御装置は、次のフレームが入力されるまで前記追加期間を継続する
請求項１～６のいずれか１項に記載の制御装置。
請求項１～６のいずれか１項に記載の制御装置。
【請求項8】
前記制御装置は、前記追加期間における現個別追加期間において前記次のフレームが入力されると、前記現個別追加期間の終了後に前記次のフレームに対応する前記フレーム期間を開始するように前記表示パネルを制御する
請求項７に記載の制御装置。
請求項７に記載の制御装置。
【請求項9】
前記表示パネルは、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）である
請求項５に記載の制御装置。
請求項５に記載の制御装置。
【請求項10】
前記表示パネルは、ＬＣＤであり、
前記発光期間は、バックライトスキャンにおけるバックライトが点灯される期間であり、
前記消光期間は、前記バックライトが消灯される期間である
請求項１～８のいずれか１項に記載の制御装置。
前記発光期間は、バックライトスキャンにおけるバックライトが点灯される期間であり、
前記消光期間は、前記バックライトが消灯される期間である
請求項１～８のいずれか１項に記載の制御装置。
【請求項11】
前記表示パネルを構成する画素は、有機ＥＬ素子を含む電流駆動で発光する発光素子からなる
請求項１～８のいずれか１項に記載の制御装置。
請求項１～８のいずれか１項に記載の制御装置。
【請求項12】
請求項１～１１のいずれか１項に記載の制御装置と、
前記制御装置からの制御信号が入力されるゲート駆動回路、及び、前記制御装置からの映像信号が入力されるソース駆動回路を有する前記表示パネルとを備える
表示装置。
前記制御装置からの制御信号が入力されるゲート駆動回路、及び、前記制御装置からの映像信号が入力されるソース駆動回路を有する前記表示パネルとを備える
表示装置。
【請求項13】
同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネルの制御方法であって、
予め定められたライン数を超える長さのフレームが入力された場合、前記予め定められたライン数に対応するフレーム期間と、前記フレーム期間の後に追加される追加期間とにより画像を表示させるように前記表示パネルを制御し、
前記追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、
前記１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である
制御方法。
予め定められたライン数を超える長さのフレームが入力された場合、前記予め定められたライン数に対応するフレーム期間と、前記フレーム期間の後に追加される追加期間とにより画像を表示させるように前記表示パネルを制御し、
前記追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、
前記１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である
制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、制御装置、表示装置及び制御方法に関し、特にディスプレイの表示輝度を制御する制御装置、表示装置及び制御方法に関する。
【背景技術】
【0002】
従来、表示装置において、フリッカ（ちらつき）が視認されることを抑制する技術が検討されている。例えば、輝度情報に対応して設定されるデューティ比に応じて１フレーム期間を構成するサブフレーム数を変化させ、サブフレーム内のデューティ比を１フレーム期間のデューティ比と同じにする技術が検討されている。これにより、輝度調整等により発光期間を変化させた場合においても、表示画面に発生するフリッカを抑制することができる。
【0003】
また、近年、パーソナルコンピュータ、モバイルデバイス等のディスプレイにおける映像描画は、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と呼ばれる映像処理装置によって行われつつある。そして、ディスプレイの表示速度は、ＧＰＵの性能により決定されるようになりつつある。換言すると、近年では、ＧＰＵが処理する内容次第でフレーム期間（フレームレート）が変動するようになっている。
【0004】
そこで、特許文献１及び２には、フレーム期間が変動してもフリッカの発生を抑制することができる制御装置等が開示されている。例えば、特許文献１には、現フレームのフレーム期間を示す垂直ライン数とあらかじめ定められた最低垂直ライン数との比に基づいて、現フレームの垂直ライン数の映像の表示を行うときのフレーム期間における発光期間の長さと消光期間の長さとの比が一定となるように、延長期間が設けられた場合の消光期間の長さを制御する技術が開示されている。また、例えば、特許文献２には、フレーム期間が映像期間と延長期間とからなり、映像期間中に表示パネルを発光させ、延長期間中に所定のデューティで表示パネルの発光および消光を行うように表示パネルを制御する技術が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１９－０１５７９４号公報
【特許文献2】特開２０１８－２０５４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献１及び２の技術では、サブフレーム単位（ライン数単位）で画像を切り替えるので、映像信号の取得タイミングによっては、当該映像信号に対応する画像を表示するまでに遅延が発生することがある。
【0007】
そこで、本開示は、フリッカ現象を抑制しつつ、かつ、画像が切り替わるときの遅延を抑制することができる制御装置、表示装置及び制御方法を提供する。
【課題を解決するための手段】
【0008】
本開示の一態様に係る制御装置は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネルの制御装置であって、前記制御装置は、予め定められたライン数を超える長さのフレームが入力された場合、前記予め定められたライン数に対応するフレーム期間と、前記フレーム期間の後に追加される追加期間とにより画像を表示させるように前記表示パネルを制御し、前記追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、前記１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である。
【0009】
本開示の一態様に係る表示装置は、上記の制御装置と、前記制御装置からの制御信号が入力されるゲート駆動回路、及び、前記制御装置からの映像信号が入力されるソース駆動回路を有する前記表示パネルとを備える。
【0010】
本開示の一態様に係る制御方法は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネルの制御方法であって、予め定められたライン数を超える長さのフレームが入力された場合、前記予め定められたライン数に対応するフレーム期間と、前記フレーム期間の後に追加される追加期間とにより画像を表示させるように前記表示パネルを制御し、前記追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、前記１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である。
【発明の効果】
【0011】
本開示の一態様によれば、フリッカ現象を抑制しつつ、かつ、画像が切り替わるときの遅延を抑制することができる制御装置等を実現することができる。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
以下、実施の形態について、図面を参照しながら具体的に説明する。
【0014】
なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。例えば、一致、同じなどの要素間の関係性を示す用語、並びに、数値、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（例えば、５％程度）の差異をも含むことを意味する表現である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0015】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
【0016】
（実施の形態）
以下、本実施の形態に係る制御装置等について、図１～図９を参照しながら説明する。本実施の形態では、表示装置に有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子を用いた場合を例に挙げて説明する。
以下、本実施の形態に係る制御装置等について、図１～図９を参照しながら説明する。本実施の形態では、表示装置に有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子を用いた場合を例に挙げて説明する。
【0017】
【0018】
図１に示すように、表示装置１は、表示パネル１０と、制御装置２０とで構成されている。表示装置１は、例えば有機ＥＬ発光パネルのプログレッシブ駆動方式により駆動される。
【0019】
［１－１．表示パネルの構成］
表示パネル１０は、複数の画素回路３０を有する表示部１２を備え、また、表示部１２の周辺回路として、ゲート駆動回路１４と、ソース駆動回路１６とを備える。なお、表示部１２と、ゲート駆動回路１４と、ソース駆動回路１６と、走査線４０と、信号線４２とは、例えば、ガラス又はアクリル等の樹脂により形成されているパネル基板（不図示）に実装されている。
表示パネル１０は、複数の画素回路３０を有する表示部１２を備え、また、表示部１２の周辺回路として、ゲート駆動回路１４と、ソース駆動回路１６とを備える。なお、表示部１２と、ゲート駆動回路１４と、ソース駆動回路１６と、走査線４０と、信号線４２とは、例えば、ガラス又はアクリル等の樹脂により形成されているパネル基板（不図示）に実装されている。
【0020】
表示部１２は、外部から表示装置１に入力された映像信号（映像信号Ｒ、Ｇ、Ｂ）に基づいて映像を表示する。表示部１２は、図１に示すように、行列状に配置された複数の画素回路３０を備え、行状の走査線４０と、列状の信号線４２とが配線されている。表示部１２では、初期化動作、書き込み動作、及び、発光動作を複数の画素回路３０の行順次に実行される。
【0021】
複数の画素回路３０は、表示パネル１０に有され、行列状に配置される。より具体的には、複数の画素回路３０のそれぞれは、走査線４０と信号線４２とが交差する位置に配置される。詳細は後述する。
【0022】
走査線４０は、複数の画素回路３０の行ごとに配されている。走査線４０の一端は、画素回路３０に接続され、走査線４０の他端は、ゲート駆動回路１４に接続されている。
【0023】
信号線４２は、複数の画素回路３０の列ごとに配されている。信号線４２の一端は、画素回路３０に接続され、信号線４２の他端は、ソース駆動回路１６に接続されている。
【0024】
ゲート駆動回路１４は、走査線駆動回路とも呼ばれ、例えばシフトレジスタ（後述する図３参照）等によって構成される。ゲート駆動回路１４は、走査線４０に接続されており、走査線４０にゲート制御信号を出力することで、画素回路３０が有する各トランジスタのオン及びオフを制御する。本実施の形態では、ゲート駆動回路１４は、画素回路３０が有する各トランジスタのオン及びオフを制御するゲート制御信号として、例えば制御信号ＷＳ、制御信号ＲＥＦ、制御信号ＩＮＩ及び消光信号ＥＮを、画素回路３０が有する各トランジスタのゲート（ゲート電極）に出力する。制御信号ＷＳ、制御信号ＲＥＦ、制御信号ＩＮＩ及び消光信号ＥＮは、制御信号の一例である。
【0025】
ソース駆動回路１６は、信号線駆動回路とも呼ばれる。ソース駆動回路１６は、信号線４２に接続されており、制御装置２０からフレーム単位で供給される映像信号を、信号線４２に出力することで、当該映像信号を各画素回路３０に供給する。ソース駆動回路１６は、信号線４２を通して、画素回路３０の各々に対して映像信号に基づく輝度情報を電流値又は電圧値の形で書き込む。なお、ソース駆動回路１６に入力される映像信号は、例えば、ＲＧＢ三原色の色毎のデジタルシリアルデータ（映像信号Ｒ、Ｇ、Ｂ）である。ソース駆動回路１６に入力された映像信号Ｒ、Ｇ、Ｂは、ソース駆動回路１６の内部で行単位のパラレルデータ（出力映像信号の一例）に変換される。さらに、行単位のパラレルデータは、ソース駆動回路１６の内部で行単位のアナログデータに変換され、映像信号として信号線４２に出力される。
【0026】
［１－２．画素回路の構成］
複数の画素回路３０は、例えばＮ行Ｍ列に配置されている。Ｎ、Ｍは、表示画面のサイズ及び解像度により異なる。例えば、ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路３０が隣接する場合、Ｎは少なくとも１０８０行であり、Ｍは少なくとも１９２０×３列である。本実施の形態では、各画素回路３０は、有機ＥＬ素子を発光素子として有する。
複数の画素回路３０は、例えばＮ行Ｍ列に配置されている。Ｎ、Ｍは、表示画面のサイズ及び解像度により異なる。例えば、ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路３０が隣接する場合、Ｎは少なくとも１０８０行であり、Ｍは少なくとも１９２０×３列である。本実施の形態では、各画素回路３０は、有機ＥＬ素子を発光素子として有する。
【0027】
【0028】
図２に示すように、画素回路３０は、発光素子３２と、駆動トランジスタ３３と、スイッチトランジスタ３４、３６及び３７と、選択トランジスタ３５と、画素容量３８とを備える。なお、図２において、画素容量３８はＣｓとも表記されている。
【0029】
発光素子３２は、カソードが電源Ｖｃａｔｈ（負電源線）に接続されており、アノードが駆動トランジスタ３３のソースに接続されている。発光素子３２は、駆動トランジスタ３３から供給される、映像信号の信号電圧に対応した電流が流れることにより、当該信号電圧に応じた輝度で発光する。発光素子３２は、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの有機ＥＬ素子である。例えば、画像を表示する表示パネル１０を構成する画素回路３０（画素）は、有機ＥＬ素子を含む電流駆動で発光する発光素子３２から構成される。なお、発光素子３２は、有機ＥＬ素子に限らず、無機ＥＬ素子又はＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの自発光素子でもよいし、電流駆動で制御する素子であれば自発光素子でなくてもよい。
【0030】
駆動トランジスタ３３は、ゲートが画素容量３８の一方の電極等に接続され、ドレインがスイッチトランジスタ３４のソースに接続され、ソースが発光素子３２のアノードに接続されている。図２では、さらにソースが画素容量３８の他方の電極等に接続されている。駆動トランジスタ３３は、ゲート－ソース間に印加された信号電圧から、当該信号電圧に対応した電流（ドレイン－ソース間の電流とも記載する）に変換する。そして、駆動トランジスタ３３は、オン状態となることで、ドレイン－ソース間の電流を発光素子３２に供給することで発光素子３２を発光させる。駆動トランジスタ３３は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【0031】
スイッチトランジスタ３４は、ゲートが走査線４０に接続され、ソース及びドレインの一方が電源Ｖｃｃに接続され、ソース及びドレインの他方が駆動トランジスタ３３のドレインに接続されている。スイッチトランジスタ３４は、走査線４０から供給される消光信号ＥＮに応じてオン状態又はオフ状態となる。スイッチトランジスタ３４は、オン状態となることで駆動トランジスタ３３を電源Ｖｃｃに接続し、駆動トランジスタ３３のドレイン－ソース間の電流を発光素子３２に供給させる。スイッチトランジスタ３４は、例えば、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成される。
【0032】
選択トランジスタ３５は、ゲートが走査線４０に接続され、ソース及びドレインの一方が信号線４２に接続され、ソース及びドレインの他方が画素容量３８の一方の電極に接続されている。選択トランジスタ３５は、走査線４０から供給される制御信号ＷＳに応じてオン状態又はオフ状態となる。選択トランジスタ３５は、オン状態となることで、信号線４２から供給される映像信号の信号電圧を画素容量３８の電極に印加し、当該信号電圧に応じた電荷を画素容量３８に蓄積させる。選択トランジスタ３５は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【0033】
スイッチトランジスタ３６は、ゲートが走査線４０に接続され、ソース及びドレインの一方が電源Ｖｒｅｆに接続され、ソース及びドレインの他方が画素容量３８の一方の電極等に接続されている。スイッチトランジスタ３６は、走査線４０から供給される制御信号ＲＥＦに応じてオン状態又はオフ状態となる。スイッチトランジスタ３６は、オン状態となることで、画素容量３８の電極を電源Ｖｒｅｆの電圧（基準電圧）に設定する。スイッチトランジスタ３６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【0034】
スイッチトランジスタ３７は、ゲートが走査線４０に接続され、ソース及びドレインの一方がスイッチトランジスタ３４のソース及び駆動トランジスタ３３のドレインに接続され、ソース及びドレインの他方が電源Ｖｉｎｉに接続されている。スイッチトランジスタ３７は、走査線４０から供給される制御信号ＩＮＩに応じてオン状態又はオフ状態となる。スイッチトランジスタ３７は、駆動トランジスタ３３がオン状態であり、スイッチトランジスタ３４がオン状態にあって電源Ｖｃｃとの接続が遮断されている中で、オン状態となることで、発光素子３２のアノードを電源Ｖｉｎｉの電圧（基準電圧）に設定する。スイッチトランジスタ３７は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【0035】
画素容量３８は、一方の電極が、駆動トランジスタ３３のゲート及び選択トランジスタ３５のソース及びスイッチトランジスタ３６のソースに接続され、他方の電極が駆動トランジスタ３３のソースに接続されたコンデンサである。画素容量３８は、信号線４２から供給された信号電圧に対応した電荷を蓄積する。画素容量３８は、例えば、選択トランジスタ３５及びスイッチトランジスタ３６がオフ状態となった後に、駆動トランジスタ３３のゲート－ソース電極間の電圧を安定的に保持する。このように、画素容量３８は、選択トランジスタ３５及びスイッチトランジスタ３６がオフ状態のときに、蓄積された電荷による信号電位に応じて、駆動トランジスタ３３のゲート・ソース間に電圧を印加する。
【0036】
ＥＬ容量３９は、ＥＬ素子に内在する寄生容量であり、この容量がチャージされて電極間の電圧が上昇した後に、ＥＬ素子側に電流が流れだし、ＥＬ素子が発光を開始する。
【0037】
なお、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３６及びスイッチトランジスタ３７の各トランジスタの導電型は、上述したものに限られず、ｎ型とｐ型のＴＦＴを適宜混在させてもよい。また、スイッチトランジスタ３４の導電型は、上述したものに限られず、ｎ型のＴＦＴであってもよい。また、各トランジスタは、ポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴ等で構成されていてもよい。
【0038】
［１－３．制御装置の構成］
制御装置２０は、表示パネル１０の外部に配置される、例えば外部システム回路基板（不図示）上に形成される。制御装置２０は、例えばＴＣＯＮ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）としての機能を有し、表示装置１の全体の動作を制御する。具体的には、制御装置２０は、外部から供給される垂直同期信号ＶＳ、水平同期信号ＨＳ、映像期間信号ＤＥに基づいて生成したゲート制御信号を、ゲート駆動回路１４に対して出力する。また、制御装置２０は、ソース駆動回路１６に対して、映像信号Ｒ、Ｇ、Ｂのデジタルシリアルデータを供給する。
制御装置２０は、表示パネル１０の外部に配置される、例えば外部システム回路基板（不図示）上に形成される。制御装置２０は、例えばＴＣＯＮ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）としての機能を有し、表示装置１の全体の動作を制御する。具体的には、制御装置２０は、外部から供給される垂直同期信号ＶＳ、水平同期信号ＨＳ、映像期間信号ＤＥに基づいて生成したゲート制御信号を、ゲート駆動回路１４に対して出力する。また、制御装置２０は、ソース駆動回路１６に対して、映像信号Ｒ、Ｇ、Ｂのデジタルシリアルデータを供給する。
【0039】
本実施の形態に係る制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するものの、正確なフレーム期間が予めわからない場合の表示パネル１０の制御装置である。また、制御装置２０は、予め定められたライン数（例えば、最小ライン数）を超える長さのフレームが入力された場合、最小ライン数に対応する最小フレーム期間と、最小フレーム期間の後に追加される追加期間とにより画像を表示させるように表示パネル１０を制御する。そして、追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である。当該期間は、例えば、所定のライン数それぞれの１水平期間に対応する期間である。本実施の形態では、所定のライン数は、１ラインである。言い換えると、所定のライン数に対応する期間は、１ラインに対応する期間（１ライン期間）である。１ライン期間は、例えば、１水平期間に対応する期間である。なお、最小ライン数は、最小フレーム期間を示す垂直ライン数である。
【0040】
このように、本実施の形態に係る制御装置２０は、入力されるフレームのライン数が最小ライン数を超える場合、当該最小ライン数を超える長さのフレームに対しては、１ライン期間ごとに発光期間と非発光期間とを含む追加期間を設けるように表示パネル１０を制御する。制御装置２０は、入力されるフレームのライン数が最小ライン数を超える場合、１ライン単位でフレーム長を延長するための制御を行うとも言える。
【0041】
なお、正確なフレーム期間が予めわからないとは、例えば、入力映像信号に応じてフレーム期間が変更されることを意味する。また、１ライン期間は、同一の信号電圧を書き込む１ライン（所定のライン数の一例）に対応するライン期間の一例である。
【0042】
なお、最小ライン数は、各フレームに共通の値であり、例えば、映像信号のフレームレートに基づくライン数である。最小ライン数は、例えば、外部から供給される、１フレームの描画に要するライン数である。最小ライン数は、例えば、表示部１２の表示ライン数と、ブランキング期間とに基づくライン数である。
【0043】
図示しないが、制御装置２０は、外部から垂直同期信号ＶＳ、水平同期信号ＨＳ及び映像期間信号ＤＥを受信し、映像信号Ｒ、Ｇ、Ｂが表示部１２に表示されるタイミングを制御する同期制御部、及び、映像信号Ｒ、Ｇ、Ｂが所望のタイミングで表示部１２に表示されるように、ゲート駆動回路１４を制御するためのゲート制御信号を生成するデューティ制御部を含んで構成される。また、制御装置２０は、さらに、表示パネル１０の外部の信号源から入力される映像信号Ｒ、Ｇ、Ｂを一時的に保持するバッファであるフレームメモリを備えてもよい。
【0044】
デューティ制御部は、垂直同期信号ＶＳ又は映像期間信号ＤＥの受信を検出する。また、デューティ制御部は、最小フレーム期間及び追加期間を実行させる制御信号を生成する。
【0045】
デューティ制御部は、当該現フレームの最小フレーム期間において予め定められた現フレームでの最小フレーム期間における発光期間の長さと消光期間の長さとで発光及び消光が行われるように、制御信号を生成し出力する。
【0046】
また、デューティ制御部は、例えば、現フレームの１以上の個別追加期間のそれぞれにおけるオンデューティが、当該現フレームの最小フレーム期間のオンデューティと一致するように、ゲート駆動回路１４へ出力する制御信号を生成し出力する。
【0047】
本実施の形態に係るゲート駆動回路１４の構成について、図３を参照しながら説明する。図３は、本実施の形態に係るゲート駆動回路１４の構成を示す図である。なお、図３では、スイッチトランジスタ３４に入力されるゲート制御信号（図２に示す消光信号ＥＮ）を生成するための構成を図示している。また、図３では、複数ラインのうち、第１ライン～第３ラインまでの構成を示している。
【0048】
図３に示すように、ゲート駆動回路１４は、第１レジスタ部１００と、第２レジスタ部２００と、出力部３００とを有する。第１レジスタ部１００と、第２レジスタ部２００とは、スイッチトランジスタ３４に接続される走査線４０にゲート制御信号を出力するために設けられる。第１レジスタ部１００と、第２レジスタ部２００とは、例えば、互いに異なるタイミングで出力部３００に信号を出力する。
【0049】
第１レジスタ部１００は、最小フレーム期間及び追加期間のうち最小フレーム期間におけるスイッチトランジスタ３４のオン及びオフを制御するためのゲート制御信号を生成するための信号を出力する。第１レジスタ部１００は、複数のシフトレジスタ（シフトレジスタ回路）が直列接続されて構成され、それぞれがスイッチトランジスタ３４に接続される走査線４０と出力部３００を介して接続される。複数のシフトレジスタは、シフトレジスタ１１０、１２０及び１３０を含む。以降において、第１レジスタ部１００が有する複数のシフトレジスタを複数のシフトレジスタ１１０等とも記載する。複数のシフトレジスタ１１０等の回路構成は、例えば、同じである。
【0050】
シフトレジスタ１１０は、第１ラインの入力信号が入力されると、当該第１ラインの入力信号をクロック信号に応じて出力部３００のＯＲ回路３１０、及び、シフトレジスタ１２０に出力する。シフトレジスタ１１０から出力部３００のＯＲ回路３１０へ出力される出力信号は、最小フレーム期間における第１ラインのゲート制御信号の生成のために用いられる。また、シフトレジスタ１２０に出力される出力信号は、シフトレジスタ１２０における入力信号として用いられる。なお、第１ラインの入力信号は、例えば、第１ラインの初期化書き込み用の信号である。
【0051】
シフトレジスタ１２０は、シフトレジスタ１１０からの出力信号が入力されると、当該出力信号をクロック信号に応じて出力部３００のＯＲ回路３２０、及び、シフトレジスタ１３０に出力する。また、シフトレジスタ１３０は、シフトレジスタ１２０からの出力信号が入力されると、当該出力信号をクロック信号に応じて出力部３００のＯＲ回路３３０に出力する。
【0052】
第２レジスタ部２００は、最小フレーム期間及び追加期間のうち追加期間におけるスイッチトランジスタ３４のオン及びオフを制御するためのゲート制御信号を生成するための信号を出力する。第２レジスタ部２００は、複数のシフトレジスタ（シフトレジスタ回路）と、複数のＡＮＤ回路とを含んで構成される。複数のシフトレジスタは、直列接続されて構成され、それぞれがスイッチトランジスタ３４に接続される走査線４０とＡＮＤ回路及び出力部３００を介して接続される。
【0053】
複数のシフトレジスタは、シフトレジスタ２１０、２２０及び２３０を含む。以降において、第２レジスタ部２００が有する複数のシフトレジスタを複数のシフトレジスタ２１０等とも記載する。複数のシフトレジスタ２１０等の回路構成は、例えば、同じである。また、複数のＡＮＤ回路は、ＡＮＤ回路２１１、２２１及び２３１を含む。以降において、第２レジスタ部２００が有する複数のＡＮＤ回路を複数のＡＮＤ回路２１１等とも記載する。複数のＡＮＤ回路２１１等の回路構成は、例えば、同じである。
【0054】
また、複数のＡＮＤ回路２１１等には、全ラインのそれぞれで共通である全ライン共通信号が入力される。
【0055】
シフトレジスタ２１０は、第１ラインの入力信号が入力されると、当該第１ラインの入力信号をクロック信号に応じてＡＮＤ回路２１１、及び、シフトレジスタ２２０に出力する。ここで、シフトレジスタ２１０からＡＮＤ回路２１１に出力される出力信号を、第１ラインの１Ｈシフト信号（図６～図８参照）と記載する。なお、シフトレジスタ２１０からシフトレジスタ２２０に出力される信号も、例えば、第１ラインの１Ｈシフト信号と同様の信号である。
【0056】
ＡＮＤ回路２１１は、シフトレジスタ２１０からの第１ラインの１Ｈシフト信号、及び、全ライン共通信号が入力され、それぞれの信号がＨｉｇｈのときに、Ｈｉｇｈとなる信号をＯＲ回路３１０に出力し、それ以外においては、Ｌｏｗとなる信号をＯＲ回路３１０に出力する。ＡＮＤ回路２１１からＯＲ回路３１０に出力される出力信号は、追加期間における第１ラインのゲート制御信号の生成のために用いられる。
【0057】
同様に、ＡＮＤ回路２２１は、シフトレジスタ２２０からの第２ラインの１Ｈシフト信号（図６、図７参照）、及び、全ライン共通信号が入力され、それぞれの信号がＨｉｇｈのときに、Ｈｉｇｈとなる信号をＯＲ回路３２０に出力し、それ以外においては、Ｌｏｗとなる信号をＯＲ回路３２０に出力する。また、ＡＮＤ回路２３１は、シフトレジスタ２３０からの第３ラインの１Ｈシフト信号（図６、図７参照）、及び、全ライン共通信号が入力され、それぞれの信号がＨｉｇｈのときに、Ｈｉｇｈとなる信号をＯＲ回路３３０に出力し、それ以外においては、Ｌｏｗとなる信号をＯＲ回路３３０に出力する。
【0058】
なお、第１ラインの入力信号は、例えば、制御装置２０から入力される。
【0059】
出力部３００は、第１レジスタ部１００及び第２レジスタ部２００の少なくとも一方から出力される出力信号に基づいて、各ラインのゲート制御信号を出力する。
【0060】
ＯＲ回路３１０は、第１ラインのスイッチトランジスタ３４に接続される走査線４０に接続されており、当該走査線４０にゲート制御信号を出力する。ＯＲ回路３１０は、例えば、シフトレジスタ１１０からのＨｉｇｈレベルの信号、及び、ＡＮＤ回路２１１からのＨｉｇｈレベルの信号の少なくとも一方の信号が入力されると、第１ラインにＨｉｇｈとなるゲート制御信号、つまり第１ラインのスイッチトランジスタ３４をオフにするためのゲート制御信号を出力し、それ以外のときには、第１ラインにＬｏｗとなるゲート制御信号、つまり第１ラインのスイッチトランジスタ３４をオンにするためのゲート制御信号を出力する。
【0061】
ＯＲ回路３２０は、第２ラインのスイッチトランジスタ３４に接続される走査線４０に接続されており、当該走査線４０にゲート制御信号を出力する。ＯＲ回路３２０は、例えば、シフトレジスタ１２０からのＨｉｇｈレベルの信号、及び、ＡＮＤ回路２２１からのＨｉｇｈレベルの信号の少なくとも一方の信号が入力されると、第２ラインにＨｉｇｈとなるゲート制御信号、つまり第２ラインのスイッチトランジスタ３４をオフにするためのゲート制御信号を出力し、それ以外のときには、第２ラインにＬｏｗとなるゲート制御信号、つまり第２ラインのスイッチトランジスタ３４をオンにするためのゲート制御信号を出力する。
【0062】
ＯＲ回路３３０は、第３ラインのスイッチトランジスタ３４に接続される走査線４０に接続されており、当該走査線４０にゲート制御信号を出力する。ＯＲ回路３３０は、例えば、シフトレジスタ１３０からのＨｉｇｈレベルの信号、及び、ＡＮＤ回路２３１からのＨｉｇｈレベルの信号の少なくとも一方の信号が入力されると、第３ラインにＨｉｇｈとなるゲート制御信号、つまり第３ラインのスイッチトランジスタ３４をオフにするためのゲート制御信号を出力し、それ以外のときには、第３ラインにＬｏｗとなるゲート制御信号、つまり第３ラインのスイッチトランジスタ３４をオンにするためのゲート制御信号を出力する。
【0063】
ここで、制御装置２０の制御により生成されるゲート制御信号（上記のゲート駆動回路１４が出力する信号）について、比較例に係る制御装置の制御により生成されるゲート制御信号と比較しながら説明する。図４は、比較例に係る制御装置の制御によりゲート駆動回路１４から出力されるゲート制御信号の一例を示す図である。
【0064】
図４及び後述する図５は、図２に示すスイッチトランジスタ３４に入力されるゲート制御信号の波形を示す。図４及び図５に示す横軸は時間であり、縦軸は電圧を示す。また、図４及び図５に示す電圧がＬｏｗとなる期間は、スイッチトランジスタ３４がオンになる期間であり、発光期間に相当する。
【0065】
なお、最小フレーム期間は、一例として最高リフレッシュレート（例えば、１４４Ｈｚ）に相当する期間であるとする。最小フレーム期間は、最高リフレッシュレートが１４４Ｈｚである場合、およそ６．９４ｍｓｅｃである。最高リフレッシュレートは、例えば、最小ライン数に基づいて設定されており、制御装置２０における最高となるリフレッシュレートである。最高リフレッシュレートは、予め制御装置２０の記憶部に記憶されている。
【0066】
図４に示すように、比較例に係る制御装置では、最小フレーム期間の後に最高フレームレート（１４４Ｈｚ）の定数倍（図４の例では、５倍）のサブフレームレート（７２０Ｈｚ）で発光期間及び非発光期間を繰り返す追加期間が設けられている。最小フレーム期間は、時間ｔ１～ｔ３であり、時間ｔ１～ｔ２の間は非発光期間であり、時間ｔ２～ｔ３は、発光期間である。また、時間ｔ３以降は、追加期間であり、図４の例では、７２０Ｈｚのサブフレームレートで非発光期間と発光期間とが繰り返されている。時間ｔ３～ｔ４、及び、時間ｔ５～ｔ６は、非発光期間であり、時間ｔ４～ｔ５、及び、時間ｔ６～ｔ７は、発光期間である。また、時間ｔ３～ｔ５の期間は、追加期間における１回目のサブフレーム期間であり、時間ｔ５～ｔ７の期間は、追加期間における２回目のサブフレーム期間である。
【0067】
ここで、比較例に係る制御装置は、時間ｔ３の直後（追加期間における１回目のサブフレーム期間の開始直後）に次のフレームの映像信号を取得した場合、次のサブフレーム期間（追加期間における２回目のサブフレーム期間）を開始せず、次のフレームの映像信号における最小フレーム期間を開始する。これは、比較例に係る制御装置では、映像信号を取得してから当該映像信号に対応するフレーム期間が開始されるまでに最大で追加期間におけるサブフレーム期間の遅れが生じ得る、つまり次のフレームの画像に切り替える際のフレーム期間の開始が遅れ得ることを意味する。
【0068】
一方、本実施の形態に係る制御装置２０は、次のフレームの画像に切り替える際のフレーム期間の開始が遅れることを抑制する。図５は、本実施の形態に係る制御装置２０の制御によりゲート駆動回路１４から出力されるゲート制御信号の一例を示す図である。図５に示すゲート制御信号は、図３に示す出力部３００から出力される信号である。なお、図５に示す時間ｔ１１～ｔ１３に示すゲート制御信号は、図４に示す時間ｔ１～ｔ３のゲート制御信号と同じであり説明を省略する。なお、最小フレーム期間と追加期間とにより、フレーム期間が構成される。また、追加期間のうち破線領域Ｒの波形を拡大して示している。
【0069】
図５に示すように、制御装置２０は、時間ｔ１３以降の追加期間において、比較例に係る制御装置より短い周期で非発光期間及び発光期間を繰り返すように表示パネル１０を制御する。制御装置２０は、水平期間内に発光期間及び非発光期間を含む追加期間を設けるように制御するとも言える。図５の例では、１ライン期間ごと（図中の１Ｈごと）に非発光期間と発光期間とが繰り返されている。時間ｔ２１～ｔ２２、及び、時間ｔ２３～ｔ２４は、非発光期間である。時間ｔ２１～ｔ２２、及び、時間ｔ２３～ｔ２４は、例えば、同じ長さの期間である。また、時間ｔ２２～ｔ２３、及び、時間ｔ２４～ｔ２５は、発光期間である。時間ｔ２２～ｔ２３、及び、時間ｔ２４～ｔ２５は、同じ長さの期間である。また、時間ｔ２１～ｔ２３の期間は、追加期間におけるｍ（ｍは１以上の整数）回目の１ライン期間（個別追加期間の一例）であり、時間ｔ２３～ｔ２５の期間は、追加期間におけるｍ＋１回目の１ライン期間（個別追加期間の一例）である。
【0070】
なお、時間ｔ１１～時間ｔ１３までのゲート制御信号は、第１レジスタ部１００からの出力信号に基づいて生成されており、時間ｔ１３以降のゲート制御信号は、第２レジスタ部２００からの出力信号に基づいて生成されている。
【0071】
なお、１ライン期間は、最小フレーム期間が６．９４ｍｓｅｃであり、かつ、ライン数が２３１４のときに、例えば、３μｓｅｃとなるがこれに限定されない。
【0072】
ここで、制御装置２０は時間ｔ２１の直後（ｍ回目の１ライン期間の開始直後）に次のフレームの映像信号を取得した場合、次の１ライン期間（ｍ＋１回目の１ライン期間）から当該次のフレームの映像信号における最小フレーム期間を開始することができる。例えば、デューティ制御部は、フレーム期間の開始を示す信号を検出すると、検出時に実行している１ライン期間が終了した後、消光期間中に次のフレームのための初期化動作及び書き込み動作を実行させる制御信号をゲート駆動回路１４に出力する。つまり、デューティ制御部は、検出時に実行している１ライン期間が終了した後、次のフレームの最小フレーム期間を開始することができる。
【0073】
よって、制御装置２０では、映像信号を取得してから当該映像信号に対応するフレーム期間が開始されるまでに最大で１ライン期間しか遅れが生じない。これにより、本実施の形態に係る制御装置２０は、画像が切り替わるときの遅延を比較例に係る制御装置より抑制可能である。また、制御装置２０によれば、サブフレーム単位分の映像信号を記憶しておくバッファとなるメモリが不要となり、メモリ容量を低減することができるので、比較例に比べて安価で低発熱な制御装置を実現することができる。
【0074】
また、デューティ制御部は、フレーム期間の開始を示す信号を検出しないときには、一定の間隔の発光期間及び消光期間からなる１ライン期間を繰り返し実行させるゲート制御信号を生成するようにゲート駆動回路１４に制御信号を出力する。
【0075】
また、デューティ制御部は、現フレームの１以上の個別追加期間のそれぞれにおける発光期間の長さ（例えば、時間ｔ２２～ｔ２３、及び、時間ｔ２４～ｔ２５の長さ）と消光期間の長さ（例えば、時間ｔ２１～ｔ２２、及び、時間ｔ２３～ｔ２４の長さ）との比が、現フレームの最小フレーム期間における発光期間の長さ（例えば、時間ｔ１２～ｔ１３の長さ）と消光期間の長さ（例えば、時間ｔ１１～ｔ１２の長さ）との比と一致するように、１以上の個別追加期間のそれぞれの消光期間の長さを制御する。つまり、デューティ制御部は、消光期間の長さに応じた制御信号を生成しゲート駆動回路１４に出力する。
【0076】
なお、発光期間の長さ及び消光期間の長さのそれぞれは、１以上の個別追加期間のそれぞれにおいて一致する。このように、追加期間は、発光期間及び消光期間を一定の間隔で繰り返す期間であり、次のフレームが入力されるまでのブランキング期間であるとも言える。
【0077】
なお、制御装置２０は、例えば、１以上の個別追加期間のそれぞれにおける発光期間及び非発光期間の切り替えを、表示パネル１０の表示画面全体で同時に制御してもよい。制御装置２０は、表示パネル１０の各ラインのそれぞれで同時に発光期間及び消光期間の一方から他方のへ切り替えが行われるように制御信号を生成し、ゲート駆動回路１４に出力してもよい。なお、この追加期間において各ラインのそれぞれで同時に発光期間及び消光期間の一方から他方に切り替えるため、つまり追加期間において各ラインのスイッチトランジスタ３４のそれぞれを同時にオン及びオフの一方から他方に切り替えるための構成については、（実施の形態の変形例２）において説明する。
【0078】
なお、時間ｔ１１～ｔ１２では、画素回路３０の初期化動作、書き込み動作などが行われてもよい。画素回路３０の初期化とは、信号電圧に対応した電荷を画素容量３８に蓄積する（書き込まれる）前に、発光素子３２及びＥＬ容量３９に逆バイアスをかけて初期化、画素容量３８の電極間電圧を駆動トランジスタ３３の特性ズレに合わせて補正する（リセットする）ことである。また、画素回路３０の初期化期間とは、発光素子３２及びＥＬ容量３９に逆バイアスをかけて初期化、画素容量３８の電極間電圧を駆動トランジスタ３３の特性ズレにあわせて補正（リセット）しておくための期間である。なお、本実施の形態では、画素回路３０の初期化期間中には、発光素子３２が消光されている。換言すると、画素回路３０の初期化期間は、消光期間（非発光期間とも呼ばれる）に含まれる。
【0079】
なお、追加期間で、初期化動作及び書き込み動作は行われない。これにより、最小フレーム期間における表示パネル１０の輝度と追加期間における表示パネル１０の輝度とを近づけることができる。
【0080】
次に、追加期間に制御装置２０からゲート駆動回路１４に入力される制御信号、及び、ゲート駆動回路１４から表示部１２に出力されるゲート制御信号について、図６～図８を参照しながら説明する。図６は、本実施の形態に係るゲート駆動回路１４に入力される制御信号の一例を示す図である。図６では、複数のライン（表示ライン）のうち第１ライン～第３ラインに入力される１Ｈシフト信号を示す。図６に示す１Ｈシフト信号は、スイッチトランジスタ３４のゲートに入力されるゲート制御信号を生成するための信号であり、具体的には、追加期間に、第２レジスタ部２００のシフトレジスタからＡＮＤ回路へ出力される信号である。
【0081】
図７は、本実施の形態に係るゲート駆動回路１４の第１ラインに対応するＡＮＤ回路２１１に入力される制御信号と、当該制御信号に基づいて、第１ラインに対応するＡＮＤ回路２１１から出力される追加期間における第１ラインのゲート制御信号とを示す図である。図７に示す追加期間における第１ラインのゲート制御信号は、第１ラインに配置された複数のスイッチトランジスタ３４それぞれのゲートに入力される追加期間におけるゲート制御信号を示す。なお、第１ライン、第２ライン及び第３ラインは、表示部１２においてこの順に並んで形成された表示ラインである。
【0082】
図６に示すように、第１ラインに対応するＡＮＤ回路２１１～第３ラインに対応するＡＮＤ回路２３１に、順次１水平期間（１Ｈ）ごとズレた波形の１Ｈシフト信号が入力される。具体的には、時間ｔ３４においてＬｏｗからＨｉｇｈに切り替わる１Ｈシフト信号が第１ラインに対応するＡＮＤ回路２１１に入力され、時間ｔ３６においてＬｏｗからＨｉｇｈに切り替わる１Ｈシフト信号が第２ラインに対応するＡＮＤ回路２２１に入力され、時間ｔ３７においてＬｏｗからＨｉｇｈに切り替わる１Ｈシフト信号が第３ラインに対応するＡＮＤ回路２３１に入力される。例えば、第１ライン～第３ラインを含む複数のラインそれぞれの１Ｈシフト信号におけるＨｉｇｈ及びＬｏｗの期間は、同じである。
【0083】
図７に示すように、第１ラインに対応するＡＮＤ回路２１１には、第１ラインの１Ｈシフト信号と、全ライン共通信号とが入力される。第１ラインの１Ｈシフト信号は、第１ラインに対応するＡＮＤ回路２１１に入力されるシフト信号であり、図６に示す第１ラインの１Ｈシフト信号と同じ信号である。
【0084】
ゲート駆動回路１４は、例えば、出力部３００に複数のＯＲ回路３１０等を含んで構成される。そして、ゲート駆動回路１４は、例えば、第１ラインの１Ｈシフト信号及び全ライン共通信号のそれぞれがＬｏｗである期間にＬｏｗとなり、第１ラインの１Ｈシフト信号及び全ライン共通信号のいずれかがＨｉｇｈである期間にＨｉｇｈとなるゲート制御信号を出力するように構成される。これにより、第１ラインのゲート制御信号は、期間ｐ１、ｐ２、ｐ３及びｐ４（以降において、期間ｐ１等とも記載する）がＨｉｇｈ（非発光期間）となる信号となる。期間ｐ１等の時間的な長さを調整することにより、図５に示す追加期間における非発光期間と発光期間との長さが調整可能である。なお、期間ｐ１、ｐ２、ｐ３及びｐ４はそれぞれ、同じ長さの期間である。
【0085】
また、各ラインのゲート制御信号について、図８を参照しながら説明する。図８は、本実施の形態に係る各ラインのゲート制御信号を示す図である。図８に示すゲート制御信号は、ゲート駆動回路１４の出力部３００から出力され、スイッチトランジスタ３４に入力される信号である。
【0086】
最小フレーム期間のゲート制御信号は、第１レジスタ部１００からの出力信号に基づいて生成される信号である。第１ラインに対応するＯＲ回路３１０～第３ラインに対応するＯＲ回路３３０にかけて、順次１水平期間（１Ｈ）ごとズレた波形のゲート制御信号が出力される。具体的には、時間ｔ３１においてＬｏｗからＨｉｇｈに切り替わる第１ラインのゲート制御信号が第１ラインのスイッチトランジスタ３４のゲートに出力され、時間ｔ３２においてＬｏｗからＨｉｇｈに切り替わる第２ラインのゲート制御信号が第２ラインのスイッチトランジスタ３４のゲートに出力され、時間ｔ３３においてＬｏｗからＨｉｇｈに切り替わる第３ラインのゲート制御信号が第３ラインのスイッチトランジスタ３４のゲートに出力される。
【0087】
なお、次のフレームの最小フレーム期間のゲート制御信号は、最小フレーム期間のゲート制御信号と同じであってもよい。次のフレームの最小フレーム期間における時間ｔ３８は、最小フレーム期間における時間ｔ３１に対応する時間である。
【0088】
追加期間のゲート制御信号は、第２レジスタ部２００からの出力信号に基づいて生成される信号である。第１ラインに対応するＯＲ回路３１０～第３ラインに対応するＯＲ回路３３０から、順次１水平期間（１Ｈ）ごとズレた波形のゲート制御信号が出力される。具体的には、時間ｔ３５においてＬｏｗからＨｉｇｈに切り替わる第１ラインのゲート制御信号が第１ラインのスイッチトランジスタ３４のゲートに出力される。また、時間ｔ３５から１水平期間後に、ＬｏｗからＨｉｇｈに切り替わる第２ラインのゲート制御信号が第２ラインのスイッチトランジスタ３４のゲートに出力され、さらに、１水平期間後に、ＬｏｗからＨｉｇｈに切り替わる第３ラインのゲート制御信号が第３ラインのスイッチトランジスタ３４のゲートに出力される。１水平期間ごとに順次、各ラインの追加期間が開始される。
【0089】
期間ｐ２では、第１ライン及び第２ラインのゲート制御信号が同時にＨｉｇｈとなり、期間ｐ３及びｐ４では、第１ライン～第３ラインのゲート制御信号が同時にＨｉｇｈとなる。つまり、期間ｐ３～期間ｐ４においては、各ラインのスイッチトランジスタ３４のオン及びオフが同時に切り替えられる。
【0090】
【0091】
［２．制御装置の動作］
続いて、上記のように構成される制御装置２０の動作について、図９を参照しながら説明する。図９は、本実施の形態に係る制御装置２０の動作を示すフローチャートである。なお、図９に示すステップＳ１１～Ｓ１５は、１フレーム分の処理を示しており、フレームごとにステップＳ１１～Ｓ１５の処理が繰り返し実行される。
続いて、上記のように構成される制御装置２０の動作について、図９を参照しながら説明する。図９は、本実施の形態に係る制御装置２０の動作を示すフローチャートである。なお、図９に示すステップＳ１１～Ｓ１５は、１フレーム分の処理を示しており、フレームごとにステップＳ１１～Ｓ１５の処理が繰り返し実行される。
【0092】
図９に示すように、まず、制御装置２０は、外部の信号源から映像信号を取得する（Ｓ１１）。制御装置２０は、例えば、映像信号を記憶部に記憶する。
【0093】
次に、制御装置２０は、最小フレーム期間の発光を実行する（Ｓ１２）。最小フレーム期間は、図５に示す最小フレーム期間（時間ｔ１１～ｔ１３）に対応する期間である。制御装置２０は、非発光期間（時間ｔ１１～ｔ１２）において初期化動作及び書き込み動作を行った後、時間ｔ１２においてスイッチトランジスタ３４のゲートに入力されるゲート制御信号をＬｏｗとすることで発光期間を開始する。
【0094】
次に、制御装置２０は、次のフレームの映像信号を取得したか否かを判定する（Ｓ１３）。制御装置２０は、次のフレームの映像信号を取得している場合（Ｓ１３でＹｅｓ）、本フレームにおける処理を終了し、次のフレームの映像信号を取得していない場合（Ｓ１３でＮｏ）、ステップＳ１４に進む。
【0095】
次に、制御装置２０は、１ライン単位でブランキング期間（追加期間）を延長する（Ｓ１４）。ブランキング期間は、図５に示す時間ｔ１３以降に対応する期間である。制御装置２０は、新たに初期化動作及び書き込み動作を行うことなく、つまりステップＳ１１で取得された映像信号の信号電圧に応じた電荷が画素容量３８に蓄積された状態で、１ライン期間ごとに発光期間と非発光期間とが設けられるように、スイッチトランジスタ３４のゲートに入力されるゲート制御信号を制御する。
【0096】
次に、制御装置２０は、次のフレームの映像信号を取得したか否かを判定する（Ｓ１５）。ステップＳ１５は、例えば、ブランキング期間中に継続して行われる。
【0097】
制御装置２０は、ブランキング期間中に次のフレームの映像信号を取得した場合（Ｓ１５でＹｅｓ）、本フレームにおける処理を終了し、ブランキング期間中に次のフレームの映像信号を取得していない場合（Ｓ１５でＮｏ）、ステップＳ１４に進む。例えば、次のフレームの映像信号を取得するまで、１ライン単位でブランキング期間が延長される。言い換えると、ブランキング期間（追加期間）は、例えば、次のフレームが入力されるまで継続される。
【0098】
［３．効果など］
以上のように、本実施の形態に係る制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネル１０の制御装置２０である。制御装置２０は、予め定められたライン数を超える長さのフレームが入力された場合、当該予め定められたライン数に対応するフレーム期間と、フレーム期間の後に追加される追加期間とにより画像を表示させるように表示パネル１０を制御する。そして、追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である。
以上のように、本実施の形態に係る制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネル１０の制御装置２０である。制御装置２０は、予め定められたライン数を超える長さのフレームが入力された場合、当該予め定められたライン数に対応するフレーム期間と、フレーム期間の後に追加される追加期間とにより画像を表示させるように表示パネル１０を制御する。そして、追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、１以上の個別追加期間のそれぞれは、所定のライン数に対応する期間である。
【0099】
これにより、制御装置２０は、フレームごとにライン数が異なっても発光デューティを一定にすることができるので、フリッカが視認されることを抑制することができる。また、制御装置２０は、発光期間及び非発光期間を含むライン期間が繰り返されるように追加期間を設けるので、次のフレームが入力された場合に、当該ライン単位で切り替え可能である。よって、制御装置２０は、フリッカ現象を抑制しつつ、かつ、画像が切り替わるときの遅延を抑制することができる。
【0100】
また、所定のライン数は、１ラインであり、所定のライン数に対応する期間は、１ラインに対応する期間である。
【0101】
これにより、制御装置２０は、画像の切り替え時の遅延を１ライン期間以下とすることが可能となるので、画像が切り替わるときの遅延をより抑制し得る。
【0102】
また、制御装置２０は、現フレームの１以上の個別追加期間のそれぞれにおける発光期間の長さ、及び、消光期間の長さの比が、当該現フレームのフレーム期間における発光期間の長さ、及び、消光期間の長さの比と一致するように、１以上の個別追加期間のそれぞれの消光期間の長さを制御する。
【0103】
これにより、制御装置２０は、追加期間と予め定められたフレーム期間との間で発光期間と消光期間との比が変わらないことによりフリッカが視認されることを抑制することができる。よって、制御装置２０は、さらにフリッカ現象を抑制することができる。
【0104】
また、制御装置２０は、次のフレームが入力されるまで追加期間を継続する。
【0105】
これにより、制御装置２０は、フレーム期間がフレームごとに一定の範囲で変動等する場合であっても、画像が途切れることなく、画像を表示することができる。
【0106】
また、制御装置２０は、追加期間における現個別追加期間において次のフレームが入力されると、現個別追加期間の終了後に次のフレームに対応するフレーム期間を開始するように制御する。
【0107】
これにより、制御装置２０は、画像の切り替え時の遅延を１ライン期間以下とすることができるので、画像が切り替わるときの遅延をより確実に抑制することができる。
【0108】
また、表示パネル１０を構成する画素は、有機ＥＬ素子を含む電流駆動で発光する発光素子からなる。
【0109】
これにより、ＧＰＵの処理能力等によりフレーム期間が大きく変動しても、ＯＬＥＤを用いた表示パネル１０においてフリッカが視認されないようにすること、及び、画像の切り替え時の遅延を抑制することができる。つまり、フレーム期間が変動しても、ＯＬＥＤを用いた表示パネル１０のフリッカ現象及び画像の遅延を抑制することができる。
【0110】
また、以上のように、本実施の形態に係る表示装置１は、上記の制御装置２０と、制御装置２０からの制御信号が入力されるゲート駆動回路１４、及び、制御装置２０からの出力映像信号が入力されるソース駆動回路１６を有する表示パネル１０とを備える。
【0111】
これにより、フリッカ現象及び画像の遅延を抑制可能な表示装置１を実現することができる。
【0112】
また、以上のように、本実施の形態に係る制御方法は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネル１０の制御方法である。当該制御方法は、予め定められたライン数を超える長さのフレームが入力された場合、当該予め定められたライン数に対応するフレーム期間と、フレーム期間の後に追加される追加期間とにより画像を表示させるように表示パネル１０を制御する。そして、追加期間は、それぞれが発光期間及び消光期間を含む１以上の個別追加期間を含み、１以上の個別追加期間のそれぞれは、所定のライン数に対応するライン期間単位の期間である。
【0113】
これにより、上記の制御装置２０と同様の効果を奏する。
【0114】
（実施の形態の変形例１）
上記実施の形態では、制御装置は、追加期間において、１ライン期間ごとに発光期間と非発光期間とを設けるための制御を行っていたが、発光期間と非発光期間とは１ライン期間ごとに設けられることに限定されず、ｎ（ｎは２以上の整数）ライン期間ごとに発光期間と非発光期間とが設けられてもよい。以下では、ｎライン期間ごとに発光期間と非発光期間とを設けるための制御を行う制御装置について、図１０～図１２を参照しながら説明する。図１０は、本変形例に係る制御装置の制御によりゲート駆動回路１４から出力されるゲート制御信号の一例を示す図である。図１０は、図５に示す破線領域Ｒに対応する本変形例に係るゲート制御信号（追加期間にスイッチトランジスタ３４のゲートに出力されるゲート制御信号）を拡大して示す図である。
上記実施の形態では、制御装置は、追加期間において、１ライン期間ごとに発光期間と非発光期間とを設けるための制御を行っていたが、発光期間と非発光期間とは１ライン期間ごとに設けられることに限定されず、ｎ（ｎは２以上の整数）ライン期間ごとに発光期間と非発光期間とが設けられてもよい。以下では、ｎライン期間ごとに発光期間と非発光期間とを設けるための制御を行う制御装置について、図１０～図１２を参照しながら説明する。図１０は、本変形例に係る制御装置の制御によりゲート駆動回路１４から出力されるゲート制御信号の一例を示す図である。図１０は、図５に示す破線領域Ｒに対応する本変形例に係るゲート制御信号（追加期間にスイッチトランジスタ３４のゲートに出力されるゲート制御信号）を拡大して示す図である。
【0115】
図１０に示すように、本変形例に係る制御装置は、追加期間において、ｎライン期間（ｎＨ）ごとに発光期間及び非発光期間を繰り返すように制御する。時間ｔ４１～ｔ４２、及び、時間ｔ４３～ｔ４４は、非発光期間である。ｎライン期間は、２以上のラインに対応する期間である。ｎライン期間は、所定のライン数に対応する期間の一例であり、例えば、所定のライン数が２倍になるとｎライン期間も２倍になってもよい。
【0116】
時間ｔ４１～ｔ４２、及び、時間ｔ４３～ｔ４４は、例えば、同じ長さの期間である。また、時間ｔ４２～ｔ４３、及び、時間ｔ４４～ｔ４５は、発光期間である。時間ｔ４２～ｔ４３、及び、時間ｔ４４～ｔ４５は、同じ長さの期間である。また、時間ｔ４１～ｔ４３の期間は、追加期間におけるｍ（ｍは１以上の整数）回目のｎライン期間であり、時間ｔ４３～ｔ４５の期間は、追加期間におけるｍ＋１回目のｎライン期間である。ｎラインは、所定のライン数の一例である。
【0117】
次に、ｎ＝２（所定のライン数＝２）の場合の制御について、図１１及び図１２を参照しながら説明する。図１１は、本変形例に係る制御装置の制御によりゲート駆動回路１４から出力されるゲート制御信号と、表示パネル１０の動作とを示す図である。なお、ｎは２に限定されず、例えば、３以上に設定されてもよく、２のべき乗に設定されてもよい。ｎの値は、予め設定されており、制御装置の記憶部に記憶されていてもよい。なお、図１１に示すゲート制御信号は、ゲート駆動回路１４からスイッチトランジスタ３４のゲートに出力される信号である。
【0118】
図１１に示すように、制御装置は、最小フレーム期間の後の追加期間（時間ｔ５１以降の期間）において、２ライン期間（２Ｈ）ごとに非発光期間（消光）、及び、発光期間（発光）を繰り返すように制御してもよい。時間ｔ５１～ｔ５２、ｔ５２～ｔ５３、及び、ｔ５３～ｔ５４の期間のそれぞれは、互いに等しい期間（２Ｈ）である。また、２ライン期間のそれぞれにおいて、発光期間の長さと非発光期間の長さとの比は、同じである。
【0119】
２ライン期間のそれぞれは、スイッチトランジスタ３４のゲートに入力されるゲート制御信号がＨｉｇｈとなる時間（例えば、時間ｔ５１、ｔ５２及びｔ５３）からゲート制御信号がＬｏｗとなるまでの期間は消光する。ｎ＝２の場合、２ラインの描画期間ごと（２Ｈごと）に１サイクルデューティ区間（非発光期間及び発光期間）が終了する。
【0120】
次に、上記のように２ライン期間ごとに非発光期間及び発光期間を繰り返す場合の画素回路３０への書き込み動作について、図１２を参照しながら説明する。図１２は、本変形例に係る制御装置が行う書き込み動作を説明するための図である。図１２に示すＨｉｇｈ及びＬｏｗが示す直線は、ゲート駆動回路１４から選択トランジスタ３５に入力されるゲート制御信号を示す。
【0121】
図１２に示すように、制御装置は、２ラインごとに書き込み動作を行わせる。つまり、２ラインにおいて、同じ信号線４２に接続された画素回路３０の画素容量３８には、同じ電荷量が蓄積される。例えば、制御装置は、２ライン（２以上のラインの一例）に同時に信号電圧を書き込むための制御信号を表示パネル１０に出力してもよい。つまり、２ラインにおいて、同じ信号線４２に接続された画素回路３０の画素容量３８には、同じ電荷量が同時に蓄積されてもよい。
【0122】
例えば、並んで配置される第１ライン及び第２ラインは、同時に書き込みが行われ、並んで配置される第３ライン及び第４ラインは、第１ライン及び第２ラインの書き込みの後に同時に書き込みが行われ、並んで配置される第５ライン及び第６ラインは、第３ライン及び第４ラインの書き込みの後に同時に書き込みが行われる。例えば、時間ｔ６１及びｔ６２の間において、第１ライン及び第２ラインに同時に書き込みが行われ、時間ｔ６３及びｔ６４の間において、第３ライン及び第４ラインに同時に書き込みが行われ、時間ｔ６５及びｔ６６の間において、第５ライン及び第６ラインに同時に書き込みが行われる。
【0123】
このような表示パネル１０のゲート駆動回路は、例えば、連続する２つのライン（例えば、第１ライン及び第２ライン、第３ライン及び第４ライン、第５ライン及び第６ラインなど）の選択トランジスタ３５のそれぞれに同一のゲート制御信号を出力可能に構成される。例えば、第１ライン及び第２ラインの選択トランジスタ３５のそれぞれは、同時にオン及びオフを行い、第３ライン及び第４ラインの選択トランジスタ３５のそれぞれは、同時にオン及びオフを行い、第５ライン及び第６ラインの選択トランジスタ３５のそれぞれは、同時にオン及びオフを行う。
【0124】
このように、所定のライン数の一例である２ラインは、同じ信号電圧が書き込まれるラインであってもよい。なお、所定のライン数は、同じ信号電圧が書き込まれるラインであることに限定されない。
【0125】
以上のように、本変形例に係る制御装置における所定のライン数に対応する期間は、２以上のラインに対応する期間である。
【0126】
これにより、制御装置は、所定のライン数が１ラインである場合に比べてスイッチトランジスタ３４のオン及びオフの頻度を低減することができるので、スイッチング電力を削減することができる。つまり、本変形例に係る制御装置によれば、省エネルギー性能が向上した表示装置を実現し得る。
【0127】
また、制御装置は、２以上のラインに同時に信号電圧を書き込むための制御信号を表示パネル１０に出力する。
【0128】
これにより、２以上のラインに同時に信号電圧を書き込むための制御信号を出力するだけで、省エネルギー性能が向上した表示装置を実現し得る。
【0129】
（実施の形態の変形例２）
上記実施の形態及び変形例１においてゲート駆動回路１４の構成について説明したが、ゲート駆動回路１４の構成は上記実施の形態及び変形例１の構成に限定されない。ゲート駆動回路１４の他の例について、図１３及び図１４を参照しながら説明する。なお、表示装置におけるゲート駆動回路の構成以外は、上記実施の形態と同様であってもよく、説明を省略する。図１３は、本変形例に係るゲート駆動回路１４ａの構成を示す図である。
上記実施の形態及び変形例１においてゲート駆動回路１４の構成について説明したが、ゲート駆動回路１４の構成は上記実施の形態及び変形例１の構成に限定されない。ゲート駆動回路１４の他の例について、図１３及び図１４を参照しながら説明する。なお、表示装置におけるゲート駆動回路の構成以外は、上記実施の形態と同様であってもよく、説明を省略する。図１３は、本変形例に係るゲート駆動回路１４ａの構成を示す図である。
【0130】
図１３に示すように、ゲート駆動回路１４ａは、第１レジスタ部１００と、出力部３００とを有する。
【0131】
第１レジスタ部１００は、実施の形態の図３に示す第１レジスタ部１００と同様であり、説明を省略する。第１レジスタ部１００は、最小フレーム期間及び追加期間のうち最小フレーム期間におけるスイッチトランジスタ３４のオン及びオフを制御するためのゲート制御信号を生成するための出力信号を出力する。
【0132】
出力部３００は、第１レジスタ部１００からの出力信号、及び、全ライン共通信号の少なくとも一方の信号に基づいて、各ラインのゲート制御信号を出力する。本変形例に係る出力部３００の構成は、実施の形態の図３に示す出力部３００と、全ライン共通信号が直接入力される点において相違する。
【0133】
ＯＲ回路３１０は、第１ラインのスイッチトランジスタ３４に接続される走査線４０に接続されており、当該走査線４０にゲート制御信号を出力する。ＯＲ回路３１０は、シフトレジスタ１１０からのＨｉｇｈレベルの信号、及び、全ライン共通信号のＨｉｇｈレベルの信号の少なくとも一方の信号が入力されると、第１ラインにＨｉｇｈとなるゲート制御信号、つまりスイッチトランジスタ３４をオフにするためのゲート制御信号を出力し、シフトレジスタ１１０からの出力信号及び全ライン共通信号のそれぞれがＬｏｗレベルの信号である場合には、第１ラインにＬｏｗとなるゲート制御信号、つまりスイッチトランジスタ３４をオンにするためのゲート制御信号を出力する。
【0134】
最小フレーム期間では、ＯＲ回路３１０は、シフトレジスタ１１０からの出力信号に基づいて、Ｈｉｇｈ又はＬｏｗの第１ラインのゲート制御信号を出力する。このとき、全ライン共通信号は、例えば、Ｌｏｗが入力される。
【0135】
追加期間では、ＯＲ回路３１０は、制御装置２０からの全ライン共通信号に基づいて、Ｈｉｇｈ又はＬｏｗの第１ラインのゲート制御信号を出力する。そのため、ＯＲ回路３１０を含む出力部３００が有する全てのＯＲ回路は、同一のゲート制御信号を出力する。例えば、追加期間では、第１ラインのゲート制御信号、第２ラインのゲート制御信号、及び、第３ラインのゲート制御信号は、同一の信号となり得る。
【0136】
【0137】
図１４に示すように、最小フレーム期間のゲート制御信号は、第１レジスタ部１００からの出力信号のＨｉｇｈ及びＬｏｗの切り替えに基づいて生成される。第１ラインに対応するＯＲ回路３１０～第３ラインに対応するＯＲ回路３３０から、順次１水平期間（１Ｈ）ごとズレた波形のゲート制御信号が出力される。
【0138】
追加期間のゲート制御信号は、全ライン共通信号のＨｉｇｈ及びＬｏｗの切り替えに基づいて生成される信号である。第１ラインに対応するＯＲ回路３１０～第３ラインに対応するＯＲ回路３３０から、時間ｔ３５において同時に追加期間におけるゲート制御信号の出力が開始される。具体的には、時間ｔ３５においてＬｏｗからＨｉｇｈに切り替わる第１ライン～第３ラインのゲート制御信号が第１ライン～第３ラインの全てのスイッチトランジスタ３４のゲートに出力される。このように、本変形例では、各ラインの追加期間が同時に開始される。つまり、本変形例では、１以上の個別追加期間を含む追加期間において、表示パネル１０の表示画面全体で同時に発光期間及び非発光期間の切り替えが制御される。
【0139】
なお、本変形例において、表示パネル１０は、液晶パネル（ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ））であってもよい。つまり、表示パネル１０を構成する画素は、液晶素子から構成されていてもよい。この場合、表示装置１はさらに、バックライトスキャンを行うバックライトを有していてもよい。また、制御装置２０は、ＬＣＤの光源として設けられるバックライトの発光及び非発光により全画面同時に発光期間及び非発光期間を切り替えることが可能となるので、例えば、ＬＣＤのバックライトを用いて全画面同時に当該バックライトの発光及び非発光を制御することによっても、個別追加期間を実現することができる。例えば、発光期間は、バックライトスキャンにおけるバックライトが点灯される期間であり、消光期間は、バックライトが消灯される期間であってもよい。
【0140】
ここでバックライトスキャンとは、書き換え対象となる画素を含むライン付近のバックライトを順次オフしていく技術である。また、液晶のバックライトは、通常、映像に同期していない。しかし、本変形例では、バックライトスキャンさせる際に、映像に同期して動作させ、発光期間を、バックライトスキャンにおけるバックライトが点灯される期間とし、消光期間を、バックライトが消灯される期間とする。
【0141】
以上のように、本変形例に係る制御装置２０は、１以上の個別追加期間のそれぞれにおける発光期間及び非発光期間の切り替えを、表示パネル１０の表示画面全体で同時に制御する。
【0142】
これにより、制御装置２０は、ゲート駆動回路１４を単純化することができるので、ゲート駆動回路１４の回路面積を低減することができる。
【0143】
また、表示パネル１０は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）である。
【0144】
これにより、ＬＣＤにおいて、ゲート駆動回路１４の回路面積を低減することができる。
【0145】
また、表示パネル１０は、ＬＣＤであり、追加期間における発光期間は、バックライトスキャンにおけるバックライトが点灯される期間であり、追加期間における消光期間は、バックライトが消灯される期間である。
【0146】
これにより、バックライトスキャンのフレーム期間が大きく変動しても、液晶を用いた表示パネル１０においてフリッカが視認されないようにすることができる。つまり、バックライトスキャンのフレーム期間が変動しても、液晶を用いた表示パネル１０のフリッカ現象を抑制することができる。また、追加期間において、ｎライン数単位の期間でバックライトの発光態様を切り替えることができるので、サブフレーム単位でバックライトの発光態様を切り替える場合に比べて、画像が切り替わるときの遅延を抑制することができる。
【0147】
（その他の実施の形態）
以上、一つ又は複数の態様に係る制御装置等について、各実施の形態に基づいて説明したが、本開示は、この各実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれてもよい。
以上、一つ又は複数の態様に係る制御装置等について、各実施の形態に基づいて説明したが、本開示は、この各実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれてもよい。
【0148】
例えば、上記実施の形態等において、画像を表示する表示パネルを構成する画素は、有機ＥＬ素子である例について説明したが、液晶素子であってもよい。この場合、発光期間は、バックライトスキャンにおけるバックライトが点灯される期間であり、消光期間は、バックライトが消灯される期間であってもよい。
【0149】
これにより、バックライトスキャンのフレーム期間が大きく変動しても、液晶を用いた表示パネルにおいてフリッカが視認されないようにすることができる。つまり、バックライトスキャンのフレーム期間が変動しても、液晶を用いた表示パネルのフリッカ現象を抑制することができる。また、追加期間において、ｎライン数単位の期間でバックライトの発光態様を切り替えることができるので、サブフレーム単位でバックライトの発光態様を切り替える場合に比べて、画像が切り替わるときの遅延を抑制することができる。
【0150】
また、上記実施の形態等では、制御装置は、追加期間における現個別追加期間において次のフレームが入力されると、現個別追加期間の終了後に次のフレームに対応する最小フレーム期間を開始するように表示パネルを制御する例について説明したが、これに限定されない。制御装置は、次のフレームが入力された後、所定の個別追加期間経過後に次のフレームに対応する最小フレーム期間を開始するように表示パネルを制御してもよい。
【0151】
また、上記実施の形態等において、各構成要素は、専用のハードウェアで構成されるか、各構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。各構成要素は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）又はプロセッサなどのプログラム実行部が、ハードディスク又は半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
【0152】
また、フローチャートにおける各ステップが実行される順序は、本開示を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が他のステップと同時（並列）に実行されてもよいし、上記ステップの一部は実行されなくてもよい。
【0153】
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
【0154】
また、上記実施の形態等に係る制御装置は、単一の装置（例えば、単一のＩＣチップ）として実現されてもよいし、複数の装置（例えば、複数のＩＣチップ）により実現されてもよい。
【0155】
また、上記実施の形態等で説明した制御装置の各構成要素は、ソフトウェアとして実現されても良いし、典型的には、集積回路であるＬＳＩとして実現されてもよい。これらは、個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）又は、ＬＳＩ内部の回路セルの接続若しくは設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。更には、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて構成要素の集積化を行ってもよい。
【0156】
システムＬＳＩは、複数の処理部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを含んで構成されるコンピュータシステムである。ＲＯＭには、コンピュータプログラムが記憶されている。マイクロプロセッサが、コンピュータプログラムに従って動作することにより、システムＬＳＩは、その機能を達成する。
【0157】
【0158】
また、例えば、プログラムは、コンピュータに実行させるためのプログラムであってもよい。また、本開示の一態様は、そのようなプログラムが記録された、コンピュータ読み取り可能な非一時的な記録媒体であってもよい。例えば、そのようなプログラムを記録媒体に記録して頒布又は流通させてもよい。例えば、頒布されたプログラムを、他のプロセッサを有する装置にインストールして、そのプログラムをそのプロセッサに実行させることで、その装置に、上記各処理を行わせることが可能となる。
【0159】
また、これらの全般的又は具体的な態様は、システム、方法、集積回路、コンピュータプログラム又はコンピュータで読み取り可能なＣＤ－ＲＯＭ等の非一時的記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム又は記録媒体の任意な組み合わせで実現されてもよい。プログラムは、記録媒体に予め記憶されていてもよいし、インターネット等を含む広域通信網を介して記録媒体に供給されてもよい。
【産業上の利用可能性】
【0160】
本開示は、特に、高速及び高解像度の表示が要望されるテレビシステム、ゲーム機及びパーソナルコンピュータのディスプレイ等の技術分野に有用である。
【符号の説明】
【0161】
１ 表示装置
１０ 表示パネル
１２ 表示部
１４、１４ａ ゲート駆動回路
１６ ソース駆動回路
２０ 制御装置
３０ 画素回路
３２ 発光素子
３３ 駆動トランジスタ
３４、３６、３７ スイッチトランジスタ
３５ 選択トランジスタ
３８ 画素容量
３９ ＥＬ容量
４０ 走査線
４２ 信号線
１００ 第１レジスタ部
１１０、１２０、１３０、２１０、２２０、２３０ シフトレジスタ
２００ 第２レジスタ部
２１１、２２１、２３１ ＡＮＤ回路
３００ 出力部
３１０、３２０、３３０ ＯＲ回路
１０ 表示パネル
１２ 表示部
１４、１４ａ ゲート駆動回路
１６ ソース駆動回路
２０ 制御装置
３０ 画素回路
３２ 発光素子
３３ 駆動トランジスタ
３４、３６、３７ スイッチトランジスタ
３５ 選択トランジスタ
３８ 画素容量
３９ ＥＬ容量
４０ 走査線
４２ 信号線
１００ 第１レジスタ部
１１０、１２０、１３０、２１０、２２０、２３０ シフトレジスタ
２００ 第２レジスタ部
２１１、２２１、２３１ ＡＮＤ回路
３００ 出力部
３１０、３２０、３３０ ＯＲ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】