特開 2023-5786 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023005786

(43)【公開日】2023-01-18

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230111BHJP

   H01L 29/12 20060101ALI20230111BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 653A

H01L29/78 652F

H01L29/78 652T

H01L29/78 652D

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021107965

(22)【出願日】2021-06-29

(71)【出願人】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】山下 侑佑

(72)【発明者】

【氏名】斎藤 順

(57)【要約】

【課題】電界シールド領域からのキャリア注入を抑える技術を提供する。
【解決手段】半導体装置の半導体層は、ボディ領域の下面から深部に向けて伸びており、トレンチゲートから離れて配置されているｐ型の電界シールド領域を有している。半導体層を平面視したときに、電界シールド領域は、ボディ領域のコンタクト部が存在する範囲には配置されていない。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１主面と第２主面を有する半導体層と、
前記半導体層の第１主面を被覆するように設けられているドレイン電極と、
前記半導体層の第２主面を被覆するように設けられているソース電極と、
前記半導体層の前記第２主面から深部に向けて伸びているトレンチゲートと、を備えており、
前記半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に設けられているボディ領域であって、前記トレンチゲートの側面に対向する位置に配置されているチャネル部と、前記第２主面に露出する位置に配置されているとともに前記ソース電極に接しているコンタクト部と、を有する第２導電型のボディ領域と、
前記ボディ領域上に設けられており、前記トレンチゲートの側面に対向する位置に配置されているとともに前記ソース電極に接している第１導電型のソース領域と、
前記ボディ領域の下面から深部に向けて伸びており、前記トレンチゲートから離れて配置されている第２導電型の電界シールド領域と、を有しており、
前記半導体層を平面視したときに、前記電界シールド領域は、前記コンタクト部が存在する範囲には配置されていない、半導体装置。

【請求項2】

前記半導体層を平面視したときに、前記電界シールド領域は、前記ソース領域が存在する範囲に配置されている、請求項１に記載の半導体装置。

【請求項3】

前記コンタクト部は、前記チャネル部よりも第２導電型不純物の濃度が濃い、請求項１又は２に記載の半導体装置。

【請求項4】

前記半導体層はさらに、前記トレンチゲートの前記底面に対向する位置に配置されている第２導電型の底部領域、を有している、請求項１～３のいずれか一項に記載の半導体装置。

【請求項5】

前記底部領域は、前記トレンチゲートの底面から離れて配置されており、
前記底部領域と前記トレンチゲートの底面の間の距離は、ビルトインポテンシャルによって前記底部領域から伸びる空乏層の長さ以下である、請求項４に記載の半導体装置。

【請求項6】

前記電界シールド領域の最大深さは、前記トレンチゲートよりも浅い、請求項４又は５に記載の半導体装置。

【請求項7】

前記半導体層は、炭化珪素である、請求項１～６のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書が開示する技術は、半導体装置に関する。

【背景技術】

【0002】

トレンチゲートを備えた半導体装置の開発が進められている。トレンチゲートの底部の電界を緩和するために、ボディ領域の下面から深部に向けて伸びているｐ型の電界シールド領域を備えた半導体装置が提案されており、その一例が特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１－２６７５７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

このような電界シールド領域が設けられていると、逆バイアスが印加されたときに電界シールド領域から多量のキャリアがドリフト領域に注入される。このような多量のキャリア注入によって半導体装置の電気的特性が劣化する虞がある。本明細書は、電界シールド領域からのキャリア注入を抑える技術を提供する。

【課題を解決するための手段】

【0005】

本明細書が開示する半導体装置の一実施形態は、第１主面と第２主面を有する半導体層と、前記半導体層の第１主面を被覆するように設けられているドレイン電極と、前記半導体層の第２主面を被覆するように設けられているソース電極と、前記半導体層の前記第２主面から深部に向けて伸びているトレンチゲートと、を備えることができる。前記半導体層は、第１導電型のドリフト領域と、第２導電型のボディ領域と、第１導電型のソース領域と、第２導電型の電界シールド領域と、を有することができる。前記ボディ領域は、前記ドリフト領域上に設けられている。前記ボディ領域は、前記トレンチゲートの側面に対向する位置に配置されているチャネル部と、前記第２主面に露出する位置に配置されているとともに前記ソース電極に接しているコンタクト部と、を有している。前記ソース領域は、前記ボディ領域上に設けられており、前記トレンチゲートの側面に対向する位置に配置されているとともに前記ソース電極に接している。前記電界シールド領域は、前記ボディ領域の下面から深部に向けて伸びており、前記トレンチゲートから離れて配置されている。前記半導体層を平面視したときに、前記電界シールド領域は、前記コンタクト部が存在する範囲には配置されていない。例えば、前記半導体層を平面視したときに、前記電界シールド領域は、前記ソース領域が存在する範囲に配置されていてもよい。この半導体装置では、キャリアの供給源となる前記コンタクト部の下方に前記電界シールド領域が配置されていないので、前記電界シールド領域からのキャリア注入が抑えられる。

【0006】

上記実施形態の半導体装置では、前記コンタクト部が、前記チャネル部よりも第２導電型不純物の濃度が濃くてもよい。この半導体装置では、前記コンタクト部の濃度が濃い場合であっても、前記電界シールド領域が前記コンタクト部の下方に配置されていないので、前記電界シールド領域からのキャリア注入が抑えられる。

【0007】

上記実施形態の半導体装置では、前記半導体層はさらに、前記トレンチゲートの前記底面に対向する位置に配置されている第２導電型の底部領域を有していてもよい。この半導体装置では、前記トレンチゲートの底部の電界を緩和される。

【0008】

上記実施形態の半導体装置では、前記底部領域が、前記トレンチゲートの底面から離れて配置されていてもよい。この場合、前記底部領域と前記トレンチゲートの底面の間の距離は、ビルトインポテンシャルによって前記底部領域から伸びる空乏層の長さ以下である。この半導体装置では、前記底部領域が前記トレンチゲートの底面から離れて配置されているので、前記底部領域を設けたことによるオン抵抗の増大を抑えることができる。さらに、この半導体装置では、前記底部領域を前記トレンチゲートの底面から離したとしても、帰還容量の増加を抑えることができる。

【0009】

上記実施形態の半導体装置では、前記電界シールド領域の最大深さが、前記トレンチゲートよりも浅くてもよい。この半導体装置では、前記電界シールド領域を設けたことによるオン抵抗の増大が抑えられる。

【0010】

上記実施形態の半導体装置では、前記半導体層が炭化珪素であってもよい。前記半導体層が炭化珪素の場合、多量のキャリア注入によって結晶の転移の成長が懸念される。上記実施形態の半導体装置は、キャリア注入を抑えることができるので、このような懸念に対処することができる。即ち、上記実施形態の半導体装置は、前記半導体層が炭化珪素の場合に特に有用である。

【図面の簡単な説明】

【0011】

【図1】第１実施形態の半導体装置の要部斜視図であり、ソース電極及び層間絶縁膜を除去した斜視図を模式的に示す。

【図2】第１実施形態の半導体装置の要部断面図であり、図１のII-II線に対応した断面図を模式的に示す。

【図3】第１実施形態の半導体装置の要部断面図であり、図１のIII-III線に対応した断面図を模式的に示す。

【図4】第１実施形態の半導体装置の要部断面図であり、図１のIV-IV線に対応した断面図を模式的に示す。

【図5】比較例１の半導体装置の要部斜視図を模式的に示す。

【図6】比較例２の半導体装置の要部斜視図を模式的に示す。

【図7】本実施形態の半導体装置と比較例１と比較例２の各々について、オンからオフへの過渡期間におけるドレイン領域とドリフト領域の界面の正孔濃度を計算した結果を示す。

【図8】本実施形態の半導体装置と比較例１と比較例２の各々について、内蔵のｐｎダイオードのリカバリ特性を計算した結果を示す。

【図9】変形例の半導体装置の要部斜視図を模式的に示す。

【発明を実施するための形態】

【0012】

図１～４に示されるように、半導体装置１は、縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置であり、半導体層１０と、半導体層１０の裏面を被覆するように設けられているドレイン電極２２と、半導体層１０の表面を被覆するように設けられているソース電極２４と、半導体層１０の表層部に設けられている複数のトレンチゲート３０と、を備えている。以下では、半導体層１０の厚み方向をｚ方向といい、半導体層１０の表面に平行な一方向（ｚ方向に直交する一方向）をｘ方向といい、ｘ方向及びｚ方向に直交する方向をｙ方向という。この例では、複数のトレンチゲート３０はストライプ状に配置されており、各トレンチゲート３０がｙ方向に沿って伸びている。

【0013】

半導体層１０は、炭化珪素（ＳｉＣ）を材料とする半導体層であり、ｎ⁺型のドレイン領域１１と、ｎ型のドリフト領域１２と、ｐ型のボディ領域１３と、ｎ⁺型のソース領域１４と、ｐ型の電界シールド領域１６と、ｐ型の底部領域１７と、を有している。

【0014】

ドレイン領域１１は、半導体層１０の裏層部に配置されており、半導体層１０の裏面に露出する位置に配置されている。ドレイン領域１１は、ドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体層１０の裏面を被膜するドレイン電極２２にオーミック接触している。ドレイン領域１１は、特に限定されるものではないが、例えば厚みが約１００～３００μｍであり、ｎ型不純物の濃度が約１×１０¹⁸～１×１０²³ｃｍ^-3であってもよい。

【0015】

ドリフト領域１２は、ドレイン領域１１上に設けられている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。ドリフト領域１２は、特に限定されるものではないが、例えば厚みが約５～２０μｍであり、ｎ型不純物の濃度が約１×１０¹³～１×１０¹⁷ｃｍ^-3であってもよい。

【0016】

ボディ領域１３は、ドリフト領域１２上に設けられており、半導体層１０の表層部に配置されている。ボディ領域１３は、チャネル部１３ａと、コンタクト部１３ｂと、を有している。ボディ領域１３は、特に限定されるものではないが、チャネル部１３ａとコンタクト部１３ｂを含む厚みが約１～５μｍであってもよい。

【0017】

チャネル部１３ａは、ドリフト領域１２とソース領域１４の間に配置されており、ドリフト領域１２とソース領域１４を隔てている。チャネル部１３ａは、トレンチゲート３０の側面に対向する位置に配置されている。この例では、チャネル部１３ａは、トレンチゲート３０の側面に接している。チャネル部１３ａは、特に限定されるものではないが、例えばエピタキシャル成長技術を利用して、ドリフト領域１２の表面から結晶成長して形成されてもよい。チャネル部１３ａは、特に限定されるものではないが、ｐ型不純物の濃度が約１×１０¹⁶～１×１０¹⁸ｃｍ^-3であってもよい。

【0018】

コンタクト部１３ｂは、チャネル部１３ａ上に設けられており、半導体層１０の表面に露出する位置に配置されている。コンタクト部１３ｂは、半導体層１０を平面視したときに、隣り合うトレンチゲート３０の間に配置されており、ｙ方向においてソース領域１４に隣接している。換言すると、コンタクト部１３ｂとソース領域１４は、半導体層１０を平面視したときに、隣り合うトレンチゲート３０の間において、ｙ方向に沿って交互に繰り返し配置されている。コンタクト部１３ｂは、チャネル部１３ａよりもｐ型不純物の濃度が濃い。コンタクト部１３ｂは、半導体層１０の表面を被膜するソース電極２４にオーミック接触している。コンタクト部１３ｂは、特に限定されるものではないが、例えばイオン注入技術を利用して、半導体層１０の表面に向けてアルミニウム又はボロンをイオン注入して形成されてもよい。コンタクト部１３ｂは、特に限定されるものではないが、例えば厚みが０．１～２μｍであり、ｐ型不純物の濃度が約１×１０²⁰～１×１０²³ｃｍ^-3であってもよい。

【0019】

ソース領域１４は、ボディ領域１３のチャネル部１３ａ上に設けられており、半導体層１０の表面に露出する位置に配置されている。ソース領域１４は、トレンチゲート３０の側面に対向する位置に配置されている。この例では、ソース領域１４は、トレンチゲート３０の側面に接している。ソース領域１４は、半導体層１０の表面を被膜するソース電極２４にオーミック接触している。ソース領域１４は、特に限定されるものではないが、例えばイオン注入技術を利用して、半導体層１０の表面に向けて窒素又はリンをイオン注入して形成されてもよい。ソース領域１４は、特に限定されるものではないが、例えば厚みが０．１～２μｍであり、ｎ型不純物の濃度が約１×１０²⁰～１×１０²³ｃｍ^-3であってもよい。

【0020】

電界シールド領域１６は、ボディ領域１３のチャネル部１３ａの下面から深部に向けて、即ち、ｚ方向に沿って伸びている。電界シールド領域１６は、トレンチゲート３０の側面から離れて配置されている。このため、電界シールド領域１６とトレンチゲート３０の側面の間にドリフト領域１２の一部が設けられており、このドリフト領域１２の一部をＪＦＥＴ領域１２ａという。なお、ＪＦＥＴ領域１２ａは、電界シールド領域１６と底部領域１７の間の領域も含む。電界シールド領域１６は、半導体層１０を平面視したときに、ボディ領域１３のコンタクト部１３ｂが存在する範囲には配置されていない。即ち、電界シールド領域１６は、ボディ領域１３のコンタクト部１３ｂの下方に配置されていない。電界シールド領域１６は、半導体層１０を平面視したときに、ソース領域１４が存在する範囲に配置されている。即ち、電界シールド領域１６は、ソース領域１４の下方に配置されている。電界シールド領域１６は、特に限定されるものではないが、例えばイオン注入技術を利用して、半導体層１０の表面に向けてアルミニウム又はボロンをイオン注入して形成されてもよい。電界シールド領域１６は、特に限定されるものではないが、例えば厚みが０．１～２μｍであり、ｐ型不純物の濃度が約１×１０¹⁷～１×１０¹⁸ｃｍ^-3であってもよい。

【0021】

底部領域１７は、トレンチゲート３０の底面に対向する位置に設けられている。この例では、底部領域１７は、トレンチゲート３０の底面から離れて配置されている。底部領域１７とトレンチゲート３０の底面の間の距離は、ビルトインポテンシャルによって底部領域１７から伸びる空乏層の長さ以下である。底部領域１７は、半導体層１０を平面視したときに、トレンチゲート３０に沿って伸びており、トレンチゲート３０の一方の端部から他方の端部まで伸びている。底部領域１７は、図示省略のｐ型の接続領域を介してボディ領域１３に電気的に接続されている。このような接続領域は、トレンチゲート３０の側面に接するように設けられており、トレンチゲート３０の長手方向において分散して設けられていてもよい。底部領域１７は、特に限定されるものではないが、例えばトレンチゲート３０を形成するためのトレンチを形成した後に、イオン注入技術を利用して、そのトレンチの底面に向けてアルミニウム又はボロンを注入して形成されてもよい。底部領域１７は、特に限定されるものではないが、例えば厚みが０．１～２μｍであり、ｐ型不純物の濃度が約１×１０¹⁷～１×１０¹⁸ｃｍ^-3であってもよい。

【0022】

トレンチゲート３０は、半導体層１０の表面から深部に向けて伸びており、ゲート電極３２及びゲート絶縁膜３４を有している。トレンチゲート３０は、ソース領域１４及びボディ領域１３のチャネル部１３ａを貫通してドリフト領域１２の一部に侵入するように設けられている。ゲート電極３２は、ゲート絶縁膜３４によって半導体層１０から絶縁されている。ゲート電極３２は、ゲート絶縁膜３４を介してボディ領域１３のチャネル部１３ａに対向している。ゲート絶縁膜３４は、特に限定されるものではないが、例えば半導体層１０の表層部にトレンチを形成した後に、ＣＶＤ（Chemical Vapor Deposition）技術を利用して、そのトレンチの側壁に酸化シリコンを堆積することで形成されてもよい。ゲート電極３２は、特に限定されるものではないが、例えば、トレンチの側壁にゲート絶縁膜３４を形成した後に、ＣＶＤ技術を利用して、トレンチ内にポリシリコンを充填することで形成されてもよい。

【0023】

次に、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３２にソース電極２４よりも正となる電圧が印加されると、ボディ領域１３のチャネル部１３ａのうちのトレンチゲート３０の側面に対向する部分に反転層が形成される。これにより、ソース領域１４と反転層とドリフト領域１２とドレイン領域１１を介してソース電極２４からドレイン電極２２に電子が流れることができる。これにより、半導体装置１は、ドレイン電極２２とソース電極２４の間に電流が流れ、オンすることができる。

【0024】

ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３２が接地されると、ボディ領域１３のチャネル部１３ａのうちのトレンチゲート３０の側面に対向する部分に反転層が形成されない。これにより、半導体装置１は、ドレイン電極２２とソース電極２４の間に電流が流れず、オフすることができる。このように、半導体装置１は、ゲート電極３２に印加する電圧に基づいてドレイン電極２２とソース電極２４の間を流れる電流を制御することができる。

【0025】

半導体装置１のソース電極２４に正電圧が印加されると、ｐ型のボディ領域１３とｎ型のドリフト領域１２で構成される内蔵のｐｎダイオードが動作する。この内蔵のｐｎダイオードの動作について、図５及び図６に示す比較例と対比して半導体装置１の特徴を説明する。なお、図５及び図６に示す比較例において、本実施形態の半導体装置１と共通する構成要素には共通の符号を付す。図５に示す比較例１は、半導体層１０を平面視したときに、ボディ領域１３のコンタクト部１３ｂの存在する範囲に電界シールド領域１６が配置されている例である。即ち、図５に示す比較例１は、コンタクト部１３ｂの下方に電界シールド領域１６が配置されている例である。図６に示す比較例２は、電界シールド領域１６が設けられていない例である。

【0026】

図７は、本実施形態の半導体装置１と比較例１と比較例２の各々について、動作中の内蔵のｐｎダイオードにおけるドレイン領域１１とドリフト領域１２の界面の正孔濃度と導通電流の関係を計算した結果を示す。比較例１では、電界シールド領域１６がコンタクト部１３ｂの下方に配置されているので、電界シールド領域１６から多量の正孔が注入される。このため、比較例１では、ドレイン領域１１とドリフト領域１２の界面の正孔濃度が高い。このような高濃度の正孔は、ドレイン領域１１とドリフト領域１２の界面に存在する転位を成長させ、内蔵のｐｎダイオードの順方向電圧を悪化させてしまう。一方、本実施形態の半導体装置１では、電界シールド領域１６がコンタクト部１３ｂの下方に配置されていないので、電界シールド領域１６から多量の正孔が注入されることが抑えられている。このため、本実施形態の半導体装置１では、ドレイン領域１１とドリフト領域１２の界面の正孔濃度が低い。

【0027】

図８は、本実施形態の半導体装置１と比較例１と比較例２の各々について、内蔵のｐｎダイオードのリカバリ特性を計算した結果を示す。比較例２では、電界シールド領域１６が設けられていないので、ボディ領域１３のチャネル部１３ａに電界が伸展し、ショートチャネル効果によってゲート閾値が低下し、ＭＯＳが動作する。このため、比較例２では、電子電流が増加して大きなリカバリ電流が流れている。このような大きなリカバリ電流は、エネルギ損失を増大させてしまう。一方、本実施形態の半導体装置１では、電界シールド領域１６が設けられているので、ボディ領域１３のチャネル部１３ａに電界が伸展するのが抑えられているので、ショートチャネル効果が抑制され、リカバリ電流も抑えられている。

【0028】

上記したように、本実施形態の半導体装置１では、電界シールド領域１６がコンタクト部１３ｂの下方に配置されていないので、ドレイン領域１１とドリフト領域１２の界面における低い正孔濃度と、小さいリカバリ電流と、を両立させることができる。

【0029】

また、半導体装置１では、電界シールド領域１６及び底部領域１７が設けられていることにより、オフのときにトレンチゲート３０の底部に集中する電界を緩和することができる。このため、半導体装置１は、高耐圧な特性を有することができる。

【0030】

また、底部領域１７は、トレンチゲート３０の底面から離れて配置されている。さらに、底部領域１７とトレンチゲート３０の底面の間の距離は、ビルトインポテンシャルによって底部領域１７から伸びる空乏層の長さ以下である。底部領域１７がトレンチゲート３０の底面に接していると、底部領域１７とボディ領域１３の間のＪＦＥＴ領域１２ａに空乏層が進展し、オン抵抗の増加が懸念される。一方、底部領域１７がトレンチゲート３０の底面から離れると、帰還容量が増大し、スイッチング損失の増大が懸念される。本実施形態の半導体装置１では、底部領域１７とトレンチゲート３０の底面の間の距離が、ビルトインポテンシャルによって底部領域１７から伸びる空乏層の長さ以下であることから、帰還容量の増加が抑えられてる。一方、底部領域１７がトレンチゲート３０の底面から離れて配置されているので、底部領域１７を設けたことによるオン抵抗の増大が抑えられている。半導体装置１では、底部領域１７を設けたとしても、オン抵抗の増加と帰還容量の増加を抑えることができる。

【0031】

図９に、変形例の半導体装置２を示す。半導体装置２では、電界シールド領域１６の最大深さが、トレンチゲート３０よりも浅い。換言すると、電界シールド領域１６と底部領域１７が面方向、即ち、ｘｙ平面方向において対向していない。半導体装置２では、ＪＦＥＴ領域１２ａの長さが短くなるので、半導体装置１よりもオン抵抗が低い。

【0032】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0033】

１、２ ：半導体装置
１０ ：半導体層
１１ ：ドレイン領域
１２ ：ドリフト領域
１２ａ ：ＪＦＥＴ領域
１３ ：ボディ領域
１３ａ ：チャネル部
１３ｂ ：コンタクト部
１４ ：ソース領域
１６ ：電界シールド領域
１７ ：底部領域
２２ ：ドレイン電極
２４ ：ソース電極
３０ ：トレンチゲート
３２ ：ゲート電極
３４ ：ゲート絶縁膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】