特開 2023-58030 自動ダイレクトメモリアクセスデータフォーマットのためのハードウェアシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023058030

(43)【公開日】2023-04-24

(54)【発明の名称】自動ダイレクトメモリアクセスデータフォーマットのためのハードウェアシステム

(51)【国際特許分類】

   G06F 13/12 20060101AFI20230417BHJP

   G06F 13/28 20060101ALI20230417BHJP

   G06F 13/36 20060101ALI20230417BHJP

【ＦＩ】

G06F13/12 340G

G06F13/28 310A

G06F13/36 310E

G06F13/12 340C

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022163626

(22)【出願日】2022-10-12

(31)【優先権主張番号】17/499,522

(32)【優先日】2021-10-12

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ガイ シュベリ

(72)【発明者】

【氏名】バラク チェルチェス

(72)【発明者】

【氏名】ウリ ウェインリブ

(57)【要約】      （修正有）

【課題】データ転送の前にダイレクトメモリアクセス（ＤＭＡ）チャネルを適切に構成するハードウェアＤＭＡコントローラを提供する。
【解決手段】ハードウェアＤＭＡコントローラの処理回路要素は、入力ポートを介して電子デバイスからヘッダー及びペイロードを含むデータを受信し、ヘッダーを解析してレジスタ長と入力データフォーマットとを含むデータパラメータを判定し、データパラメータに基づきデータのためのターゲット宛先を選択する。処理回路要素はまた、トランザクション長に基づきターゲット宛先内のメモリを割り当て、データパラメータに基づきダイレクトメモリアクセスのためにペイロードをフォーマットし、フォーマットされたペイロードをダイレクトメモリアクセスを用いて出力ポートを介しターゲット宛先内の割り当てられたメモリ内に格納するために転送する。
【選択図】図５

【特許請求の範囲】

【請求項1】

ハードウェアダイレクトメモリアクセスコントローラであって、
ダイレクトメモリアクセスのために電子デバイスからデータを受け取るように構成される入力ポートと、
ダイレクトメモリアクセス転送のためのデータを提供するように構成される出力ポートと、
前記入力ポート及び前記出力ポートと結合される処理回路要素と、
を含み、
前記処理回路要素が、
前記入力ポートを介して前記電子デバイスからヘッダー及びペイロードを含むデータを受け取り、
トランザクション長と入力データフォーマットとを含むデータパラメータを判定するために前記ヘッダーを解析し、
前記データパラメータに少なくとも部分的に基づいて前記データのためのターゲット宛先を選択し、
前記トランザクション長に少なくとも部分的に基づいて前記ターゲット宛先内でメモリを割り当て、
前記データパラメータに少なくとも部分的に基づいてダイレクトメモリアクセスのために前記ペイロードをフォーマットし、
ダイレクトメモリアクセスを用いて、前記出力ポートを介して前記ターゲット宛先内の前記割り当てられたメモリ内に格納するために前記フォーマットされたペイロードを転送する、
ように構成される、
ハードウェアダイレクトメモリアクセスコントローラ。

【請求項2】

請求項１に記載のハードウェアダイレクトメモリアクセスコントローラであって、前記処理回路要素が、前記データに対してビットスウィズリングを実施するように更に構成される、ハードウェアダイレクトメモリアクセスコントローラ。

【請求項3】

請求項１に記載のハードウェアダイレクトメモリアクセスコントローラであって、前記処理回路要素が、スキャッタギャザーモードを用いて、前記ターゲット宛先内でメモリを割り当てるように更に構成される、ハードウェアダイレクトメモリアクセスコントローラ。

【請求項4】

請求項３に記載のハードウェアダイレクトメモリアクセスコントローラであって、前記処理回路要素が、複数のデータペイロードに対してデータアグリゲーションを実施するように更に構成される、ハードウェアダイレクトメモリアクセスコントローラ。

【請求項5】

請求項３に記載のハードウェアダイレクトメモリアクセスコントローラであって、前記処理回路要素が、
前記ペイロードを複数のデータパーティションに区分することと、
各データパーティションを別々に処理することと、
前記複数のデータパーティションに対応する前記ターゲット宛先内の複数のメモリロケーションを割り当てることと、
前記複数のデータパーティションの各々を前記複数のメモリロケーションのうちの１つに格納することと、
によって、前記ペイロードに対してデータフラグメンテーションを実施するように更に構成される、
ハードウェアダイレクトメモリアクセスコントローラ。

【請求項6】

請求項１に記載のハードウェアダイレクトメモリアクセスコントローラであって、前記処理回路要素が、前記入力データフォーマットに少なくとも部分的に基づいて、前記ターゲット宛先内でメモリを割り当てるように更に構成される、ハードウェアダイレクトメモリアクセスコントローラ。

【請求項7】

請求項１に記載のハードウェアダイレクトメモリアクセスコントローラであって、前記入力ポート及び前記出力ポートが共に入力／出力ポートを含む、ハードウェアダイレクトメモリアクセスコントローラ。

【請求項8】

ハードウェアダイレクトメモリアクセスコントローラを動作させるための方法であって、
ヘッダーとペイロードを含むデータを電子デバイスから入力ポートを介して受け取ることと、
トランザクション長と入力データフォーマットとを含むデータパラメータを判定するため前記ヘッダーを解析することと、
前記データパラメータに少なくとも部分的に基づいて前記データのためのターゲット宛先を選択することと、
前記トランザクション長に少なくとも部分的に基づいて、前記ターゲット宛先内でメモリを割り当てることと、
前記データパラメータに少なくとも部分的に基づいて、ダイレクトメモリアクセスのために前記ペイロードをフォーマットすることと、
ダイレクトメモリアクセスを用いて出力ポートを介して前記ターゲット宛先内の前記割り当てられたメモリ内に格納するために前記フォーマットされたペイロードを転送することと、
を含む、方法。

【請求項9】

請求項８に記載の方法であって、前記処理回路要素が、前記データに対してビットスウィズリングを実施するように更に構成される、方法。

【請求項10】

請求項８に記載の方法であって、前記処理回路要素が、スキャッタギャザーモードを用いて前記ターゲット宛先内でメモリを割り当てるように更に構成される、方法。

【請求項11】

請求項１０に記載の方法であって、前記処理回路要素が、複数のデータペイロードに対してデータアグリゲーションを実施するように更に構成される、方法。

【請求項12】

請求項１０に記載の方法であって、前記処理回路要素が、
前記ペイロードを複数のデータパーティションに区分することと、
各データパーティションを別々に処理することと、
前記複数のデータパーティションに対応する前記ターゲット宛先内の複数のメモリロケーションを割り当てることと、
前記複数のデータパーティションの各々を前記複数のメモリロケーションのうちの１つに格納することと、
によって、前記ペイロードに対してデータフラグメンテーションを実施するように更に構成される、
方法。

【請求項13】

請求項８に記載の方法であって、前記処理回路要素が、前記入力データフォーマットに少なくとも部分的に基づいて、前記ターゲット宛先内でメモリを割り当てるように更に構成される、方法。

【請求項14】

請求項８に記載の方法であって、前記入力ポート及び前記出力ポートが共に入力／出力ポートを含む、方法。

【請求項15】

電子デバイスであって、
前記電子デバイスと外部電子デバイスとの間でデータを転送するように構成される入力／出力ポートと、
前記外部電子デバイスから受け取ったデータを格納するように構成されるメモリと、
前記入力／出力ポートと結合されるハードウェアダイレクトメモリアクセスコントローラと、
を含み、
前記ハードウェアダイレクトメモリアクセスコントローラが、
ヘッダーとペイロードとを含むデータを前記入力／出力ポートを介して前記外部電子デバイスから受け取り、
トランザクション長と入力データフォーマットとを含むデータパラメータを判定するために前記ヘッダーを解析し、
前記データパラメータに少なくとも部分的に基づいて、前記データのための前記メモリ内のターゲット宛先を選択し、
前記トランザクション長に少なくとも部分的に基づいて前記ターゲット宛先内の格納場所を割り当て、
前記データパラメータに少なくとも部分的に基づいてダイレクトメモリアクセスのために前記ペイロードをフォーマットし、
ダイレクトメモリアクセスを用いて前記入力／出力ポートを介して前記メモリ内に格納するために前記フォーマットされたペイロードを転送する、
ように構成される、
電子デバイス。

【請求項16】

請求項１５に記載の電子デバイスであって、前記ハードウェアダイレクトメモリアクセスコントローラが、前記データに対してビットスウィズリングを実施するように更に構成される、電子デバイス。

【請求項17】

請求項１５に記載の電子デバイスであって、前記ハードウェアダイレクトメモリアクセスコントローラが、スキャッタギャザーモードを用いて前記ターゲット宛先内でメモリを割り当てるように更に構成される、電子デバイス。

【請求項18】

請求項１７に記載の電子デバイスであって、前記ハードウェアダイレクトメモリアクセスコントローラが、複数のデータペイロードに対してデータアグリゲーションを実施するように更に構成される、電子デバイス。

【請求項19】

請求項１７に記載の電子デバイスであって、前記ハードウェアダイレクトメモリアクセスコントローラが、
前記ペイロードを複数のデータパーティションに区分することと、
各データパーティションを別々に処理することと、
前記複数のデータパーティションに対応する前記ターゲット宛先内の複数のメモリロケーションを割り当てることと、
前記複数のメモリ位置の各々を前記複数のデータパーティションの１つに格納することと、
によって、前記ペイロードに対してデータフラグメンテーションを実施するように更に構成される、電子デバイス。

【請求項20】

請求項１５に記載の電子デバイスであって、前記ハードウェアダイレクトメモリアクセスコントローラが、前記入力データフォーマットに少なくとも部分的に基づいて、前記ターゲット宛先内でメモリを割り当てるように更に構成される、電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

ダイレクトメモリアクセス（ＤＭＡ）は、中央処理装置（ＣＰＵ）を介さずに直接データを転送するために用いられる。この転送が正しく機能するためには、データ転送の前にＤＭＡチャネルを適切に構成する必要がある。

【0002】

典型的には、或るプロトコルが入力データに適用されるとき、ＣＰＵ上で実行されるソフトウェアは、そのプロトコルのヘッダーを解析し、入力データのペイロードを抽出し、データをトランスコードし、必要なデータ操作を実施し、入力データを宛先メモリ内の適切な場所に転送する。

【0003】

入力データの長さ又は量は、典型的には、ソフトウェアに事前に知られておらず、そのため、ソフトウェアは、典型的には割り込み要求（ＩＲＱ）ルーチンにおいて、それを解析し、それに応じてジョブを設定し及び実行しなければならない。

【0004】

解析、トランスコーディング、及びデータ操作のこのプロセスは、ハードウェア物理インタフェースとソフトウェアとの間の多数の相互作用を必要とする。これには、データのリアルタイム処理が必要となり、ＣＰＵ処理時間が消費され、データを失うことなく物理インタフェースデータフローを維持するために大きなハードウェア先入れ先出し（ＦＩＦＯ）メモリを使用する必要がある。

【発明の概要】

【0005】

一実装において、ハードウェアダイレクトメモリアクセスコントローラが提供される。ハードウェアダイレクトメモリアクセスコントローラは、ダイレクトメモリアクセスのために電子デバイスからデータを受け取るように構成される入力ポートと、データをダイレクトメモリアクセス転送のために提供するように構成される出力ポートと、入力ポート及び出力ポートに結合される処理回路要素とを含む。

【0006】

処理回路要素は、ヘッダー及びペイロードを含むデータを入力ポートを介して電子デバイスから受け取り、トランザクション長及び入力データフォーマットを含むデータパラメータを判定するためにヘッダーを解析し、データパラメータに少なくとも部分的に基づいてデータのためのターゲット宛先を選択するように構成される。

【0007】

処理回路要素はまた、トランザクション長に少なくとも部分的に基づいて、ターゲット宛先内でメモリを割り当てるように、及び、データパラメータに少なくとも部分的に基づいて、ダイレクトメモリアクセスのためにペイロードをフォーマットするように構成される。処理回路要素は更に、フォーマットされたペイロードを、ダイレクトメモリアクセスを用いて出力ポートを介してターゲット宛先内の割り当てられたメモリ内のストレージのために転送するように構成される。

【0008】

別の実装において、ハードウェアダイレクトメモリアクセスコントローラを動作させるための方法が提供される。この方法は、入力ポートを介して電子デバイスからヘッダー及びペイロードを含むデータを受け取ることと、トランザクション長及び入力データフォーマットを含むデータパラメータを判定するためにヘッダーを解析することと、データパラメータに少なくとも部分的に基づいてデータのためのターゲット宛先を選択することとを含む。

【0009】

この方法は、トランザクション長に少なくとも部分的に基づいて、ターゲット宛先内のメモリを割り当てることと、データパラメータに少なくとも部分的に基づいて、ダイレクトメモリアクセスのためにペイロードをフォーマットすることと、フォーマットされたペイロードを、ダイレクトメモリアクセスを用いて出力ポートを介してターゲット宛先内の割り当てられたメモリ内のストレージのために転送することとを更に含む。

【0010】

更なる実装において、電子デバイスが提供される。電子デバイスは、電子デバイスと外部電子デバイスとの間でデータを転送するように構成される入力／出力ポートと、外部電子デバイスから受け取ったデータを格納するように構成されるメモリと、入力／出力ポート及びメモリに接続されるハードウェアダイレクトメモリアクセスコントローラとを含む。

【0011】

ハードウェアダイレクトメモリアクセスコントローラは、入力／出力ポートを介して外部電子デバイスからヘッダー及びペイロードを含むデータを受け取り、トランザクショトランザクション長及び入力データフォーマットを含むデータパラメータを判定するためにヘッダーを解析し、データパラメータに少なくとも部分的に基づいて、データのためのメモリ内のターゲット宛先を選択するように構成される。

【0012】

ハードウェアダイレクトメモリアクセスコントローラは更に、トランザクション長に少なくとも部分的に基づいてターゲット宛先内でメモリを割り当て、データパラメータに少なくとも部分的に基づいてダイレクトメモリアクセスのためのペイロードをフォーマットし、ダイレクトメモリアクセスを用いて、入力／出力ポートを介して、メモリ内に格納するためのフォーマットされたペイロードを転送するように構成される。

【図面の簡単な説明】

【0013】

本開示の多くの態様は、以下の図面を参照すればより良く理解することができる。これらの図面に関連して幾つかの実装について説明するが、本開示は、本明細書で開示する実装に限定されない。そうではなく、あらゆる代替、変形、及び均等物を網羅することを意図している。

【0014】

【図1】ハードウェアＤＭＡデータコントローラを含むデータを転送するためのシステムの例示の実施例を図示する。

【0015】

【図2】ハードウェアＤＭＡデータコントローラを含むデータを転送するためのシステムの別の例示の実施例を図示する。

【0016】

【図3】ハードウェアＤＭＡデータコントローラを含むデータを転送するためのシステムの別の例示の実施例を図示する。

【0017】

【図4】２つの異なるデータフォーマットの例示のデータフォーマットを図示する。

【0018】

【図5】ハードウェアＤＭＡコントローラを動作させるための例示の方法を図示する。

【0019】

【図6】電子デバイス内のハードウェアＤＭＡコントローラの例示の実施例を図示する。

【発明を実施するための形態】

【0020】

システムオンチップ（ＳｏＣ）デバイスなどの現在の複雑な電子デバイスにおいて、デバイス内の任意のダイレクトメモリアクセス（ＤＭＡ）動作を管理するために、マイクロコントローラ（ＭＣＵ）が用いられる。ＭＣＵは、データペイロード及びメモリ内の位置を記述するＤＭＡ動作のためのジョブ記述子を生成して、格納動作においてデータを格納するか、又は読み出し動作においてデータを読み出す。周辺機器と内部メモリアクセスとの間のジッタバッファとしてＦＩＦＯが用いられる。

【0021】

送信動作の場合、ＤＭＡ又はＭＣＵは、データをＦＩＦＯに複製し、周辺機器は、データをＦＩＦＯから複製し、それをインタフェース（例えば、シリアルペリフェラルインタフェース（ＳＰＩ）、セキュアデジタル入出力（ＳＤＩＯ）、ユニバーサル非同期レシーバトランスミッタ（ＵＡＲＴ）など）を介して転送する。受信動作の場合、周辺機器は、データをインタフェースから受け取り、それをＦＩＦＯに格納する。ＭＣＵ又はＤＭＡモジュールは、データをストレージメモリに複製する。ＦＩＦＯのこの動作は、ジッタを克服し、ＭＣＵ又はＤＭＡモジュールが、間隔をおいて機能することを可能にする。

【0022】

ＭＣＵからデバイス内の専用ハードウェアＤＭＡモジュールへ必要なＤＭＡ管理動作を転送することによって、ＭＣＵは、ＤＭＡルーチンに関与しない他の命令を処理するために利用可能となり、結果として、ＭＣＵ効率が向上する。

【0023】

図１は、ハードウェアＤＭＡデータコントローラ１４０を含むデータを転送するためのシステム１００の例示の実施例を図示する。本発明のこの例示の実施例では、電子システム１００が、ホストマイクロコントローラ１１０と、システムオンチップ１２０とを含む。ここで、ホストマイクロコントローラ１１０及びシステムオンチップ１２０はいずれも、全体的な電子システム内で動作する電子デバイスの特定の例である。他の例示の実施例にはその他の電子デバイスが含まれ、これらはすべて本開示の範囲内である。

【0024】

この例示の実施例では、マイクロコントローラ１３０、ハードウェアＤＭＡコントローラ１４０、シリアルインタフェース１５０、ＲＡＭメモリ１６０、及びバス１２１が、システムオンチップ（ＳｏＣ）１２０を構成する。この例示の実施例では、シリアルインタフェース１５０は更に、送信ＦＩＦＯ１５２と受信ＦＩＦＯ１５４を含む。

【0025】

シリアルインタフェース１５０は、物理インタフェース１２２を介してホストマイクロコントローラ１１０と通信する。マイクロコントローラ１３０、ハードウェアＤＭＡコントローラ１４０、シリアルインタフェース１５０、及びＲＡＭメモリ１６０は、バス１２１を介して互いに通信する。この例示の実施例では、バス１２１に結合されるモジュールは、イニシエータモジュール又はターゲットモジュールである。イニシエータモジュールは、トランザクションを開始することができるバス上のノードである。マイクロコントローラ１３０は、イニシエータであり、一方、シリアルインタフェース１５０はターゲットである。これは、マイクロコントローラ１３０は、シリアルインタフェース１５０にアクセスし、そこからデータを読み書きすることができることを意味する。

【0026】

ハードウェアＤＭＡコントローラ１４０は、イニシエータ及びターゲットの両方として動作する。それは、マイクロコントローラ１３０がジョブを制御及び設定することを可能にするためのターゲットとして動作し、シリアルインタフェース１５０内の受信ＦＩＦＯ１５４からデータを読み出し、そのデータをＲＡＭメモリ１６０に複製するために、イニシエータとして動作する。それはまた、ＲＡＭメモリ１６０からデータを読み出し、そのデータをシリアルインタフェース１５０内の送信ＦＩＦＯ１５２に複製するために、イニシエータとして動作する。

【0027】

図１は、システムオンチップ１２０の非常に単純化された図であることに留意されたい。実際には、チップシステムオンチップ１２０は、様々なモジュールと周辺機器との間のデータバス及び制御インタフェースを含む、はるかに複雑なものであり、図１に図示されていない多数のモジュール及び周辺機器を含む。

【0028】

この例示の実施例では、ハードウェアＤＭＡコントローラ１４０は、マイクロコントローラ１３０からの直接制御を必要とすることなく、オンザフライＤＭＡトランザクションデータ解析及び実行を実施する。ハードウェアＤＭＡコントローラ１４０がシリアルインタフェース１５０から入力データを受け取ると、ハードウェアＤＭＡコントローラ１４０は、入力データのヘッダーを解析して、トランザクション長及びデータフォーマットを検出し、ＲＡＭメモリ１６０内のターゲット宛先を設定し、ＲＡＭメモリ１６０内の正しいメモリプール内の空間を割り当て、入力データの任意の必要なビットスウィズリング(swizzling)及びトランスコーディングを実施する。

【0029】

ハードウェアＤＭＡコントローラ１４０内のこれらの動作により、事前定義された構成が必要とされなくなり、ＭＣＵ処理要件及びそれに関連するソフトウェアフットプリントが低減され、冗長なソフトウェア割り当てが排除され、ＦＩＦＯオーバーフローの可能性が回避される。

【0030】

この例示の実施例では、ハードウェアＤＭＡコントローラ１４０は、周辺機器からメモリ、メモリから周辺機器、及びメモリからメモリへのＤＭＡトランザクションを実施するように構成される。

【0031】

動作において、システムオンチップが、物理インタフェース１２２を介してホストマイクロコントローラ１１０からヘッダー及びペイロードを含む入力データを受け取る。物理インタフェース１２２は、シリアルペリフェラルインタフェース（ＳＰＩ）、セキュアデジタル入力出力（ＳＤＩＯ）、汎用非同期レシーバ－トランスミッタ（ＵＡＲＴ）などを含むが、これらに限定されない、多種多様なデータインタフェースの任意のものを含む。入力物理データフォーマットは、大抵、データを受け取る前は、システムオンチップに既知ではない。ハードウェアＤＭＡコントローラ１４０は、受信されるあり得る物理データフォーマットのリストから、入力データがどのフォーマットを含むかを判定する。

【0032】

物理データフォーマットが判定されると、ハードウェアＤＭＡコントローラ１４０は、入力データのヘッダーを解析して、ＲＡＭメモリ１６０にデータを格納する際に使用するための正しいデータパラメータを判定する。例えば、ハードウェアＤＭＡコントローラ１４０は、格納されるデータのトランザクション長又は量、及び入力データのデジタルフォーマットを判定する。

【0033】

ヘッダーに基づいて、ハードウェアＤＭＡコントローラ１４０は、データのターゲット宛先を判定する。ハードウェアＤＭＡコントローラ１４０は、入力データのヘッダーから抽出されたデータパラメータに基づいて、ターゲット宛先内でメモリを割り当てる。

【0034】

これらのデータパラメータは、データフォーマット、データ量などを含む。ハードウェアＤＭＡコントローラ１４０は、これらのデータパラメータに少なくとも部分的に基づいて、ターゲット宛先内のどこにデータを格納するかを判定する。メモリ割り当ては、データタイプに従ってメモリが区分されるターゲット宛先内のメモリパーティション間の選択を含む。

【0035】

次いで、ハードウェアＤＭＡコントローラ１４０は、データがＲＡＭメモリ１６０に格納される前に、必要なビットスウィズリング又は要求されるデータトランスコーディングを判定し、ペイロードに対して必要なビットスウィズリング及び／又はデータトランスコーディングを実施する。

【0036】

ビットスウィズリングは、特にコンピュータグラフィックス内で、他のベクトルの成分を任意に並べ替えて組み合わせることによってベクトルを構成するプロセスを説明するために用いられる用語又は技術である。また、トランスコーディングは、或るデータフォーマットから別のデータフォーマットにデータを変換するプロセスを説明するために用いられる技術用語である。図４は、ビッグエンディアンデータフォーマットとリトルエンディアンデータフォーマットとの間でデータをトランスコードする例を図示する。

【0037】

データフォーマット、ビットスウィズリング、及びトランスコーディングは、ハードウェアＤＭＡコントローラ１４０によってオンザフライで行われ、その結果、ハードウェアＤＭＡコントローラ１４０は、依然として、入力データを受け取り、フォーマットし、ビットスウィズリング、及びトランスコーディングする一方で、ダイレクトメモリアクセスを用いて出力ポートを介して、ターゲット宛先内の割り当てられたメモリ内のストレージのために、フォーマットされたペイロードを転送する。これらのデータフォーマット、ビットスウィズリング、及びトランスコーディング動作は、典型的には、１ワード毎に、一度に３２ビット又は６４ビットで実施される。

【0038】

図２は、ハードウェアＤＭＡデータコントローラ２２０を含むデータを転送するためのシステム２００の別の例示の実施例を図示する。本発明のこの例示の実施例では、電子システム２００は、ホストプラットフォーム／マイクロコントローラ２３０と電子デバイス２１０を含む。この例示の実施例では、入力／出力（Ｉ／Ｏ）ポート２２２、ハードウェアＤＭＡコントローラ２２０、メモリ２２４、及びネットワークプロセッサ／ＭＣＵ２２６が、電子デバイス２１０を構成する。この例示の実施例では、電子システム２００は更に、Ｗｉ－Ｆｉアンテナ２２８を介して他の外部システムと通信するように構成される。

【0039】

Ｉ／Ｏポート２２２は、物理インタフェース２４２を介してホスト２３０と通信する。Ｉ／Ｏポート２２２は、リンク２４１を介してハードウェアＤＭＡコントローラ２２０とデータを交換し、ハードウェアＤＭＡコントローラ２２０は、トランスコードされたデータを、リンク２４０を介してメモリ２２４と交換する。ハードウェアＤＭＡコントローラ２２０はまた、リンク２４３を介してネットワークプロセッサ／ＭＣＵ２２６にデータフォーマットを提供する。

【0040】

図２は、電子デバイス２１０の非常に簡略化された図であることに留意されたい。実際には、電子デバイス２１０は、様々なモジュールと周辺機器との間のデータバス及び制御インタフェースを含んだ、はるかに複雑なものであり、図２に図示されていない多数のモジュール及び周辺機器を含む。

【0041】

この例示の実施例では、ハードウェアＤＭＡコントローラ２２０は、ネットワークプロセッサ／ＭＣＵ２２６からの直接的な制御を必要とすることなく、オンザフライＤＭＡトランザクションデータの解析及び実行を実施する。ハードウェアＤＭＡコントローラ２２０は、Ｉ／Ｏポート２２２から入力データを受け取ると、入力データのヘッダーを解析して、トランザクション長及びデータフォーマットを検出し、メモリ２２４内のターゲット宛先を設定し、メモリ２２４内の正しいメモリプール内の空間を割り当て、入力データの任意の必要なビットスウィズリング及びトランスコーディングを実施し、任意選択で、データフラグメンテーション及びアグリゲーションのための拡張スキャッタギャザーモードを実施する。

【0042】

ハードウェアＤＭＡコントローラ２２０内のこれらの動作により、事前定義された構成が必要とされなくなり、ＭＣＵ処理要件及びそれに関連するソフトウェアフットプリントが低減され、冗長なソフトウェア割り当てが排除され、ＦＩＦＯオーバーフローの可能性が回避される。

【0043】

この例示の実施例では、ハードウェアＤＭＡコントローラ２２０は、周辺機器からメモリ、メモリから周辺機器、及びメモリからメモリへのＤＭＡトランザクションを実施するように構成される。

【0044】

動作において、電子デバイス２１０は、ホスト２３０からヘッダー及びペイロードを含む入力データを物理インタフェース２４２を介して受け取る。物理インタフェース２４２は、シリアルペリフェラルインタフェース（ＳＰＩ）、セキュアデジタル入力出力（ＳＤＩＯ）、汎用非同期レシーバ－トランスミッタ（ＵＡＲＴ）などを含むがこれらに限定されない、多種多様なデータインタフェースの任意のものを含む。入力物理データフォーマットは、大抵、データを受け取る前に電子デバイス２１０に既知ではない。ハードウェアＤＭＡコントローラ２２０は、受信されるあり得る物理データフォーマットのリストから、入力データがどのフォーマットを含むかを判定する。

【0045】

物理データフォーマットが判定されると、ハードウェアＤＭＡコントローラ２２０は、入力データのヘッダーを解析して、メモリ２２４にデータを格納する際に使用するための正しいデータパラメータを判定する。例えば、ハードウェアＤＭＡコントローラ２２０は、格納されるデータのトランザクション長又は量、及び、入力データのデジタルフォーマットを判定する。

【0046】

ヘッダーに基づいて、ハードウェアＤＭＡコントローラ２２０は、データのターゲット宛先を判定する。このターゲット宛先は、メモリ２２４、外部メモリ（図示せず）、Ｗｉ－Ｆｉアンテナ２２８を介してリンクされた外部デバイスなどであってもよい。ハードウェアＤＭＡコントローラ２２０は、入力データのヘッダーから抽出されたデータパラメータに基づいて、ターゲット宛先内のメモリを割り当てる。

【0047】

これらのデータパラメータは、データフォーマット、データ量などを含む。ハードウェアＤＭＡコントローラ２２０は、これらのデータパラメータに少なくとも部分的に基づいて、ターゲット宛先内のどこにデータを格納するかを判定する。メモリ割り当ては、データタイプに従ってメモリが区分される、ターゲット宛先内のメモリパーティション間の選択を含む。任意選択で、ハードウェアＤＭＡコントローラ２２０は、メモリからデータを受け取るときにデータアグリゲーションを実施し、メモリにデータを割り当てるときにデータフラグメンテーションを実施する。本発明の幾つかの例示の実施例において、このアグリゲーション及びフラグメンテーションは、ターゲット宛先とインタフェースするためのスキャッタギャザーモードとして実行される。

【0048】

次いで、ハードウェアＤＭＡコントローラ２２０は、データがメモリ２２４に格納される前に、必要なビットスウィズリング又はデータトランスコーディングを判定し、必要なビットスウィズリング及び／又はデータトランスコーディングをペイロードに対して実施する。

【0049】

ビットスウィズリングは、特にコンピュータグラフィックス内で、他のベクトルの成分を任意に並べ替えて組み合わせることによってベクトルを構成するプロセスを説明するために用いられる用語又は技術である。また、トランスコーディングは、或るデータフォーマットから別のデータフォーマットにデータを変換するプロセスを説明するために用いられる技術用語である。図４は、ビッグエンディアンデータフォーマットとリトルエンディアンデータフォーマットとの間でデータをトランスコードする例を図示する。

【0050】

データフォーマット、ビットスウィズリング、及びトランスコーディングは、ハードウェアＤＭＡコントローラ２２０によってオンザフライで行われ、その結果、ハードウェアＤＭＡコントローラ２２０は、依然として、入力データを受け取り、フォーマットし、ビットスウィズリング、及びトランスコーディングする一方で、ダイレクトメモリアクセスを用いて出力ポートを介してターゲット宛先内の割り当てられたメモリ内のストレージのために、フォーマットされたペイロードを転送する。これらのデータフォーマット、ビットスウィズリング、及びトランスコーディング動作は、典型的には、１ワード毎に、一度に３２ビット又は６４ビットで実施される。

【0051】

図３は、ハードウェアＤＭＡデータコントローラ３４０を含むデータを転送するためのデバイス３００の別の例示の実施例を図示する。本発明のこの例示の実施例では、電子システム３００が、外部コントローラ／デバイス３１０と電子デバイス３２０とを含む。電子デバイス３２０は、物理インタフェース３１２を介して外部コントローラ／デバイス３１０からデータを受け取るように構成される。この例示の実施例では、電子デバイス３２０は、ハードウェアＤＭＡコントローラ３４０及びメモリ３６０を含む。ハードウェアＤＭＡコントローラ３４０は、ヘッダー解析モジュール３４４及びデータ処理モジュール３４６～３５２を含む。

【0052】

この例示の実施例では、ヘッダー処理モジュール３４４及びデータ処理モジュール３４６～３５２は、本明細書で説明するように動作するようにハードウェアＤＭＡコントローラ３４０内の処理回路要素に指示するように構成される命令モジュールである。幾つかのデータ処理モジュール３４６～３５２は、任意選択であり、ハードウェアＤＭＡコントローラ３４０によって実施されるすべてのＤＭＡ動作において用いられるわけではない。図３は、物理インタフェース３１２を介して外部コントローラ／デバイス３１０から電子デバイス３２０によって受け取られたデータに対してハードウェアＤＭＡコントローラ３４０によって実施されるデータ操作を図示する。ハードウェアＤＭＡコントローラ３４０は、図２に関して上述したようなＤＭＡ動作に必要な他の機能も実施することに留意されたい。

【0053】

ヘッダー解析モジュール３４４は、ハードウェアＤＭＡコントローラ３４０内の処理回路要素に、入力データのヘッダー３４２を解析して、メモリ３６０にデータを格納する際に使用するための正しいデータパラメータを判定するように指示する。例えば、ヘッダー解析モジュール３４４は、格納されるデータのトランザクション長、又は量、及び、入力データのデジタルフォーマットを判定する。

【0054】

ヘッダー解析モジュール３４４によって判定されたデータパラメータに少なくとも部分的に基づいて、ハードウェアＤＭＡコントローラ３４０は、データがメモリ３６０に格納される前に必要な任意のビットスウィズリング又は必要とされるデータトランスコーディングを判定し、ペイロードに対して必要なビットスウィズリング及び／又はデータトランスコーディングを実施する。

【0055】

ビットスウィズリングは、特にコンピュータグラフィックス内で、他のベクトルの成分を任意に並べ替えて組み合わせることによってベクトルを構成するプロセスを記述する用語又は技術である。また、トランスコーディングは、或るデータフォーマットから別のデータフォーマットにデータを変換するプロセスを記述する技術の用語である。図４は、ビッグエンディアンデータフォーマットとリトルエンディアンデータフォーマットとの間でデータをトランスコードする例を図示する。

【0056】

必要に応じて、データビットスウィズリングモジュール３４６は、ハードウェアＤＭＡコントローラ３４０内の処理回路要素に、必要なビットスウィズリングを実施するように指示する。また、必要に応じて、データトランスコーディングモジュール３４８は、ハードウェアＤＭＡコントローラ３４０内の処理回路要素に、必要なデータトランスコーディングを実施するように指示する。データアグリゲーションモジュール３５０は、ハードウェアＤＭＡコントローラ３４０内の処理回路要素に、任意のタイプのスキャッタギャザーメモリ動作における任意の必要なデータアグリゲーションを実施するように指示する。データフラグメンテーションモジュール３５２は、ハードウェアＤＭＡコントローラ３４０内の処理回路要素に、任意のタイプのスキャッタギャザーメモリ動作において任意の必要なデータフラグメンテーションを実施するように指示する。

【0057】

ペイロードがストレージのために適切にフォーマットされると、ハードウェアＤＭＡコントローラ３４０は、ダイレクトメモリアクセスを用いて出力ポートを介してターゲット宛先３６０内の割り当てられたメモリ内のストレージのために、フォーマットされたペイロードを転送する。

【0058】

図４は、２つの異なるデータフォーマットの例示のデータフォーマットを図示する。図４は、ハードウェアＤＭＡコントローラ３４０内の処理回路要素によって実施されるデータフォーマット４００の例を図示する。

【0059】

この例では、ペイロード内のデータは、ビッグエンディアンフォーマット又はリトルエンディアンフォーマットのいずれかであり得る。図４は、バイト［０ｘＡＡ］、短い［０ｘＡＡＢＢ］、及び長い［０ｘＡＡＢＢＣＣＤＤ］長を有するデータのためのこれらの２つのフォーマットを図示する。バイト長のデータの場合、ビッグエンディアン４０２とリトルエンディアン４０４のデータに差はない。しかしながら、長さの短い及び長さの長いデータでは、データフォーマットは、データの個々のバイトを格納する順序が異なる。

【0060】

短い長さのデータの場合、データ［０ｘＡＡＢＢ］は、ビッグエンディアン４０６データとしてメモリ位置順［ＡＡ］、［ＢＢ］に格納され、同じデータが、リトルエンディアンデータ４０８としてメモリ位置順［ＢＢ］、［ＡＡ］に格納される。同様に、長さの長いデータの場合、データ［０ｘＡＡＢＢＣＣＤＤ］は、ビッグエンディアン４１０データとしてメモリ位置順［ＡＡ］、［ＢＢ］、［ＣＣ］、［ＤＤ］に格納され、同じデータが、リトルエンディアン４１２データとしてメモリ位置順［ＤＤ］、［ＣＣ］、［ＢＢ］、［ＡＡ］に格納される。

【0061】

ハードウェアＤＭＡコントローラ３４０は、入力データのフォーマット及びメモリ３６０内のデータのフォーマットに基づいて、必要に応じてビッグエンディアンフォーマットとリトルエンディアンフォーマットとの間のデータをフォーマットする。図４はデータフォーマットの一例を図示する。ハードウェアＤＭＡコントローラ３４０は、必要に応じて、データフォーマット間で他の異なるデータフォーマット方法を実施するように構成される。

【0062】

図５は、ハードウェアＤＭＡコントローラ３４０を動作させるための例示の方法を図示する。この例示の方法において、ハードウェアＤＭＡコントローラ３４０内の処理回路要素が、以下の動作を実施するために様々なモジュールによって制御される。

【0063】

この例示の実施例では、ハードウェアＤＭＡコントローラ３４０は、電子デバイス３１０から、ヘッダー及びペイロードを含むデータを入力ポートを介して受け取る（動作５００）。ハードウェアＤＭＡコントローラ３４０は、ヘッダーを解析して、トランザクション長及び入力データフォーマットを含むデータパラメータを判定する（動作５０２）

【0064】

ハードウェアＤＭＡコントローラ３４０は、データパラメータに少なくとも部分的に基づいて、データのターゲット宛先３６０を選択する（動作５０４）。ハードウェアＤＭＡコントローラ３４０は、データのターゲット宛先３６０内のメモリを割り当てる（動作５０６）。

【0065】

ハードウェアＤＭＡコントローラ３４０は、データパラメータに少なくとも部分的に基づいてダイレクトメモリアクセスのためのペイロードをフォーマットする（動作５０８）。例示の実施例において、このフォーマット動作は、チャンク単位又は単語単位で実施され、ペイロード全体が受信されるまで繰り返される。次いで、ハードウェアＤＭＡコントローラ３４０は、ダイレクトメモリアクセスを用いて出力ポートを介してターゲット宛先３６０内の割り当てられたメモリ内のストレージのために、フォーマットされたペイロードを転送する（動作５１０）。例示の実施例において、この転送動作は、チャンク又はワード単位でも実施され、ペイロード全体が格納されるまで繰り返される。

【0066】

図６は、電子デバイス３２０内のハードウェアＤＭＡコントローラ６００の例示の実施例を図示する。上述のように、ハードウェアＤＭＡコントローラ６００は、多種多様な構成のうちの任意のものをとることができる。ここで、ＡＳＩＣとして実装される電子デバイス３２０内のハードウェアＤＭＡコントローラ６００のための例示の構成が提供される。幾つかの実施例において、ハードウェアＤＭＡコントローラ６００は、システムオンチップ（ＳｏＣ）内のモジュールである。

【0067】

この例示の実施例では、ハードウェアＤＭＡコントローラ６００は、入力ポート６１０と、処理回路要素６２０と、出力ポート６３０と、内部ストレージシステム６４０とを含む。１つの例示の構成において、入力ポート６１０は、メモリに格納するために電子デバイス３１０から入力を受け取るように構成される回路要素を含む。出力ポート６３０は、ストレージシステム又はメモリ３６０にデータ及び命令を送るように構成される回路要素を含む。幾つかの実施例において、入力ポート６１０及び出力ポート６３０は、単一の入力／出力（Ｉ／Ｏ）ポートに組み合わされる。

【0068】

処理回路要素６２０は、上述のようにハードウェアＤＭＡコントローラ３４０のタスクを実施するように構成される電子回路要素を含む。幾つかの実施例において、処理回路要素６２０は、複合電子デバイス３２０に埋め込まれてもよい。処理回路要素６２０の例は、汎用中央処理装置、特定用途向けプロセッサ、及び論理デバイス、並びに、任意の他のタイプの処理デバイス、それらの組み合わせ又は変形を含む。処理回路要素６２０は、単一の処理デバイス内に実装することができるが、プログラム命令を実行する際に協働する複数の処理デバイス又はサブシステムにわたって分散させることもできる。

【0069】

例示の実施例において、ハードウェアＤＭＡコントローラ６００は、特定用途向けモジュールとして実装され、カスタム処理回路要素６２０が、ヘッダー解析モジュール６２１、データビットスウィズリングモジュール６２２、データトランスコーディングモジュール６２３、データアグリゲーションモジュール６２４、データフラグメンテーションモジュール６２５、及びメモリ割り当てモジュール６２６を含む１つ又は複数のハードウェアモジュールを介して、本明細書で説明される機能を実施するように提供される。

【0070】

内部ストレージシステム６４０は、データを格納することができる任意の非一時的コンピュータ可読ストレージ媒体を含む。内部ストレージシステム６４０はまた、処理回路要素６２０によって用いられる物理データフォーマット、デジタルデータフォーマット、データバッファなどのリストを含む、１つ又は複数のデータベース、表、リスト、又は他のデータ構造を含む、様々なデータ構造６５０を含む。内部ストレージシステム６４０は、コンピュータ読み取り可能命令、データ構造、プログラムモジュール、又は他のデータなどの情報を格納するための任意の方法又は技術において実装される、揮発性及び不揮発性の、取外し可能及び取外し不可能な媒体を含むことができる。

【0071】

内部ストレージシステム６４０は、単一のストレージデバイスとして実装することができるが、複数のストレージデバイス、サブシステム、又は相互に共同配置又は分散されたモジュールにわたって実装することもできる。内部ストレージシステム６４０は、処理回路要素６２０と通信することができるコントローラなどの付加的な要素を含むことができる。ストレージ媒体の例は、ランダムアクセスメモリ、読み出し専用メモリ、磁気ディスク、光ディスク、フラッシュメモリ、仮想メモリ及び非仮想メモリ、磁気カセット、磁気テープ、磁気ディスクストレージシステム又は他の磁気ストレージシステム、又は所望の情報を格納するために用いられ得、命令実行システムによってアクセスされ得る、任意の他の媒体、並びにそれらの任意の組合せ又は変形を含む。

【0072】

この例示の実施例では、内部ストレージシステム６４０は、図１からの送信ＦＩＦＯ１５２及び受信ＦＩＦＯ１５４などの、１つ又は複数のＦＩＦＯ６６０も含む。これらのＦＩＦＯ６６０は、ジッタを克服し、ハードウェアＤＭＡコントローラ６００が間隔をおいて動作することを可能にするために用いられる。

【0073】

処理回路要素６２０内のヘッダー処理モジュール６２１は、トランザクション長及び入力データフォーマットを含むデータパラメータを判定するために、データヘッダーを解析する。処理回路要素６２０内のデータビットスウィズリングモジュール６２２は、任意の必要なデータビットスウィズリングを実施する。処理回路要素６２０内のデータトランスコーディングモジュール６２３は、任意の必要なデータトランスコーディングを実施する。幾つかの例において、データトランスコーディングモジュール６２３は、図４に図示されるような任意のデータフォーマットも実施する。

【0074】

処理回路要素６２０内のデータアグリゲーションモジュール６２４は、スキャッタギャザータイプモードで任意の必要なデータアグリゲーションを実施する。例えば、データアグリゲーションモジュール６２４は、複数のデータペイロードに対してデータアグリゲーションを実施する。

【0075】

処理回路要素６２０内のデータフラグメンテーションモジュール６２５は、スキャッタギャザータイプモードで任意の必要なデータフラグメンテーションを実施する。例えば、データフラグメンテーションモジュール６６５は、ペイロードを複数のデータパーティションに区分することと、各データパーティションを別々に処理することと、複数のデータパーティションに対応するターゲット宛先内の複数のメモリ位置を割り当てることと、複数のデータパーティションの各々を複数のメモリ位置のうちの１つに格納することとによって、ペイロードに対してデータフラグメンテーションを実施する。

【0076】

処理回路要素６２０内のメモリ割り当てモジュール６２６は、データのストレージのためにメモリを割り当てる。

【0077】

含まれる説明及び図は、ベストモードをどのようにつくり、用いるかを当業者に教示するための特定の実施例を示す。本発明の原理を教示する目的で、幾つかの従来の態様は、単純化されるか又は省略されている。当業者であれば、本発明の範囲内にあるこれらの実施例からの変形を理解するであろう。また、当業者であれば、上述の特徴を様々な方式で組み合わせて複数の実施例を形成することができることを理解するであろう。その結果、本発明は、上述の特定の実施例に限定されるものではなく、特許請求の範囲及びその均等物によってのみ限定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【外国語明細書】