▶ サイプレス セミコンダクター コーポレーションの特許一覧
特開2023-58463少ピン数のインターフェースを有するメモリ装置および対応する方法ならびにシステム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023058463
(43)【公開日】2023-04-25
(54)【発明の名称】少ピン数のインターフェースを有するメモリ装置および対応する方法ならびにシステム
(51)【国際特許分類】
G11C 7/10 20060101AFI20230418BHJP
G06F 12/00 20060101ALI20230418BHJP
G06F 13/16 20060101ALI20230418BHJP
G11C 11/4096 20060101ALI20230418BHJP
【ＦＩ】
G11C7/10 460
G06F12/00 597D
G06F13/16 510A
G11C11/4096 550
【審査請求】未請求
【請求項の数】23
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022163715
(22)【出願日】2022-10-12
(31)【優先権主張番号】17/499,938
(32)【優先日】2021-10-13
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507364997
【氏名又は名称】サイプレス セミコンダクター コーポレーション
【氏名又は名称原語表記】Ｃｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】クリフォード ズィットロー
(72)【発明者】
【氏名】スティーヴン ロスナー
(72)【発明者】
【氏名】アヴィ アヴァニンドラ
【テーマコード（参考）】
5B160
5M024
【Ｆターム（参考）】
5B160MB09
5M024AA56
5M024JJ03
5M024JJ59
5M024PP01
5M024PP02
5M024PP07
(57)【要約】 （修正有）
【課題】高データ転送レートを有すると共に少ピン数を有するメモリ装置インターフェース、集積回路（ＩＣ）装置、システム及び方法を提供する。
【解決手段】集積回路装置において、４つ以下の並列の入力を有する単方向のコマンドアドレス（ＣＡ）バスで、３つ以上のコマンド値部分のシーケンスを受信するステップと、タイミングクロックＣＫの立ち上がりエッジに同期してそれぞれのコマンド値部分をラッチするステップと、３つ以上のコマンド値部分のシーケンスから入力コマンドを決定するステップと、入力コマンドを実行するステップと、６つ以下のデータ入力／出力（ＩＯ）を有する双方向のデータバスＤＱ上で、タイミングクロックの立ち上がりエッジおよび立ち下がりエッジに同期してデータ値のシーケンスを出力および入力するステップと、を含む。
【選択図】図１Ｂ
【解決手段】集積回路装置において、４つ以下の並列の入力を有する単方向のコマンドアドレス（ＣＡ）バスで、３つ以上のコマンド値部分のシーケンスを受信するステップと、タイミングクロックＣＫの立ち上がりエッジに同期してそれぞれのコマンド値部分をラッチするステップと、３つ以上のコマンド値部分のシーケンスから入力コマンドを決定するステップと、入力コマンドを実行するステップと、６つ以下のデータ入力／出力（ＩＯ）を有する双方向のデータバスＤＱ上で、タイミングクロックの立ち上がりエッジおよび立ち下がりエッジに同期してデータ値のシーケンスを出力および入力するステップと、を含む。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
方法であって、
前記方法は、集積回路装置において、
４つ以下の並列の入力を有する単方向のコマンドアドレス（ＣＡ）バスで、３つ以上のコマンド値部分のシーケンスを受信するステップと、
タイミングクロックの立ち上がりエッジに同期してそれぞれのコマンド値部分をラッチするステップと、
前記３つ以上のコマンド値部分のシーケンスから入力コマンドを決定するステップと、
前記集積回路装置において前記入力コマンドを実行するステップと、
６つ以下のデータ入力／出力（ＩＯ）を有する双方向のデータバス上で、データタイミングクロックの立ち上がりエッジおよび立ち下がりエッジに同期してデータ値のシーケンスを出力および入力するステップと、
を含む方法。
前記方法は、集積回路装置において、
４つ以下の並列の入力を有する単方向のコマンドアドレス（ＣＡ）バスで、３つ以上のコマンド値部分のシーケンスを受信するステップと、
タイミングクロックの立ち上がりエッジに同期してそれぞれのコマンド値部分をラッチするステップと、
前記３つ以上のコマンド値部分のシーケンスから入力コマンドを決定するステップと、
前記集積回路装置において前記入力コマンドを実行するステップと、
６つ以下のデータ入力／出力（ＩＯ）を有する双方向のデータバス上で、データタイミングクロックの立ち上がりエッジおよび立ち下がりエッジに同期してデータ値のシーケンスを出力および入力するステップと、
を含む方法。
【請求項2】
前記コマンド値部分のシーケンスを受信するステップは、
１２ビットのコマンドを形成するために、前記タイミングクロックの連続した４サイクルで３ビットのコマンド値部分を受信するステップを含む、
請求項１記載の方法。
１２ビットのコマンドを形成するために、前記タイミングクロックの連続した４サイクルで３ビットのコマンド値部分を受信するステップを含む、
請求項１記載の方法。
【請求項3】
前記方法は、
トレーニングモードの第１の部分の動作において、データマスク反転（ＤＭＩ）ＩＯにおいて、前記データバスが入力データを受信するように構成されていることを示すために、前記ＤＭＩ ＩＯ上のＤＭＩ信号を所定の値まで駆動するステップと、
前記トレーニングモードの第２の部分の動作において、他のデータバス線が出力データを提供していることを示すために、少なくとも１つのデータバス線を所定の値まで駆動するステップと、
をさらに含む、
請求項１記載の方法。
トレーニングモードの第１の部分の動作において、データマスク反転（ＤＭＩ）ＩＯにおいて、前記データバスが入力データを受信するように構成されていることを示すために、前記ＤＭＩ ＩＯ上のＤＭＩ信号を所定の値まで駆動するステップと、
前記トレーニングモードの第２の部分の動作において、他のデータバス線が出力データを提供していることを示すために、少なくとも１つのデータバス線を所定の値まで駆動するステップと、
をさらに含む、
請求項１記載の方法。
【請求項4】
データ値のシーケンスを出力および入力するステップは、
前記タイミングクロックに同期しているデータストローブクロックの連続した立ち上がり上および立ち下がりエッジ上で、４ビットニブルとしてデータバイトを受信および送信するステップを含む、
請求項１記載の方法。
前記タイミングクロックに同期しているデータストローブクロックの連続した立ち上がり上および立ち下がりエッジ上で、４ビットニブルとしてデータバイトを受信および送信するステップを含む、
請求項１記載の方法。
【請求項5】
前記方法は、
少なくとも第１のモードの動作において、データマスク反転（ＤＭＩ）ＩＯにおいて、
出力バイトの下位ニブルを示すために、ＤＭＩ信号を第１の値まで駆動するステップと、
前記出力バイトの上位ニブルを示すために、前記ＤＭＩ信号を第２の値まで駆動するステップと、
をさらに含む、
請求項１記載の方法。
少なくとも第１のモードの動作において、データマスク反転（ＤＭＩ）ＩＯにおいて、
出力バイトの下位ニブルを示すために、ＤＭＩ信号を第１の値まで駆動するステップと、
前記出力バイトの上位ニブルを示すために、前記ＤＭＩ信号を第２の値まで駆動するステップと、
をさらに含む、
請求項１記載の方法。
【請求項6】
前記方法は、
前記ＤＭＩ ＩＯを駆動する前に、前記ＣＡバス上でテストパターン値を受信するステップをさらに含み、
前記出力バイトは、前記集積回路装置によって捕捉されたテストパターンを含む、
請求項５記載の方法。
前記ＤＭＩ ＩＯを駆動する前に、前記ＣＡバス上でテストパターン値を受信するステップをさらに含み、
前記出力バイトは、前記集積回路装置によって捕捉されたテストパターンを含む、
請求項５記載の方法。
【請求項7】
前記方法は、トレーニングモードにおいて、
少なくとも前記データＩＯ上で電圧基準値を受信するステップと、
前記電圧基準値を受信した後、入力トレーニング値を受信するステップと、
をさらに含む、
請求項１記載の方法。
少なくとも前記データＩＯ上で電圧基準値を受信するステップと、
前記電圧基準値を受信した後、入力トレーニング値を受信するステップと、
をさらに含む、
請求項１記載の方法。
【請求項8】
前記電圧基準値を受信するステップは、
前記データＩＯ上で前記電圧基準値の第１の部分を受信し、これに続いて前記データＩＯ上で前記電圧基準値の第２の部分を受信するステップを含む、
請求項７記載の方法。
前記データＩＯ上で前記電圧基準値の第１の部分を受信し、これに続いて前記データＩＯ上で前記電圧基準値の第２の部分を受信するステップを含む、
請求項７記載の方法。
【請求項9】
前記電圧基準値を受信するステップは、
前記ＣＡバス上で前記電圧基準値の第１の部分を受信するステップと、
前記第１の部分と同時に、前記データバス上で前記電圧基準値の第２の部分を受信するステップと、
を含む、
請求項７記載の方法。
前記ＣＡバス上で前記電圧基準値の第１の部分を受信するステップと、
前記第１の部分と同時に、前記データバス上で前記電圧基準値の第２の部分を受信するステップと、
を含む、
請求項７記載の方法。
【請求項10】
集積回路（ＩＣ）装置であって、
前記集積回路（ＩＣ）装置は、インターフェースを含み、
前記インターフェースは、
周期的なタイミングクロックを受信するように構成された少なくとも１つのクロック入力と、
３つ以上のコマンド値部分のシーケンスを受信するように構成された４つ以下の並列の入力を有するコマンドアドレス（ＣＡ）バスと、
前記ＣＡバス上に有効なＣＡデータが存在することを示すチップセレクト信号を受信するように構成された少なくとも１つのチップセレクト（ＣＳ）と、
前記タイミングクロックによって導出されるデータストローブ信号を出力および受信するように構成された双方向のデータストローブ入力／出力（ＩＯ）と、
前記データストローブ信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータ値を受信および送信するように構成された６つ以下の並列のＩＯを有する双方向のデータバスと、
前記タイミングクロックの連続したサイクルで３つ以上のコマンド値部分として受信したコマンドを実行するように構成された制御回路と、
前記ＣＡバス上で受信したコマンドに応答してデータ値を取得および格納するように構成されたメモリセルアレイと、
を含む集積回路（ＩＣ）装置。
前記集積回路（ＩＣ）装置は、インターフェースを含み、
前記インターフェースは、
周期的なタイミングクロックを受信するように構成された少なくとも１つのクロック入力と、
３つ以上のコマンド値部分のシーケンスを受信するように構成された４つ以下の並列の入力を有するコマンドアドレス（ＣＡ）バスと、
前記ＣＡバス上に有効なＣＡデータが存在することを示すチップセレクト信号を受信するように構成された少なくとも１つのチップセレクト（ＣＳ）と、
前記タイミングクロックによって導出されるデータストローブ信号を出力および受信するように構成された双方向のデータストローブ入力／出力（ＩＯ）と、
前記データストローブ信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータ値を受信および送信するように構成された６つ以下の並列のＩＯを有する双方向のデータバスと、
前記タイミングクロックの連続したサイクルで３つ以上のコマンド値部分として受信したコマンドを実行するように構成された制御回路と、
前記ＣＡバス上で受信したコマンドに応答してデータ値を取得および格納するように構成されたメモリセルアレイと、
を含む集積回路（ＩＣ）装置。
【請求項11】
前記ＣＡバスは、３ビットのコマンド値部分を受信するように構成されており、
前記制御回路は、前記タイミングクロックの連続した４サイクルでコマンド値部分として受信したコマンドを実行するように構成されている、
請求項１０記載のＩＣ装置。
前記制御回路は、前記タイミングクロックの連続した４サイクルでコマンド値部分として受信したコマンドを実行するように構成されている、
請求項１０記載のＩＣ装置。
【請求項12】
前記インターフェースは、データマスク反転（ＤＭＩ）Ｉ／Ｏをさらに含み、
前記ＩＣ装置は、ＤＭＩ制御回路をさらに含み、
前記ＤＭＩ制御回路は、
トレーニングモードの第１の部分において、前記データバスが入力データを受信するように構成されていることを示すために、前記ＤＭＩ ＩＯ上のＤＭＩ信号を所定の値まで駆動し、
前記トレーニングモードの第２の部分において、他のデータＩＯが出力データを提供していることを示すために、少なくとも１つのデータＩＯを所定の値まで駆動する、
ように構成されている、
請求項１０記載のＩＣ装置。
前記ＩＣ装置は、ＤＭＩ制御回路をさらに含み、
前記ＤＭＩ制御回路は、
トレーニングモードの第１の部分において、前記データバスが入力データを受信するように構成されていることを示すために、前記ＤＭＩ ＩＯ上のＤＭＩ信号を所定の値まで駆動し、
前記トレーニングモードの第２の部分において、他のデータＩＯが出力データを提供していることを示すために、少なくとも１つのデータＩＯを所定の値まで駆動する、
ように構成されている、
請求項１０記載のＩＣ装置。
【請求項13】
前記インターフェースは、データマスク反転（ＤＭＩ）Ｉ／Ｏをさらに含み、
前記データバスは、前記タイミングクロックに同期しているデータストローブクロックの連続した立ち上がりエッジ上および立ち下がりエッジ上で、４ビットニブルとしてデータバイトを受信および送信するように構成されており、
前記ＩＣ装置は、ＤＭＩ制御回路をさらに含み、
前記ＤＭＩ制御回路は、
出力バイトの下位ニブルを示すために、前記ＤＭＩ ＩＯ上のＤＭＩ信号を第１の値まで駆動し、
前記出力バイトの上位ニブルを示すために、前記ＤＭＩ信号を第２の値まで駆動する、
ように構成されている、
請求項１０記載のＩＣ装置。
前記データバスは、前記タイミングクロックに同期しているデータストローブクロックの連続した立ち上がりエッジ上および立ち下がりエッジ上で、４ビットニブルとしてデータバイトを受信および送信するように構成されており、
前記ＩＣ装置は、ＤＭＩ制御回路をさらに含み、
前記ＤＭＩ制御回路は、
出力バイトの下位ニブルを示すために、前記ＤＭＩ ＩＯ上のＤＭＩ信号を第１の値まで駆動し、
前記出力バイトの上位ニブルを示すために、前記ＤＭＩ信号を第２の値まで駆動する、
ように構成されている、
請求項１０記載のＩＣ装置。
【請求項14】
前記ＩＣ装置は、
前記ＣＡバスを介して基準値の第１の部分を受信し、前記データバスを介して前記基準値の第２の部分を受信するように構成されたトレーニング回路と、
前記基準値に応答して基準電圧を生成するように構成された電圧基準回路と、
をさらに含む、
請求項１０記載のＩＣ装置。
前記ＣＡバスを介して基準値の第１の部分を受信し、前記データバスを介して前記基準値の第２の部分を受信するように構成されたトレーニング回路と、
前記基準値に応答して基準電圧を生成するように構成された電圧基準回路と、
をさらに含む、
請求項１０記載のＩＣ装置。
【請求項15】
前記制御回路は、前記データＩＯを介して基準値の第１の部分を受信し、これに続いて前記データＩＯを介して前記基準値の第２の部分を受信するようにさらに構成されており、
前記ＩＣ装置は、前記基準値に応答して基準電圧を生成するように構成された電圧基準回路をさらに含む、
請求項１０記載のＩＣ装置。
前記ＩＣ装置は、前記基準値に応答して基準電圧を生成するように構成された電圧基準回路をさらに含む、
請求項１０記載のＩＣ装置。
【請求項16】
前記インターフェースは、データマスク反転（ＤＭＩ）Ｉ／Ｏをさらに含み、
前記ＩＣ装置は、ＤＭＩ制御回路をさらに含み、
前記ＤＭＩ制御回路は、
データマスク書き込み動作において、
前記ＤＭＩ ＩＯ上のＤＭＩ信号が第１の値を有する場合には、前記データＩＯ上で受信したデータ値の書き込みを禁止し、
前記ＤＭＩ信号が第２の値を有する場合には、前記データＩＯ上で受信したデータ値の書き込みをイネーブルする、
ように構成されている、
請求項１０記載のＩＣ装置。
前記ＩＣ装置は、ＤＭＩ制御回路をさらに含み、
前記ＤＭＩ制御回路は、
データマスク書き込み動作において、
前記ＤＭＩ ＩＯ上のＤＭＩ信号が第１の値を有する場合には、前記データＩＯ上で受信したデータ値の書き込みを禁止し、
前記ＤＭＩ信号が第２の値を有する場合には、前記データＩＯ上で受信したデータ値の書き込みをイネーブルする、
ように構成されている、
請求項１０記載のＩＣ装置。
【請求項17】
前記メモリセルアレイは、不揮発性メモリセルを含む、
請求項１０記載のＩＣ装置。
請求項１０記載のＩＣ装置。
【請求項18】
システムであって、
前記システムは、第１のメモリ装置を含み、
前記第１のメモリ装置は、装置インターフェースを含み、
前記装置インターフェースは、
タイミングクロックを受信するように構成されたクロック入力と、
前記タイミングクロックの３サイクル以上にわたって単一のコマンドを受信するように構成された４つ以下の並列の入力を有するコマンドアドレス（ＣＡ）バスと、
データストローブ信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータ値を受信および送信するように構成された６つ以下の並列の入力／出力（ＩＯ）を有する双方向のデータバスと、
を含み、
前記第１のメモリ装置は、前記ＣＡバス上で受信したコマンドに応答してデータ値を取得および格納するように構成されたメモリセルアレイを含み、
前記システムは、前記クロック入力と前記ＣＡバスと前記データバスとに結合されたシステムバスを含む、
システム。
前記システムは、第１のメモリ装置を含み、
前記第１のメモリ装置は、装置インターフェースを含み、
前記装置インターフェースは、
タイミングクロックを受信するように構成されたクロック入力と、
前記タイミングクロックの３サイクル以上にわたって単一のコマンドを受信するように構成された４つ以下の並列の入力を有するコマンドアドレス（ＣＡ）バスと、
データストローブ信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータ値を受信および送信するように構成された６つ以下の並列の入力／出力（ＩＯ）を有する双方向のデータバスと、
を含み、
前記第１のメモリ装置は、前記ＣＡバス上で受信したコマンドに応答してデータ値を取得および格納するように構成されたメモリセルアレイを含み、
前記システムは、前記クロック入力と前記ＣＡバスと前記データバスとに結合されたシステムバスを含む、
システム。
【請求項19】
前記第１のメモリ装置は、
前記ＣＡバス上で、４サイクルにわたって３ビットのデータ値のシーケンスとしてコマンドを受信し、
前記データバス上で、４ビットニブルのシーケンスでデータを受信および送信する、
ように構成されている、
請求項１８記載のシステム。
前記ＣＡバス上で、４サイクルにわたって３ビットのデータ値のシーケンスとしてコマンドを受信し、
前記データバス上で、４ビットニブルのシーケンスでデータを受信および送信する、
ように構成されている、
請求項１８記載のシステム。
【請求項20】
前記システムは、ホスト装置をさらに含み、
前記ホスト装置は、
前記システムバスに接続されており、
少なくとも前記第１のメモリ装置に対するコマンドを、４つの３ビットのコマンド値部分のシーケンスとして発行するように構成されている、
請求項１８記載のシステム。
前記ホスト装置は、
前記システムバスに接続されており、
少なくとも前記第１のメモリ装置に対するコマンドを、４つの３ビットのコマンド値部分のシーケンスとして発行するように構成されている、
請求項１８記載のシステム。
【請求項21】
前記ホスト装置は、トレーニングモードの動作において、
前記第１のメモリ装置の前記ＣＡバス上での受信のためのテストパターンデータを発行し、
前記第１のメモリ装置によって受信された前記テストパターンデータを、前記第１のメモリ装置から受信し、
前記ＣＡバス上でデータを発行するためのタイミングを調整する、
ように構成されている、
請求項１８記載のシステム。
前記第１のメモリ装置の前記ＣＡバス上での受信のためのテストパターンデータを発行し、
前記第１のメモリ装置によって受信された前記テストパターンデータを、前記第１のメモリ装置から受信し、
前記ＣＡバス上でデータを発行するためのタイミングを調整する、
ように構成されている、
請求項１８記載のシステム。
【請求項22】
前記第１のメモリ装置の前記メモリセルアレイは、不揮発性メモリセルを含み、
前記システムバスに結合された第２のメモリ装置は、揮発性メモリセルアレイを含む、
請求項１８記載のシステム。
前記システムバスに結合された第２のメモリ装置は、揮発性メモリセルアレイを含む、
請求項１８記載のシステム。
【請求項23】
前記第１のメモリ装置は、シリアルクロックに同期してシリアルデータバス上でシリアルデータを伝送するように構成されたシリアルインターフェースをさらに含み、
前記ホスト装置は、前記シリアルデータバスに結合されている、
請求項１８記載のシステム。
前記ホスト装置は、前記シリアルデータバスに結合されている、
請求項１８記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、全般的には、メモリ装置インターフェースに関し、より具体的には、高データ転送レートを有すると共に少ピン数を有するメモリ装置インターフェースに関する。
【背景技術】
【0002】
メモリ装置は、大抵の電子システムにおいて依然として重要なコンポーネントである。システム性能の観点からは、メモリ装置のデータレートが制限要因となる可能性がある。システム電力消費量の観点からは、メモリ装置の電力消費量を少しでも削減することが望まれている。それと同時に、例えば自動車のような多くのシステムにとって、システムバスサイズを最小に維持することも望まれている。したがって、このようなシステムでは、少ピン数（low pin count）のメモリ装置が広く利用されている。
【0003】
図３２Ａおよび図３２Ｂは、従来のメモリ装置の種類および性能を示す図である。図３２Ａは、サイプレス・セミコンダクター社、すなわちインフィネオン・テクノロジーズ社によって策定されたＨｙｐｅｒＢｕｓ（登録商標）規格との互換性を有するメモリ装置３２０１Ａの一例を示す。メモリ装置３２０１Ａは、高性能のソリューションを提供することができる。いくつかの構成では、メモリ装置３２０１Ａは、約２００ＭＨｚのクロック速度で動作することができ、クロック信号の立ち上がりエッジ上と立ち下がりエッジ上との両方（すなわち、ダブルデータレート、ＤＤＲ）においてデータを提供する。装置３２０１Ａは、低電圧ＣＭＯＳ（ＬＶＣＭＯＳ）信号伝送を含むことができる。メモリ装置３２０１Ａは、不揮発性メモリ装置（例えば、ＮＯＲフラッシュメモリ）であってもよいし、または揮発性メモリ（例えば、隠れリフレッシュＤＲＡＭ）であってもよい。
【0004】
図３２Ｂは、半導体技術協会（ＪＥＤＥＣ）によって策定された低電力ＤＤＲ４（ＬＰＤＤＲ４）規格ＪＥＳＤ２０９－４Ｄとの互換性を有するメモリ装置３２０１Ｂを示す図である。メモリ装置３２０１Ｂは、比較的多ピン数を採用しながら高性能を提供することができる同期ＤＲＡＭ（ＳＤＲＡＭ）である。メモリ装置３２０１Ｂは、差動クロック入力（ＣＫ＿ｔ／ＣＫ＿ｃ）と、差動データストローブ（ＤＳ＿ｔ／ＤＳ＿ｃ）と、を有することができる。図３２Ｂは、ｘ８データ入力／出力（ＩＯ）を有する装置を示しているが、他のＬＰＤＤＲ４ ＳＤＲＡＭは、より大きいＩＯ（すなわち、ｘ１６）を有していてもよい。メモリ装置３２０１Ｂは、約８００ＭＨｚから始まるクロック速度で動作することができ、低電圧スイング終端ロジック（ＬＶＳＴＬ）信号伝送を利用することができる。
【0005】
図３２Ｃは、図３２Ｂに示されているような従来のＬＰＤＤＲ４装置のコマンド処理動作を示すタイミング図である。装置は、アクティブな（ハイの）チップセレクト（ＣＳ）信号に応答して、クロック信号（ＣＫ）の立ち上がりエッジ上で、コマンドの第１の６ビット部分をラッチし、次いで、クロック信号の次の立ち上がりエッジ上で、コマンドの第２の６ビット部分をラッチすることができる（ＣＳは、非アクティブである）。
【0006】
望まれている高速の信号伝送が提供されているが、その一方で、この従来のアプローチは、ピン数が多いので、少ピン数の用途には適さない可能性がある。さらに、ＬＰＰＤＲ４ ＳＤＲＡＭのストレージは、揮発性であるので、システム内のファームウェアのストレージのような多くの用途には適さない可能性がある。
【図面の簡単な説明】
【0007】
【図1A】実施形態によるメモリ装置のピンアウトを示す図である。
【図1B】実施形態によるメモリ装置のピンアウトを示す図である。
【図1C】実施形態によるメモリ装置のピンアウトを示す図である。
【図1D】実施形態によるメモリ装置のピンアウトを示す図である。
【図2】一実施形態によるコマンド入力動作を示すタイミング図である。
【図3A】従来の動作による読み出し動作と、一実施形態による動作とを比較したタイミング図である。
【図3B】従来の動作による読み出し動作と、一実施形態による動作とを比較したタイミング図である。
【図4】一実施形態によるメモリ装置に関するピンの種類および機能を示す表である。
【図5A】従来の誤り訂正符号（ＥＣＣ）データ伝送と、一実施形態のデータ伝送とを比較したタイミング図である。
【図5B】従来の誤り訂正符号（ＥＣＣ）データ伝送と、一実施形態のデータ伝送とを比較したタイミング図である。
【図5C】従来の誤り訂正符号（ＥＣＣ）データ伝送と、一実施形態のデータ伝送とを比較したタイミング図である。
【図6A】実施形態によるメモリ装置のコマンドバストレーニング動作を示すタイミング図である。
【図6B】実施形態によるメモリ装置のコマンドバストレーニング動作を示すタイミング図である。
【図6C】実施形態によるメモリ装置のコマンドバストレーニング動作を示すタイミング図である。
【図7】一実施形態によるメモリ装置の書き込みレベリング動作を示すタイミング図である。
【図8A】一実施形態による読み出しデータバス較正動作を示す図である。
【図8B】一実施形態による読み出しデータバス較正動作を示す図である。
【図9A】実施形態によるデータストローブ－データバストレーニング動作を示すタイミング図である。
【図9B】実施形態によるデータストローブ－データバストレーニング動作を示すタイミング図である。
【図10A】実施形態によるデータストローブインターバル発振器動作を示すタイミング図である。
【図10B】実施形態によるデータストローブインターバル発振器動作を示すタイミング図である。
【図11】一実施形態による読み出しプリアンブルトレーニング動作を示すタイミング図である。
【図12A】実施形態による基準電圧トレーニング動作を示すタイミング図である。
【図12B】実施形態による基準電圧トレーニング動作を示すタイミング図である。
【図13】一実施形態によるメモリ装置のブロック図である。
【図14】別の実施形態によるメモリ装置のブロック図である。
【図15】一実施形態によるインターフェース回路のブロック図である。
【図16A】実施形態による種々異なるインターフェース回路を示す図である。
【図16B】実施形態による種々異なるインターフェース回路を示す図である。
【図16C】実施形態による種々異なるインターフェース回路を示す図である。
【図16D】実施形態による種々異なるインターフェース回路を示す図である。
【図16E】実施形態による種々異なるインターフェース回路を示す図である。
【図17A】実施形態に含めることができるメモリセルアレイの図である。
【図17B】実施形態に含めることができるメモリセルアレイの図である。
【図18】さらなる実施形態によるメモリ装置のブロック図である。
【図19】一実施形態によるシステムのブロック図である。
【図20】別の実施形態によるシステムのブロック図である。
【図21】一実施形態によるメモリコントローラのブロック図である。
【図22A】実施形態によるメモリコントローラ回路の図である。
【図22B】実施形態によるメモリコントローラ回路の図である。
【図23】一実施形態による集積回路装置の図である。
【図24】一実施形態による自動車システムの図である。
【図25】実施形態によるメモリ装置を動作させる方法のフロー図である。
【図26】実施形態による誤り訂正符号データを提供する方法のフロー図である。
【図27】一実施形態によるメモリ装置をトレーニングする方法のフロー図である。
【図28】一実施形態によるデータマスク反転（ＤＭＩ）信号を用いてデータ出力の部分を示すための方法のフロー図である。
【図29】一実施形態によるＤＭＩ信号を用いてデータバス構成を示すための方法のフロー図である。
【図30A】一実施形態によるメモリ装置の性能と、従来のメモリ装置の性能とを比較した図である。
【図30B】一実施形態によるメモリ装置の性能と、従来のメモリ装置の性能とを比較した図である。
【図30C】一実施形態によるメモリ装置の性能と、従来のメモリ装置の性能とを比較した図である。
【図31】実施形態によるメモリ装置の用途を示す図である。
【図32A】従来のメモリ装置と、性能と、動作とを示す図である。
【図32B】従来のメモリ装置と、性能と、動作とを示す図である。
【図32C】従来のメモリ装置と、性能と、動作とを示す図である。
【発明を実施するための形態】
【0008】
実施形態によれば、メモリ装置は、比較的少ピン数を用いて高速の信号伝送を提供することができる。コマンドおよびアドレスデータは、比較的小さいサイズのコマンドアドレス（ＣＡ）バス上で受信可能であり、コマンドは、複数の部分に分かれてタイミングクロック（例えば、立ち上がりエッジ）の３つ以上の連続したエッジ上で受信される。メモリ装置のためのデータは、比較的小さいデータバスにわたってダブルデータレート（ＤＤＲ）で受信可能および送信可能であり、その結果、データバイトは、タイミングクロックの３つ以上の連続した立ち上がりエッジおよび立ち下がりエッジにわたって受信／送信される。
【0009】
いくつかの実施形態では、ＣＡバスは、３ビットであってよく、１２ビットのコマンドを、４つの連続した３ビットのコマンド部分として受信することができる。
【0010】
いくつかの実施形態では、データバスは、４ビットであってよく、ＤＤＲデータを４ビットニブルで送信および受信することができる。
【0011】
いくつかの実施形態では、メモリ装置は、データマスク反転（ＤＭＩ）入力／出力（ＩＯ）を含むことができる。ＤＭＩ ＩＯは、データがデータバス上で転送される際に、反転データおよび／または誤り訂正符号（ＥＣＣ）データの両方を同じ１つのクロックサイクルで伝送することができる。いくつかの実施形態では、ＤＭＩ ＩＯは、データがデータバス上で複数の部分に分かれて転送される際に、データ部分の上位ビットと下位ビットとを示すことができる。
【0012】
いくつかの実施形態では、較正モードにおいて、メモリ装置は、ＣＡバス上とデータバス上との両方において較正設定データを同時に受信することができる。いくつかの実施形態では、較正設定データは、ＣＡバストレーニング動作および／またはデータバストレーニング動作において使用される基準電圧設定であってよい。
【0013】
いくつかの実施形態では、メモリ装置は、少ピン数を用いて高速の信号伝送を提供する不揮発性メモリ装置であってよい。
【0014】
図１Ａは、一実施形態によるメモリ装置１００Ａのブロック図である。メモリ装置１００Ａは、比較的高速の信号伝送を提供しながら、それと同時に比較的少ピン数を提供することができる。メモリ装置１００Ａのための主要な信号伝送ピンは、チップセレクト（ＣＳ）入力と、クロック（ＣＫ）入力と、クロックイネーブル（ＣＫＥ）入力と、コマンドアドレス（ＣＡ）入力と、データストローブ（ＤＱＳ）ＩＯと、データマスク反転（ＤＭＩ）ＩＯと、データＩＯ（ＤＱ）と、を含むことができる。ＣＡ入力は、５つ以下の入力を含むことができ、その一方で、ＤＱ ＩＯは、６つ以下のＩＯを含むことができる。いくつかの実施形態では、残りの入力およびＩＯは、単数であってよい。したがって、装置１００Ａは、１６ピン以下（専用ピンを除く）の総ピン数を有することができる。実施形態によれば、メモリ装置１００Ａは、不揮発性メモリセル、揮発性メモリセル、またはこれらの組み合わせにデータを格納することができる。
【0015】
図１Ｂは、別の実施形態によるメモリ装置１００Ｂのブロック図である。メモリ装置１００Ｂは、図１Ａに示されているメモリ装置の１つの実装例であってよい。メモリ装置１００Ｂは、図１Ａと同様の項目を含むことができるが、ＣＡ入力を３ビットとすることができ、ＤＱ ＩＯを４ビットとすることができる。このような構成では、メモリ装置１００Ｂは、比較的少ピン数である１２ピンを有することができる。
【0016】
図１Ｃは、別の実施形態によるメモリ装置１００Ｃのブロック図である。メモリ装置１００Ｃは、図１Ａに示されているメモリ装置の１つの実装例であってよい。メモリ装置１００Ｃは、図１Ｂと同様の項目を含むことができるが、クロック入力は、相補的なクロック入力（ＣＫ／ＣＫＢ）を含むことができる。さらに、データストローブＩＯは、相補的であってよい（ＤＱＳ／ＤＱＳＢ）。このような構成では、メモリ装置１００Ｃは、比較的少ピン数である１４ピンを有することができる。
【0017】
図１Ｄは、別の実施形態によるメモリ装置１００Ｄのブロック図である。メモリ装置１００Ｄは、図１Ａに示されているメモリ装置の１つの実装例であってよい。メモリ装置１００Ｄは、図１Ｂと同様の項目を含むことができるが、２つの異なるインターフェースを提供するデュアルチャネル型の装置であってよい。他の実施形態は、少ピン数のインターフェースをより多く含むことができる。
【0018】
【0019】
時点ｔ０において、ＣＫは、ハイに遷移することができる。それと同時にＣＳは、ハイになることができ、装置をアクティブ化する。ＣＡバス上で、１２ビットのコマンド（ＣＭＤ１）のうちの３ビット部分（ＣＭＤ［１１：９］）を受信することができる。
【0020】
時点ｔ１において、ＣＳは、ローに戻ることができる。クロック信号の次の３回のハイへの遷移において、コマンドの残りの３ビット部分（ＣＭＤ［８：６］、ＣＭＤ［５：３］、ＣＭＤ［２：０］）を受信することができる。図２には、第１のコマンドの直後に受信される第２のコマンド（ＣＭＤ２）が示されている。
【0021】
図３Ａおよび図３Ｂは、ＬＰＤＤＲ４規格との互換性を有する従来の読み出しアクセス動作と、一実施形態による読み出しアクセス動作とを比較したタイミング図である。図３Ａは、ＣＫ入力およびＣＳ入力と、６ビットのＣＡ［５：０］入力と、ＤＱＳ ＩＯと、８ビットのＤＱ［７：０］ＩＯとを示すタイミング図である。
【0022】
時点ｔ０において、ＣＫの立ち上がりエッジ上で、ＣＳは、ハイになることができ、第１のアクティブ化コマンド（ＡＣＴ１）のうちの最初の６ビットを受信することができる。ＣＳは、その後、ローに戻ることができる。ＣＫ信号の次の立ち上がりエッジ上で、ＡＣＴ１のうちの最後の６ビットを受信することができる。時点ｔ１において、第２のアクティブ化コマンド（ＡＣＴ２）を受信することができる。
【0023】
時点ｔ３において、アクティブ化コマンド（ＡＣＴ１／ＡＣＴ２）に続いて、読み出しコマンド対（ＲＥＡＤ／ＣＡＳ２）を入力することができる。ＣＡＳ２コマンドは、ＡＣＴ２の最後の６ビットに続く時点ｔ２～ｔ５に示されているＲＡＳ－ｔｏ－ＣＡＳ遅延（ｔＲＣＤ）の後に完了されなければならない。
【0024】
時点ｔ６において、ＣＡＳ２コマンドの最後の部分の後の読み出しレイテンシ（ＲＬ）に続いて、データの出力をイネーブルするためにデータストローブ信号（ＤＱＳ）をアクティブにすることができる。時点ｔ７において、ＤＱＳは、プリアンブル時間ｔＲＰＲＥにわたってアクティブに移行することができる。時点ｔ８において、ＤＱＳは、ＣＫに同期して遷移を開始することができ、ＤＱ［７：０］上では、ＤＱＳとタイミングを合わせてダブルデータレートでデータを出力することができる。８つのクロックサイクルにわたって半クロックサイクルごとに８ビットを出力することができる（Ｄ０～Ｄ１５として示されている）。読み出しデータの出力に続いて、ＤＱＳは、ポストアンブル期間（ｔＲＰＳＴ）にわたってアクティブに留まることができる。
【0025】
図３Ｂは、図３Ａに対応してはいるが、図１Ｂのような装置を用いた場合の、読み出し動作を示すタイミング図である。図３Ｂは、同じ信号セットに関する波形を有するが、ＣＡ入力は、６ビットではなく３ビットであり、ＤＱ ＩＯは、８ビットではなく４ビットである。
【0026】
いくつかの実施形態では、図３Ｂの読み出し動作は、図３Ａと同じコマンドを実行することができるが、コマンドは、より多くのクロックサイクルにわたって受信され、読み出しデータは、より多くのクロックサイクルにわたって出力される。いくつかの実施形態では、図３Ｂの読み出し動作は、ｔＲＣＤと、ＲＬと、ｔＤＱＳＣＫと、ｔＲＰＲＥと、ｔＲＰＳＴと、を含んでいる図３Ａと同じタイミング制約によって動作可能である。
【0027】
さらに図３Ｂを参照すると、時点ｔ０において、ＣＫの立ち上がりエッジ上で、ＣＳがアクティブになり、ＡＣＴ１コマンドが受信される。しかしながら、１２ビットのコマンドのうちの３ビット部分だけが受信される。ＣＳがローに戻ると、ＣＫの後続の３つの立ち上がりエッジ上で、１２ビット全てが受信されるまで、ＡＣＴ１のうちのそれぞれ異なる３ビット部分を受信することができる。
【0028】
時点ｔ１において、ＡＣＴ１と同じ方式で４つの立ち上がりエッジ上でクロックされるＡＣＴ２コマンドを受信することができる。
【0029】
図３Ａに関して記載されているように、ＲＥＡＤおよびＣＡＳ２コマンドをｔＲＣＤ期間よりも早期に受信することはできないが、それぞれのこのようなコマンドも、４つの３ビット部分に分けて受信することができる。
【0030】
時点ｔ８において、読み出しデータをＤＤＲ方式で、ただし４ビットのデータバス上で１６クロックサイクルにわたって出力することができる（Ｄ０～Ｄ３１として示されている）。
【0031】
このようにして、少ピン数を有するメモリ装置は、既存の規格との互換性を有するコマンドを実行することができる。いくつかの実施形態では、メモリ装置は、ＬＰＤＤＲ４規格との互換性を有しているが、コマンドアドレス値を受信するための、かつ書き込み動作においてデータ値を入力して、読み出し動作においてデータ値を出力するための、追加的なクロックサイクルとの互換性を有している。
【0032】
図４は、実施形態によるインターフェース接続（すなわち、ピン）の種類および機能を示す表である。ＣＳ、ＣＫおよびＣＫＥ入力は、従来の方式で機能することができ、いくつかの実施形態は、差動クロック（ＣＫ＿ｔ，ＣＫ＿ｃ）を含む。
【0033】
ＣＡ［２：０］バスは、少ピン数を可能にするための縮小されたサイズのバスであってよい。オプションとして、ＣＡ［２：０］バスは、較正モードにおいて、例えば基準電圧値の一部分のような較正データを受信することができる。ＣＡ［２：０］バスの機能は、モードレジスタ設定によって確立可能である。
【0034】
ＤＱＳ ＩＯは、ＣＫに同期しているデータアライメント信号として機能することができ、オプションとして、差動信号（ＤＱＳ＿ｔ，ＤＱＳ＿ｃ）を含むことができる。
【0035】
ＤＭＩ ＩＯは、書き込み動作においてデータマスキング値を提供すること、データ反転を示すこと、ＥＣＣデータを提供することおよび／またはバスＤＱ［３：０］上でのデータ出力のための同じバイトの上位ニブルおよび下位ニブルを示すことを含む、複数の機能のうちのいずれかを有することができる。ＤＭＩ信号の機能は、モードレジスタ設定によって確立可能である。
【0036】
ＤＱ［３：０］は、縮小されたサイズのデータＩＯバスであってよい。
【0037】
図４は、実施形態に含めることができるサポート入力も含む。ＲＥＳＥＴ＿ｎおよびＯＤＴ（ｃａ）は、従来の機能を有することができる。
【0038】
【0039】
図５Ａは、「インバンド（in band）」のＥＣＣデータを提供するための従来の構成を示す。６４ビットのデータが、ＤＱ［７：０］上で８のバーストで伝送される。データ伝送は、ＤＤＲであり、クロック（ＣＫ＿ｔ）の立ち上がりエッジおよび立ち下がりエッジに同期して８ビットのデータが伝送される。ＤＭＩ ＩＯは、それぞれの８ビットのデータ値ごとに、データ反転（例えば、ＤＭＩハイ）を示すこと、またはデータ反転を示さないことが可能である。６４ビットのデータに対応する８ビットのＥＣＣデータ（ＥＣＣ７：０）は、データバーストの後に、ＤＱ［７：０］上で提供される。すなわち、ＥＣＣデータを受信するために追加的なバス時間が必要となる。
【0040】
図５Ｂは、「アウトオブバンド（out of band）」のＥＣＣデータを提供するための従来の構成を示す。図５Ａの場合と同様に、６４ビットのデータが、ＤＭＩ値によってＤＱ［７：０］上で伝送される。しかしながら、ＥＣＣ ＩＯも含まれており、このＥＣＣ ＩＯは、ＤＱ［７：０］上のそれぞれのデータバイトによってＥＣＣデータのビットを伝送することを可能にする。このような構成では、ピン数のさらなる増加が必要となる。
【0041】
図５Ｃは、一実施形態による「インバンド」のＥＣＣデータの伝送を示す。図５Ｃは、タイミングクロックＣＫと、縮小されたサイズのデータバスＤＱ［３：０］と、多機能ＩＯ（ＤＭＩ）と、に関する波形を示す。６４ビットのデータが、ＤＱ［３：０］上で１６のバーストで伝送される。データ伝送は、ＤＤＲであり、クロック（ＣＫ）の立ち上がりエッジおよび立ち下がりエッジに同期して４ビットのデータ（すなわち、ニブル）が伝送される。ＤＭＩ信号は、１つのクロックサイクル内で、（２ニブルにわたる）データマスク反転値と、ＥＣＣ値との両方を提供することができる。例えば、データマスク反転値ＤＭＩ０は、ニブルＤ３：０およびＤ７：４にわたってデータ反転を示すことができる。このような構成は、追加的なデータバス時間を必要とすることなくＥＣＣデータをインバンドで伝送することを可能にすることができる。
【0042】
いくつかの実施形態では、ＤＭＩ信号は、書き込み動作のためのデータマスキングを示す。ＤＭＩ信号がある１つの値（例えば、ハイ）を有する場合には、データ値を、装置への書き込みからマスキングすることができる。ＤＭＩ信号が別の値（例えば、ロー）を有する場合には、データを装置に書き込むことができる。図５Ｃを参照すると、データマスキング動作においてＥＣＣ値が存在しない。ニブルＤ３：０にわたるＤＭＩ値がハイである結果、そのような値が書き込まれることはなくなる。次の半サイクルにおいてＤＭＩ信号がローであったならば（ＥＣＣ０として示されている）、ニブルＤ７：４が書き込まれるであろう。
【0043】
図６Ａおよび図６Ｂは、一実施形態によるメモリ装置に関するコマンドバストレーニング動作のタイミング図である。図６Ａは、本明細書に記載されているものであってよいＣＫ、ＣＫＥ、ＣＳ、ＣＡ［２：０］、ＤＱＳ、ＤＱ［３：０］およびＤＭＩ、またはその均等物に関する波形を含む。図６Ａは、以下の他の波形、すなわち、ＣＡ［２：０］上に入力された値を記述するＣｏｍｍａｎｄと、較正基準電圧に関する状態であるＶｒｅｆＣＡと、ＤＱバスに関するオンダイ（on-die）終端状態であるＯＤＴ ｆｏｒ ＤＱも含む。図６Ｂは、図６Ａと同じ波形を含むが、ＤＱ［２：０］とＤＱ［３］とを別々に示している。
【0044】
図６Ａを参照すると、時点ｔ０において、メモリ装置は、２つの１２ビットのコマンド（例えば、モードレジスタ書き込みコマンド、ＭＲＷ－１／ＭＲＷ－２）を受信することができ、これらの２つの１２ビットのコマンドは、メモリ装置を、コマンドバストレーニングモードに移行させることができる。このようなコマンドは、それぞれ本明細書に記載されているようにＣＫの連続した立ち上がりエッジ上で、４つの３ビット部分に分かれて受信可能である。
【0045】
ＣＫＥがローに遷移する前の所定の時間期間である時点ｔ１において、ＤＱＳは、ローに遷移することができる。時点ｔ２において、ＣＫＥは、ローに遷移することができる。続いて、周波数設定点（ＦＳＰ）の値を更新することができ（ＶｒｅｆＣＡに示されている）、モードレジスタ間の切り替えを開始することができ（ＯＤＴ＿ＣＡに示されている）、データＩＯのためのＯＤＴ設定の遷移を開始することができる（ＯＤＴ ｆｏｒ ＤＱ［３：０］に示されている）。
【0046】
所定のタイミングによる時点ｔ３において、ＤＱ［３：０］上で基準値の一部分Ｖｒｅｆ［３：０］を駆動することができる。この基準値部分が、Ｖｒｅｆ値の下位ビット（すなわち、less significant bits）を含んでいることを示すために、ＤＭＩをローにすることができる。
【0047】
時点ｔ４において、ＤＱ［３：０］上にＶｒｅｆ［３：０］値が存在することを示すために、ＤＱＳ＿ｔは、ハイにストローブすることができる。いくつかの実施形態では、ＤＱＳ＿ｔは、基準値が捕捉されることを保証するために２回以上ハイにストローブすることができる。
【0048】
時点ｔ５において、ＤＱ［３：０］上で基準値の第２の部分Ｖｒｅｆ［６：４］を駆動することができる。この基準値部分が、Ｖｒｅｆ値の上位ビット（すなわち、more significant bits）を含んでいることを示すために、ＤＭＩをハイに駆動することができる。時点ｔ６において、第２の基準値部分が存在することを示すために、ＤＱＳ＿ｔを１回または複数回ハイに駆動することができる。図示の実施形態では、基準値は７ビットであるが、代替的な実施形態は、ＤＭＩ遷移を含まない４ビット値を含む、より多くのまたはより少ないビット数を含むことができる。
【0049】
時点ｔ７において、ＣＡ［２：０］上で較正パターン（パターンＡ）を駆動することができる。
【0050】
図６Ｂを参照すると、時点ｔ８において、ＣＡ［２：０］上での較正パターンの適用に続いて、メモリ装置によって受信したパターン（パターンＡ）をＤＱ［２：０］上で提供することができる。図示の実施形態では、捕捉パターン値が存在することを信号伝送するために、ＤＱ［３］を所定のレベル（この場合にはハイ）まで駆動することができる。代替的な実施形態では、捕捉されたパターンデータが存在することを信号伝送するために、ＤＭＩを使用することができる。時点ｔ９において、ＤＱ［３］は、以前のレベル（この場合にはロー）に戻ることができる。
【0051】
図示の実施形態では、時点ｔ１０において、第２の較正パターン（パターンＢ）をＣＡ［３：０］に適用することができ、較正動作を継続することができる。
【0052】
【0053】
図６Ａとは異なり、時点ｔ３において、ＣＡ［２：０］バス上とＤＱ［３：０］バス上との両方において較正データを提供することができる。時点ｔ４において、較正データが存在することを示すために、ＤＱＳ＿ｔを１回または複数回アクティブ化することができる。いくつかの実施形態では、ＤＭＩ ＩＯをローに駆動することができ、これにより、ＤＱ［３：０］が入力として動作すべきであるということを示すことができる。次いで、較正動作は、図６Ｂに示されているように進行することができ、ＣＡ［２：０］において較正パターンが適用され、続いて、時点ｔ８において、メモリ装置によって検出されたこのようなパターンをＤＱ［３：０］上で出力することができる。いくつかの実施形態では、ＤＭＩ ＩＯをハイに駆動することができ、これにより、ＤＱ［３：０］が出力として動作すべきであるということを示して、パターンデータを提供することができる。
【0054】
図７は、一実施形態によるメモリ装置に関する書き込みレベリング動作のタイミング図である。図７は、本明細書で前述したＣＫと、ＣＫＥと、ＣＳと、ＣＡ［２：０］と、Ｃｏｍｍａｎｄと、ＤＱ［３：０］と、ＤＭＩと、に関する波形を含む。図７は、差動データストローブ信号ＤＱＳ＿ｔ／（ｃ）も含む。しかしながら、代替的な実施形態は、シングルエンドＤＱＳ信号を含むことができる。
【0055】
時点ｔ０において、メモリ装置は、２つの１２ビットモードレジスタ書き込みコマンド（ＭＲＷ－１，ＭＲＷ－２）を受信することができ、これらの２つの１２ビットのコマンドは、メモリ装置を、書き込みレベリングモードに移行させることができる。このようなコマンドは、それぞれ本明細書に記載されているようにＣＫの連続した立ち上がりエッジ上で、４つの３ビット部分に分かれて受信可能である。
【0056】
時点ｔ１において、ＭＷＲ－２の最後の部分の後の時間期間ｔＷＬＭＲＤに続いて、データストローブ信号（ＤＱＳ＿ｔまたはＤＱＳ＿ｃ）が遷移することができる。時間期間ｔＷＬＭＲＤは、コントローラ装置によって確立可能である。このとき、メモリ装置は、フィードバック値を生成するためにストローブ信号をサンプリングすることができる。いくつかの実施形態では、クロックＣＫを使用して、データストローブ信号（ＤＱＳ＿ｔまたはＤＱＳ＿ｃ）をサンプリングすることができる。サンプリングされたＤＱＳ信号がある１つの値（例えば、ハイ）を有する場合には、全てのデータバスＤＱ［３：０］は、その値（例えば、ハイ）を有することができる。サンプリングされたＤＱＳ信号が別の値（例えば、ロー）を有する場合には、全てのデータバスＤＱ［３：０］は、その値（例えば、ロー）を有することができる。
【0057】
時点ｔ２において、書き込みレベリング出力遅延（ｔＷＬＯ）に続いて、フィードバック値（例えば、サンプリングされたクロック状態）をメモリ装置によって出力することができる。フィードバック値の第１の部分を出力することができる（Ｆｄｂｋ［３：０］）。時点ｔ３において、フィードバック値の第２の部分を出力することができる（Ｆｄｂｋ［７：４］）。ＤＭＩの値は、変化可能であり、ニブル値の変化を示している（この場合には、上位ビット）。時点ｔ４において、フィードバック値の第３の部分を出力することができ（Ｆｄｂｋ［１１：８］）、続いて、第４の部分を出力することができる（Ｆｄｂｋ［１５：１２］）。
【0058】
コントローラは、このフィードバック値からクロックＣＫに対するＤＱＳ＿ｔ／ＤＱＳ＿ｃ信号の配置を調整することができる。
【0059】
図８Ａおよび図８Ｂは、一実施形態によるメモリ装置に関する読み出しデータバス（ＲＤ ＤＱ）較正動作を示す図である。図８Ａは、本明細書で前述した波形を含むタイミング図である。図８Ｂは、ＲＤ ＤＱ較正動作におけるＤＱ ＩＯ上およびＤＭＩ ＩＯ上でのビットシーケンス出力を示す表を含む。
【0060】
図８Ａを参照すると、時点ｔ０において、メモリ装置は、多目的コマンド（ＭＰＣ－１）とそれに続くＣＡＳ－２コマンドとを含む、２つの１２ビットのコマンドを受信することができる。このようなコマンドは、メモリ装置を、ＲＤ ＤＱ較正モードに移行させることができる。このようなコマンドは、それぞれ本明細書に記載されているようにＣＫの連続した立ち上がりエッジ上で、４つの３ビット部分に分かれて受信可能である。ＲＤ ＤＱ較正モードでは、メモリ装置は、モードレジスタにアクセスすることができ、このようなレジスタにおいて定義されたパターンを、ＤＱ出力上で出力することができる。
【0061】
時点ｔ３において、読み出しレイテンシ（ＲＬ）および出力アクセス時間（ｔＤＱＳＣＫ）に続いて、縮小されたサイズのバスＤＱ［３：０］上でテストパターンを出力することができる。
【0062】
図８Ｂを参照すると、表８０２は、モードレジスタ８０４に格納されている値に従ってＤＱ ＩＯ上で出力することができるビットシーケンスを示す。モードレジスタ８０４は、テストパターンと、このようなテストパターンのための反転マスクとに対応する値を格納することができる。図示のＲＤ ＤＱ較正動作では、ＤＭＩ値は、反転されず、ＤＱ出力値の反転を命令しない。レジスタ値８０４は、プログラミング可能であってよく、デフォルト値にも設定可能である。
【0063】
図９Ａおよび図９Ｂは、一実施形態によるメモリ装置に関するデータストローブ・ツー・データバス（ＤＱＳ－ＤＱ）トレーニング動作を示すタイミング図である。ＤＱＳ－ＤＱトレーニング動作は、データストローブ信号ＤＱＳをＤＱ値と適切に揃えることを可能にするためにテストパターンを生成することができる（例えば、ＤＱＳは、データの中心（中央）におけるＤＱデータラッチを可能にする）。図９Ａは、テストＦＩＦＯ書き込み動作を示す。図９Ｂは、テストＦＩＦＯ読み出し動作を示す。
【0064】
図９Ａを参照すると、時点ｔ０において、メモリ装置は、多目的コマンド（ＭＰＣ ＷＲ ＦＩＦＯ）とそれに続くＣＡＳ－２コマンドとを含む、２つの１２ビットのコマンドを受信することができる。このようなコマンドは、メモリ装置を、テストＦＩＦＯへの書き込みモードに移行させることができる。このようなコマンドは、それぞれ本明細書に記載されているようにＣＫの連続した立ち上がりエッジ上で、４つの３ビット部分に分かれて受信可能である。図示の実施形態では、書き込みＦＩＦＯコマンドは、時点ｔ１において繰り返される。
【0065】
時点ｔ２において、書き込みレイテンシおよび他のタイミング制約に続いて、書き込みデータ値をＤＱ［３：０］（およびオプションとしてＤＭＩ）上で駆動することができる。データ値は、コントローラ装置等によって選択可能である。さらに、データ値ＤＱ［３：０］は、初期タイミングを有するデータストローブ値ＤＱＳ＿ｔによって提供可能である。このような書き込みデータ値は、テストＦＩＦＯのエントリ（エントリｘ）に格納可能である。テストデータは、コントローラのためのトレーニングの種類に応じて任意の適切な形態を取ることができる。図示の実施形態では、時点ｔ３において、２つのテストＦＩＦＯへの書き込みコマンドのタイミングに起因して、次のエントリ（エントリｘ＋１）のためのデータは、前のエントリのデータに従うことができる。いくつかの実施形態では、それぞれの書き込みＦＩＦＯ動作は、最後のＦＩＦＯエントリに到達するまでデータを次のＦＩＦＯエントリに書き込むことができる。
【0066】
図９Ｂを参照すると、初期ＤＱＳ＿ｔタイミングを有するテストＦＩＦＯにテストデータが書き込まれた後、このようなデータ値をテストＦＩＦＯから読み出して、ＤＱＳ＿ｔタイミングを評価することができる。
【0067】
図９Ｂを参照すると、時点ｔ０において、メモリ装置は、それぞれＭＰＣ ＲＤ ＦＩＦＯコマンドとそれに続くＣＡＳ－２コマンドとから形成されている、２つのＦＩＦＯ読み出しコマンドを受信することができる。
【0068】
時点ｔ１において、読み出しレイテンシおよび他の遅延に続いて、第１のＦＩＦＯエントリ（エントリｘ）からのデータ値をＤＱ［３：０］（およびオプションとしてＤＭＩ）上で出力することができる。コントローラは、そのようなデータ値から現在のＤＱＳ＿ｔタイミングの性能を決定し、必要に応じてそのようなタイミングを調整することができる。図示の実施形態では、時点ｔ２において、２つのテストＦＩＦＯからの読み出しコマンドのタイミングに起因して、次のエントリ（エントリｘ＋１）のためのデータは、前のエントリのデータに従うことができる。いくつかの実施形態では、それぞれの読み出しＦＩＦＯ動作は、最後のＦＩＦＯエントリに到達するまで次のＦＩＦＯエントリからデータを読み出すことができる。
【0069】
図１０Ａおよび図１０Ｂは、一実施形態によるメモリ装置に関するＤＱＳインターバル発振器の読み出し動作を示すタイミング図である。このような動作では、カウント値を生成するために、ＤＱＳクロックツリーパスを含む発振器を始動および停止させることができる。カウント値を使用して、ＤＱＳクロックツリーパスのあらゆる変動を検出することができる。このような変動が十分に大きい場合には、メモリ装置は、再トレーニングを受けることができる。
【0070】
図１０Ａを参照すると、時点ｔ０において、メモリ装置は、ＤＱＳインターバル発振器を始動させる１２ビットの多目的コマンドを受信することができる。コマンドは、本明細書に記載されているようにＣＫ信号の連続した立ち上がりエッジ上で、４つの３ビット部分に分かれて受信可能である。
【0071】
時点ｔ１において、コントローラ等によって選択することができる測定時間期間の後に、メモリ装置は、カウント値を捕捉する１２ビットの多目的コマンドを受信することができる。コマンドは、発振器始動コマンド（ＭＰＣコマンド）と同じ方式で受信可能である。発振器停止コマンドを受信すると、カウント値をレジスタに格納することができる。
【0072】
時点ｔ２において、適切なレジスタからカウンタ値を読み出すための読み出しレジスタコマンドを発行することができる。図示の実施形態では、このコマンドは、モードレジスタ読み出し（ＭＲＲ）コマンドとそれに続くＣＡＳ－２コマンドとを含む、２つの１２ビットのコマンドを含むことができる。いくつかの実施形態では、このようなコマンドを所定の遅延（ｔＯＳＣＯ）よりも早期に受信することはできない。
【0073】
時点ｔ３において、読み出しレイテンシおよび他の遅延に続いて、レジスタからの発振器カウンタ値をＤＱ［３：０］上で出力することができる。コントローラは、そのようなデータ値から、ＤＱＳ＿ｔクロックツリーパスによって導入される遅延の変化を考慮するために追加的なトレーニングが必要であるかどうかを判定することができる。
【0074】
図１０Ｂは、ＤＱＳインターバル発振器のカウント値を取得するための代替的な方法のタイミング図である。図１０Ｂの動作は、図１０Ａの動作と同様であってよいが、（ｔ１において発行された）読み出しレジスタコマンドは、カウント値をレジスタに格納することと、その後、（時点ｔ３において）カウント値をＤＱ［３：０］上で出力することとの両方を結果的にもたらすことができる。
【0075】
図１１は、一実施形態によるメモリ装置に関する読み出しプリアンブルトレーニング動作のタイミング図である。図１１は、本明細書に記載されているような波形を含む。読み出しプリアンブルトレーニング動作を使用して、ＤＱＳ＿ｔ信号のための読み出しプリアンブルタイミングを確立することができる。図１１は、ＤＱＳ＿ｔのみを示しているが、他の実施形態は、差動データストローブ信号ＤＱＳ＿ｔ／ＤＱＳ＿ｃを含むことができ、その場合、ＤＱＳ＿ｃは、ＤＱＳ＿ｔの反対レベルまで駆動される。
【0076】
時点ｔ０において、メモリ装置は、１２ビットのコマンドＭＲＷ－１およびＭＲＷ－２を受信することができ、これらの１２ビットのコマンドＭＲＷ－１およびＭＲＷ－２は、メモリ装置を、読み出しプリアンブルトレーニングモードに移行させることができる。このようなコマンドは、それぞれ本明細書に記載されているようにＣＫの連続した立ち上がりエッジ上で、４つの３ビット部分に分かれて受信可能である。ＭＲＷ－２の最後の３ビット部分に続く遅延ｔＤＳＯの後、時点ｔ１において、ＤＱＳ＿ｔをローに駆動することができる。そのような遷移に続いて、メモリ装置は、標準プリアンブルによって出力データを先導したり、または標準ポストアンブルによって出力データに追従したりはしなくなる。
【0077】
時点ｔ２において、メモリ装置は、トレーニング動作を開始するために、８つのＣＫの立ち上がり遷移にわたって１２ビットのコマンドＭＰＣ－１およびＣＡＳ－２を受信することができる。時点ｔ３において、このようなコマンドに応答して、読み出しレイテンシおよび他の遅延（例えば、ｔＤＱＳＣＫ）に続いて、ＤＱＳ＿ｔ信号は、ＤＱ［３：０］上でのデータ出力に同期して遷移することができる。いくつかの実施形態では、このような出力データは、レジスタ（例えば、図８Ｂに示されているレジスタ）に格納されたデータであってよい。コントローラは、このようなデータから自身のＤＱＳ受信器を評価またはトレーニングすることができる。
【0078】
図１２Ａおよび図１２Ｂは、実施形態によるＣＡ Ｖｒｅｆトレーニング動作を示すタイミング図である。ＣＡ Ｖｒｅｆトレーニング動作を使用して、ＣＡ入力に対する基準電圧を確立することができる。しかしながら、同じプロセスを使用して、メモリ装置における任意の他の適切な基準値を確立してもよい。図１２Ａは、本明細書に記載されているような波形を示すタイミング図である。図１２Ｂは、受信したコマンドに含まれているデータを詳細に示すタイミング図である。
【0079】
図１２Ａを参照すると、時点ｔ０において、メモリ装置は、１２ビットのコマンドＭＲＷ－１およびＭＲＷ－２を受信することができ、これらの１２ビットのコマンドＭＲＷ－１およびＭＲＷ－２は、メモリ装置を、基準値設定動作に移行させることができる。このようなコマンドは、それぞれ本明細書に記載されているようにＣＫの連続した立ち上がりエッジ上で、４つの３ビット部分に分かれて受信可能である。
【0080】
ＭＲＷ－２の最後の部分の受信に続いて、遅延Ｖｒｅｆ＿ｔｉｍｅの後、新しい基準値を確立することができる。いくつかの実施形態では、遅延Ｖｒｅｆ＿ｔｉｍｅを、変化の大きさに応じて変更することができる。
【0081】
図１２Ｂを参照すると、一実施形態による基準設定動作におけるコマンドの構造が、タイミング図で示されている。コマンドに含まれているデータの種類は、コマンドデータＣＭＤ（すなわち、コマンドを識別するビット）と、アドレス値ＡＤＤ（すなわち、レジスタアドレスを識別するビット）と、基準値Ｖｒｅｆ（すなわち、基準値を設定することができるビット）と、ＤＡＴＡ（他のデータを含むことができる）と、を含むことができる。
【0082】
図１２Ｂの実施形態では、第１のコマンド（ＭＲＷ－１）は、第１の２つの部分にコマンドデータを含むことができ、第２の２つの部分にアドレスデータを含むことができる。第２のコマンド（ＭＲＷ－２）は、第１の２つの部分にコマンドデータを含むことができ、第２の２つの部分に基準値を含むことができる。基準値がＣＡ基準電圧を確立する一実施形態では、そのような基準値は、Ｖｒｅｆ（ＣＡ）値の範囲に対して１ビットを含むことができ、Ｖｒｅｆ（ＣＡ）値を設定するために６ビットを含むことができる。
【0083】
図１２Ｂに示された特定の値は、単なる一例に過ぎず、限定するものとして解釈されるべきではないことを理解すべきである。
【0084】
図６Ａ～図１２Ｂに示されている種々異なる動作のためのコマンドデータおよびアドレスデータ値は、任意の適切な形態を取ることができる。しかしながら、いくつかの実施形態では、コマンド値およびアドレス値は、ＬＰＤＤＲ４規格（ＪＥＳＤ２０９－４Ｄ）との互換性を有することができるが、新規のＣＡバス上で、本明細書に記載されているような方式およびその均等物の方式で伝送可能である。
【0085】
図１３は、一実施形態によるメモリ装置１３０２のブロック図である。メモリ装置１３０２は、ｘ４ ＤＤＲインターフェース（Ｉ／Ｆ）回路１３０４と、１つまたは複数のメモリアレイ１３０６と、制御回路１３０８と、を含むことができる。ｘ４ ＤＤＲ Ｉ／Ｆ回路１３０４は、本明細書に記載されているようなＣＫ、ＣＳ、ＣＡ［２：０］入力、ならびにＤＱＳ、ＤＱ［３：０］およびＤＭＩ ＩＯ、またはその均等物を含むことができる。ＣＫ入力およびＤＱＳ入力は、シングルエンドとして示されているが、代替的な実施形態では、このような入力の一方または両方は、差動入力であってよい。本明細書に記載されているように、データは、ＤＱ［３：０］上でニブルとして並列に伝送されるので、ｘ４ ＤＤＲ ＩＦ１３０４は、並列インターフェースであってよい。ｘ４ ＤＤＲ Ｉ／Ｆ回路１３０４は、ＤＭＩ制御回路１３０４－０を含むことができ、このＤＭＩ制御回路１３０４－０は、書き込み動作中のデータマスキング、または読み出し動作中または書き込み動作中のデータ反転を示すことを超えた機能を、ＤＭＩ ＩＯに提供することができる。このような追加的な機能は、限定するわけではないが、読み出しおよび書き込み動作のためのＥＣＣデータを提供すること、ＤＱ［３：０］上での読み出しまたは書き込みデータのための上位ニブルまたは下位ニブルインジケータを示すことおよび／またはＤＱ［３：０］の状態（例えば、データの受信または送信）を示すことを含むことができる。
【0086】
いくつかの実施形態では、ｘ４ ＤＤＲ ＩＦ１３０４は、発振器回路１３０４－１を含むことができる。発振器回路１３０４－１は、ＤＱＳ信号パスの少なくとも一部分を含むことができ、ＤＱＳ信号パスのための遅延値を決定するために使用可能である。いくつかの実施形態では、ｘ４ ＤＤＲ Ｉ／Ｆ回路１３０４は、トレーニング回路１３０４－２を含むことができる。トレーニング回路１３０４－２は、ＣＡ［２：０］上で受信したデータを、コマンドおよび／またはアドレス復号回路以外の回路に提供することを可能にすることができる。いくつかの実施形態では、トレーニング回路１３０４－２は、基準電圧を確立する部分のような基準値の一部分を、ＤＱ［３：０］ＩＯ上で基準値の別の部分と一緒に入力することを可能にすることができる。
【0087】
メモリアレイ１３０６は、１つまたは複数のメモリセルアレイを含むことができ、この１つまたは複数のメモリセルアレイは、書き込み動作においてデータを格納することができ、読み出し動作に応答してデータを出力することができる。メモリセルアレイは、任意の適切な種類のメモリセル（例えば、揮発性、不揮発性）またはアーキテクチャ（ランダムアクセス、ＮＯＲ、ＮＡＮＤ）を含むことができる。メモリアレイ１３０６は、対応する復号回路、読み出しパス回路および書き込みパス回路を含むこともでき、不揮発性メモリセルの場合にはプログラム回路および消去回路を含む。
【0088】
制御回路１３０８は、メモリ装置の動作を制御することができ、ｘ４ ＤＤＲ Ｉ／Ｆ１３０４を介して受信したコマンドによって示される動作を実行するためのロジックを含むことができる。制御回路１３０８は、構成値および他の値を格納するためのレジスタ１３０８－２（例えば、モードレジスタ）を含むことができる。このようなレジスタ１３０８－２の全部または一部は、モードレジスタ読み出しコマンドおよびモードレジスタ書き込みコマンドによってアクセス可能である。
【0089】
いくつかの実施形態では、制御回路１３０８は、ＦＩＦＯ１３０８－１および／または基準電圧生成器１３０８－０を含むことができる。ＦＩＦＯ１３０８－１は、ｘ４ ＤＤＲ ＩＦ１３０４で受信した値を、後続する読み出しのために較正動作中に格納することができる。基準電圧生成器１３０８－０は、ｘ４ ＤＤＲ ＩＦ１３０４で受信した構成基準値に応答して基準電圧を生成することができる。
【0090】
図１４は、別の実施形態によるメモリ装置１４０２のブロック図である。メモリ装置１４０２は、図１３と同様の項目を含むことができ、このような項目は、同じ参照符号によって参照されるが、先頭の数字が「１３」ではなく「１４」になっている。メモリ装置１４０２は、メモリアレイがバンク１４０６－０～－３に配置されていて、メモリ装置１４０２がシリアルＩＦ１４１０をさらに含むことができるという点で、図１３のメモリ装置とは異なることができる。シリアルＩＦ１４１０は、シリアルクロックＳ＿ＣＫおよびシリアルチップセレクトＳ＿ＣＳに同期して、１つまたは複数のシリアルデータＩＯ（Ｓ＿ＤＱ０～Ｓ＿ＤＱ３として示されている４つ）上でのシリアルデータトランザクションをイネーブルすることができる。いくつかの実施形態では、シリアルＩＦ１４１０は、シリアルペリフェラルインターフェース（ＳＰＩ）規格との互換性を有することができる。しかしながら、代替的な実施形態は、任意の他の適切なシリアル規格との互換性を有するインターフェースを含むことができる。
【0091】
バンク（１４０６－０～－３）は、それぞれ複数の不揮発性メモリ（ＮＶＭ）セルを含むことができる。それぞれのバンク（１４０６－０～－３）内で、ＮＶＭセルを１つまたは複数のアレイに配置することができる。ＮＶＭセルは、任意の適切な形態を取ることができ、いくつかの実施形態では、「フラッシュ」型のＮＶＭセルであってよい。バンク（１４０６－０～－３）は、別個にアドレス指定可能である。すなわち、装置１４０２の物理的なアドレス指定は、それぞれのバンク（１４０６－０～－３）ごとに別個のバンクアドレスを有することができる。図示の実施形態では、全てのバンク（１４０６－０～－３）を、第１のバスシステム１４１２Ａまたは第２のバスシステム１４１２Ｂに接続することができる。第１のバスシステム１４１２Ａは、バンク（１４０６－０～－３）をｘ４ ＤＤＲ ＩＦ１４０４に接続することができ、第２のバスシステム１４１２Ｂは、バンク（１４０２－０～－３）を第２のＩ／Ｆ１４０６に接続することができる。図１４は、４つのバンクを有する装置を示しているが、実施形態は、より多数またはより少数のバンクを含むことができる。
【0092】
図１５は、実施形態に含めることができるインターフェース回路１５１４のブロック図である。インターフェース回路は、物理的な受信回路１５１６－０および物理的な送信回路１５１６－１と、ＣＡ入力回路１５１８と、データ入力パス回路１５２０と、データ出力パス回路１５２２と、トレーニングパス回路１５２４と、ＤＭＩ制御回路１５０４－０と、を含むことができる。いくつかの実施形態では、受信回路および送信回路１５１６－０／１は、低電圧スイング終端ロジック（ＬＶＳＴＬ）回路であってよい。
【0093】
ＣＡ入力回路１５１８は、ＣＡ［２：０］入力から３ビット値を受信し、ＣＡ ＤＡＴＡ ＩＮのような値を提供することができる。いくつかの実施形態では、ＣＡ ＤＡＴＡ ＩＮは、２つの３ビットの入力値から形成される６ビットの入力値であってよい。いくつかの実施形態では、ＣＡ入力回路１５１８は、ＣＡ［２：０］からのデータをトレーニングパス回路１５２４に提供することもできる。
【0094】
データ入力パス回路１５２０は、ＤＱ［３：０］から４ビットのデータ値を受信し、このような値を内部データＤＡＴＡ＿ＩＮＴとして提供することができる。データ出力パス回路１５２２は、ＤＡＴＡ＿ＩＮＴから出力データを受信し、ＤＱ［３：０］上で４ビットのデータ値のようなデータを提供することができる。いくつかの実施形態では、ＤＡＴＡ＿ＩＮＴは、８ビット、１６ビット等のような４ビットのより大きな倍数であってよい。トレーニングパス回路１５２４は、ＣＡ［２：０］入力上で受信したデータを、ＣＡトレーニングモードでのように、データ出力パス回路１５２２に選択的に接続することができる。
【0095】
ＤＭＩ制御回路１５０４－０は、ＤＭＩ ＩＯが、データマスキングおよびデータ反転に加えて、限定するわけではないが、読み出し動作および書き込み動作のためのＥＣＣデータを提供すること、ＤＱ［３：０］上での読み出しデータまたは書き込みデータのための上位ニブルまたは下位ニブルの値を示すこと、またはＤＱ［３：０］がデータを送信または受信すべきかどうかを示すことを含む、種々異なる機能を提供することを可能にすることができる。ＤＭＩ制御回路１５０４－０は、出力ＤＭＩ値を受信し、ＤＭＩ入力値（ＤＭＩ ＩＯ）を提供することができ、ＥＣＣデータを提供および／または受信することができる。
【0096】
図１６Ａは、一実施形態によるＣＡ入力回路１６１８の概略図である。ＣＡ入力回路１６１８は、入力ラッチ１６１８－０と、入力デマルチプレクサ（ｄｅＭＵＸ）１６１８－１と、ｄｅＭＵＸロジック１６１８－３と、コマンドラッチ１６１８－２と、を含むことができる。入力ラッチ１６１８－０は、クロック信号ＣＫ’に応答してＣＡ［２：０］からの３ビット値をラッチすることができ、このクロック信号ＣＫ’は、ＣＫ入力に応答して（場合により、ＣＳのような他の入力状態として）生成可能である。ｄｅＭＵＸロジック１６１８－３に応答して、ｄｅＭＵＸ１６１８－２は、３ビット値をコマンドラッチ１６１８－２の複数の異なる位置に選択的に渡すことができる。コマンドラッチ１６１８－２は、１２ビットのコマンドを形成することができ、この１２ビットのコマンドは、コマンド復号回路等によって処理可能である。ＤｅＭＵＸロジック１６１８－３は、１２ビットのコマンドを形成するために、ＣＡ［２：０］の３ビット部分に分けてクロックするための信号を生成することができる。
【0097】
図１６Ａの実施形態は、コマンド復号回路等による処理のために３ビット値が１２ビット値に変換される構成を示しているが、このような実施形態は、限定するものとして解釈されるべきではない。代替的な実施形態は、コマンドの３ビット部分に基づいて動作するコマンド復号回路にコマンドする装置を含むことができる。
【0098】
図１６Ｂは、一実施形態によるデータパス１６２０／１６２２の概略図である。図示の実施形態では、データ入力パス１６２０は、ＤＱラッチ１６２０－０と、入力データ制御ロジック１６２０－１と、入力ｄｅＭＵＸ１６２０－２と、入力データラッチ１６２０－３と、を含むことができる。ＤＱラッチ１６２０－０は、信号ＤＱＳ’に応答してＤＱ［３：０］からの４ビットの値をラッチすることができ、この信号ＤＱＳ’は、入力データストローブおよび他の信号に応答して形成可能である。入力ｄｅＭＵＸロジック１６２０－１に応答して、入力ｄｅＭＵＸ１６２０－２は、４ビット値を入力ラッチ１６２０－３の複数の異なる位置に選択的に渡すことができる。入力データラッチ１６２０－３は、８ビットのデータ値を形成することができ、この８ビットのデータ値は、より大きなデータ値の一部を形成してもよいし、または形成しなくてもよい。
【0099】
データ出力パス１６２２は、出力データラッチ１６２２－０と、出力データ制御ロジック１６２２－１と、出力ＭＵＸ１６２２－２と、出力ドライバ１６２２－３と、を含むことができる。出力データラッチ１６２２－０は、ＤＱ［３：０］上で出力するための８ビット値を格納することができる。出力ＭＵＸロジック１６２２－１に応答して、出力ＭＵＸ１６２２－２は、４ビットの値を出力ラッチ１６２０－０の複数の異なる位置から出力データとして選択的に渡すことができる。このようなデータ値は、ＤＱ［３：０］上で出力ドライバ１６２２－３によって駆動可能である。
【0100】
実施形態によれば、（図６Ｃに示されているような）いくつかの動作では、ＤＭＩ ＩＯは、ＤＱ［３：０］ＩＯの状態を示すことができる。図１６Ｃは、１つのこのような実施形態を示す概略図である。図１６Ｃは、データ出力パス回路１６２０Ｂと、データ入力パス回路１６２２Ｂと、ＤＭＩ制御回路１６０４－０と、モード制御回路１６２４と、を含む。データ出力パス回路１６２０Ｂは、ＤＱ［３：０］上で出力するためのデータを提供することができ、モード制御回路１６２４によってイネーブル可能またはディスエーブル可能である。データ入力パス回路１６２２Ｂは、ＤＱ［３：０］において入力データとしてデータを受信することができ、同じくモード制御回路１６２４によってイネーブル可能である。
【0101】
ＤＭＩ制御回路１６０４－０は、入力ＤＭＩ信号を受信して、出力ＤＭＩ信号を提供することができる。さらに、ローＤＭＩ入力信号を検出するモード制御回路１６２４に応答して、データ入力パス回路１６２２Ｂは、ＤＱ［３：０］上で（場合により、ＣＡバス上でも）入力データ（例えば、較正値）を受信することが可能となる。続いて、ＤＭＩ制御回路１６０４－０は、ＤＱ［３：０］が出力データ（例えば、ＣＡバス上で受信したテストパターン）を提供していることを示すＤＭＩ出力信号を生成することができる。
【0102】
実施形態によれば、（図６Ａおよび図７に示されているような）いくつかの動作では、ＤＭＩ ＩＯが、ＤＱ［３：０］ＩＯ上で出力ニブルの重要度を示すことができる。図１６Ｄは、１つのこのような実施形態の概略図である。図１６Ｄは、データ出力パス回路１６２０Ｄと、データ入力パス回路１６２２Ｄと、ＤＭＩ制御回路１６０４－０と、を含む。データ出力パス回路１６２０Ｄは、図１６Ｂに関して説明したようにＤＱ［３：０］上で出力するためのデータを提供することができ、４ビットのデータ値は、ＮＩＢＢＬＥ＿ＣＴＲＬ信号に応答して多重化された出力である。データ入力パス回路１６２２Ｂは、本明細書の実施形態のいずれかによるＤＱ［３：０］またはその均等物においてデータを受信することができる。
【0103】
ＤＭＩ制御回路１６０４－０Ｄは、出力ＤＭＩ信号を提供する出力部１６０４－０＿Ｏｕｔと、入力ＤＭＩ信号を受信する入力部１６０４－０＿Ｉｎと、を含むことができる。さらに、モード制御信号ＭＯＤＥに応答して、出力部１６０４－０＿Ｏｕｔは、ＤＱ［３：０］ＩＯ上でデータのニブル重要度および／またはニブル値変化を示すＤＭＩ出力信号を生成することができる。同様に、入力部１６０４－０＿Ｉｎは、ＤＱ［３：０］ＩＯ上でデータのニブル重要度および／またはニブル値変化を示す入力ＤＭＩ信号を受信することができる。多数の考えられる例のうちの単なる２つの例として、１つの種類の較正動作では、入力ＤＭＩ信号は、ＤＱ［３：０］上で入力基準値の下位ビットであることを示すためにある１つの値（例えば、ロー）を有することができ、続いて、ＤＱ［３：０］上で入力基準値の上位ビットが存在することを示すために別の値（例えば、ハイ）を有することができ、そして、別の種類の較正動作では、ＤＱ［３：０］上で出力値の下位ビットが駆動される場合には、１つの値（例えば、ロー）を有する出力ＤＭＩ信号を生成することができ、ＤＱ［３：０］上で出力値の上位ビットが駆動される場合には、別の値（例えば、ハイ）を有する出力ＤＭＩ信号を生成することができる。
【0104】
実施形態によれば、（図６Ｃに示されているような）いくつかの動作では、ＣＡ［２：０］上で受信したデータを、ＤＱ［３：０］上で受信したデータと組み合わせて、基準値（例えば、Ｖｒｅｆ［５：０］）を形成することができる。図１６Ｅは、１つのこのような実施形態の概略図である。図１６Ｅは、ＣＡ入力回路１６１８Ｅと、データ入力パス回路１６２０Ｅと、データ出力パス回路１６２２Ｅと、（ＤＭＩ制御回路１６０４－０Ｅと、）トレーニングパス回路１６２４と、を含む。データ入力パス回路１６２０Ｅは、本明細書に記載されているようなデータ入力値およびその均等物を受信することができる。データ出力パス回路１６２２Ｅは、本明細書に記載されているようなデータ出力値およびその均等物を提供することができる。
【0105】
ＣＡ入力回路１６１８Ｅは、３ビットのＣＡ［２：０］値を受信し、それらをコマンドおよび／またはアドレス復号器に提供することができる。しかしながら、ＣＡ入力回路１６１８Ｅは、ＣＡ［２：０］の入力値をトレーニングパス回路１６２４に提供する回路１６１８－４をさらに含むことができる。
【0106】
いくつかの実施形態では、トレーニングパス回路１６２４は、ＣＡ［２：０］からのデータ（例えば、ＣＡパターン）をデータ出力パス回路１６２２Ｅ上で出力データとして選択的に提供するための回路１６２４－１を含むことができる。いくつかの実施形態では、トレーニングパス回路１６２４は、ＣＡ［２：０］からのデータ（例えば、Ｖｒｅｆ［２：０］）を基準値の一部分として選択的に提供するための回路１６２４－０を含むことができ、ＤＱ［３：０］は、基準値の別の部分（例えば、Ｖｒｅｆ［６：４］）を提供する。
【0107】
図１６Ｂ～図１６Ｅの実施形態は、ＤＱ［３：０］上の４ビットの値が内部データバス上での転送のために８ビットの値に変換される構成を示しているが、このような実施形態は、限定するものとして解釈されるべきではない。代替的な実施形態は、ネイティブの狭帯域（例えば、３ビットＣＡ、４ビットデータ）内部バスを有する装置を含むことができる。
【0108】
実施形態は、任意の適切なメモリセルアレイ構造を含むことができるが、いくつかの実施形態は、１－トランジスタ（１Ｔ）ＮＯＲ型アレイを含むことができる。図１７Ａは、実施形態に含めることができる１Ｔ ＮＯＲアレイ１７０６Ａの概略図である。アレイ１７０６Ａは、行および列になるように配置された複数のメモリセル（１つが１７２６－０として示されている）を含むことができ、同じ行のメモリセルは、同じワード線（１つが１７２６－２として示されている）に接続されており、同じ列のメモリセルは、同じビット線（１つが１７２６－３として示されている）に接続されている。いくつかの実施形態では、メモリセル（１７２６－０）は、制御ゲートとチャネルとの間に電荷蓄積構造１７２６－１を有する単一のトランジスタ構造によって形成可能である。電荷蓄積構造１７２６－１は、１ビットまたは複数ビットのデータを（電荷の欠如を含む）電荷として蓄積することができる。電荷蓄積構造１７２６－１は、限定するわけではないが、フローティングゲート、電荷蓄積誘電体（例えば、リプレイスメントゲート）、またはこれらの組み合わせを含む、任意の適切な形態を取ることができる。
【0109】
実施形態は、不揮発性メモリセルを含むことができるが、実施形態は、任意の適切な揮発性アレイ構造または揮発性メモリセル型を含むこともできる。図１７Ｂは、実施形態に含めることができる考えられる揮発性メモリセルアレイの概略図である。図１７Ｂは、複数の揮発性メモリセル（１つが１７２６－０Ｖとして示されている）を含むことができるアレイ１７０６Ｂを示し、これらの複数の揮発性メモリセルは、行および列になるように配置されており、１つまたは複数のビット線（例えば、１７２６－３）およびワード線（例えば、１７２６－２）に接続されている。揮発性メモリセルは、限定するわけではないが、ＤＲＡＭセル１７２６－０Ｖ１および／またはＳＲＡＭセル１７２６－０Ｖ２を含む、任意の適切な形態を取ることができる。ＳＲＡＭセル１７２６－０Ｖ２は、限定するわけではないが、４トランジスタ（４Ｔ）、６Ｔおよび／または８Ｔのバリエーションを含むことができる。
【0110】
図１８は、さらなる実施形態によるＮＶＭ装置１８０２のブロック図である。ＮＶＭ装置１８０２は、本明細書に示されているＮＶＭ装置のいずれかの１つの実装例であってよい。ＮＶＭ装置１８０２は、ｘ４ ＬＰＤＤＲ４ ＩＦ１８０４と、マルチバンク１８０６－０～－７と、制御回路１８０８と、クワッドＳＰＩ（ＱＳＰＩ）互換性ＩＦ１８１０と、を含むことができる。ｘ４ ＬＰＤＤＲ４ ＩＦは、ＣＳ入力と、ＣＫ入力と、ＣＫＥ入力と、ＣＡ［２：０］入力と、ＤＱＳ ＩＯと、ＤＭＩ ＩＯと、ＤＱ［３：０］ＩＯと、を含むことができる。いくつかの実施形態では、ｘ４ ＬＰＤＤＲ ＩＦは、ＬＰＤＤＲ４規格（ＪＥＳＤ２０９－４Ｄ）との互換性を有する信号伝送要件を有することができるが、縮小されたサイズのＣＡバス上でコマンドを受信し、本明細書において説明するような縮小されたサイズのＤＱバス上またはその均等物上でデータを提供することができる。いくつかの実施形態では、ｘ４ ＬＰＤＤＲ４ ＩＦ１８０４は、差動クロック入力（ＣＫ＿ｔ，ＣＫ＿ｃ）または差動データストローブ（ＤＱＳ＿ｔ，ＤＱＳ＿ｃ）のいずれかを含む、差動信号伝送を有することができる。
【0111】
いくつかの実施形態では、それぞれのバンク（１８０６－０～－７）は、行および列になるように配置された複数のＮＶＭセルを含むことができる。それぞれのバンク（１８０６－０～－７）には、一意のバンクアドレスを介して個別にアクセス可能である。いくつかの実施形態では、ＮＶＭセルは、グループ消去可能であってよい（例えば、フラッシュ型セル）。第１のバンクアクセス回路１８２８－０は、第１のバスシステム１８１２Ａを介してｘ４ ＬＰＤＤＲ４ ＩＦ１８０４から各自の対応するバンク（１８０２－０～－７）への読み出しおよび書き込みアクセスをイネーブルすることができる。第２のバンクアクセス回路１８２８－１は、第２のバスシステム１８１２Ｂを介してＱＳＰＩ ＩＦ１８１０から各自の対応するバンク（１８０２－０～－７）への読み出しアクセスまたは書き込みアクセスをイネーブルすることができる。それぞれ異なるバンクアクセス回路１８２８－０／１は、それぞれ異なるインターフェース１８０４／１８１０を介してそれぞれ異なるバンクへの同時のアクセスをイネーブルすることができる。
【0112】
制御回路１８０８は、装置１８０２の動作を制御することができ、図１３に示されている特徴を含む、本明細書に記載されている制御回路の特徴のいずれかを含むことができる。
【0113】
ＱＳＰＩ ＩＦ１８１０は、シリアルチップセレクトＳＰＩ＿ＣＳと、シリアルクロック入力ＳＰＩ＿ＣＫと、４つのシリアルデータＩＯ ＳＰＩ＿ＤＱと、を含むことができる。このようなＩＯは、ＳＰＩ互換性シリアルバスに接続可能である。ＱＳＰＩ ＩＦ１８１０は、ＳＰＩ＿ＤＱを介して受信したコマンドを処理することができる。このようなコマンドは、読み出しコマンドおよび書き込みコマンド（例えば、プログラムコマンド、消去コマンド）の両方を含むことができる。
【0114】
実施形態は、装置と、回路と、対応する方法および動作と、を含むことができるが、実施形態は、小さい高性能バスによって相互に接続された、ピン数が削減された装置を有するシステムを含むこともできる。図１９には、１つのこのような実施形態が示されている。
【0115】
図１９は、一実施形態によるシステム１９３０のブロック図である。システム１９３０は、ホストマイクロコントローラ（ＭＣＵ）１９３２と、第１のメモリ装置１９０２と、第２のメモリ装置１９３４と、を含むことができる。ホストメモリ装置１９３２は、ｘ４ ＤＤＲ４コントローラ（コントローラ）１９３２－０を含むことができる。コントローラ１９３２は、ＤＤＲバス１９３６に接続可能であり、このＤＤＲバス１９３６は、本明細書に記載されている少ピン数のインターフェースのいずれかによる信号線を含むことができる。ＤＤＲバス１９３６は、それぞれの装置のためのＣＳ入力（ＣＳ＿ｄｒａｍ，ＣＳ＿ｎｖｍ）を含むことができる。図１９は、図１Ｂに示されている装置のような装置に対応することができるサイズのバス１３を示しているが、代替的な実施形態は、これよりも小さいまたは大きいバスサイズを含むことができる。
【0116】
第１のメモリ装置１９０２は、本明細書の実施形態のいずれかによる少ピン数を有するＮＶＭ装置であってよい。第２のメモリ装置１９３４は、本明細書の実施形態のいずれかによる少ピン数を有するＮＶＭ装置であってよい。このようにして、システム１９３０は、揮発性および不揮発性のストレージを含むことができ、その一方で、縮小されたサイズのバス上での高性能の信号伝送を含むこともできる。
【0117】
図２０は、一実施形態による別のシステム２０３０のブロック図である。システム２０３０は、ホストシステム２０３２と、ｘ４ ＬＰＤＤＲバス２０３６と、シリアルバス２０４０と、３つが２００２、２０３４、２０３８として示されている複数の他の装置と、を含むことができる。ホストシステム２０３２は、ｘ４ ＬＰＤＤＲ４メモリコントローラ（ＭＣ）２０３２－０と、シリアルバスＭＣ２０３２－１と、を含むことができる。ｘ４ ＬＰＤＤＲ４ ＭＣ２０３２－０は、本明細書に開示されている実施形態またはその均等物によるコマンドおよびデータを発行することにより、ｘ４ ＬＰＤＤＲ４バス２０３６を介して装置にアクセスすることができる。ｘ４ ＬＰＤＤＲ４バス２０３６は、本明細書に開示されている実施形態およびその均等物による縮小されたサイズのＣＡバス（すなわち、５つ以下）と、縮小されたサイズのＤＱバス（すなわち、６つ以下）と、を含むことができる。シリアルバスＭＣ２０３２－１は、任意の適切なシリアル通信プロトコルに準拠したシリアルバス２０４０を介して装置にアクセスすることができる。
【0118】
装置２００２は、ＮＶＭアレイ２００６を有するＮＶＭ装置であってよく、ｘ４ ＬＰＤＤＲ ＩＦ２００４を介してｘ４ ＬＰＤＤＲバス２０３６に接続可能であり、シリアルバスＩＦ２０１０を介してシリアルバス２０４０に接続可能である。装置２００２は、本明細書に記載されている装置のいずれかおよびその均等物の形態を取ることができる。装置２０３４は、ＤＲＡＭ装置であってよく、ｘ４ ＬＰＤＤＲ ＩＦ２００４Ｄを介してｘ４ ＬＰＤＤＲバス２０３６に接続可能である。装置２０３８は、シリアルバス２０４０に接続されているシリアル装置２０３８であってよい。
【0119】
ｘ４ ＬＰＤＤＲ４ ＭＣ２０３２－０は、コマンド（および場合により）データを、本明細書に記載されている装置２００２もしくは２０３４またはその均等物に発行することができる。
【0120】
実施形態は、装置と、システムと、対応する方法と、を含むことができるが、実施形態は、本明細書に記載されているようなｘ４ ＬＰＤＤＲ Ｉ／Ｆおよびその均等物を介してコマンドと、アドレスと、データ値とを生成することができるメモリコントローラを含むこともできる。図２１は、このような実施形態によるメモリコントローラ２１３２－０を示す。
【0121】
メモリコントローラ２１３２－０は、コマンドキュー２１４２－０と、書き込みキュー２１４２－１と、読み出しキュー２１４２－２と、トランザクション処理回路２１４２－３と、ＭＣ ＩＦ２１０４と、ＥＣＣ回路２１４２－５と、を含むことができる。コマンドキュー２１４２－０と、書き込みキュー２１４２－１と、読み出しキュー２１４２－２とは、コントローラＩＦに接続可能であり、このコントローラＩＦは、コントローラ（例えば、ホストプロセッサ）等に接続可能である。コマンドキュー２１４２－０は、メモリ装置にアクセスするためにコントローラＩＦを介してメモリリクエストを受信することができるか、または（較正またはトレーニングのような）他の動作を実施することができる。書き込みキュー２１４２－１は、ＭＣ ＩＦ２１０４を介して書き込まれるべき書き込みデータを受信することができる。読み出しキュー２１４２－２は、ＭＣ ＩＦ２１０４から受信した読み出しデータを提供することができる。
【0122】
トランザクション処理回路２１４２－３は、リクエストを、所定のビット値を有するコマンドに符号化することができる。いくつかの実施形態では、このことは、コマンドを、２つの６ビット部分から構成される１２ビットのコマンドに符号化することを含むことができる。いくつかの実施形態では、このようなコマンドは、ＬＰＤＤＲ４規格（ＪＥＳＤ２０９－４Ｄ）との互換性を有することができる。トランザクション処理回路は、ｘ４ ＬＰＤＤＲ４ ＩＦ２１０４を介して受信した出力および読み出しデータのために書き込みデータをフォーマットすることもできる。
【0123】
ＭＣ ＩＦ２１０４は、本明細書に記載されているようなコマンドおよびその均等物を生成することができる。いくつかの実施形態では、ＭＣ ＩＦ２１０４は、１２ビットのコマンドを受信し、この１２ビットのコマンドをＣＡ［２：０］上で４つの３ビット値として出力することができる。データ値は、ＤＱ［３：０］上で、ニブル単位で受信可能および送信可能である。ＭＣ ＩＦ２１０４は、本明細書に記載されているようなマスキングおよび反転またはその均等物に加えて、ＤＭＩ ＩＯ上のＤＭＩ信号が指示を提供することを可能にすることができる。このことは、限定するわけではないが、反転データによってＥＣＣデータを符号化すること、ＤＱ［３：０］に関する入力状態または出力状態を示すこと、またはＤＱ［３：０］上での８ビット値の上位ニブルまたは下位ニブルを示すことを含むことができる。
【0124】
図２２Ａは、一実施形態によるホスト装置のためのＣＡ出力回路２２４４の概略図である。ＣＡ出力回路２２４４は、出力ラッチ２２４４－０と、出力ＭＵＸ２２４０－１と、を含むことができる。出力ラッチ２２４０－０は、１２ビットのコマンドをラッチすることができる。ＭＵＸ２２４０－１は、そのような３ビット部分をＣＡ［２：０］上で出力することができる。いくつかの実施形態では、１２ビットのコマンド値を、タイミングクロック（例えば、ＣＫ）の連続した立ち上がりエッジ上で、４つの３ビット部分に分けて発行することができる。
【0125】
図２２Ｂは、一実施形態によるＭＣ ＤＭＩ回路２２４６を示す概略図である。ＭＣ ＤＭＩ回路２２４６は、ＤＭＩ ＩＯ上でＤＭＩ出力値を生成することができ、このＤＭＩ出力値は、タイミングクロックの同じサイクルにおいてＥＣＣデータを有する反転データを含むことができる。ＭＣ ＤＭＩ回路２２４６は、反転データまたはマスクデータのためのストレージ２２４６－１と、ＥＣＣデータ２２４６－２を格納するためのストレージ２２４６－２と、を含むことができる。ストレージ２２４６－０／１は、レジスタまたはラッチ等であってよい。ＭＵＸ２２４６－３は、反転データおよび／またはマスクデータを含むＥＣＣデータまたはＤＭＩデータを選択的に出力することができる。いくつかの実施形態では、このような多重化は、単なる一例として図５Ｃに示されているようなタイミングクロックの一方の半分の間にマスク／反転データを提供し、タイミングクロックの他方の半分の間にＥＣＣデータを提供することを含むことができる。
【0126】
実施形態は、ホスト装置と一緒に動作するメモリ装置を有するシステムを含むことができるが、実施形態は、本明細書に記載されているようなピン数の削減されたインターフェースおよびその均等物を有するスタンドアローン型の装置を含むこともできる。このような実施形態は、図２３に示されている。図２３は、パッケージ化されたメモリ装置２３０３を斜視上面図で示す。メモリ装置２３０２は、本明細書に記載されているメモリ装置のいずれかまたはその均等物の形態を取ることができる。いくつかの実施形態では、メモリ装置２３０２は、単一の集積回路ダイを含むことができる。メモリ装置２３０２は、１つが２３４８として示されている複数の物理的な接続（例えば、ピン）を含むことができる。いくつかの実施形態では、メモリ装置２３０２は、高速のＬＶＳＴＬ信号伝送を提供することができるが、本明細書で記載されているように比較的少ピン数を有する。
【0127】
図２４を参照すると、一実施形態による自動車システム２４３０が図示されている。自動車システム２４３０は、多数のサブシステム（２つが２４３０－０および２４３０－１として示されている）を有することができる。サブシステム２４３０－０／１は、１つまたは複数のメモリ装置と通信するホスト装置（例えば、ＣＰＵサブシステム）と共に動作することができる。このようなサブシステム２４３０－０／１は、電子制御ユニット（ＥＣＵ）および／または先進運転者支援システム（ＡＤＡＳ）を含むことができる。しかしながら、他の実施形態では、そのようなサブシステムは、多数の考えられる例のうちの単なる２つの例として、ダッシュボードディスプレイ／制御サブシステムおよび／またはインフォテインメントサブシステムを含むことができる。それぞれのサブシステム２４３０－０／１は、本明細書に記載されているメモリバスのような縮小されたサイズのメモリバスを介してメモリ装置にアクセスすることができるホスト装置を含むことができる。すなわち、ホスト装置は、少ピン数のインターフェースを有することができ、メモリ装置は、少ピン数のメモリ装置であってよい。いくつかの実施形態では、ホスト装置は、ＮＶＭメモリ装置から直接的にコードを実行するように構成可能であり、ＬＰＤＤＲ４信号伝送との互換性を有するもののように、高速データ転送レートから利益を得ることができる。
【0128】
記載されている装置およびシステムは、実施形態による種々異なる方法を開示しているが、追加的な方法についてフロー図を参照しながら説明する。
【0129】
図２５は、一実施形態によるメモリ装置に関する動作の方法２５５０のフロー図である。方法２５５０は、コマンドの３ビット部分を受信すること２５５０－０を含むことができる。いくつかの実施形態では、このことは、タイミングクロックの立ち上がりエッジ上で、複数の異なるコマンド部分をラッチすることを含むことができる。コマンドの最後の部分が受信されるまでの間（２５５０－１からのＮ）、次のコマンド部分を受信することができる２５５０－２。最後のコマンド部分が受信されると（２５５０－１からのＹ）、受信したコマンドを処理することができる２５５０－４。いくつかの実施形態では、コマンドは、１２ビットのコマンドであってよく、最後のコマンド部分を受信することは、第４の３ビット部分を受信することを含むことができる。
【0130】
コマンドが書き込みコマンドである場合（２５５０－４からのＷＲＩＴＥ）には、方法２５５０は、書き込みデータを４ビットデータバス上で４ビットニブルのシーケンスとして受信すること２５５０－５を含むことができる。いくつかの実施形態では、コマンド部分は、タイミングクロック信号の立ち上がりエッジ上および立ち下がりエッジ上で受信可能であり、４ビット値は、タイミングクロック信号の立ち上がりおよび立ち下がりエッジに同期して受信可能である（すなわち、ＤＤＲ方式）。コマンドが読み出しコマンドである場合（２５５０－４からのＲＥＡＤ）には、方法２５５０は、読み出しデータを４ビットデータバス上で４ビットニブルのシーケンスとして出力することができる２５５０－６。いくつかの実施形態では、そのような値は、ＤＤＲ方式で出力可能である。コマンドが何らかの他の種類のコマンドである場合には、そのコマンドを処理することができる２５５０－７。いくつかの実施形態では、このことは、本明細書に記載されているような較正／トレーニング動作を処理することを含むことができる。
【0131】
図２６は、一実施形態によるＤＭＩ ＩＯ上で反転データを有するＥＣＣデータを提供するための方法２６５０のフロー図である。いくつかの実施形態では、方法２６５０は、メモリ装置によって実行可能である。方法２６５０は、コマンドを受信すること２６５０－０を含むことができる。このようなアクションは、３つ以上のクロックサイクル遷移において縮小されたサイズのＣＡバス上で複数のコマンド部分を受信することを含む、本発明書に記載されている実施形態によるコマンドまたはその均等物を受信することを含むことができる。
【0132】
方法２６５０は、ＤＭＩ ＥＣＣがイネーブルされているかどうかを判定することができる２６５０－１。このようなアクションは、限定するわけではないが、構成レジスタが所定の値にプログラミングされるようにすること、特定の装置ＩＤを有すること、またはＤＭＩ信号がＥＣＣ機能を有するべきであるということを、受信したコマンドに示させることを含むことができる。ＤＭＩ ＥＣＣがイネーブルされていない場合（２６５０－１からのＮ）には、方法２６５０は、コマンドを実行することができる２６５０－２。
【0133】
ＤＭＩ ＥＣＣがイネーブルされている場合（２６５０－１からのＹ）には、方法２６５０は、コマンドが読み出しコマンドであるか、または書き込みコマンドであるかを判定することができる２６５０－３。コマンドが読み出しコマンドである場合（２６５０－３からのＲＥＡＤ）には、データクロックサイクルの一方の半分の間にＤＭＩ ＩＯ上で反転データを出力することができ２６５０－４、データクロックサイクルの他方の半分の間にＥＣＣデータを出力することができる２６５０－５。いくつかの実施形態では、そのような反転データおよびＥＣＣデータは、データＩＯ上で出力されているデータ（例えば、ＤＱ［３：０］）に対応することができる。コマンドが書き込みコマンドである場合（２６５０－３からのＷＲＩＴＥ）には、データクロックサイクルの一方の半分の間にＤＭＩ ＩＯ上で反転データを受信することができ２６５０－６、データクロックサイクルの他方の半分の間にＥＣＣデータを受信することができる２６５０－７。いくつかの実施形態では、そのような反転データおよびＥＣＣデータは、データＩＯ上で受信されているデータに対応することができる。
【0134】
図２７は、一実施形態によるメモリ装置の入力または出力をトレーニングするための方法２７５０のフロー図である。方法２７５０は、コマンドを受信すること２７５０－０を含むことができる。このようなアクションは、本明細書に記載されているアクションのいずれかまたはその均等物を含むことができる。方法２７５０は、受信したコマンドがトレーニングモードを示しているかどうかを判定することができる２７５０－１。いくつかの実施形態では、このようなアクションは、コマンドが、１つまたは複数の基準値の受信を予期するトレーニングモードを示しているかどうかを判定するために、コマンドを復号することを含むことができる。多数の考えられるアクションのうちの単なる１つとして、このようなアクションは、コマンドが、メモリ装置をＣＡバストレーニングモードまたはＤＱトレーニングモードに移行させているかどうかを判定することができる。トレーニングモードに突入していない場合（２７５０－１からのＮ）には、方法２７５０は、受信したコマンドを実行することができる２７５０－２。
【0135】
トレーニングモードに突入している場合（２７５０－１からのＹ）には、方法２７５０は、ＣＡバス上とＤＱバス上との両方においてマルチビット基準値を受信すること２７５０－３を含むことができる。いくつかの実施形態では、このようなアクションは、ＣＡバス上で基準値の第１の部分を受信し、ＤＱバス上で基準値の残りの部分を受信することを含むことができる。いくつかの実施形態によれば、同じ基準値のそれぞれ異なる部分を、ＣＡバス上およびＤＱバス上で同時に受信することができる。いくつかの実施形態では、基準値は、ＣＡバストレーニング動作において使用される基準電圧に関するものであってよい。
【0136】
方法２７５０は、基準値を用いて装置を構成すること２７５０－４を含むことができる。いくつかの実施形態では、このようなアクションは、基準値のビットからアナログ値を生成することを含むことができる。いくつかの実施形態では、基準値のビットから基準電圧を生成することができる。
【0137】
方法２７５０は、トレーニング動作を実行することができる２７５０－５。このようなアクションは、メモリ装置に追加的な入力を提供すること、またはメモリ装置からの追加的な出力をリクエストすることを含むことができる。いくつかの実施形態では、このようなアクションは、テストパターンを入力としてＣＡバスに適用し、次いで、ＤＱ ＩＯバス上でメモリ装置によって受信したような値を受信することを含むことができる。トレーニング動作は、トレーニングモードが終了するまで２７５０－６、継続することができる（２７５０－６からのＮ）。いくつかの実施形態では、トレーニングモードを終了することは、所定のコマンドを受信することを含むことができる。しかしながら、他の実施形態では、所定の時間期間の後にトレーニングモードを終了させることができる。
【0138】
図２８は、実施形態によるＤＭＩ信号を使用して出力データ値の部分を示すための方法２８５０のフロー図である。このような方法は、メモリ装置、コマンド発行装置（例えば、メモリコントローラ）、またはこれらの組み合わせによって実行可能である。方法２８５０は、コマンドを受信すること２８５０－０を含むことができる。このようなアクションは、本明細書に記載されているアクションのいずれかまたはその均等物を含むことができる。方法２８５０は、受信したコマンドが特別なＤＭＩモードを示しているかどうかを判定することができる２８５０－１。いくつかの実施形態では、このようなアクションは、コマンドを復号することを含むことができる。多数の考えられるアクションのうちの単なる１つとして、このようなアクションは、コマンドが、メモリ装置をＣＡバストレーニングモードに移行させているかどうかを判定することができる。特別なＤＭＩモードに突入していない場合（２８５０－１からのＮ）には、方法２８５０は、受信したコマンドを実行することができる２８５０－２。
【0139】
トレーニングモードに突入している場合（２８５０－１からのＹ）には、方法２８５０は、データを生成すること２８５０－３を含むことができる。このようなアクションは、データバス上で出力するためのデータを生成するメモリ装置、またはメモリ装置に入力するためのデータを生成するコマンド発行装置を含むことができる。データの第１の部分は、ＤＭＩ ＩＯによって第１のレベルで提供可能であり２８５０－４、データの第２の部分は、ＤＭＩ ＩＯによって第２のレベルで提供可能である２８５０－５。ＤＭＩレベルは、メモリ装置、コマンド発行装置、またはこれらの組み合わせによって確立可能である。
【0140】
図２９は、実施形態によるＤＭＩ信号を用いて双方向データバスの状態（すなわち、入力または出力）を示すための方法２９５０のフロー図である。このような方法は、メモリ装置、コマンド発行装置、またはこれらの組み合わせによって実行可能である。方法２９５０は、コマンドを受信すること２９５０－０を含むことができる。このようなアクションは、本明細書に記載されているアクションのいずれかまたはその均等物を含むことができる。方法２９５０は、受信したコマンドが特別なＤＭＩ ＩＯモードを示しているかどうかを判定することができる２９５０－１。いくつかの実施形態では、このようなアクションは、コマンドを復号することを含むことができる。多数の考えられるアクションのうちの単なる１つとして、このようなアクションは、コマンドが、メモリ装置をＣＡバストレーニングモードに移行させているかどうかを判定することができる。特別なＤＭＩ ＩＯモードに突入していない場合（２９５０－１からのＮ）には、方法２９５０は、受信したコマンドを実行することができる２９５０－２。
【0141】
特別なＤＭＩ ＩＯモードに突入している場合（２９５０－１からのＹ）には、方法２９５０は、ＤＱがデータを受信すべきであるということを示すために、ＤＭＩ ＩＯを第１のレベルまで駆動すること２９５０－３を含むことができる。このようなアクションは、ＤＱ［３：０］データバス上でデータが受信されるべきであるということを示すために、単一のＤＭＩ ＩＯをある１つのレベルまで駆動することを含むことができる。いくつかの実施形態では、このようなアクションは、ＤＱバス上および／またはＣＡバス上に基準値が存在することを示すために、ＤＭＩを第１のレベルまで駆動するコマンド発行装置を含むことができる。方法２９５０は、ＤＱがデータを出力していることを示すために、ＤＭＩ ＩＯを第２のレベルまで駆動することを含むこともできる。いくつかの実施形態では、このようなアクションは、ＣＡ［３：０］入力上でラッチされたテストパターン値がＤＱバス上の出力データとして利用可能であることを示すために、ＤＭＩを第２のレベルまで駆動するメモリ装置を含むことができる。
【0142】
【0143】
図３０Ａは、従来のｘ８ ＬＰＤＤＲ４ ＳＤＲＡＭに関する連続した読み出し動作を示すタイミング図である。この動作は、「ＬＰＤＤＲ ｘ８」型の動作であると見なすことができる。この動作は、８００ＭＨｚのクロック速度で実施可能であり、それぞれの読み出し動作は、３２バイトのデータにアクセスする。読み出しデータは、ダブルデータレートで出力され、したがって、１６クロックにわたって１クロックサイクル当たり２バイトを提供する。ＳＤＲＡＭは、１８ｎｓ（すなわち、１６クロック）のｔＲＣＤ値と、１４クロックのＲＬと、を有することができる。図３０Ａは、ＣＳと、ＣＡ６（すなわち、６ビットのコマンドアドレスバス）と、第１の読み出しコマンドに対応するレイテンシ（Ｌａｔ１）と、第２の読み出しコマンドに対応するレイテンシ（Ｌａｔ２）と、ＤＱ８（すなわち、８ビットのＤＱ ＩＯバス）と、に関する波形を含む。
【0144】
引き続き図３０Ａを参照すると、それぞれの読み出しコマンドは、２つのアクティブ化コマンド（ＡＣＴ１／ＡＣＴ２）と、それに続く読み出しコマンドおよびＣＡＳコマンド（ＲＤ／ＣＡＳ）と、を含むことができる。ＲＤ／ＣＳコマンドは、ｔＲＣＤの遅延の後に受信可能である。読み出しデータは、ＣＡＳコマンドの後のＲＬに続いて出力される。読み出し動作は、それぞれ３２バイトのデータを提供するそれぞれ１６クロックの相次ぐバーストを提供するためにタイミングが合わせられる。
【0145】
図３０Ｂは、一実施形態によるメモリ装置に関する連続した読み出し動作を示すタイミング図である。この動作は、「ＬＰＤＤＲ ｘ４」動作であると見なすことができる。メモリ装置は、ＤＲＡＭ、不揮発性メモリ（例えば、ＮＯＲフラッシュ）、またはこれらの組み合わせであってよい。この動作は、８００ＭＨｚのクロック速度と、１６クロックのｔＲＣＤと、１４クロックのＲＬと、を含む、図３０Ａのタイミングのようなタイミングを含むことができる。しかしながら、図３０Ｂの動作は、３ビットの縮小されたＣＡバスと、４ビットの縮小されたＤＱバスと、を含む。その結果、図３０Ａに示されているようにそれぞれの読み出し動作が３２バイトのデータにアクセスしている間、読み出し動作は、３２クロックにわたって１クロックサイクル当たり１バイトを提供する。図３０Ｂは、ＣＳと、ＣＡ３（すなわち、３ビットのコマンドアドレスバス）と、Ｌａｔ１と、Ｌａｔ２と、ＤＱ４（すなわち、４ビットのＤＱ ＩＯバス）と、に関する波形を含む。
【0146】
引き続き図３０Ｂを参照すると、図３０Ａの場合と同じコマンドを処理することができるが、ＣＡ３のおかげで、コマンドを２サイクルではなく４サイクルにわたって受信することができる。読み出し動作は、それぞれ３２バイトのデータを提供するそれぞれ３２クロックの相次ぐバーストを提供するためにタイミングが合わせられる。
【0147】
図３０Ｃは、従来の装置の性能と、図３０Ｂに示されているＬＰＤＤＲ ｘ４の実施形態の性能とを比較した表である。図３０Ｃは、ｔＣＫ（クロック速度）と、ピン数と、利用可能な帯域幅（データを送信することができる推定レート）と、信号伝送（使用されるＩＯ信号伝送の種類）というパラメータを含む。この表には、ＨＢＭ ｘ１６メモリと、ＬＰＤＤＲ ｘ８と、ＬＰＤＤＲ ｘ４との実施形態についてのパラメータが含まれている。図示のように、ＬＰＤＤＲ ｘ４の実施形態は、少ピン数（１２）を用いて高性能を提供することができる。
【0148】
図３１は、実施形態によるピン数の削減された高性能のメモリ装置３１００（例えば、ＬＰＤＤＲ４ ×４ ＲＡＭ）が、比較的多ピン数および／または比較的低性能を有する従来の装置の間のソリューションとしてどのように機能することができるかを示す図である。
【0149】
本明細書全体を通して「一実施形態」または「実施形態」への参照は、その実施形態に関連して説明されている特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれていることを意味していると理解すべきである。したがって、本明細書のそれぞれ異なる部分における「実施形態」または「一実施形態」または「代替的な実施形態」への２つ以上の参照は、必ずしも全て同じ実施形態を参照しているとは限らないことが強調され、また理解されるべきである。さらに、特定の特徴、構造、または特性を、本発明の１つまたは複数の実施形態において適切に組み合わせてよい。
【0150】
同様に、本発明の例示的な実施形態の前述した説明において、本発明の複数の異なる特徴は、発明性のある種々異なる態様のうちの１つまたは複数の態様の理解を支援するための本開示を簡素化する目的で、本発明の単一の実施形態、図面、または説明に一緒にまとめられているときがあることを理解すべきである。しかしながら、本開示の本方法は、特許請求の範囲が、それぞれの請求項に明示的に列挙されている特徴よりも多くの特徴を要求するという意図を反映しているとして解釈されるべきではない。むしろ、発明性のある態様は、前述の開示された単一の実施形態の全ての特徴よりも少ないことにある。したがって、詳細な説明に続く特許請求の範囲は、この詳細な説明に明示的に組み込まれており、それぞれの請求項は、本発明の別個の実施形態として独立している。
【図1A】
【図1B】
【図1C】
【図1D】
【図2】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図17A】
【図17B】
【図18】
【図19】
【図20】
【図21】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30A】
【図30B】
【図30C】
【図31】
【図32A】
【図32B】
【図32C】
【外国語明細書】