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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023059816
(43)【公開日】2023-04-27
(54)【発明の名称】ニューロモルフィックメモリ回路及びその動作方法
(51)【国際特許分類】
G06N 3/063 20230101AFI20230420BHJP
【ＦＩ】
G06N3/063
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022124593
(22)【出願日】2022-08-04
(31)【優先権主張番号】10-2021-0137460
(32)【優先日】2021-10-15
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(71)【出願人】
【識別番号】513246872
【氏名又は名称】ソウル大学校産学協力団
【氏名又は名称原語表記】ＳＥＯＵＬ ＮＡＴＩＯＮＡＬ ＵＮＩＶＥＲＳＩＴＹ Ｒ＆ＤＢ ＦＯＵＮＤＡＴＩＯＮ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 相汎
(72)【発明者】
【氏名】申 宜▲ちょる▼
(72)【発明者】
【氏名】張 守延
(57)【要約】
【課題】一実施形態に係るニューロモルフィックメモリ回路は、個別シナプス接続間の発火遅延を調整する。
【解決手段】一実施形態に係るニューロモルフィックメモリ回路は、複数のメモリセルを含み、複数のメモリセルのそれぞれは、第１抵抗性メモリ素子に基づいた両端にかかる電圧により閾値スイッチング時間が変わる第１スイッチング素子を介して遅延された前記入力信号に応答して出力信号を生成することができる。
【選択図】図１
【解決手段】一実施形態に係るニューロモルフィックメモリ回路は、複数のメモリセルを含み、複数のメモリセルのそれぞれは、第１抵抗性メモリ素子に基づいた両端にかかる電圧により閾値スイッチング時間が変わる第１スイッチング素子を介して遅延された前記入力信号に応答して出力信号を生成することができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
ニューロモルフィックメモリ回路であって、
複数のメモリセルを含み、
前記複数のメモリセルのそれぞれは、
入力信号の受信時に両端に印加される電圧に基づいて決定された閾値スイッチング時間を有し、前記入力信号を受信した時点から前記閾値スイッチング時間が経過する場合に応答して前記入力信号を出力する、第１スイッチング素子と、
前記第１スイッチング素子に接続され、前記第１スイッチング素子の両端に印加される電圧を分配する、第１抵抗性メモリ素子と、
前記閾値スイッチング時間だけ遅延された前記入力信号に応答して出力信号を生成するシナプス回路と、を含む、
ニューロモルフィックメモリ回路。
複数のメモリセルを含み、
前記複数のメモリセルのそれぞれは、
入力信号の受信時に両端に印加される電圧に基づいて決定された閾値スイッチング時間を有し、前記入力信号を受信した時点から前記閾値スイッチング時間が経過する場合に応答して前記入力信号を出力する、第１スイッチング素子と、
前記第１スイッチング素子に接続され、前記第１スイッチング素子の両端に印加される電圧を分配する、第１抵抗性メモリ素子と、
前記閾値スイッチング時間だけ遅延された前記入力信号に応答して出力信号を生成するシナプス回路と、を含む、
ニューロモルフィックメモリ回路。
【請求項2】
前記シナプス回路は、
前記第１スイッチング素子及び前記第１抵抗性メモリ素子に接続される第２スイッチング素子と、
前記第２スイッチング素子に接続される第２抵抗性メモリ素子と、を含み、
前記入力信号によって指示される入力値と前記第２抵抗性メモリ素子の抵抗に対応する加重値との間の積結果に対応する前記出力信号を生成する、請求項１に記載のニューロモルフィックメモリ回路。
前記第１スイッチング素子及び前記第１抵抗性メモリ素子に接続される第２スイッチング素子と、
前記第２スイッチング素子に接続される第２抵抗性メモリ素子と、を含み、
前記入力信号によって指示される入力値と前記第２抵抗性メモリ素子の抵抗に対応する加重値との間の積結果に対応する前記出力信号を生成する、請求項１に記載のニューロモルフィックメモリ回路。
【請求項3】
前記複数のメモリセルは、少なくとも第１メモリセル及び第２メモリセルを含み、
前記第１メモリセルの閾値スイッチング時間は、前記第２メモリセルの閾値スイッチング時間とは異なる、請求項１に記載のニューロモルフィックメモリ回路。
前記第１メモリセルの閾値スイッチング時間は、前記第２メモリセルの閾値スイッチング時間とは異なる、請求項１に記載のニューロモルフィックメモリ回路。
【請求項4】
前記複数のメモリセルのうち、同じ入力ラインに配置されている２以上のメモリセルは、同じ入力信号を受信し、
前記２以上のメモリセルのうち少なくとも１つのメモリセルの閾値スイッチング時間は、前記同じ入力ラインの他のメモリセルの閾値スイッチング時間とは異なる、
請求項１に記載のニューロモルフィックメモリ回路。
前記２以上のメモリセルのうち少なくとも１つのメモリセルの閾値スイッチング時間は、前記同じ入力ラインの他のメモリセルの閾値スイッチング時間とは異なる、
請求項１に記載のニューロモルフィックメモリ回路。
【請求項5】
前記第１スイッチング素子は、オボニック閾値スイッチ、金属－絶縁体転移物質を含むスイッチング素子、金属イオン電子的伝導物質を含むスイッチング素子、及び金属－絶縁体－金属スイッチング素子のうちの１つ又は２以上の組み合わせを含む、請求項１に記載のニューロモルフィックメモリ回路。
【請求項6】
前記第１抵抗性メモリ素子は、可変抵抗器を含む、請求項１に記載のニューロモルフィックメモリ回路。
【請求項7】
前記第１抵抗性メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子、金属－絶縁体－金属積層可変抵抗素子、電気化学メモリ素子、導伝性フィラメントメモリ素子、キャパシタ、ＤＲＡＭ、及び磁気抵抗メモリ素子のうちの１つ又は２以上の組み合わせを含む、請求項１に記載のニューロモルフィックメモリ回路。
【請求項8】
前記複数のメモリセルのうち少なくとも１つのメモリセルは、前記第１抵抗性メモリ素子に直列に接続される抵抗設定スイッチをさらに含む、請求項１に記載のニューロモルフィックメモリ回路。
【請求項9】
前記抵抗設定スイッチは、設定活性化信号を受信する場合に応答して、入力ラインから前記第１スイッチング素子及び前記第１抵抗性メモリ素子を経由する前記第１抵抗性メモリ素子の抵抗設定のための電気的経路を形成する、請求項８に記載のニューロモルフィックメモリ回路。
【請求項10】
前記第１抵抗性メモリ素子の抵抗は、前記入力ラインを介して受信される抵抗設定信号の波形、幅、周期、反復回数、パルス間の間隔、及び振幅のうちの１つ又は２以上の組み合わせに基づいて設定される、請求項９に記載のニューロモルフィックメモリ回路。
【請求項11】
前記シナプス回路の出力に接続されるキャパシタと、
前記シナプス回路の出力及び前記キャパシタに接続され、前記キャパシタに充填された電荷による電圧と閾値電圧との間の比較に基づいてニューロン発火信号を出力する、比較器と、を含む、
請求項１に記載のニューロモルフィックメモリ回路。
前記シナプス回路の出力及び前記キャパシタに接続され、前記キャパシタに充填された電荷による電圧と閾値電圧との間の比較に基づいてニューロン発火信号を出力する、比較器と、を含む、
請求項１に記載のニューロモルフィックメモリ回路。
【請求項12】
前記キャパシタに充填された電荷は、同じ出力ラインに接続されている２以上のメモリセルのシナプス回路のうち活性化されたシナプス回路によって放電される、請求項１１に記載のニューロモルフィックメモリ回路。
【請求項13】
前記第１抵抗性メモリ素子は、抵抗設定ラインに接続され、
前記第１抵抗性メモリ素子の抵抗は、前記入力ライン及び前記抵抗設定ラインのうち少なくとも１つのラインを介して受信される抵抗設定信号に応答して設定される、
請求項９に記載のニューロモルフィックメモリ回路。
前記第１抵抗性メモリ素子の抵抗は、前記入力ライン及び前記抵抗設定ラインのうち少なくとも１つのラインを介して受信される抵抗設定信号に応答して設定される、
請求項９に記載のニューロモルフィックメモリ回路。
【請求項14】
前記第１スイッチング素子の出力に接続されるホールドキャパシタをさらに含む、請求項１に記載のニューロモルフィックメモリ回路。
【請求項15】
前記ホールドキャパシタは、前記第１スイッチング素子が前記入力信号を受信する間に、前記第１スイッチング素子に印加された電圧をホールド電圧以上に保持する、請求項１４に記載のニューロモルフィックメモリ回路。
【請求項16】
前記第１スイッチング素子は、
前記入力信号に応答して、前記第１スイッチング素子に印加された電圧が第１電圧である場合、第１閾時間だけ遅延された入力信号を出力し、
前記入力信号に応答して、前記第１スイッチング素子に印加された電圧が前記第１電圧よりも小さい第２電圧である場合、前記第１閾時間よりも大きい第２閾時間だけ遅延された入力信号を出力する、
請求項１に記載のニューロモルフィックメモリ回路。
前記入力信号に応答して、前記第１スイッチング素子に印加された電圧が第１電圧である場合、第１閾時間だけ遅延された入力信号を出力し、
前記入力信号に応答して、前記第１スイッチング素子に印加された電圧が前記第１電圧よりも小さい第２電圧である場合、前記第１閾時間よりも大きい第２閾時間だけ遅延された入力信号を出力する、
請求項１に記載のニューロモルフィックメモリ回路。
【請求項17】
前記第１スイッチング素子の抵抗は、前記入力信号を受信した時点から前記閾値スイッチング時間が経過する場合、前記第１抵抗性メモリ素子の抵抗よりも小さくなる、請求項１に記載のニューロモルフィックメモリ回路。
【請求項18】
前記第１スイッチング素子の抵抗は、
前記入力信号を受信した後閾値スイッチング時間が経過した場合、基本抵抗値から減少した抵抗値に変更され、
前記第１スイッチング素子に印加される電圧がホールド電圧未満である場合、前記減少した抵抗値から前記基本抵抗値に復帰する、
請求項１に記載のニューロモルフィックメモリ回路。
前記入力信号を受信した後閾値スイッチング時間が経過した場合、基本抵抗値から減少した抵抗値に変更され、
前記第１スイッチング素子に印加される電圧がホールド電圧未満である場合、前記減少した抵抗値から前記基本抵抗値に復帰する、
請求項１に記載のニューロモルフィックメモリ回路。
【請求項19】
ニューロモルフィックメモリ回路であって、
第１シナプス回路及び前記第１シナプス回路への入力伝達を第１閾値スイッチング時間だけ遅延させる第１遅延回路を含む第１メモリセルと、
第２シナプス回路及び前記第２シナプス回路への入力伝達を前記第１閾値スイッチング時間と異なる第２閾値スイッチング時間だけ遅延させる第２遅延回路を含む第２メモリセルと、を含む、
ニューロモルフィックメモリ回路。
第１シナプス回路及び前記第１シナプス回路への入力伝達を第１閾値スイッチング時間だけ遅延させる第１遅延回路を含む第１メモリセルと、
第２シナプス回路及び前記第２シナプス回路への入力伝達を前記第１閾値スイッチング時間と異なる第２閾値スイッチング時間だけ遅延させる第２遅延回路を含む第２メモリセルと、を含む、
ニューロモルフィックメモリ回路。
【請求項20】
ニューロモルフィックメモリ回路の動作方法であって、
メモリセルで入力信号を受信する場合に応答して、前記入力信号に対応する電圧を第１スイッチング素子及び第１抵抗性メモリ素子に分配するステップと、
前記入力信号を受信した時点から、前記第１スイッチング素子の両端に印加される電圧に基づいて決定された閾値スイッチング時間が経過する場合に応答して、前記入力信号をシナプス回路に伝達するステップと、
前記閾値スイッチング時間だけ遅延された前記入力信号に応答して、前記シナプス回路によって出力信号を生成するステップと、を含む、
ニューロモルフィックメモリ回路の動作方法。
メモリセルで入力信号を受信する場合に応答して、前記入力信号に対応する電圧を第１スイッチング素子及び第１抵抗性メモリ素子に分配するステップと、
前記入力信号を受信した時点から、前記第１スイッチング素子の両端に印加される電圧に基づいて決定された閾値スイッチング時間が経過する場合に応答して、前記入力信号をシナプス回路に伝達するステップと、
前記閾値スイッチング時間だけ遅延された前記入力信号に応答して、前記シナプス回路によって出力信号を生成するステップと、を含む、
ニューロモルフィックメモリ回路の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
以下の開示は、ニューロモルフィックメモリ回路に関する。
【背景技術】
【0002】
現在、フォン・ノイマン（ｖｏｎ Ｎｅｕｍａｎｎ）コンピュータアーキテクチャーにおいて、プロセッサとメモリとの間の膨大なデータの頻繁な移動は、長いディレイと大きい電力消耗を引き起こし、チップの性能を制限させる。現在のソフトウェア基盤のディープ神経網演算は、高性能ＣＰＵ、ＧＰＵ、ＡＳＩＣなどのＡＩ加速器ハードウェアが用いられている。
【0003】
脳神経模写アーキテクチャーは、データが格納されているメモリ素子の位置で直ちに演算を行い、ニューロン回路間の接続強度（例えば、シナプス加重値）をメモリ素子に格納して更新することができる。脳神経模写演算方式は、人工知能、ビッグデータ、センサネットワーク、パターン／モノ認識などに適用される。脳神経模写アーキテクチャーは、アナログメモリを用いたハードウェアで実現されることができる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
一実施形態に係るニューロモルフィックメモリ回路は、個別シナプス接続間の発火遅延を調整することにある。
【課題を解決するための手段】
【0005】
一実施形態に係るニューロモルフィックメモリ回路は、複数のメモリセルを含み、複数のメモリセルのそれぞれは、入力信号の受信時に両端に印加される電圧に基づいて決定された閾値スイッチング時間を有し、入力信号を受信した時点から閾値スイッチング時間が経過する場合に応答して、入力信号を出力する第１スイッチング素子と、第１スイッチング素子に接続され、第１スイッチング素子の両端に印加される電圧を分配する第１抵抗性メモリ素子と、閾値スイッチング時間だけ遅延された入力信号に応答して出力信号を生成するシナプス回路と、を含む。
【0006】
シナプス回路は、第１スイッチング素子及び第１抵抗性メモリ素子に接続される第２スイッチング素子と、第２スイッチング素子に接続される第２抵抗性メモリ素子とを含み、入力信号によって指示される入力値と、第２抵抗性メモリ素子の抵抗に対応する加重値との間の積結果に対応する出力信号を生成することができる。
【0007】
複数のメモリセルは、少なくとも第１メモリセル及び第２メモリセルを含み、第１メモリセルの閾値スイッチング時間は、第２メモリセルの閾値スイッチング時間とは異なり得る。
【0008】
複数のメモリセルのうち、同じ入力ラインに配置されている２以上のメモリセルは、同じ入力信号を受信し、２以上のメモリセルのうち少なくとも１つのメモリセルの閾値スイッチング時間は、同じ入力ラインの他のメモリセルの閾値スイッチング時間とは異なり得る。
【0009】
第１スイッチング素子は、オボニック閾値スイッチ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈ：ＯＴＳ）、金属－絶縁体転移物質（ＭＩＴ ｍａｔｅｒｉａｌと、Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ ｍａｔｅｒｉａｌ）を含むスイッチング素子、金属イオン電子的伝導物質（Ｍｉｘｅｄ－ｉｏｎｉｃ－ｅｌｅｃｔｒｏｎｉｃ ｃｏｎｄｕｃｔｉｏｎ ｍａｔｅｒｉａｌ）を含むスイッチング素子、及び金属－絶縁体－金属スイッチング素子（Ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ ｓｗｉｔｃｈｉｎｇ ｅｌｅｍｅｎｔ：ＭＩＭ ｓｗｉｔｃｈｉｎｇ ｅｌｅｍｅｎｔ）のうちの１つ又は２以上の組み合わせを含むことができる。
【0010】
第１抵抗性メモリ素子は、可変抵抗器を含むことができる。
【0011】
第１抵抗性メモリ素子は、相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）素子、抵抗変化メモリ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲｅＲＡＭ）素子、金属－絶縁体－金属積層可変抵抗素子、電気化学メモリ（ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ｍｅｍｏｒｙ）素子、導伝性フィラメントメモリ（ｃｏｎｄｕｃｔｉｖｅ ｆｉｌａｍｅｎｔ ｍｅｍｏｒｙ）素子、キャパシタ、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、及び磁気抵抗メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）素子のうちの１つ又は２以上の組み合わせを含むことができる。
【0012】
複数のメモリセルのうち少なくとも１つのメモリセルは、第１抵抗性メモリ素子に直列に接続される抵抗設定スイッチをさらに含むことができる。
【0013】
抵抗設定スイッチは、設定活性化信号を受信する場合に応答して、入力ラインから第１スイッチング素子及び第１抵抗性メモリ素子を経由する第１抵抗性メモリ素子の抵抗設定のための電気的経路を形成することができる。
【0014】
第１抵抗性メモリ素子の抵抗は、入力ラインを介して受信される抵抗設定信号の波形、幅、周期、反復回数、パルス間の間隔、及び振幅のうちの１つ又は２以上の組み合わせに基づいて設定されることができる。
【0015】
ニューロモルフィックメモリ回路は、シナプス回路の出力に接続されるキャパシタと、シナプス回路の出力及びキャパシタに接続され、キャパシタに充填された電荷による電圧と閾値電圧との間の比較に基づいて、ニューロン発火信号を出力する比較器とを含むことができる。
【0016】
キャパシタに充填された電荷は、同じ出力ラインに接続されている２以上のメモリセルのシナプス回路のうち活性化されたシナプス回路によって放電されることができる。
【0017】
第１抵抗性メモリ素子は、抵抗設定ラインに接続され、第１抵抗性メモリ素子の抵抗は、入力ライン及び抵抗設定ラインのうち少なくとも１つのラインを介して受信される抵抗設定信号に応答して設定されることができる。
【0018】
ニューロモルフィックメモリ回路は、第１スイッチング素子の出力に接続されるホールドキャパシタをさらに含むことができる。
【0019】
ホールドキャパシタは、第１スイッチング素子が入力信号を受信する間に、第１スイッチング素子に印加された電圧をホールド電圧以上に保持することができる。
【0020】
第１スイッチング素子は、入力信号に応答して、第１スイッチング素子に印加された電圧が第１電圧である場合、第１閾時間だけ遅延された入力信号を出力し、入力信号に応答して、第１スイッチング素子に印加された電圧が第１電圧よりも小さい第２電圧である場合、第１閾時間よりも大きい第２閾時間だけ遅延された入力信号を出力することができる。
【0021】
第１スイッチング素子の抵抗が、入力信号を受信した時点から閾値スイッチング時間が経過する場合、第１抵抗性メモリ素子の抵抗よりも小さくなり得る。
【0022】
第１スイッチング素子の抵抗は、入力信号を受信した後閾値スイッチング時間が経過した場合、基本抵抗値から減少した抵抗値に変更され、第１スイッチング素子に印加される電圧がホールド電圧未満である場合、減少した抵抗値から基本抵抗値に復帰することができる。
【0023】
一実施形態に係るニューロモルフィックメモリ回路は、第１シナプス回路及び第１シナプス回路への入力伝達を第１閾値スイッチング時間だけ遅延させる第１遅延回路を含む第１メモリセルと、第２シナプス回路及び第２シナプス回路への入力伝達を第１閾値スイッチング時間と異なる第２閾値スイッチング時間だけ遅延させる第２遅延回路を含む第２メモリセルとを含む。
【0024】
一実施形態に係るニューロモルフィックメモリ回路の動作方法は、メモリセルで入力信号を受信する場合に応答して、入力信号に対応する電圧を第１スイッチング素子及び第１抵抗性メモリ素子に分配するステップと、入力信号を受信した時点から、第１スイッチング素子の両端に印加される電圧に基づいて決定された閾値スイッチング時間が経過する場合に応答して、入力信号をシナプス回路に伝達するステップと、閾値スイッチング時間だけ遅延された入力信号に応答して、シナプス回路によって出力信号を生成するステップと、を含む。
【0025】
他の一実施形態に係るニューロモルフィックメモリ回路は、複数の入力ライン及び複数の出力ラインに配列される複数のメモリセルを含むことができる。同じ入力ラインに沿って配列されたメモリセルのそれぞれは、異なる発火遅延時間を持って同じ入力信号を受信し、個別的な発火遅延時間及び入力信号に基づいて個別的な出力信号を出力するように構成されることができる。同じ出力ラインに沿って配列されたメモリセルのそれぞれの出力信号は、出力ラインのそれぞれの出力が異なる発火遅延を有するように加算されることができる。
【0026】
メモリセルのそれぞれは、第1スイッチング素子を含み、各メモリセルの発火遅延時間は、入力信号を受信した時点で個別的な第1スイッチング素子の両端にかかる電圧に基づいて決定されることができる。
【0027】
メモリセルのそれぞれは、個別的な発火遅延時間だけ遅延された入力信号に応答して、個別的な出力信号を生成するように構成されるシナプス回路を含むことができる。
【0028】
ニューロモルフィックメモリ回路は、ニューラルネットワークで以前レイヤのニューロン回路を対象レイヤのニューロン回路を接続するクロスバーアレイ形態に具現されることができる。
【発明の効果】
【0029】
一実施形態に係るニューロモルフィックメモリ回路は、個別シナプス接続間の発火遅延が調整されるため、生体神経の微細動作を模写した動作及び／又は演算を行うことができる。
【0030】
一実施形態に係るニューロモルフィックメモリ回路は、高集積の可能なアナログ素子及びスイッチング素子に設計されることができ、高密度のシナプスアレイとして実現されることができる。
【0031】
一実施形態に係るニューロモルフィックメモリ回路の遅延回路は、ＣＭＯＳ基盤ディレイ回路より面積対比増加した効率を有することができる。
【図面の簡単な説明】
【0032】
【図1】一実施形態に係るニューロモルフィックメモリ回路を示す。
【図2】一実施形態に係るニューロモルフィックメモリ回路に含まれたメモリセルの例を示す。
【図3】一実施形態に係るニューロモルフィックメモリ回路に含まれたメモリセルの他の例を示す。
【図4】一実施形態に係る第１スイッチング素子の動作を説明する。
【図5】一実施形態に係る第１スイッチング素子の動作を説明する。
【図6】一実施形態に係るニューロモルフィックメモリ回路がスパイキングニューラルネットワーク（ＳＮＮ；ｓｐｉｋｉｎｇ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）で具現された例示を説明する。
【図7】一実施形態に係るニューロモルフィックメモリ回路で追加スイッチなしに第１抵抗性メモリ素子の抵抗を設定する構造を示す。
【図8】一実施形態に係るニューロモルフィックメモリ回路で第１スイッチング素子のターンオン時間を延長するキャパシタを説明する。
【図9】一実施形態に係るニューロモルフィックメモリ回路で第１スイッチング素子のターンオン時間を延長するキャパシタを説明する。
【図10】一実施形態に係るニューロモルフィックメモリ回路の動作方法を示すフローチャートである。
【発明を実施するための形態】
【0033】
実施形態に対する特定な構造的又は機能的な説明は単なる例示のための目的として開示されたものであって、様々な形態に変更されることができる。したがって、実施形態は特定な開示形態に限定されるものではなく、本明細書の範囲は、技術的な思想に含まれる変更、均等物ないし代替物を含む。
【0034】
第１又は第２などの用語を複数の構成要素を説明するために用いることがあるが、このような用語は、１つの構成要素を他の構成要素から区別する目的としてのみ解釈されなければならない。例えば、第１構成要素は、第２構成要素と命名することができ、同様に、第２構成要素は、第１構成要素とも命名することができる。
【0035】
いずれかの構成要素が他の構成要素に「連結」されているか「接続」されていると言及されたときには、その他の構成要素に直接的に連結されているか又は接続されているが、中間に他の構成要素が存在し得るものと理解されなければならない。
【0036】
単数の表現は、文脈上、明白に異なる意味をもたない限り複数の表現を含む。本明細書において、「含む」又は「有する」等の用語は、明細書上に記載した特徴、数字、ステップ、動作、構成要素、部品又はこれらを組み合わせたものが存在することを示すものであって、１つ又はそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品、又はこれを組み合わせたものなどの存在又は付加の可能性を予め排除しないものとして理解しなければならない。
【0037】
異なるように定義さがれない限り、技術的又は科学的な用語を含んで、ここで用いる全ての用語は、本実施形態が属する技術分野で通常の知識を有する者によって一般的に理解されるものと同じ意味を有する。一般的に用いられる予め定義された用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈されなければならず、本明細書で明白に定義しない限り、理想的又は過度に形式的な意味として解釈されることはない。
【0038】
以下、添付する図面を参照しながら実施形態を詳細に説明する。図面を参照して説明する際に、図面符号に拘わらず同じ構成要素は同じ参照符号を付与し、これに対する重複する説明は省略する。
【0039】
図１は、一実施形態に係るニューロモルフィックメモリ回路を示す。
【0040】
一実施形態に係るニューロモルフィックメモリ回路１００は、複数のメモリセル１１０を含む。複数のメモリセル１１０は、個別的にシナプス回路を含む。複数のメモリセル１１０は、入力ライン及び出力ラインに沿って配置されることができる。複数のメモリセル１１０に含まれているシナプス回路も、前述した入力ライン及び出力ラインに沿ってアレイ形態にアレイされ、ニューロモルフィックシナプスアレイのように示してもよい。ニューロモルフィックシナプスアレイは、ニューラルネットワークで以前レイヤのニューロン回路及び対象レイヤのニューロン回路を接続するクロスバーアレイ形態に実現することができる。ニューラルネットワークは、それぞれ、複数のノードを有する複数のレイヤを含み、以前レイヤは、ニューラルネットワークで対象レイヤの以前に接続されたレイヤを示す。ニューロモルフィックシナプスアレイは、以前レイヤのニューロン回路から出力されたノード値を、該当するニューロン回路間の接続強度（例えば、シナプス加重値）に基づいて対象レイヤのニューロン回路に伝達することができる。対象レイヤの対象ニューロン回路は、対象ニューロン回路に接続された以前レイヤの以前ニューロン回路から受信されるノード値及び加重値に基づいた加重和に活性化関数が適用された結果を受信することができる。ニューロン回路は、ニューロンの活性化及び／又はニューラルネットワークの活性化関数（ａｃｔｉｖａｔｉｏｎ ｆｕｎｃｔｉｏｎ）を実現した回路であり得る。
【0041】
各シナプス回路は、入力信号に応答して出力を提供することができる。例えば、同じ入力ライン１０１に配置されている２以上のメモリセル１１０は、同じ入力信号（例えば、ｖ１）を受信し、該当入力信号に応答して出力を提供することができる。同じ出力ライン１０２に沿って配置された２以上のメモリセル１１０の出力は、該当出力ライン１０２において合算され得る。言い換えれば、同じ出力ライン１０２に沿って配置された２以上のメモリセル１１０のそれぞれは、該当するメモリセルで受信された入力信号が指示する入力値、及び該当するメモリセルが指示する加重値の積結果を提供することができる。出力ライン１０２の出力（例えば、ｈ２）は、該当する出力ライン１０２に沿って配置された２以上のメモリセル１１０で受信された入力信号が指示する入力値及び加重値の加重和の結果であり得る。シナプス回路は、例示的に、シナプス可塑性（ｐｌａｓｔｉｃｉｔｙ）及び加重値（ｗｅｉｇｈｔ）のためのメモリ素子を含む。ニューロモルフィックメモリ回路１００は、スイッチ（例えば、トランジスタ）を介してクロスバーアレイでメモリ素子にアクセスすることができる。
【0042】
一実施形態に係るニューロモルフィックメモリ回路１００は、個別メモリセルに対して独立的にニューロン間の発火（ｆｉｒｅ）を遅延させ得る。例えば、複数のメモリセル１１０のうち少なくとも１つのメモリセルの発火遅延時間
は、他のメモリセルの発火遅延時間とは異なってもよい。複数のメモリセル１１０のそれぞれは、互いに異なる発火遅延時間を有してもよい。例示的に、図１は、第１出力ラインの出力ｈ１～第７出力ラインの出力ｈ７の発火遅延が全て相違に示される結果１９０を示す。
【0043】
前述したニューロモルフィックメモリ回路１００は、チップに具現されてニューロモルフィックコンピューティングに適用され得る。ニューロモルフィックメモリ回路１００は、生物の神経網エミュレーションを介して脳科学及び神経生物学の分野に適用され得る。前述したメモリセルごとに独立的に設定可能な発火遅延時間により、ニューロモルフィックメモリ回路１００は、確率論的（ｓｔｏｃｈａｓｔｉｃ）及び／又はランダムな部分の改善された認識のために実現されてもよい。
【0044】
図２は、一実施形態に係るニューロモルフィックメモリ回路に含まれたメモリセルの例を示す。
【0045】
一実施形態に係るニューロモルフィックメモリ回路２００は、複数のメモリセルを含む。複数のメモリセルのそれぞれは、遅延回路２１１及びシナプス回路２１２を含む。図２は、複数のメモリセルのうち１つのメモリセル２１０の例示的な構成を示す。
【0046】
遅延回路２１１は、シナプス回路２１２への入力伝達を遅延させることができる。遅延回路２１１は、第１スイッチング素子ＳＷ１及び第１抵抗性メモリ素子Ｒｄｅｌａｙを含む。
【0047】
第１スイッチング素子ＳＷ１は、入力信号の受信時に両端（ｂｏｔｈ ｅｎｄｓ）に印加される電圧に基づいて決定された閾値スイッチング時間（例えば、図１に示す発火遅延時間）を有する。第１スイッチング素子ＳＷ１の閾値スイッチング時間は、第１スイッチング素子ＳＷ１の両端に印加される電圧に応じて変わり、第１スイッチング素子ＳＷ１の動作は、下記の図４を参照して説明する。第１スイッチング素子ＳＷ１は、入力信号を受信した時点から閾値スイッチング時間が経過する場合に応答して、入力信号を出力することができる。入力信号は、入力ライン２０１（例えば、ワードライン）を介して該当入力ライン２０１に配置されているメモリセルに伝達される信号として、以前レイヤのニューロン回路から伝達され得る。
【0048】
第１抵抗性メモリ素子Ｒｄｅｌａｙは、第１スイッチング素子ＳＷ１に接続される。例えば、第１抵抗性メモリ素子Ｒｄｅｌａｙは、第１スイッチング素子ＳＷ１及び接地間に直列に接続されてもよい。第１抵抗性メモリ素子Ｒｄｅｌａｙは、第１スイッチング素子ＳＷ１の両端に印加される電圧を分配することができる。入力信号に対応する電圧が第１スイッチング素子ＳＷ１の抵抗及び第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗に基づいて分配され得る。例えば、入力信号に対応する電圧のうち一部の電圧が第１スイッチング素子ＳＷ１の両端に印加され、他の一部の電圧が第１抵抗性メモリ素子Ｒｄｅｌａｙに印加されてもよい。従って、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗値及び第１スイッチング素子ＳＷ１の抵抗値に基づいて、第１スイッチング素子ＳＷ１の両端にかかる電圧が決定され得る。第１抵抗性メモリ素子Ｒｄｅｌａｙは、可変抵抗器含む。第１抵抗性メモリ素子Ｒｄｅｌａｙは、不揮発性メモリ素子及び／又は揮発性メモリ素子を含む。例示的に、第１抵抗性メモリ素子Ｒｄｅｌａｙは、相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）素子、抵抗変化メモリ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＲｅＲＡＭ）素子、金属－絶縁体－金属積層可変抵抗素子（Ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ ｓｗｉｔｃｈｉｎｇ ｅｌｅｍｅｎｔ；ＭＩＭ ｖａｒｉａｂｌｅ ｒｅｓｉｓｔｏｒ ｅｌｅｍｅｎｔ）、電気化学メモリ（Ｅｌｅｃｔｒｏｃｈｅｍｃｉａｌ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＥＣＲＡＭ）素子、導伝性ブリッジメモリ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｅ ＲＡＭ；ＣＢＲＡＭ）素子、キャパシタ、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、及び磁気抵抗メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＭＲＡＭ）素子のうちの１つ又は２以上の組み合わせを含んでもよい。但し、第１抵抗性メモリ素子Ｒｄｅｌａｙを前述した例示に限定することなく、抵抗を変化させ得る様々な素子が適用されることができる。第１抵抗性メモリ素子Ｒｄｅｌａｙの例示的な抵抗設定動作については、下記の図３を参照して説明する。
【0049】
上述したように、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗により第１スイッチング素子ＳＷ１に分配される電圧が変わるため、第１スイッチング素子ＳＷ１の閾値スイッチング時間も、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗に応じて変わる。ニューロモルフィックメモリ回路２００において、複数のメモリセルのうち少なくとも１つのメモリセルの第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗は、他のメモリセルの第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗と相違に設定されてもよい。従って、メモリセルごとに独立的に閾値スイッチング時間が設定され得る。
【0050】
シナプス回路２１２（ｓｙｎａｐｓｅ ｃｉｒｃｕｉｔ）は、遅延回路２１１によって遅延された入力信号を受信する。シナプス回路２１２は、閾値スイッチング時間だけ遅延された入力信号に応答して、出力信号を生成することができる。例示的に、シナプス回路２１２は、入力信号によって指示される入力値とシナプス回路２１２によって指示される加重値との間の積結果を提供する乗算器であってもよい。シナプス回路２１２は、第２スイッチング素子ＳＷ２及び第２抵抗性メモリ素子Ｒｗｅｉｇｈｔを含む。
【0051】
第２スイッチング素子ＳＷ２は、第１スイッチング素子ＳＷ１及び第１抵抗性メモリ素子Ｒｄｅｌａｙに接続されることができる。第２スイッチング素子ＳＷ２は、例示的に、トランジスタを含んでもよい。トランジスタのゲートが第１スイッチング素子ＳＷ１及び第１抵抗性メモリ素子Ｒｄｅｌａｙに接続されてもよい。
【0052】
第２抵抗性メモリ素子Ｒｗｅｉｇｈｔは、第２スイッチング素子ＳＷ２に接続されることができる。例えば、第２抵抗性メモリ素子Ｒｗｅｉｇｈｔは、出力ライン２０２と第２スイッチング素子ＳＷ２のとの間に直列に接続されてもよい。第２抵抗性メモリ素子Ｒｗｅｉｇｈｔは、メモリセルによって指示される加重値に対応する抵抗値を格納する不揮発性メモリ素子（例えば、相変化メモリ素子、及び抵抗変化形メモリ素子）を含んでもよい。
【0053】
シナプス回路２１２は、入力信号によって指示される入力値と第２抵抗性メモリ素子Ｒｗｅｉｇｈｔの抵抗に対応する加重値との間の積結果に対応する出力信号を生成することができる。出力信号は、例示的に、入力信号によって活性化した第２スイッチング素子ＳＷ２及び第２抵抗性メモリ素子Ｒｗｅｉｇｈｔを通過して流れる電流であってもよい。
【0054】
一実施形態によれば、ニューロモルフィックメモリ回路２００の第１メモリセルは、第１シナプス回路、及び第１シナプス回路への入力伝達を第１閾値スイッチング時間だけ遅延させる第１遅延回路を含む。ニューロモルフィックメモリ回路２００の第２メモリセルは、第２シナプス回路、及び第２シナプス回路への入力伝達を第１閾値スイッチング時間と異なる第２閾値スイッチング時間だけ遅延させる第２遅延回路を含む。
【0055】
複数のメモリセルのうち少なくとも１つのメモリセルの閾値スイッチング時間は、他のメモリセルの閾値スイッチング時間と異なってもよい。複数のメモリセルのうち、同じ入力ラインに配置されている２以上のメモリセルは、同じ入力信号を受信することができる。２以上のメモリセルのうち少なくとも１つのメモリセルの閾値スイッチング時間は、同じ入力ラインの他のメモリセルの閾値スイッチング時間と異なってもよい。メモリセルの第１抵抗性メモリの抵抗が異なる場合、第１スイッチング素子の閾値スイッチング時間も異なってもよい。従って、２以上のメモリセルが同じ入力ラインで同じ入力信号を受信するとしても、互いに異なる発火遅延時間で出力を提供することもできる。
【0056】
図３は、一実施形態に係るニューロモルフィックメモリ回路に含まれたメモリセルの他の例を示す。
【0057】
ニューロモルフィックメモリ回路３００（例えば、図２に示すニューロモルフィックメモリ回路２００）において、複数のメモリセルのうち少なくとも１つのメモリセル３１０（例えば、図２に示すメモリセル２１０）は、第１抵抗性メモリ素子Ｒｄｅｌａｙに直列に接続される抵抗設定スイッチＳＷＲを含む。入力ライン３０１、出力ライン３０２、及びシナプス回路３１２は、図２を参照して前述したものと同一である。
【0058】
例えば、抵抗設定スイッチＳＷＲは、第１抵抗性メモリ素子Ｒｄｅｌａｙ及び接地の間に直列に接続されてもよい。抵抗設定スイッチＳＷＲは、例示的に、トランジスタであってもよく、抵抗設定スイッチＳＷＲのゲートは、抵抗設定ライン３０３に接続されてもよい。ニューロモルフィックメモリ回路３００は、抵抗設定スイッチＳＷＲの活性化を介して遅延回路３１１（例えば、図２に示す遅延回路２１１）の第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗を設定することができる。
【0059】
一実施形態によれば、ニューロモルフィックメモリ回路３００は、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗設定が要求される場合、抵抗設定スイッチＳＷＲに設定活性化信号を印加することができる。抵抗設定スイッチＳＷＲは、抵抗設定ライン３０３を介して設定活性化信号を受信する。設定活性化信号は、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗設定を活性化するための抵抗設定スイッチＳＷＲをターンオンしたりターンオフしたりする制御信号であってもよい。抵抗設定スイッチＳＷＲは、設定活性化信号を受信する場合に応答して、入力ラインから第１スイッチング素子ＳＷ１及び第１抵抗性メモリ素子Ｒｄｅｌａｙを経由する第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗設定のための電気的経路３９０を形成することができる。抵抗設定のための電気的経路３９０に沿って抵抗設定信号（例えば、パルス信号）が入力ライン３０１を介して第１抵抗性メモリ素子Ｒｄｅｌａｙに印加され得る。第１抵抗性メモリ素子Ｒｄｅｌａｙに印加される抵抗設定信号により、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗が設定及び／又はプログラミングされることができる。
【0060】
第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗は、入力ライン３０１を介して受信される抵抗設定信号の波形、幅、周期、反復回数、パルス間の間隔、及び振幅のうちの１つ又は２以上の組み合わせに基づいて設定される。抵抗設定信号のパルスは、第１抵抗性メモリ素子Ｒｄｅｌａｙの種類に応じて決定されてもよい。例えば、第１抵抗性メモリ素子Ｒｄｅｌａｙが相変化メモリ素子である場合、パルス幅が長くて振幅の小さいパルスを有する抵抗設定信号に応答して、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗が減少し得る。反対に、パルス幅が短くて振幅の大きいパルスを有する抵抗設定信号に応答して、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗が増加し得る。但し、抵抗設定信号が入力ライン３０１を介して提供されるものに限定せず、後述する図７に示すように抵抗設定ライン３０３を介して提供されてもよい。
【0061】
一実施形態に係るニューロモルフィックメモリ回路３００においては、個別シナプス接続間の発火遅延が調整されるため、生体神経の微細動作を模写した動作及び／又は演算を行うことができる。ニューロモルフィックメモリ回路３００は、高い集積の可能なアナログ素子及びスイッチング素子に設計され、高密度のシナプスアレイとして実現することができる。ニューロモルフィックメモリ回路３００の遅延回路３１１は、ＣＭＯＳ基盤ディレイ回路よりも面積対比増加した効率を有し得る。
【0062】
【0063】
一実施形態によれば、第１スイッチング素子ＳＷ１は、入力ライン４０１を介して入力信号を受信することができる。第１スイッチング素子ＳＷ１は、上述したように両端（ｂｏｔｈ ｅｎｄｓ）に印加される電圧ＶＳＷ１に基づいて決定された閾値スイッチング時間を有することができる。
【0064】
第１スイッチング素子ＳＷ１の抵抗は、第１スイッチング素子ＳＷ１が入力信号を受信した時点から閾値スイッチング時間が経過する前まで、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗よりも大きい。第１スイッチング素子ＳＷ１の両端にかかる電圧ＶＳＷ１が相対的に大きい値を有し、第１スイッチング素子ＳＷ１の出力電圧Ｖｇａｔｅが相対的に小さい値を有してもよい。
【0065】
第１スイッチング素子ＳＷ１の抵抗は、入力信号を受信した時点から閾値スイッチング時間が経過する場合、第１抵抗性メモリ素子の抵抗よりも小さくなる。閾値スイッチング時間が経過した後、第１スイッチング素子ＳＷ１の抵抗は急激に減少し、出力ラインに接続されている第２スイッチング素子ＳＷ２のトランジスタのゲート電圧が上昇する。電圧分配に応じて、入力信号に対応する電圧（例えば、ワードライン電圧ＶＷＬ）のうち、第１スイッチング素子ＳＷ１の両端に印加される電圧ＶＳＷ１が減少し得る。従って、第１スイッチング素子ＳＷ１から出力される電圧Ｖｇａｔｅが増加することで、入力信号がシナプス回路に伝達されることができる。例えば、第１スイッチング素子ＳＷ１から出力される電圧Ｖｇａｔｅが第２スイッチング素子ＳＷ２のトランジスタの閾値電圧よりも高くなることにより、入力信号がシナプス回路に伝達され得る。シナプス回路は、閾値スイッチング時間だけ遅延された入力信号に応答して出力を提供し、ニューロモルフィックメモリ回路は、同じ出力ラインに接続されているメモリセルのシナプス回路の出力の加重和によりニューロン発火（ｆｉｒｅ）を出力することができる。言い換えれば、閾値スイッチング時間だけニューロン発火が遅延され得る。
【0066】
例示的に、第１スイッチング素子ＳＷ１は、オボニック閾値スイッチ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈ；ＯＴＳ）、金属－絶縁体転移物質（ＭＩＴ ｍａｔｅｒｉａｌ；Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ ｍａｔｅｒｉａｌ）を含むスイッチング素子、金属イオン電子的伝導物質（Ｍｉｘｅｄ－ｉｏｎｉｃ－ｅｌｅｃｔｒｏｎｉｃ ｃｏｎｄｕｃｔｉｏｎ ｍａｔｅｒｉａｌ）を含むスイッチング素子、及び金属－絶縁体－金属スイッチング素子（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ ｓｗｉｔｃｈｉｎｇ ｅｌｅｍｅｎｔ；ＭＩＭ ｓｗｉｔｃｈｉｎｇ ｅｌｅｍｅｎｔ）のうちの１つ又は２以上の組み合わせを含むことができる。オボニック閾値スイッチは、例えば、カルコゲニド系（例えば、ＧｅＳｅ）、又はＮｂ（Ｎｉｏｂｉｕｍ）、Ｔａ（Ｔａｎｔａｌｕｍ）、及びＶ（Ｖａｎａｄｉｕｍ）のうち１つの酸化物素子を含んでもよい。
【0067】
上述したように、閾値スイッチング時間は、第１スイッチング素子ＳＷ１の抵抗が第１抵抗から第２抵抗に転移（ｔｒａｎｓｉｔｉｏｎ）するために要する時間に対応する。第２抵抗は、第１抵抗よりも小さくてもよい。上述したように、第１スイッチング素子ＳＷ１の閾値スイッチング時間は、第１スイッチング素子ＳＷ１の両端にかかる電圧に応じて変わり得る。第１スイッチング素子ＳＷ１の両端にかかる電圧が大きいほど、閾値スイッチング時間が短くなる。反対に、第１スイッチング素子ＳＷ１の両端にかかる電圧が小さいほど、閾値スイッチング時間は長くなる。上述したように、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗の大きさに応じて、第１スイッチング素子ＳＷ１の両端に印加される電圧が変わるため、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗の大きさに応じて第１スイッチング素子ＳＷ１の抵抗遷移の発生が遅延されたり促進されたりする。
【0068】
例えば、第１スイッチング素子ＳＷ１は、入力信号に応答して、第１スイッチング素子ＳＷ１に印加された電圧が第１電圧である場合、第１閾時間４５１だけ遅延された入力信号を出力することができる。第１スイッチング素子ＳＷ１は、入力信号に応答して第１スイッチング素子ＳＷ１に印加された電圧が第１電圧よりも小さい第２電圧である場合、第１閾時間４５１よりも大きい第２閾時間４５２だけ遅延された入力信号を出力することができる。下記の図５において、入力信号が矩形波である例示及び三角波形である例示において、第１スイッチング素子ＳＷ１の両端にかかる電圧ＶＳＷ及び第１スイッチング素子ＳＷ１の出力電圧Ｖｇａｔｅの時間経過による変化について説明する。
【0069】
図５では、入力ラインを介して矩形波のパルスを受信した第１スイッチング素子ＳＷ１の出力電圧５１１及び両端間にかかる電圧５１２を示す。例えば、第１スイッチング素子ＳＷ１に印加された電圧が第１電圧ＶＳＷ１、１（例えば、相対的に高い電圧）の場合、第１スイッチング素子ＳＷ１は、第１出力電圧Ｖｇａｔｅ、１を出力することができる。異なる例として、第１スイッチング素子ＳＷ１に印加された電圧が第２電圧ＶＳＷ１、２（例えば、相対的に低い電圧）の場合、第１スイッチング素子ＳＷ１は、第２出力電圧Ｖｇａｔｅ、２を出力することができる。第１電圧ＶＳＷ１、１が第２電圧ＶＳＷ１、２よりも高い場合、図５に示すように、第１電圧ＶＳＷ１、１が印加された第１スイッチング素子ＳＷ１は、第２電圧ＶＳＷ１、２が印加された第１スイッチング素子ＳＷ１よりも短い閾値スイッチング時間を有し得る。言い換えれば、第２出力電圧Ｖｇａｔｅ、２の転移が第１出力電圧Ｖｇａｔｅ、１の転移よりも遅延される。
【0070】
また、図５では、入力ラインを介して三角波形のパルスを受信した第１スイッチング素子ＳＷ１の出力電圧５２１及び両端間にかかる電圧５２２も示すことができる。パルスの波形形態に関係がなく、第１スイッチング素子ＳＷ１の両端にかかる電圧が増加するほど、第１スイッチング素子ＳＷ１の閾値スイッチング時間が減少し得る。
【0071】
従って、ニューロモルフィックメモリ回路は、第１スイッチング素子ＳＷ１の両端に印加される電圧により閾値スイッチング時間を調整することができる。上述したように、第１スイッチング素子ＳＷ１の閾値スイッチング時間は、直列に接続された第１抵抗性メモリ素子の可変抵抗を調整することで微細に調整されることができる。
【0072】
参考として、本明細書では、第１スイッチング素子ＳＷ１が両端にかかる電圧によって閾値スイッチング時間が変化する例示を主に説明したが、これに限定されることはない。第１スイッチング素子ＳＷ１は、両端にかかる電圧によってスイッチング特性が変化する素子である。例えば、第１スイッチング素子ＳＷ１の両端にかかる電圧によって、第１スイッチング素子ＳＷ１の閾値スイッチング時間、スイッチング確率、及びオフ時間のうちの１つ又は２以上の組み合わせが変わり得る。スイッチング確率は、第１スイッチング素子ＳＷ１のターンオンが誘発される確率を示す。オフ時間は、第１スイッチング素子ＳＷ１がターンオンされた後、再びターンオフされるまで所要される時間を示す。
【0073】
図６は、一実施形態に係るニューロモルフィックメモリ回路がスパイキングニューラルネットワーク（ＳＮＮ；ｓｐｉｋｉｎｇ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）で具現された例示を説明する。
【0074】
一実施形態によれば、ニューロモルフィックメモリ回路６００は、キャパシタ６２１及び比較器６２２をさらに含む、スパイク基盤ニューラルネットワーク回路で実現することができる。キャパシタ６２１及び比較器６２２は、ポストシナプス回路に示してもよい。図６では、いずれか１つの出力ラインに対応するキャパシタ６２１及び比較器６２２が図示され、該当出力ラインに２以上のメモリセルが該当出力ラインに対応するキャパシタ６２１及び比較器６２２に接続されることができる。
【0075】
キャパシタ６２１は、シナプス回路の出力に接続されている。キャパシタ６２１に充填された電荷は、メンブレンポテンシャルに対応する。キャパシタ６２１に充填された電荷は、シナプス回路に含まれている第２スイッチング素子ＳＷ２の活性化時に形成される経路６９０に沿って接地に移動され得る。キャパシタ６２１に充填された電荷は、同じ出力ラインに接続されている２以上のメモリセルのシナプス回路のうち、活性化されたシナプス回路により放電されることができる。言い換えれば、キャパシタ６２１に充填された電荷は、入力信号を受信した第２スイッチング素子ＳＷ２及び加重値に対応する第２抵抗性メモリ素子Ｒｗｅｉｇｈｔによって誘導される電流を介して放電され得る。１つの出力ラインに配置されている２以上のメモリセルの出力結果に応じて放電されたキャパシタ６２１の電圧は、該当出力ラインに対する入力値及び加重値の加重和に対応する。
【0076】
比較器６２２は、シナプス回路の出力及びキャパシタ６２１に接続されることができる。比較器６２２は、キャパシタ６２１に充填された電荷による電圧と閾値電圧Ｖｔｈとの間の比較に基づいて、ニューロン発火信号（ｎｅｕｒｏｎ ｆｉｒｅ ｓｉｇｎａｌ）を出力することができる。比較器６２２は、前述したキャパシタ６２１に充填された電荷による電圧が閾値電圧Ｖｔｈ未満である場合に応答して、前述したニューロン発火信号を出力することができる。ニューロン発火信号は、次のレイヤのニューロン回路に伝達され得る。但し、図６は、例示的なＬＩＦ（Ｌｅａｋｙ Ｉｎｔｅｇｒａｔｅｄ－ａｎｄ－Ｆｉｒｅ）モデルによる回路の実現に限定されることはない。様々なニューロモルフィッククロスバーアレイの信号伝達方式が一実施形態に係るニューロモルフィックメモリ回路６００に実現することができる。
【0077】
図７は、一実施形態に係るニューロモルフィックメモリ回路において、追加スイッチなしに第１抵抗性メモリ素子の抵抗を設定する構造を示す。
【0078】
一実施形態に係るニューロモルフィックメモリ回路７００のメモリセル７１０において、遅延回路７１１の第１抵抗性メモリ素子Ｒｄｅｌａｙは、抵抗設定ライン７０３に接続されている。図４に示された例示とは異なり、図７では、別途スイッチなしに第１抵抗性メモリ素子Ｒｄｅｌａｙが抵抗設定ライン７０３に接続されている。遅延回路７１１、シナプス回路７１２、及び出力ライン７０２は前述した通りである。図７に示された構造で、単位メモリセルの実現のための面積が減少し得る。
【0079】
第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗は、入力ライン７０１及び抵抗設定ライン７０３のうち少なくとも１つのラインを介して受信される抵抗設定信号に応答して設定される。例えば、ニューロモルフィックメモリ回路７００は、入力ライン７０１に印加されるパルス及び／又は抵抗設定ライン７０３に印加されたパルスのうち少なくとも１つを介して、第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗をプログラミングすることができる。第１抵抗性メモリ素子Ｒｄｅｌａｙの抵抗を設定するパルスの例示について、図３を参照した説明と同一である。
【0080】
【0081】
一実施形態によれば、ニューロモルフィックメモリ回路８００，９００のメモリセル８１０，９１０は、第１スイッチング素子ＳＷ１の出力に接続されるホールドキャパシタ８８０，９８０をさらに含む。ホールドキャパシタ８８０，９８０は、第１スイッチング素子ＳＷ１及び接地の間に直列に接続されてもよい。
【0082】
ホールドキャパシタ８８０，９８０は、第１スイッチング素子ＳＷ１が入力ライン８０１，９０１から入力信号を受信する間に、第１スイッチング素子ＳＷ１に印加された電圧をホールド電圧以上に保持することができる。図８は、図３に示されたニューロモルフィックメモリ回路３００にホールドキャパシタ８８０が追加された例示であり、図９は、図７に示されたニューロモルフィックメモリ回路７００にホールドキャパシタ９８０が追加された例を示す。遅延回路８１１，９１１、シナプス回路８１２，９１２、出力ライン８０２，９０２、及び抵抗設定ライン８０３，９０３は、図３及び図７を参照して前述した通りである。
【0083】
第１スイッチング素子ＳＷ１の後端に接続されているホールドキャパシタ８８０，９８０により第１スイッチング素子ＳＷ１の抵抗転移が発生した後、第１スイッチング素子ＳＷ１の両端にかかる電圧の急激な変化が防止される。急激な電圧降下が発生する場合、第１スイッチング素子ＳＷ１がターンオフされる。ホールドキャパシタ８８０，９８０によって第１スイッチング素子ＳＷ１の出力電圧Ｖｇａｔｅが比較器の閾値電圧Ｖｔｈよりも高く保持され得る。従って、ホールドキャパシタ８８０，９８０は、入力ライン８０１，９０１を介して受信される電圧パルスの進行の間に、揺動（ｏｓｃｉｌｌａｔｉｎｇ）現像を防止し、第１スイッチング素子ＳＷ１のターンオン時間を延長することで、入力信号をより完全な形態にシナプス回路８１２，９１２に伝達することができる。
【0084】
シナプス回路８１２，９１２への入力信号伝達が完了した後、第１スイッチング素子ＳＷ１の抵抗は復元され得る。例えば、第１スイッチング素子ＳＷ１の抵抗は、入力信号を受信した後、閾値スイッチング時間が経過した場合に、基本抵抗値から減少した抵抗値に変更される。第１スイッチング素子ＳＷ１の抵抗は、第１スイッチング素子ＳＷ１に印加される電圧がホールド電圧未満である場合、減少した抵抗値から基本抵抗値に復帰することができる。
【0085】
図１０は、一実施形態に係るニューロモルフィックメモリ回路の動作方法を示すフローチャートである。
【0086】
まず、ステップＳ１０１０において、ニューロモルフィックメモリ回路は、メモリセルで入力信号を受信する場合に応答して、入力信号に対応する電圧を第１スイッチング素子及び第１抵抗性メモリ素子に分配する。上述したように、第１スイッチング素子のスイッチング特性（例えば、閾値スイッチング時間）は、両端にかかる電圧に応じて変更し得る。第１スイッチング素子の閾値スイッチング時間は、両端に電圧が印加された後、第１スイッチング素子の抵抗が基本抵抗値から減少した抵抗値に転移するために所要される時間を示す。
【0087】
そして、ステップＳ１０２０において、第１抵抗性メモリ素子の抵抗によって決定された閾値スイッチング時間が経過する前まで、第１スイッチング素子の抵抗が基本抵抗値を保持する。
【0088】
次に、ステップＳ１０３０において、第１スイッチング素子が入力信号を受信した時点から閾値スイッチング時間が経過するとき、第１スイッチング素子の抵抗が減少した抵抗値に変更される。減少した抵抗値は、基本抵抗値よりも小さくてもよい。
【0089】
そして、ステップＳ１０４０において、遅延回路は、入力信号をシナプス回路に伝達する。例えば、遅延回路の第１スイッチング素子は、入力信号を受信した時点から、第１スイッチング素子の両端に印加される電圧に基づいて決定された閾値スイッチング時間が経過する場合に応答して、入力信号をシナプス回路に伝達することができる。第１スイッチング素子は、ステップＳ１０３０で減少した抵抗値に転移発生された後、シナプス回路に入力信号を提供することができる。例えば、第１スイッチング素子から出力される電圧Ｖｇａｔｅが増加し、第２スイッチング素子であるトランジスタの閾値電圧よりも高くなる場合に応答して、入力信号がシナプス回路に伝達されることができる。
【0090】
次に、ステップＳ１０５０において、ニューロモルフィックメモリ回路のシナプス回路は、閾値スイッチング時間だけ遅延された入力信号に応答して、シナプス回路によって出力信号を生成する。シナプス回路によって生成された出力信号は、例示的に、メンブレンに対応して具現されたキャパシタに充填された電荷を放電させる電流信号であってもよい。
【0091】
そして、ステップＳ１０６０において、ニューロモルフィックメモリ回路の比較器は、シナプス回路の出力に基づいてニューロン発火信号の伝達可否を決定する。ニューロモルフィックメモリ回路は、クロスバーアレイ回路を含み、比較器はクロスバーアレイ回路の周辺回路であり得る。例えば、図６を参照して前述したように、ポストシナプス回路の一部として具現された比較器は、キャパシタの電圧と閾値電圧とを比較した結果に基づいて、ニューロン発火信号の出力可否を決定することができる。
【0092】
次に、ステップＳ１０７０において、第１スイッチング素子の抵抗が基本抵抗値に復帰する。前述したステップＳ１０６０で第１スイッチング素子を経由して入力信号がシナプス回路に伝達された後、第１スイッチング素子の両端にかかる電圧がホールド電圧未満に減少し得る。
【0093】
但し、ニューロモルフィックメモリ回路の動作が図１０を参照して前述したように限定されることはなく、ニューロモルフィックメモリ回路は、図１～図９を参照して前述した動作のうちの１つ又は２以上の組み合わせを並列的及び／又は時系列的に行うことができる。
【0094】
以上で説明された実施形態は、ハードウェア構成要素、ソフトウェア構成要素、又はハードウェア構成要素及びソフトウェア構成要素の組み合せで具現される。例えば、本実施形態で説明した装置及び構成要素は、例えば、プロセッサ、コントローラ、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコンピュータ、ＦＰＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ａｒｒａｙ）、ＰＬＵ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｕｎｉｔ）、マイクロプロセッサー、又は命令（ｉｎｓｔｒｕｃｔｉｏｎ）を実行して応答する異なる装置のように、１つ以上の汎用コンピュータ又は特殊目的コンピュータを用いて具現される。処理装置は、オペレーティングシステム（ＯＳ）及びオペレーティングシステム上で実行される１つ以上のソフトウェアアプリケーションを実行する。また、処理装置は、ソフトウェアの実行に応答してデータをアクセス、格納、操作、処理、及び生成する。理解の便宜のために、処理装置は１つが使用されるものとして説明する場合もあるが、当技術分野で通常の知識を有する者は、処理装置が複数の処理要素（ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）及び／又は複数類型の処理要素を含むことが把握する。例えば、処理装置は、複数のプロセッサ又は１つのプロセッサ及び１つのコントローラを含む。また、並列プロセッサ（ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｏｒ）のような、他の処理構成も可能である。
【0095】
ソフトウェアは、コンピュータプログラム、コード、命令、又はそのうちの一つ以上の組合せを含み、希望の通りに動作するよう処理装置を構成したり、独立的又は結合的に処理装置を命令したりすることができる。ソフトウェア及び／又はデータは、処理装置によって解釈されたり処理装置に命令又はデータを提供したりするために、いずれかの類型の機械、構成要素、物理的装置、仮想装置、コンピュータ格納媒体又は装置、又は送信される信号波に永久的又は一時的に具体化することができる。ソフトウェアはネットワークに連結されたコンピュータシステム上に分散され、分散した方法で格納されたり実行されたりし得る。ソフトウェア及びデータは一つ以上のコンピュータで読出し可能な記録媒体に格納され得る。
【0096】
本実施形態による方法は、様々なコンピュータ手段を介して実施されるプログラム命令の形態で具現され、コンピュータ読み取り可能な記録媒体に記録される。記録媒体は、プログラム命令、データファイル、データ構造などを単独又は組み合せて含む。記録媒体及びプログラム命令は、本発明の目的のために特別に設計して構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知のものであり使用可能なものであってもよい。コンピュータ読み取り可能な記録媒体の例として、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ－ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気－光媒体、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置を含む。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行される高級言語コードを含む。
【0097】
上記で説明したハードウェア装置は、本発明に示す動作を実行するために１つ以上のソフトウェアモジュールとして作動するように構成してもよく、その逆も同様である。
【0098】
上述したように実施形態を限定された図面によって説明したが、当技術分野で通常の知識を有する者であれば、上記の説明に基づいて様々な技術的な修正及び変形を適用することができる。例えば、説明された技術が説明された方法と異なる順で実行されるし、及び／又は説明されたシステム、構造、装置、回路などの構成要素が説明された方法と異なる形態で結合又は組み合わせられてもよいし、他の構成要素又は均等物によって置き換え又は置換されたとしても適切な結果を達成することができる。
【0099】
したがって、他の具現、他の実施形態および特許請求の範囲と均等なものも、後述する特許請求範囲の範囲に属する。
【符号の説明】
【0100】
１００ ニューロモルフィックメモリ回路
１０１ 入力ライン
１０２ 出力ライン
１１０ メモリセル
２００ ニューロモルフィックメモリ回路
２０１ 入力ライン
２０２ 出力ライン
２１０ メモリセル
２１１ 遅延回路
２１２ シナプス回路
３００ ニューロモルフィックメモリ回路
３０１ 入力ライン
３０２ 出力ライン
３１１ 遅延回路
３１２ シナプス回路
３９０ 電気的経路
４０１ 入力ライン
６２１ キャパシタ
６２２ 比較器
７００ ニューロモルフィックメモリ回路
７０１ 入力ライン
７０２ 出力ライン
７０３ 抵抗設定ライン
７１０ メモリセル
７１１ 遅延回路
７１２ シナプス回路
８００ ニューロモルフィックメモリ回路
８０１ 入力ライン
８０２ 出力ライン
８０３ 抵抗設定ライン
８１０ メモリセル
８１２ シナプス回路
８８０ ホールドキャパシタ
９００ ニューロモルフィックメモリ回路
９０１ 入力ライン
９０２ 出力ライン
９０３ 抵抗設定ライン
９１０ メモリセル
９１２ シナプス回路
９８０ ホールドキャパシタ
１０１ 入力ライン
１０２ 出力ライン
１１０ メモリセル
２００ ニューロモルフィックメモリ回路
２０１ 入力ライン
２０２ 出力ライン
２１０ メモリセル
２１１ 遅延回路
２１２ シナプス回路
３００ ニューロモルフィックメモリ回路
３０１ 入力ライン
３０２ 出力ライン
３１１ 遅延回路
３１２ シナプス回路
３９０ 電気的経路
４０１ 入力ライン
６２１ キャパシタ
６２２ 比較器
７００ ニューロモルフィックメモリ回路
７０１ 入力ライン
７０２ 出力ライン
７０３ 抵抗設定ライン
７１０ メモリセル
７１１ 遅延回路
７１２ シナプス回路
８００ ニューロモルフィックメモリ回路
８０１ 入力ライン
８０２ 出力ライン
８０３ 抵抗設定ライン
８１０ メモリセル
８１２ シナプス回路
８８０ ホールドキャパシタ
９００ ニューロモルフィックメモリ回路
９０１ 入力ライン
９０２ 出力ライン
９０３ 抵抗設定ライン
９１０ メモリセル
９１２ シナプス回路
９８０ ホールドキャパシタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
