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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023061345
(43)【公開日】2023-05-01
(54)【発明の名称】半導体構造及び半導体構造を製造する方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20230424BHJP
【ＦＩ】
H01L29/78 618E
H01L29/78 617L
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022025723
(22)【出願日】2022-02-22
(31)【優先権主張番号】17/504,599
(32)【優先日】2021-10-19
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】アー－クン ライ
【テーマコード（参考）】
5F110
5F140
【Ｆターム（参考）】
5F110AA02
5F110AA06
5F110BB05
5F110BB11
5F110CC10
5F110DD05
5F110EE22
5F110EE29
5F110EE30
5F110EE31
5F110FF12
5F110GG02
5F110GG04
5F110GG22
5F110QQ04
5F110QQ05
5F110QQ19
5F140BA05
5F140BB05
(57)【要約】 （修正有）
【課題】ソースカットオフ電流（Ｉｓｏｆｆ）、閾値下勾配飽和（ＳＳｓａｔ）及び実効キャパシタンス（Ｃｅｆｆ）を増大する半導体構造及び半導体構造を製造する方法を提供する。
【解決手段】半導体構造１００は、基板１１０と、基板上に連続的に配置された底部誘電層１２０と、を備える。半導体構造は、底部誘電層上に配置された複数のスタック１３０を更に備える。スタックの各々は、交互に配置されたゲート電極１３２及び半導体層１３４を有する。半導体構造は、底部誘電層上に、かつ、スタック同士の間に配置された複数のソース／ドレイン構造１４０を更に備える。半導体構造は、スタックの最上ゲート電極上に載る複数の導体１５０を更に備える。
【選択図】図１Ｂ
【解決手段】半導体構造１００は、基板１１０と、基板上に連続的に配置された底部誘電層１２０と、を備える。半導体構造は、底部誘電層上に配置された複数のスタック１３０を更に備える。スタックの各々は、交互に配置されたゲート電極１３２及び半導体層１３４を有する。半導体構造は、底部誘電層上に、かつ、スタック同士の間に配置された複数のソース／ドレイン構造１４０を更に備える。半導体構造は、スタックの最上ゲート電極上に載る複数の導体１５０を更に備える。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に連続的に配置された底部誘電層と、
前記底部誘電層上に配置された複数のスタックであって、前記スタックの各々は、交互に配置されたゲート電極及び半導体層を有する、複数のスタックと、
前記底部誘電層上に、かつ前記スタック同士の間に配置された複数のソース／ドレイン構造と、
前記スタックの最上ゲート電極上に載る複数の導体と
を備える、半導体構造。
前記基板上に連続的に配置された底部誘電層と、
前記底部誘電層上に配置された複数のスタックであって、前記スタックの各々は、交互に配置されたゲート電極及び半導体層を有する、複数のスタックと、
前記底部誘電層上に、かつ前記スタック同士の間に配置された複数のソース／ドレイン構造と、
前記スタックの最上ゲート電極上に載る複数の導体と
を備える、半導体構造。
【請求項2】
前記スタックの各々は、前記ゲート電極の側壁上に配置された内側スペーサを更に有する、請求項１に記載の半導体構造。
【請求項3】
前記ゲート電極は、高ｋ材料及び金属ゲート材料を含む、請求項１または２に記載の半導体構造。
【請求項4】
前記導体は、前記ゲート電極と同じ材料を含む、請求項１から３のいずれか一項に記載の半導体構造。
【請求項5】
前記導体の水平サイズは、前記ゲート電極の水平サイズよりも小さい、請求項１から４のいずれか一項に記載の半導体構造。
【請求項6】
前記導体の側壁上に配置された外側スペーサを更に備える、請求項１から５のいずれか一項に記載の半導体構造。
【請求項7】
前記導体の各々は、前記導体の延在方向において前記スタックのうちの２つ以上を電気的に接続し、前記導体の前記延在方向に沿った各列における前記ソース／ドレイン構造の数は、１つの導体によって電気的に接続された前記スタックの数に対応する、請求項１から６のいずれか一項に記載の半導体構造。
【請求項8】
前記底部誘電層は、５ｎｍ～１００ｎｍの厚さを有する、請求項１から７のいずれか一項に記載の半導体構造。
【請求項9】
前記スタックは、２ｎｍ～２００ｎｍの幅を有する、請求項１から８のいずれか一項に記載の半導体構造。
【請求項10】
基板を提供する段階と、
前記基板上に連続的な底部誘電層を形成する段階と、
前記底部誘電層上に複数のスタックを形成する段階であって、前記スタックの各々は、交互に配置されたゲート電極及び半導体層を有する、段階と、
前記底部誘電層上に、かつ前記スタック同士の間に複数のソース／ドレイン構造を形成する段階と、
前記スタックの最上ゲート電極上に複数の導体を形成する段階と
を備える、半導体構造を製造する方法。
前記基板上に連続的な底部誘電層を形成する段階と、
前記底部誘電層上に複数のスタックを形成する段階であって、前記スタックの各々は、交互に配置されたゲート電極及び半導体層を有する、段階と、
前記底部誘電層上に、かつ前記スタック同士の間に複数のソース／ドレイン構造を形成する段階と、
前記スタックの最上ゲート電極上に複数の導体を形成する段階と
を備える、半導体構造を製造する方法。
【請求項11】
前記基板上に複数の予備スタックを形成する段階であって、前記予備スタックは複数のトレンチによって離隔され、前記予備スタックの各々は、交互に配置された犠牲層及び半導体層を有する、段階と、
前記予備スタックの最下犠牲層及び最下半導体層を除去する段階と、
前記底部誘電層を形成するように、前記トレンチに提供され、前記最下犠牲層及び前記最下半導体層を除去することによってもたらされた空間内に更に充填される底部誘電材料を提供する段階と、
前記予備スタックの各々を分割する段階と、
前記予備スタックの各々を分割することによってもたらされた空間をおいて前記底部誘電層上に前記ソース／ドレイン構造を形成する段階と、
前記底部誘電層上に前記スタックを形成するために、前記予備スタックの残りの犠牲層を、ゲート電極に置き換える段階と
を備える、請求項１０に記載の方法。
前記予備スタックの最下犠牲層及び最下半導体層を除去する段階と、
前記底部誘電層を形成するように、前記トレンチに提供され、前記最下犠牲層及び前記最下半導体層を除去することによってもたらされた空間内に更に充填される底部誘電材料を提供する段階と、
前記予備スタックの各々を分割する段階と、
前記予備スタックの各々を分割することによってもたらされた空間をおいて前記底部誘電層上に前記ソース／ドレイン構造を形成する段階と、
前記底部誘電層上に前記スタックを形成するために、前記予備スタックの残りの犠牲層を、ゲート電極に置き換える段階と
を備える、請求項１０に記載の方法。
【請求項12】
前記予備スタックの前記最下犠牲層は前記基板上に配置され、前記予備スタックの前記最下半導体層は前記最下犠牲層上に配置され、前記予備スタックの前記最下犠牲層及び前記最下半導体層を除去する段階は、
前記トレンチ内にバリアを形成する段階であって、前記バリアは、前記最下犠牲層の最頂面と位置合わせされた最頂面を有する、段階と、
前記予備スタックの側壁上に使い捨てスペーサを形成する段階であって、前記使い捨てスペーサは、前記バリアの前記最頂面上で停止する、段階と、
前記バリアの、前記最下犠牲層を覆う部分を除去する段階と、
前記最下犠牲層を除去するために第１の選択的エッチングプロセスを実行する段階と、
前記最下半導体層を除去するために第２の選択的エッチングプロセスを実行する段階と
を有する、請求項１１に記載の方法。
前記トレンチ内にバリアを形成する段階であって、前記バリアは、前記最下犠牲層の最頂面と位置合わせされた最頂面を有する、段階と、
前記予備スタックの側壁上に使い捨てスペーサを形成する段階であって、前記使い捨てスペーサは、前記バリアの前記最頂面上で停止する、段階と、
前記バリアの、前記最下犠牲層を覆う部分を除去する段階と、
前記最下犠牲層を除去するために第１の選択的エッチングプロセスを実行する段階と、
前記最下半導体層を除去するために第２の選択的エッチングプロセスを実行する段階と
を有する、請求項１１に記載の方法。
【請求項13】
前記底部誘電層を形成した後であって、前記ソース／ドレイン構造を形成する前に、前記方法は、
前記トレンチ内に充填され、前記予備スタックを覆うダミーゲート材料を提供する段階と、
前記ダミーゲート材料上にハードマスク材料を提供する段階と、
ハードマスクを上に有する、前記予備スタックを横切る複数のダミーゲートを形成するように、前記ハードマスク材料及び前記ダミーゲート材料をパターニングする段階と、
前記ハードマスクを上に有する前記ダミーゲートの側壁上に外側スペーサを形成する段階と、
前記予備スタックの各々を分割するように、前記ハードマスク及び前記外側スペーサを用いて前記予備スタックの部分及び前記ダミーゲート材料の部分を除去する段階と
を備える、請求項１１に記載の方法。
前記トレンチ内に充填され、前記予備スタックを覆うダミーゲート材料を提供する段階と、
前記ダミーゲート材料上にハードマスク材料を提供する段階と、
ハードマスクを上に有する、前記予備スタックを横切る複数のダミーゲートを形成するように、前記ハードマスク材料及び前記ダミーゲート材料をパターニングする段階と、
前記ハードマスクを上に有する前記ダミーゲートの側壁上に外側スペーサを形成する段階と、
前記予備スタックの各々を分割するように、前記ハードマスク及び前記外側スペーサを用いて前記予備スタックの部分及び前記ダミーゲート材料の部分を除去する段階と
を備える、請求項１１に記載の方法。
【請求項14】
前記犠牲層に対してプルバックプロセスを実行する段階と、
前記プルバックプロセスによってもたらされた空間内に内側スペーサを形成する段階と
を更に備える、請求項１３に記載の方法。
前記プルバックプロセスによってもたらされた空間内に内側スペーサを形成する段階と
を更に備える、請求項１３に記載の方法。
【請求項15】
前記ソース／ドレイン構造を形成する段階において、前記ダミーゲートの延在方向に沿った各列における前記ソース／ドレイン構造の数は、１つのダミーゲートによって接続された前記予備スタックの数に対応し、各列における前記ソース／ドレイン構造の前記数は２以上である、請求項１３または１４に記載の方法。
【請求項16】
前記ソース／ドレイン構造を形成した後に、前記方法は、
誘電材料を充填する段階と、
前記ハードマスク、前記ダミーゲート、及び前記予備スタックの前記残りの犠牲層を除去する段階と、
前記予備スタックの前記残りの犠牲層を除去することによってもたらされた空間内に前記ゲート電極を形成する段階と、
前記ハードマスク及び前記ダミーゲートを除去することによってもたらされた空間内に前記導体を形成する段階と
を備える、請求項１３から１５のいずれか一項に記載の方法。
誘電材料を充填する段階と、
前記ハードマスク、前記ダミーゲート、及び前記予備スタックの前記残りの犠牲層を除去する段階と、
前記予備スタックの前記残りの犠牲層を除去することによってもたらされた空間内に前記ゲート電極を形成する段階と、
前記ハードマスク及び前記ダミーゲートを除去することによってもたらされた空間内に前記導体を形成する段階と
を備える、請求項１３から１５のいずれか一項に記載の方法。
【請求項17】
前記ゲート電極及び前記導体は同じ材料を含み、前記ゲート電極を形成する段階及び前記導体を形成する段階は、共通のプロセスにおいて終了する、請求項１６に記載の方法。
【請求項18】
前記共通のプロセスは、
高ｋ材料のコンフォーマル層を形成する段階と、
金属ゲート材料を充填する段階と
を含む、請求項１７に記載の方法。
高ｋ材料のコンフォーマル層を形成する段階と、
金属ゲート材料を充填する段階と
を含む、請求項１７に記載の方法。
【請求項19】
形成時の前記導体の水平サイズは、形成時の前記ゲート電極の水平サイズよりも小さい、請求項１１から１８のいずれか一項に記載の方法。
【請求項20】
前記底部誘電層は、５ｎｍ～１００ｎｍの厚さを有し、前記スタックは、２ｎｍ～２００ｎｍの幅を有する、請求項１１から１９のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体構造、及び半導体構造を製造する方法に関する。より詳細には、本開示は、連続的に配置された底部誘電層を備える半導体構造、及びこの半導体構造を製造する方法に関する。
【背景技術】
【0002】
３次元半導体構造において、電子デバイスは、基板の上に形成され、この基板から物理的に離隔され得る。しかしながら、３次元半導体構造が縮小するにつれて、物理的な離隔が構造において保たれていても、望ましくない電気的特性が現れるとともに致命的になり得る。例えば、トランジスタのチャネルが、基板の上のシリコン半導体層内に形成され得ると同時に、寄生チャネルがその下のシリコン基板内に形成され得る。ゲート長が小さくなると、寄生チャネルによってもたらされる漏洩に対する感度がより顕著になる。寄生チャネルの影響を低減するために、ソース／ドレインの凹部の奥行きが増大し得る。しかしながら、そのような変更は、ソースカットオフ電流（Ｉｓｏｆｆ）、閾値下勾配飽和（ＳＳｓａｔ）、及び実効キャパシタンス（Ｃｅｆｆ）の増大をもたらし、オン状態電流に対しては利益をもたらさない。
【発明の概要】
【課題を解決するための手段】
【0003】
本開示は、上記で説明された問題の解決策を対象とする。
【0004】
いくつかの実施形態によれば、半導体構造が提供される。半導体構造は、基板と、基板上に連続的に配置された底部誘電層とを備える。半導体構造は、底部誘電層上に配置された複数のスタックを更に備える。スタックの各々は、交互に配置されたゲート電極及び半導体層を有する。半導体構造は、底部誘電層上に、かつスタック同士の間に配置された複数のソース／ドレイン構造を更に備える。半導体構造は、スタックの最上ゲート電極上に載る複数の導体を更に備える。
【0005】
いくつかの実施形態によれば、半導体構造を製造する方法が提供される。方法は、次の段階を備える。まず、基板が提供される。基板上に連続した底部誘電層が形成される。底部誘電層上に複数のスタックが形成される。スタックの各々は、交互に配置されたゲート電極及び半導体層を有する。底部誘電層に、かつスタック同士の間に複数のソース／ドレイン構造が形成される。スタックの最上ゲート電極上に複数の導体が形成される。
【図面の簡単な説明】
【0006】
【0007】
【図2A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図2B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図3A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図3B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図4A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図4B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図5A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図5B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図6A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図6B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図7A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図7B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図8A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図8B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図9A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図9B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図10A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図10B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図11A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図11B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図12A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図12B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図13A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図13B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図13C】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図14A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図14B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図14C】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図14D】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図14E】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図14F】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図15A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図15B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図15C】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図15D】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図15E】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図15F】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図16A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図16B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図16C】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図16D】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図16E】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図16F】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図17A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図17B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図17C】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図17D】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図17E】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図17F】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図18A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図18B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図18C】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図18D】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図18E】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図18F】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図19A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図19B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図19C】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図19D】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図19E】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図19F】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図20A】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図20B】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図20C】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図20D】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図20E】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【図20F】実施形態に係る、半導体構造を製造する例示的な方法の様々なステージを示す図である。
【0008】
以下の詳細な説明では、説明を目的として、開示される実施形態の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、これらの具体的な詳細を用いずに、１つ又は複数の実施形態が実施され得ることは明らかであろう。他の例では、よく知られた構造及びデバイスが、図面を簡略化するために、概略的に示されている。
【発明を実施するための形態】
【0009】
様々な実施形態が、添付の図面を参照して以降でより完全に説明される。以下の説明及び添付の図面は、単に例示として提供され、限定をもたらすようには意図されていない。同じ参照符号は、同じ構成要素のために用いられる。明確さのために、構成要素は、縮尺どおりに描かれない場合がある。加えて、いくつかの構成要素及び／又は参照符号は、いくつかの図面から省略される場合がある。或る実施形態の要素及び特徴を、別の実施形態では更に列挙することなく有益に組み込むことができることが企画される。
【0010】
図１Ａ～図１Ｂは、実施形態に係る例示的な半導体構造１００を示しており、図１Ａは斜視図であり、図１Ｂは断面図である。半導体構造１００は、基板１１０と、基板１１０上に連続的に配置された底部誘電層１２０とを備える。半導体構造１００は、底部誘電層１２０上に配置された複数のスタック１３０を更に備える。スタック１３０の各々は、交互に配置されたゲート電極１３２及び半導体層１３４を有する。半導体構造１００は、底部誘電層１２０上に、かつスタック１３０同士の間に配置された複数のソース／ドレイン構造１４０を更に備える。半導体構造１００は、スタック１３０の最上ゲート電極１３２上に載る複数の導体１５０を更に備える。
【0011】
より具体的には、基板１１０は、シリコンを含んでよい。底部誘電層１２０は酸化物を含んでよいが、本開示はこれに限定されない。いくつかの実施形態では、底部誘電層１２０は、５ｎｍ～１００ｎｍの厚さｔを有する。いくつかの実施形態によれば、スタック１３０のゲート電極１３２は、緩衝酸化物（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ）１３２ａ、高ｋ材料１３２ｂ及び金属ゲート材料１３２ｃを含んでよい。半導体層１３４は、シリコンを含んでよい。いくつかの実施形態では、スタック１３０の各々は、内側スペーサ１３６を更に有する。内側スペーサ１３６は、ゲート電極１３２の側壁上に配置される。いくつかの実施形態では、スタック１３０は、２ｎｍ～２００ｎｍの幅ｗを有する。半導体構造１００はゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を有するように示されているものの、本開示はこれに限定されない。いくつかの実施形態によれば、導体１５０は、ゲート電極１３２と同じ材料を含んでよい。いくつかの実施形態では、図１Ａ～図１Ｂにおいて示されるように、導体１５０の水平サイズは、ゲート電極１３２の水平サイズよりも小さい。いくつかの実施形態では、半導体構造１００は、外側スペーサ１５２を更に備える。外側スペーサ１５２は、導体１５０の側壁上に配置される。いくつかの実施形態によれば、導体１５０の各々は、導体１５０の延在方向においてスタック１３０のうちの２つ以上を電気的に接続してよく、導体１５０の延在方向に沿った各列におけるソース／ドレイン構造１４０の数は、１つの導体１５０によって電気的に接続されたスタック１３０の数に対応してよい。半導体構造１００が３Ｄメモリ構造である場合、メモリセルは、ゲート電極１３２及びソース／ドレイン構造１４０によって規定することができる。
【0012】
底部誘電層１２０を用いると、ソース／ドレインの凹部の奥行きを増大させることなく寄生チャネルを抑制することができる。したがって、そこからもたらされる漏洩を低減することができる。加えて、キャパシタンスを更に低減することができる。また、ゲート漏洩が更に低減され得る。
【0013】
ここで、説明は、実施形態に係る、半導体構造１００を製造する例示的な方法を対象とする。方法は、次の段階を備える。まず、基板１１０が提供される。基板１１０上に連続した底部誘電層１２０が形成される。底部誘電層１２０上に複数のスタック１３０が形成される。スタック１３０の各々は、交互に配置されたゲート電極１３２及び半導体層１３４を有する。底部誘電層１２０に、かつスタック１３０同士の間に複数のソース／ドレイン構造１４０が形成される。スタック１３０の最上ゲート電極１３２上に複数の導体１５０が形成される。図２Ａ～図２Ｂから図２０Ａ～図２０Ｆを参照して、方法の詳細が提供される。
【0014】
図２Ａ～図２Ｂは、初期構造を示しており、図２Ａは斜視図であり、図２Ｂは断面図である。図２Ａ～図２Ｂにおいて示されるように、交互の犠牲層２０４及び半導体層２０６から構成される初期スタック２０２が、基板１１０上に形成されてよい。犠牲層２０４はＳｉＧｅから形成されてよく、半導体層２０６はＳｉから形成されてよいが、本開示はこれに限定されない。いくつかの実施形態によれば、スタック２０２の最下犠牲層２０４は基板１１０上に配置されてよく、最下半導体層２０６は最下犠牲層２０４上に配置されてよい。スタック２０２上には、ハードマスク２０８が形成される。ハードマスク２０８上には、ハードマスク２１０が形成される。スタック２０２、ハードマスク２０８、及びハードマスク２１０は、それぞれ堆積プロセスによって形成されてよいが、本開示はこれに限定されない。
【0015】
図３Ａ～図３Ｂは、後続の構造を示しており、図３Ａは斜視図であり、図３Ｂは断面図である。図３Ａ～図３Ｂにおいて示されるように、スタック２０２を複数の予備スタック２１４に分割するように複数のトレンチ２１２が形成される。いくつかの実施形態では、予備スタック２１４は、２ｎｍ～２００ｎｍの幅を有する。トレンチ２１２はシャロートレンチアイソレーションプロセス（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｐｒｏｃｅｓｓ）によって形成されてよいが、本開示はこれに限定されない。
【0016】
【0017】
図４Ａ～図４Ｂは、図３Ａ～図３Ｂの後の後続の構造を示しており、図４Ａは斜視図であり、図４Ｂは断面図である。任意選択で、ライナ層（図示せず）が、トレンチ２１２内に形成されてよい。ライナ層は、酸化物であるとともに、インサイチュスチームジェネレーテッド（ＩＳＳＧ）酸化プロセスによって形成されてよいが、本開示はこれに限定されない。その後、図４Ａ～図４Ｂにおいて示されるように、トレンチ内にバリア材料２１６が充填される。バリア材料２１６は、酸化物であるとともに、堆積プロセス及び化学機械平坦化（ＣＭＰ）プロセスによって形成されてよいが、本開示はこれに限定されない。
【0018】
図５Ａ～図５Ｂは、後続の構造を示しており、図５Ａは斜視図であり、図５Ｂは断面図である。図５Ａ～図５Ｂにおいて示されるように、バリア材料２１６の冗長部分は除去される。したがって、トレンチ２１２内にバリア２１８が形成される。バリア２１８は、最下犠牲層２０４の最頂面と位置合わせされた最頂面を有する。バリア材料２１６の冗長部分は、リアクティブイオンエッチング（ＲＩＥ）プロセスによって除去されてよいが、本開示はこれに限定されない。この段階のプロセスは、ｆｉｎＦＥＴシャロートレンチアイソレーション（ＳＴＩ）プロセスと同様である。ＳＴＩ酸化物埋め込みプロセスは、十分に制御され得る。
【0019】
図６Ａ～図６Ｂは、後続の構造を示しており、図６Ａは斜視図であり、図６Ｂは断面図である。図６Ａ～図６Ｂにおいて示されるように、予備スタック２１４の側壁上に使い捨てスペーサ２２０が形成され、使い捨てスペーサ２２０は、バリア２１８の最頂面上で停止する。使い捨てスペーサ２２０は堆積プロセス及びＲＩＥプロセスによって形成されてよいが、本開示はこれに限定されない。
【0020】
【0021】
図８Ａ～図８Ｂは、後続の構造を示しており、図８Ａは斜視図であり、図８Ｂは断面図である。図８Ａ～図８Ｂにおいて示されるように、第１の選択的エッチングプロセスが、最下犠牲層２０４を除去するために実行されてよい。予備スタック２１４は、外側バットレス（ｏｕｔｓｓｉｄｅ ｂｕｔｔｒｅｓｓ）（図示せず）によって支持されてよく、それゆえ、予備スタック２１４は、崩れない。
【0022】
図９Ａ～図９Ｂは、後続の構造を示しており、図９Ａは斜視図であり、図９Ｂは断面図である。図９Ａ～図９Ｂにおいて示されるように、第２の選択的エッチングプロセスが、最下半導体層２０６を除去するために実行されてよい。いくつかの実施形態では、基板１１０の最頂部分も、エッチングされてよい。
【0023】
図１０Ａ～図１０Ｂは、後続の構造を示しており、図１０Ａは斜視図であり、図１０Ｂは断面図である。図１０Ａ～図１０Ｂにおいて示されるように、使い捨てスペーサ２２０は、除去される。使い捨てスペーサ２２０は、ＲＩＥプロセスによって除去されてよいが、本開示はこれに限定されない。その後、底部誘電材料２２２が提供される。底部誘電材料２２２は、トレンチ２１２に提供され、最下犠牲層２０４及び最下半導体層２０６を除去することによってもたらされた空間に更に充填される。底部誘電材料２２２は酸化物を含んでよいが、本開示はこれに限定されない。いくつかの実施形態では、底部誘電材料２２２は、バリア２１８の材料と同じであり、明確な境界を見て取ることはできない。底部誘電材料２２２は堆積プロセスによって提供されてよく、ＣＭＰプロセスがその後に実行されてよいが、本開示はこれに限定されない。
【0024】
図１１Ａ～図１１Ｂは、後続の構造を示しており、図１１Ａは斜視図であり、図１１Ｂは断面図である。図１１Ａ～図１１Ｂにおいて示されるように、底部誘電材料２２２の冗長部分は除去される。したがって、基板１１０上に連続した底部誘電層１２０が形成される。底部誘電層１２０は、１つの犠牲層２０４の厚さ及び１つの半導体層２０６の厚さの合計以上の厚さを有する。底部誘電層１２０は、５ｎｍ～１００ｎｍの厚さを有してよい。底部誘電材料２２２がバリア２１８の材料と同じである場合、バリア２１８は、底部誘電層１２０に組み込まれているように見え得るとともに、それゆえ、底部誘電層１２０は、幾分かより厚い部分を有する。
【0025】
【0026】
図１３Ａ～図１３Ｃは、後続の構造を示しており、図１３Ａは斜視図であり、図１３Ｂは上面図であり、図１３Ｃは図１３Ｂにおけるライン１－１の断面図である。図１３Ａ～図１３Ｃにおいて示されるように、ダミーゲート材料２２４が提供される。ダミーゲート材料２２４は、トレンチ２１２内に充填され、予備スタック２１４を覆う。ダミーゲート材料２２４上にハードマスク材料２２６が提供される。ダミーゲート材料２２４及びハードマスク材料２２６は、それぞれ堆積プロセス及び任意選択のＣＭＰプロセスによって提供されてよいが、本開示はこれに限定されない。
【0027】
図１４Ａ～図１４Ｆは、後続の構造を示しており、図１４Ａは斜視図であり、図１４Ｂは上面図であり、図１４Ｃは図１４Ｂにおけるライン１－１の断面図であり、図１４Ｄは図１４Ｂにおけるライン２－２の断面図であり、図１４Ｅは図１４Ｂにおけるライン３－３の断面図であり、図１４Ｆは図１４Ｂにおけるライン４－４の断面図である。図１４Ａ～図１４Ｆにおいて示されるように、ハードマスク材料２２６及びダミーゲート材料２２４は、パターニングされる。したがって、ハードマスク２３０を上に有する、予備スタック２１４を横切る複数のダミーゲート２２８が形成される。ハードマスク材料２２６及びダミーゲート材料２２４はＲＩＥプロセスによってパターニングされてよいが、本開示はこれに限定されない。
【0028】
図１５Ａ～図１５Ｆは、後続の構造を示しており、図１５Ａは斜視図であり、図１５Ｂは上面図であり、図１５Ｃは図１５Ｂにおけるライン１－１の断面図であり、図１５Ｄは図１５Ｂにおけるライン２－２の断面図であり、図１５Ｅは図１５Ｂにおけるライン３－３の断面図であり、図１５Ｆは図１５Ｂにおけるライン４－４の断面図である。図１５Ａ～図１５Ｆにおいて示されるように、ハードマスク２３０を上に有するダミーゲート２２８の側壁上に外側スペーサ１５２が形成されてよい。外側スペーサ１５２は堆積プロセス及びＲＩＥプロセスによって形成されてよいが、本開示はこれに限定されない。その後、予備スタック２１４の部分及びダミーゲート材料２２４の部分は、ハードマスク２３０及び外側スペーサ１５２を用いて除去される。したがって、予備スタック２１４の各々は分割される。これはＲＩＥプロセスによって実行されてよいが、本開示はこれに限定されない。
【0029】
図１６Ａ～図１６Ｆは、後続の構造を示しており、図１６Ａは斜視図であり、図１６Ｂは上面図であり、図１６Ｃは図１６Ｂにおけるライン１－１の断面図であり、図１６Ｄは図１６Ｂにおけるライン２－２の断面図であり、図１６Ｅは図１６Ｂにおけるライン３－３の断面図であり、図１６Ｆは図１６Ｂにおけるライン４－４の断面図である。図１６Ａ～図１６Ｆにおいて示されるように、プルバックプロセスが、犠牲層２０４に実行されてよい。プルバックプロセスは等方性ＲＩＥによって実行されてよいが、本開示はこれに限定されない。内側スペーサ１３６は、プルバックプロセスによってもたらされた空間内に形成されてよい。内側スペーサ１３６は堆積プロセス及びＲＩＥプロセスによって形成されてよいが、本開示はこれに限定されない。
【0030】
図１７Ａ～図１７Ｆは、後続の構造を示しており、図１７Ａは斜視図であり、図１７Ｂは上面図であり、図１７Ｃは図１７Ｂにおけるライン１－１の断面図であり、図１７Ｄは図１７Ｂにおけるライン２－２の断面図であり、図１７Ｅは図１７Ｂにおけるライン３－３の断面図であり、図１７Ｆは図１７Ｂにおけるライン４－４の断面図である。図１７Ａ～図１７Ｆにおいて示されるように、底部誘電層１１０上に、予備スタック２１４の各々を分割することによってもたらされた空間をおいて複数のソース／ドレイン構造１４０が形成される。ソース／ドレイン構造１４０は選択エピタキシャル成長（ＳＥＧ）プロセスによって形成されてよいが、本開示はこれに限定されない。場合によっては、隣接したソース／ドレイン構造１４０はともに接続されてよく、それらのソース／ドレイン構造１４０は、同じ接点にともに結合されることになる。いくつかの実施形態によれば、ダミーゲート２２８の延在方向に沿った各列におけるソース／ドレイン構造１４０の数は、１つのダミーゲート２２８によって接続された予備スタック２１４の数に対応してよい。各列におけるソース／ドレイン構造１４０の数は、２以上であってよい。
【0031】
図１８Ａ～図１８Ｆは、後続の構造を示しており、図１８Ａは斜視図であり、図１８Ｂは上面図であり、図１８Ｃは図１８Ｂにおけるライン１－１の断面図であり、図１８Ｄは図１８Ｂにおけるライン２－２の断面図であり、図１８Ｅは図１８Ｂにおけるライン３－３の断面図であり、図１８Ｆは図１８Ｂにおけるライン４－４の断面図である。図１８Ａ～図１８Ｆにおいて示されるように、誘電材料１６０が充填される。典型的な層間誘電材料が用いられてよい。このプロセスは堆積プロセス及びハードマスク２３０上で停止するＣＭＰプロセスによって実行されてよいが、本開示はこれに限定されない。
【0032】
その後、予備スタック２１４の残りの犠牲層２０４は、図１９Ａ～図１９Ｆから図２０Ａ～図２０Ｆにおいて示される段階を通してゲート電極１３２に置き換えられる。したがって、底部誘電層１１０上に複数のスタック１３０が形成される。スタック１３０の各々は、交互に配置されたゲート電極１３２及び半導体層１３４を有する。加えて、スタック１３０の最上ゲート電極１３２上に複数の導体１５０が形成される。
【0033】
図１９Ａ～図１９Ｆは、図１８Ａ～図１８Ｆの後の後続の構造を示しており、図１９Ａは斜視図であり、図１９Ｂは上面図であり、図１９Ｃは図１９Ｂにおけるライン１－１の断面図であり、図１９Ｄは図１９Ｂにおけるライン２－２の断面図であり、図１９Ｅは図１９Ｂにおけるライン３－３の断面図であり、図１９Ｆは図１９Ｂにおけるライン４－４の断面図である。図１９Ａ～図１９Ｆにおいて示されるように、ハードマスク２３０、ダミーゲート２２８、及び予備スタック２１４の残りの犠牲層２０４は、除去される。
【0034】
図２０Ａ～図２０Ｆは、後続の構造を示しており、図２０Ａは斜視図であり、図２０Ｂは上面図であり、図２０Ｃは図２０Ｂにおけるライン１－１の断面図であり、図２０Ｄは図２０Ｂにおけるライン２－２の断面図であり、図２０Ｅは図２０Ｂにおけるライン３－３の断面図であり、図２０Ｆは図２０Ｂにおけるライン４－４の断面図である。図２０Ａ～図２０Ｆにおいて示されるように、ゲート電極１３２は、予備スタック２１４の残りの犠牲層２０４を除去することによってもたらされた空間内に形成される。したがって、上記スタック１３０は形成される。いくつかの実施形態では、スタック１３０は、２ｎｍ～２００ｎｍの幅を有する。加えて、ハードマスク及びダミーゲートを除去することによってもたらされた空間内に導体１５０が形成される。いくつかの実施形態によれば、ゲート電極１３２及び導体１５０は、同じ材料を含んでよい。そのような場合、ゲート電極１３２を形成する段階及び導体１５０を形成する段階は、共通のプロセスにおいて終了することができる。例えば、緩衝酸化物１３２ａのコンフォーマル層が最初に形成されてよい。その後、共通のプロセスが実行される。共通のプロセスは、高ｋ材料１３２ｂのコンフォーマル層を形成する段階と、金属ゲート材料１３２ｃを充填する段階とを備え、任意選択で、高ｋ材料１３２ｂ及び金属ゲート材料１３２ｃのためのＣＭＰプロセスを備える。いくつかの実施形態では、図２０Ａ～図２０Ｆにおいて示されるように、形成時の導体１５０の水平サイズは、形成時のゲート電極１３２の水平サイズよりも小さい。
【0035】
開示された実施形態に対して様々な変更及び変形を行うことができることは、当業者には明らかであろう。本明細書及び例は、単に例示的なものとみなされ、本開示の真の範囲は、以下の特許請求の範囲及びそれらの均等物によって示されることが意図されている。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図14F】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【図15F】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図16F】
【図17A】
【図17B】
【図17C】
【図17D】
【図17E】
【図17F】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】
【図18F】
【図19A】
【図19B】
【図19C】
【図19D】
【図19E】
【図19F】
【図20A】
【図20B】
【図20C】
【図20D】
【図20E】
【図20F】
【手続補正書】
【提出日】2023-04-20
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
基板と、
前記基板全体の上に連続的に配置された底部誘電層と、
前記底部誘電層上に配置された複数のスタックであって、前記スタックの各々は、交互に配置されたゲート電極及び半導体層を有する、複数のスタックと、
前記底部誘電層上に、かつ前記スタック同士の間に配置された複数のソース／ドレイン構造と、
前記スタックの最上ゲート電極上に載る複数の導体と
を備える、半導体構造。
前記基板全体の上に連続的に配置された底部誘電層と、
前記底部誘電層上に配置された複数のスタックであって、前記スタックの各々は、交互に配置されたゲート電極及び半導体層を有する、複数のスタックと、
前記底部誘電層上に、かつ前記スタック同士の間に配置された複数のソース／ドレイン構造と、
前記スタックの最上ゲート電極上に載る複数の導体と
を備える、半導体構造。
【請求項2】
前記スタックの各々は、前記ゲート電極の側壁上に配置された内側スペーサを更に有する、請求項１に記載の半導体構造。
【請求項3】
前記ゲート電極は、高ｋ材料及び金属ゲート材料を含む、請求項１または２に記載の半導体構造。
【請求項4】
前記導体は、前記ゲート電極と同じ材料を含む、請求項１から３のいずれか一項に記載の半導体構造。
【請求項5】
前記導体の水平サイズは、前記ゲート電極の水平サイズよりも小さい、請求項１から４のいずれか一項に記載の半導体構造。
【請求項6】
前記導体の側壁上に配置された外側スペーサを更に備える、請求項１から５のいずれか一項に記載の半導体構造。
【請求項7】
前記導体の各々は、前記導体の延在方向において前記スタックのうちの２つ以上を電気的に接続し、前記導体の前記延在方向に沿った各列における前記ソース／ドレイン構造の数は、１つの導体によって電気的に接続された前記スタックの数に対応する、請求項１から６のいずれか一項に記載の半導体構造。
【請求項8】
前記底部誘電層は、５ｎｍ～１００ｎｍの厚さを有する、請求項１から７のいずれか一項に記載の半導体構造。
【請求項9】
前記スタックは、２ｎｍ～２００ｎｍの幅を有する、請求項１から８のいずれか一項に記載の半導体構造。
【請求項10】
基板を提供する段階と、
前記基板全体の上に連続的な底部誘電層を形成する段階と、
前記底部誘電層上に複数のスタックを形成する段階であって、前記スタックの各々は、交互に配置されたゲート電極及び半導体層を有する、段階と、
前記底部誘電層上に、かつ前記スタック同士の間に複数のソース／ドレイン構造を形成する段階と、
前記スタックの最上ゲート電極上に複数の導体を形成する段階と
を備える、半導体構造を製造する方法。
前記基板全体の上に連続的な底部誘電層を形成する段階と、
前記底部誘電層上に複数のスタックを形成する段階であって、前記スタックの各々は、交互に配置されたゲート電極及び半導体層を有する、段階と、
前記底部誘電層上に、かつ前記スタック同士の間に複数のソース／ドレイン構造を形成する段階と、
前記スタックの最上ゲート電極上に複数の導体を形成する段階と
を備える、半導体構造を製造する方法。
【請求項11】
前記基板上に複数の予備スタックを形成する段階であって、前記予備スタックは複数のトレンチによって離隔され、前記予備スタックの各々は、交互に配置された犠牲層及び半導体層を有する、段階と、
前記予備スタックの最下犠牲層及び最下半導体層を除去する段階と、
前記底部誘電層を形成するように、前記トレンチに提供され、前記最下犠牲層及び前記最下半導体層を除去することによってもたらされた空間内に更に充填される底部誘電材料を提供する段階と、
前記予備スタックの各々を分割する段階と、
前記予備スタックの各々を分割することによってもたらされた空間をおいて前記底部誘電層上に前記ソース／ドレイン構造を形成する段階と、
前記底部誘電層上に前記スタックを形成するために、前記予備スタックの残りの犠牲層を、ゲート電極に置き換える段階と
を備える、請求項１０に記載の方法。
前記予備スタックの最下犠牲層及び最下半導体層を除去する段階と、
前記底部誘電層を形成するように、前記トレンチに提供され、前記最下犠牲層及び前記最下半導体層を除去することによってもたらされた空間内に更に充填される底部誘電材料を提供する段階と、
前記予備スタックの各々を分割する段階と、
前記予備スタックの各々を分割することによってもたらされた空間をおいて前記底部誘電層上に前記ソース／ドレイン構造を形成する段階と、
前記底部誘電層上に前記スタックを形成するために、前記予備スタックの残りの犠牲層を、ゲート電極に置き換える段階と
を備える、請求項１０に記載の方法。
【請求項12】
前記予備スタックの前記最下犠牲層は前記基板上に配置され、前記予備スタックの前記最下半導体層は前記最下犠牲層上に配置され、前記予備スタックの前記最下犠牲層及び前記最下半導体層を除去する段階は、
前記トレンチ内にバリアを形成する段階であって、前記バリアは、前記最下犠牲層の最頂面と位置合わせされた最頂面を有する、段階と、
前記予備スタックの側壁上に使い捨てスペーサを形成する段階であって、前記使い捨てスペーサは、前記バリアの前記最頂面上で停止する、段階と、
前記バリアの、前記最下犠牲層を覆う部分を除去する段階と、
前記最下犠牲層を除去するために第１の選択的エッチングプロセスを実行する段階と、
前記最下半導体層を除去するために第２の選択的エッチングプロセスを実行する段階と
を有する、請求項１１に記載の方法。
前記トレンチ内にバリアを形成する段階であって、前記バリアは、前記最下犠牲層の最頂面と位置合わせされた最頂面を有する、段階と、
前記予備スタックの側壁上に使い捨てスペーサを形成する段階であって、前記使い捨てスペーサは、前記バリアの前記最頂面上で停止する、段階と、
前記バリアの、前記最下犠牲層を覆う部分を除去する段階と、
前記最下犠牲層を除去するために第１の選択的エッチングプロセスを実行する段階と、
前記最下半導体層を除去するために第２の選択的エッチングプロセスを実行する段階と
を有する、請求項１１に記載の方法。
【請求項13】
前記底部誘電層を形成した後であって、前記ソース／ドレイン構造を形成する前に、前記方法は、
前記トレンチ内に充填され、前記予備スタックを覆うダミーゲート材料を提供する段階と、
前記ダミーゲート材料上にハードマスク材料を提供する段階と、
ハードマスクを上に有する、前記予備スタックを横切る複数のダミーゲートを形成するように、前記ハードマスク材料及び前記ダミーゲート材料をパターニングする段階と、
前記ハードマスクを上に有する前記ダミーゲートの側壁上に外側スペーサを形成する段階と、
前記予備スタックの各々を分割するように、前記ハードマスク及び前記外側スペーサを用いて前記予備スタックの部分及び前記ダミーゲート材料の部分を除去する段階と
を備える、請求項１１に記載の方法。
前記トレンチ内に充填され、前記予備スタックを覆うダミーゲート材料を提供する段階と、
前記ダミーゲート材料上にハードマスク材料を提供する段階と、
ハードマスクを上に有する、前記予備スタックを横切る複数のダミーゲートを形成するように、前記ハードマスク材料及び前記ダミーゲート材料をパターニングする段階と、
前記ハードマスクを上に有する前記ダミーゲートの側壁上に外側スペーサを形成する段階と、
前記予備スタックの各々を分割するように、前記ハードマスク及び前記外側スペーサを用いて前記予備スタックの部分及び前記ダミーゲート材料の部分を除去する段階と
を備える、請求項１１に記載の方法。
【請求項14】
前記犠牲層に対してプルバックプロセスを実行する段階と、
前記プルバックプロセスによってもたらされた空間内に内側スペーサを形成する段階と
を更に備える、請求項１３に記載の方法。
前記プルバックプロセスによってもたらされた空間内に内側スペーサを形成する段階と
を更に備える、請求項１３に記載の方法。
【請求項15】
前記ソース／ドレイン構造を形成する段階において、前記ダミーゲートの延在方向に沿った各列における前記ソース／ドレイン構造の数は、１つのダミーゲートによって接続された前記予備スタックの数に対応し、各列における前記ソース／ドレイン構造の前記数は２以上である、請求項１３または１４に記載の方法。
【請求項16】
前記ソース／ドレイン構造を形成した後に、前記方法は、
誘電材料を充填する段階と、
前記ハードマスク、前記ダミーゲート、及び前記予備スタックの前記残りの犠牲層を除去する段階と、
前記予備スタックの前記残りの犠牲層を除去することによってもたらされた空間内に前記ゲート電極を形成する段階と、
前記ハードマスク及び前記ダミーゲートを除去することによってもたらされた空間内に前記導体を形成する段階と
を備える、請求項１３から１５のいずれか一項に記載の方法。
誘電材料を充填する段階と、
前記ハードマスク、前記ダミーゲート、及び前記予備スタックの前記残りの犠牲層を除去する段階と、
前記予備スタックの前記残りの犠牲層を除去することによってもたらされた空間内に前記ゲート電極を形成する段階と、
前記ハードマスク及び前記ダミーゲートを除去することによってもたらされた空間内に前記導体を形成する段階と
を備える、請求項１３から１５のいずれか一項に記載の方法。
【請求項17】
前記ゲート電極及び前記導体は同じ材料を含み、前記ゲート電極を形成する段階及び前記導体を形成する段階は、共通のプロセスにおいて終了する、請求項１６に記載の方法。
【請求項18】
前記共通のプロセスは、
高ｋ材料のコンフォーマル層を形成する段階と、
金属ゲート材料を充填する段階と
を含む、請求項１７に記載の方法。
高ｋ材料のコンフォーマル層を形成する段階と、
金属ゲート材料を充填する段階と
を含む、請求項１７に記載の方法。
【請求項19】
形成時の前記導体の水平サイズは、形成時の前記ゲート電極の水平サイズよりも小さい、請求項１１から１８のいずれか一項に記載の方法。
【請求項20】
前記底部誘電層は、５ｎｍ～１００ｎｍの厚さを有し、前記スタックは、２ｎｍ～２００ｎｍの幅を有する、請求項１１から１９のいずれか一項に記載の方法。