特開 2023-62209 半導体デバイス及び半導体デバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023062209

(43)【公開日】2023-05-08

(54)【発明の名称】半導体デバイス及び半導体デバイスの製造方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20230426BHJP

【ＦＩ】

H01L21/88 J

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2020043206

(22)【出願日】2020-03-12

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(72)【発明者】

【氏名】近藤 孝紀

【テーマコード（参考）】

5F033

【Ｆターム（参考）】

5F033GG01

5F033GG02

5F033HH07

5F033HH08

5F033HH09

5F033HH13

5F033HH18

5F033HH21

5F033HH22

5F033HH23

5F033MM08

5F033MM30

5F033PP15

5F033PP19

5F033PP27

5F033PP28

5F033QQ08

5F033QQ13

5F033QQ46

5F033RR04

5F033RR06

5F033RR08

5F033SS13

5F033TT02

(57)【要約】

【課題】ソースフィンガの直下にビアを設ける場合に、トランジスタの電気的特性の劣化を抑制する。
【解決手段】基板の主面上に設けられ、デバイス領域を含む窒化物半導体層と、デバイス領域上に設けられたソース電極と、デバイス領域上においてソース電極に対して第１方向に並んで設けられたドレイン電極と、デバイス領域上においてソース電極とドレイン電極との間に設けられたゲート電極と、基板及び窒化物半導体層を貫通する第１及び第２のビアとを備える。第１のビアは、主面の法線方向から見て、デバイス領域上のソース電極の第１方向と交差する第２方向における一端側に設けられている。第２のビアは、主面の法線方向から見て、デバイス領域上のソース電極の第２方向における他端側に設けられている。第１及び第２のビアのソース電極側の一端はソース電極と電気的に接続されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

主面及び裏面を有する基板と、
前記基板の前記主面上に設けられ、デバイス領域を含む窒化物半導体層と、
前記デバイス領域上に設けられたソース電極と、
前記デバイス領域上において前記ソース電極に対して第１方向に並んで設けられたドレイン電極と、
前記デバイス領域上において前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記基板及び前記窒化物半導体層を貫通する第１及び第２のビアと、
を備え、
前記第１のビアは、前記主面の法線方向から見て、前記デバイス領域上の前記ソース電極の前記第１方向と交差する第２方向における一端側に設けられ、
前記第２のビアは、前記主面の法線方向から見て、前記デバイス領域上の前記ソース電極の前記第２方向における他端側に設けられ、
前記第１及び第２のビアの前記ソース電極側の一端は前記ソース電極と電気的に接続されている、半導体デバイス。

【請求項2】

前記ソース電極の平面形状は長方形である、請求項１に記載の半導体デバイス。

【請求項3】

前記第１及び第２のビアは平坦な側面を有し、
前記第１及び第２のビアの前記側面同士が互いに対向する、請求項１又は請求項２に記載の半導体デバイス。

【請求項4】

前記第１及び第２のビアの平面形状は円形である、請求項１又は請求項２に記載の半導体デバイス。

【請求項5】

前記第２方向と直交する方向における前記第１及び第２のビアの幅は、同方向における前記ソース電極の幅の８０％以上１００％未満である、請求項１から請求項４のいずれか１項に記載の半導体デバイス。

【請求項6】

前記基板及び前記窒化物半導体層を貫通するとともに前記第１のビアと前記第２のビアとの間に位置する第３のビアを更に備え、
前記第３のビアは、前記主面の法線方向から見て、前記デバイス領域上の前記ソース電極に設けられ、
前記第３のビアの前記ソース電極側の一端は前記ソース電極と電気的に接続されている、請求項１から請求項５のいずれか１項に記載の半導体デバイス。

【請求項7】

半導体デバイスの製造方法であって、
デバイス領域を含む窒化物半導体層を基板の主面上に形成する工程と、
ソース電極と、前記ソース電極に対して第１方向に並ぶドレイン電極とを前記デバイス領域上に形成する工程と、
前記デバイス領域上の前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程と、
前記基板及び前記窒化物半導体層を貫通する第１及び第２の孔を、前記主面の法線方向から見て、前記デバイス領域上の前記ソース電極の前記第１方向と交差する第２方向における一端側及び他端側に、反応性イオンエッチングによりそれぞれ形成する工程と、
前記第１の孔に第１のビアを、前記第２の孔に第２のビアをそれぞれ形成し、前記第１及び第２のビアの前記ソース電極側の一端を前記ソース電極と電気的に接続する工程と、
を含む、半導体デバイスの製造方法。

【請求項8】

前記基板はＳｉＣ基板であり、
前記第１及び第２の孔を形成する工程では、フッ素系ガスを用いる反応性イオンエッチングにより前記基板をエッチングしたのち、塩素系ガスを用いる反応性イオンエッチングにより前記窒化物半導体層をエッチングする、請求項７に記載の半導体デバイスの製造方法。

【請求項9】

前記第１及び第２の孔を形成する工程では、前記フッ素系ガスに由来するフッ素イオンを前記基板に向けて間欠的に照射する、請求項８に記載の半導体デバイスの製造方法。

【請求項10】

前記第１及び第２の孔を形成する工程では、前記塩素系ガスに由来する塩素イオンを前記窒化物半導体層に向けて間欠的に照射する、請求項８または９に記載の半導体デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体デバイス及び半導体デバイスの製造方法に関する。

【背景技術】

【0002】

特許文献１には、半導体装置の製造方法が開示されている。この文献に記載された方法では、第１の孔と、第１の孔よりも小さい径を有する第２の孔とを備えるビアホールを、表面側に化合物半導体積層構造を備える半導体基板の裏面側から形成する。ビアホール形成工程は、ドライエッチングによって半導体基板に第１の孔を形成する工程と、ウェットエッチングによって化合物半導体積層構造に第２の孔を形成する工程とを含む。

【0003】

特許文献２には、半導体装置の構造が開示されている。この文献に記載された半導体装置は、半導体素子と、阻止膜と、第１のビア配線と、第２のビア配線とを備える。半導体素子は、半導体基板の第１の面に形成される。阻止膜は、半導体基板の第１の面に凹状に形成される第１のビアホール内に設けられる。阻止膜は、少なくとも１種類以上の第８族元素を含む。第１のビア配線は、阻止膜に接して半導体素子の電極に接続される。第２のビア配線は、半導体基板の第１の面と対向する第２の面に阻止膜に達し凹状に形成される第２のビアホール内に形成される。第２のビア配線は、阻止膜を介して第１のビア配線と電気的に接続され、第２の面に形成される配線の一部となる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３－１９１７６３号公報

【特許文献2】特開２００８－０８５０２０号公報

【特許文献3】特開２０１２－０３３６９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

近年、半導体技術の進展により、半導体素子サイズの縮小と、それに伴う内部構成要素の微細化が求められている。また、トランジスタにおいては、高周波特性の改善（具体的にはソースインダクタンスの低減によるゲインの改善及び安定化）のため、ソースフィンガの直下にビアを形成する、いわゆるアイランドソースビア（ＩＳＶ）が有効である。しかし、ソースフィンガを細くし、更にソースフィンガの直下に微小なビアを設けると、電荷密度の不均一性に起因するソース電位の安定性の低下、及びインダクタンスの増大といった不利益が生じ、これらに起因する電流量の増大及び電流の乱れといった現象により、トランジスタの電気的特性が劣化する。本開示は、ソースフィンガの直下にビアを設ける場合に、トランジスタの電気的特性の劣化を抑制することが可能な半導体デバイス及び半導体デバイスの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一形態に係る半導体デバイスは、主面及び裏面を有する基板と、基板の主面上に設けられ、デバイス領域を含む窒化物半導体層と、デバイス領域上に設けられたソース電極と、デバイス領域上においてソース電極に対して第１方向に並んで設けられたドレイン電極と、デバイス領域上においてソース電極とドレイン電極との間に設けられたゲート電極と、基板及び窒化物半導体層を貫通する第１及び第２のビアと、を備える。第１のビアは、主面の法線方向から見て、デバイス領域上のソース電極の第１方向と交差する第２方向における一端側に設けられている。第２のビアは、主面の法線方向から見て、デバイス領域上のソース電極の第２方向における他端側に設けられている。第１及び第２のビアのソース電極側の一端はソース電極と電気的に接続されている。

【0007】

また、本開示の一形態に係る半導体デバイスの製造方法は、半導体デバイスの製造方法であって、デバイス領域を含む窒化物半導体層を基板の主面上に形成する工程と、ソース電極と、ソース電極に対して第１方向に並ぶドレイン電極とをデバイス領域上に形成する工程と、デバイス領域上のソース電極とドレイン電極との間にゲート電極を形成する工程と、基板及び窒化物半導体層を貫通する第１及び第２の孔を、主面の法線方向から見て、デバイス領域上のソース電極の第１方向と交差する第２方向における一端側及び他端側に、反応性イオンエッチングによりそれぞれ形成する工程と、第１の孔に第１のビアを、第２の孔に第２のビアをそれぞれ形成し、第１及び第２のビアのソース電極側の一端をソース電極と電気的に接続する工程と、を含む。

【発明の効果】

【0008】

本開示によれば、トランジスタの電気的特性の劣化を抑制することが可能な半導体デバイス及び半導体デバイスの製造方法を提供できる。

【図面の簡単な説明】

【0009】

【図1】図１は、本開示の一実施形態に係る半導体デバイスとしてのトランジスタ１Ａの構成を示す平面図である。

【図2】図２は、図１のＩＩ－ＩＩ線に沿った断面図である。

【図3】図３は、図１のＩＩＩ－ＩＩＩ線に沿った断面図である。

【図4】図４は、ソース電極２２及び金属ビア４４Ａ，４４Ｂを拡大して示す平面図である。

【図5】図５は、トランジスタ１Ａの作製方法に含まれる各工程を示す断面図である。

【図6】図６は、トランジスタ１Ａの作製方法に含まれる各工程を示す断面図である。

【図7】図７は、トランジスタ１Ａの作製方法に含まれる各工程を示す断面図である。

【図8】図８は、トランジスタ１Ａの作製方法に含まれる各工程を示す断面図である。

【図9】図９は、トランジスタ１Ａの作製方法に含まれる各工程を示す断面図である。

【図10】図１０は、トランジスタ１Ａの作製方法に含まれる各工程を示す断面図である。

【図11】図１１は、トランジスタ１Ａの作製方法に含まれる各工程を示す断面図である。

【図12】図１２は、ソース電極２２における電荷密度を色の濃淡によって模式的に示す図であって、金属ビアが設けられない場合を示す。

【図13】図１３は、ソース電極２２における電荷密度を色の濃淡によって模式的に示す図であって、金属ビア４４がソース電極２２の長手方向における中央部に１つのみ設けられた場合を示す。

【図14】図１４は、ソース電極２２における電荷密度を色の濃淡によって模式的に示す図であって、ソース電極２２の長手方向における両端部に金属ビア４４Ａ，４４Ｂが設けられた場合を示す。

【図15】図１５のグラフＧ１は、一実施形態におけるトランジスタの動作特性として、ゲート電極２１またはドレイン電極２３にステップ状の電圧を印加した際における、トランジスタのソース電圧の時間変化を示すグラフである。

【図16】図１６は、第１変型例として、トランジスタ１Ｂの構成を示す平面図である。

【図17】図１７は、金属ビア４４Ａ，４４Ｂの平坦な側面４４ａａ，４４ｂａ同士が互いに対向する場合に、金属ビア４４Ａ，４４Ｂの間に生じる電界Ｂを示す図である。

【図18】図１８は、金属ビア４７Ａ，４７Ｂの平面形状が円形又は楕円形である場合に、金属ビア４７Ａ，４７Ｂの間に生じる電界Ｂを示す図である。

【図19】図１９は、第２変型例として、トランジスタ１Ｃの構成を示す平面図である。

【発明を実施するための形態】

【0010】

［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。本開示の一形態に係る半導体デバイスは、主面及び裏面を有する基板と、基板の主面上に設けられ、デバイス領域を含む窒化物半導体層と、デバイス領域上に設けられたソース電極と、デバイス領域上においてソース電極に対して第１方向に並んで設けられたドレイン電極と、デバイス領域上においてソース電極とドレイン電極との間に設けられたゲート電極と、基板及び窒化物半導体層を貫通する第１及び第２のビアと、を備える。第１のビアは、主面の法線方向から見て、デバイス領域上のソース電極の第１方向と交差する第２方向における一端側に設けられている。第２のビアは、主面の法線方向から見て、デバイス領域上のソース電極の第２方向における他端側に設けられている。第１及び第２のビアのソース電極側の一端はソース電極と電気的に接続されている。

【0011】

この半導体デバイスでは、ＩＳＶである第１及び第２のビアが、主面の法線方向から見て、デバイス領域上のソース電極（ソースフィンガ）の第２方向における一端側及び他端側にそれぞれ設けられ、ソース電極と電気的に接続されている。この場合、ソース電極における電荷密度の均一性が増すので、ソース電極の細長形状に起因するインダクタンスの増大に対し、ソース電位の安定性の低下が抑制される。故に、電流量の増大及び電流の乱れといった現象が低減し、トランジスタの電気的特性の劣化を抑制することができる。

【0012】

上記の半導体デバイスにおいて、ソース電極の平面形状は長方形であってもよい。この場合、特に長方形の四隅において電荷密度の均一性が低下し易い。上記の半導体デバイスの構成は、このような場合において特に効果的である。

【0013】

上記の半導体デバイスにおいて、第１及び第２のビアは平坦な側面を有し、第１及び第２のビアの側面同士が互いに対向してもよい。過渡状態では、ソース電極のインダクタンスに起因して、第１のビアと第２のビアとの間に微小な電界が生じる。第１及び第２のビアの平坦な側面同士が互いに対向する場合、電界がソース電極の外側に膨らみにくくなるので、ソース電位の安定性が更に向上する。

【0014】

上記の半導体デバイスにおいて、第１及び第２のビアの平面形状は円形であってもよい。この場合、第１及び第２のビアの形成が容易になる。

【0015】

上記の半導体デバイスにおいて、ソース電極の短手方向における第１及び第２のビアの幅は、同方向におけるソース電極の幅の８０％以上１００％未満であってもよい。このように第１及び第２のビアの幅がソース電極の幅に対して大きな割合を占めることにより、ソース電極における電荷密度の均一性を更に高めることができる。

【0016】

上記の半導体デバイスは、基板及び窒化物半導体層を貫通するとともに第１のビアと第２のビアとの間に位置する第３のビアを更に備え、第３のビアは、主面の法線方向から見て、デバイス領域上のソース電極に設けられ、第３のビアのソース電極側の一端はソース電極と電気的に接続されてもよい。この場合、ソース電極における電荷密度の均一性を更に高めることができる。

【0017】

また、本開示の一形態に係る半導体デバイスの製造方法は、半導体デバイスの製造方法であって、デバイス領域を含む窒化物半導体層を基板の主面上に形成する工程と、ソース電極と、ソース電極に対して第１方向に並ぶドレイン電極とをデバイス領域上に形成する工程と、デバイス領域上のソース電極とドレイン電極との間にゲート電極を形成する工程と、基板及び窒化物半導体層を貫通する第１及び第２の孔を、主面の法線方向から見て、デバイス領域上のソース電極の第１方向と交差する第２方向における一端側及び他端側に、反応性イオンエッチングによりそれぞれ形成する工程と、第１の孔に第１のビアを、第２の孔に第２のビアをそれぞれ形成し、第１及び第２のビアのソース電極側の一端をソース電極と電気的に接続する工程と、を含む。

【0018】

この製造方法では、ＩＳＶである第１及び第２のビアが、主面の法線方向から見て、デバイス領域上のソース電極（ソースフィンガ）の第２方向における一端側及び他端側にそれぞれ形成され、ソース電極と電気的に接続される。この場合、ソース電極における電荷密度の均一性が増すので、ソース電極の細長形状に起因するインダクタンスの増大に対し、ソース電位の安定性の低下が抑制される。故に、電流量の増大及び電流の乱れといった現象が低減し、トランジスタの電気的特性の劣化を抑制することができる。

【0019】

上記の半導体デバイスの製造方法において、基板はＳｉＣ基板であり、第１及び第２の孔を形成する工程では、フッ素系ガスを用いる反応性イオンエッチングにより基板をエッチングしたのち、塩素系ガスを用いる反応性イオンエッチングにより窒化物半導体層をエッチングしてもよい。この場合、ＳｉＣ基板及び窒化物半導体層のそれぞれを容易にエッチングすることができる。また、この場合、第１及び第２の孔を形成する工程において、フッ素系ガスに由来するフッ素イオンを基板に向けて間欠的に照射してもよい。同様に、塩素系ガスに由来する塩素イオンを窒化物半導体層に向けて間欠的に照射してもよい。第１及び第２の孔の内径が小さくなるほどアスペクト比が大きくなり、エッチングの際に分解・再生成した分子やイオンが孔内から排出されにくくなる。従って、エッチング種が孔内に入り込みにくくなり、エッチングレートが大きく低下する。また、窒化物半導体といった広いバンドギャップを有する半導体に対してエッチングを施す際には、化学的エッチングだけでなく、物理的エッチングの要素が必要となる。従って、エッチングの際に高いパワーが必要となり、入射イオンの影響によって第１及び第２の孔の底部周辺が帯電してしまう。第１及び第２の孔の底部周辺が帯電すると、物理的エッチングの作用が弱まり、エッチングレートが大きく低下する。このような傾向は、第１及び第２の孔のアスペクト比が大きいほど顕著である。上記のように、フッ素系ガスに由来するフッ素イオン、及び塩素系ガスに由来する塩素イオンをそれぞれ基板及び窒化物半導体層に向けて間欠的に照射する、いわゆるパルスエッチング法を用いることによって、エッチングの際に分解・再生成した分子やイオンが第１及び第２の孔内から排出され易くなり、また、第１及び第２の孔の底部周辺の帯電を緩和できる。従って、エッチングレートの低下を抑制して、アスペクト比が大きい第１及び第２の孔を容易に形成することができる。

【0020】

［本願発明の実施形態の詳細］
本開示の半導体デバイス及び半導体デバイスの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

【0021】

図１は、本開示の一実施形態に係る半導体デバイスとしてのトランジスタ１Ａの構成を示す平面図である。図２は、図１のＩＩ－ＩＩ線に沿った断面図である。図３は、図１のＩＩＩ－ＩＩＩ線に沿った断面図である。図１、図２及び図３に示すように、トランジスタ１Ａは、基板３、窒化物半導体層４、絶縁膜５～８、複数のゲート電極２１、複数のソース電極２２、複数のドレイン電極２３、ゲートパッド３１、複数のソース配線３２、ドレイン配線３３、複数のフィールドプレート３５、複数の金属ビア４４Ａ、及び複数の金属ビア４４Ｂを備える。

【0022】

基板３は、平坦な主面３ａと、主面３ａの反対側に位置する平坦な裏面３ｂとを有する。基板３は、窒化物半導体層４のエピタキシャル成長のために用いられ得る材料からなり、一例では、基板３はＳｉＣ基板である。基板３の厚さは、例えば５０μｍから１２０μｍの範囲内であり、一例では１００μｍである。

【0023】

窒化物半導体層４は、基板３の主面３ａ上に形成されたエピタキシャル層である。トランジスタ１Ａが高電子移動度トランジスタ（ＨＥＭＴ）である場合、窒化物半導体層４は、例えば、主面３ａに接するＡｌＮバッファ層と、ＡｌＮバッファ層上に設けられたＧａＮチャネル層と、ＧａＮチャネル層上に設けられたＡｌＧａＮ（若しくはＩｎＡｌＮ）バリア層と、バリア層上に設けられたＧａＮキャップ層とを有する。場合によってはＧａＮキャップ層を省略することもできる。ＡｌＮバッファ層はアンドープであり、その厚さは例えば１０ｎｍから３０ｎｍの範囲内である。ＧａＮチャネル層はアンドープであり、その厚さは例えば０．３μｍから２．０μｍの範囲内である。バリア層の厚さは例えば１０ｎｍから３０ｎｍの範囲内である。但し、ＩｎＡｌＮバリア層の場合、その厚さは２０ｎｍよりも小さく設定される。ＧａＮキャップ層はｎ型であり、その厚さは例えば１．５ｎｍから５ｎｍである。窒化物半導体層４は、活性領域であるデバイス領域４ａを有し、デバイス領域４ａ以外の領域は不活性領域とされている。

【0024】

絶縁膜５～８は、窒化物半導体層４上に位置する絶縁性の積層構造体を構成する。絶縁膜５～８は、例えばＳｉＮ、ＳｉＯ₂、ＳｉＯＮといったシリコン化合物を主に含む。なお、本実施形態では絶縁膜５～８は互いに接しているが、少なくとも１つの層間に他の層が設けられることを妨げない。絶縁膜５～８がＳｉＮ層である場合、絶縁膜５の厚さは例えば１０ｎｍから３０ｎｍの範囲内であり、絶縁膜６の厚さは例えば３０ｎｍから９０ｎｍの範囲内であり、絶縁膜７の厚さは例えば１５０ｎｍから５００ｎｍの範囲内であり、絶縁膜８の厚さは例えば１００ｎｍから１０００ｎｍの範囲内である。

【0025】

複数のソース電極２２（ソースフィンガ）は、窒化物半導体層４のデバイス領域４ａ上に設けられており、窒化物半導体層４とオーミック接触を成す。図１に示すように、複数のソース電極２２は主面３ａに沿う方向Ｄ１（第１方向）に沿って並んでおり、各ソース電極２２の平面形状は、方向Ｄ１と交差する方向Ｄ２（第２方向）を長手方向とする形状を呈する。一例では、各ソース電極２２の平面形状は方向Ｄ２を長手方向とする長方形状である。ソース電極２２は、例えばＴｉ層、Ａｌ層及びＴｉ層（又はＴａ層、Ａｌ層及びＴａ層）を含む積層構造が合金化されてなり、主にＡｌを含む。

【0026】

複数のドレイン電極２３は、窒化物半導体層４のデバイス領域４ａ上に設けられており、窒化物半導体層４とオーミック接触を成す。図１に示すように、ドレイン電極２３は、ソース電極２２に対して方向Ｄ１に並んでおり、図示例では複数のドレイン電極２３が複数のソース電極２２と方向Ｄ１において交互に並んでいる。各ドレイン電極２３の平面形状は、方向Ｄ２を長手方向とする形状を呈し、一例では、各ドレイン電極２３の平面形状は方向Ｄ２を長手方向とする長方形状である。ドレイン電極２３もまた、例えばＴｉ層、Ａｌ層及びＴｉ層（又はＴａ層、Ａｌ層及びＴａ層）を含む積層構造が合金化されてなり、主にＡｌを含む。

【0027】

複数のゲート電極２１は、窒化物半導体層４のデバイス領域４ａ上に設けられている。各ゲート電極２１は、方向Ｄ２に沿って延びており、方向Ｄ１においてソース電極２２とドレイン電極２３との間に位置し、ソース電極２２及びドレイン電極２３から間隔を空けて設けられている。これらのゲート電極２１は、窒化物半導体層４とショットキ接触を成す。各ゲート電極２１と窒化物半導体層４との方向Ｄ１における接触幅（ゲート長）は、例えば０．２μｍから２．０μｍの範囲内であり、一実施例では０．５μｍである。方向Ｄ２におけるゲート電極２１の長さは、例えば１００μｍから８００μｍの範囲内である。ゲート電極２１は、Ｎｉ層と、該Ｎｉ層上のＡｕ層とを含む積層構造を有する。一例ではＮｉ層は窒化物半導体層４に接しており、Ａｕ層はＮｉ層に接している。或いは、Ｎｉ層とＡｕ層との間にＰｄ層が介在してもよい。この場合、Ｎｉ層の厚さは例えば５０ｎｍから１００ｎｍであり、Ｐｄ層の厚さは例えば２０ｎｍから７０ｎｍであり、Ａｕ層の厚さは例えば１００ｎｍから５００ｎｍである。

【0028】

フィールドプレート３５は、ゲート電極２１に沿って設けられる金属膜である。フィールドプレート３５とゲート電極２１との間には、絶縁膜７が介在している。フィールドプレート３５は、例えばＴｉ層（又はＴａ層）とＡｕ層との積層構造を有する。Ｔｉ層の厚さは例えば３ｎｍから１０ｎｍの範囲内であり、Ａｕ層の厚さは例えば１００ｎｍから５００ｎｍの範囲内である。

【0029】

ゲートパッド３１は、窒化物半導体層４の不活性領域上に延び出したゲート電極２１の部分を覆う金属膜である。本実施形態では、一つのゲートパッド３１が、窒化物半導体層４のデバイス領域４ａに対して方向Ｄ２の一方側に位置する不活性領域上に設けられている。ゲートパッド３１は、２本以上（図示例では４本）のゲート電極２１と接続され、ボンディングワイヤを介して、トランジスタ１Ａの外部配線と電気的に接続される。そのため、ゲートパッド３１の表面は最表面の保護膜（図示せず）の開口から露出している。ゲートパッド３１は、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。

【0030】

複数のソース配線３２は、窒化物半導体層４のデバイス領域４ａ上に設けられた金属膜であり、それぞれソース電極２２を覆い、ソース電極２２の上面に接している。本実施形態の各ソース配線３２は、各ソース電極２２の上面および周囲を完全に覆っている。各ソース配線３２は、ゲートパッド３１と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。各ソース配線３２の平面形状は、例えば方向Ｄ２を長手方向とする形状を呈している。一例では、各ソース配線３２の平面形状は方向Ｄ２を長手方向とする長方形であり、４つの角部を有する。方向Ｄ１における各ソース配線３２の幅は、例えば１５μｍから１００μｍの範囲内である。方向Ｄ２における各ソース配線３２の長さは、例えば１００μｍから８００μｍの範囲内である。

【0031】

ドレイン配線３３は、金属膜であり、窒化物半導体層４のデバイス領域４ａ上のドレイン電極と重なり、当該ドレイン電極から不活性領域上にわたって設けられている。すなわち、ドレイン配線３３は、デバイス領域４ａ上に設けられた複数のフィンガ部３３ａと、不活性領域上に設けられたパッド部３３ｂとを有する。ドレイン配線３３は、ゲートパッド３１及びソース配線３２と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。各フィンガ部３３ａは、対応するドレイン電極２３を覆っており、該ドレイン電極２３の上面に接している。各フィンガ部３３ａは、例えば方向Ｄ２を長手方向とする長方形状を呈している。方向Ｄ１における各フィンガ部３３ａの幅は、例えば１５μｍから１００μｍの範囲内である。方向Ｄ２における各フィンガ部３３ａの長さは、例えば１００μｍから８００μｍの範囲内である。パッド部３３ｂは、窒化物半導体層４のデバイス領域４ａに対して方向Ｄ２の他方側（ゲートパッド３１とは反対側）に位置する不活性領域上に設けられている。パッド部３３ｂは、２本以上（図示例では２本）のフィンガ部３３ａと一体的に接続され、ボンディングワイヤを介してトランジスタ１Ａの外部配線と電気的に接続される。そのため、各パッド部３３ｂの表面は最表面の保護膜（図示せず）の開口から露出している。

【0032】

複数の金属ビア４４Ａは本実施形態における第１のビアの例であり、複数の金属ビア４４Ｂは本実施形態における第２のビアの例である。金属ビア４４Ａは、基板３及び窒化物半導体層４を貫通する孔１１（図２を参照）内に設けられた金属膜である。同様に、金属ビア４４Ｂは、基板３及び窒化物半導体層４を貫通する別の孔１２（図３を参照）内に設けられた金属膜である。金属ビア４４Ａ，４４Ｂは、基板３及び窒化物半導体層４を貫通し、基板３の裏面３ｂ上から、対応するソース電極２２（又はソース配線３２）に達している。金属ビア４４Ａ，４４Ｂのソース電極２２側の一端は、ソース配線３２を介して又は直接に、ソース電極２２と電気的に接続されている。図示例では、金属ビア４４Ａ，４４Ｂの一端はソース電極２２に接している。金属ビア４４Ａ，４４Ｂは、裏面３ｂ上に設けられる裏面金属膜４６とソース電極２２とを互いに電気的に接続するために設けられる。グランド電位（基準電位）に接続されたマウント部材上にトランジスタ１Ａが実装される際、該マウント部材と裏面３ｂ上の裏面金属膜４６とは、半田等の導電性接着材を介して電気的に接続される。これにより、ソース電極２２にグランド電位が与えられる。

【0033】

デバイス領域４ａに対して方向Ｄ２の他方側（ゲートパッド３１とは反対側）に位置する不活性領域上には、一対のソースパッド３４が更に設けられている。一対のソースパッド３４は、それらの間にゲートパッド３１を挟む位置に設けられている。各ソースパッド３４は、基板３及び窒化物半導体層４を貫通する金属ビア４８を介して、裏面金属膜４６と電気的に接続されている。各ソースパッド３４は、必要に応じて、ボンディングワイヤを介してトランジスタ１Ａの外部配線と電気的に接続される。そのため、各ソースパッド３４の表面は最表面の保護膜（図示せず）の開口から露出している。

【0034】

図４は、ソース電極２２及び金属ビア４４Ａ，４４Ｂを拡大して示す平面図である。図４に示すように、ソース電極２２は、方向Ｄ１にそれぞれ沿っており方向Ｄ２において互いに対向する一対の端辺２２ａ，２２ｂと、方向Ｄ２にそれぞれ沿っており方向Ｄ１において互いに対向する一対の側辺２２ｃ，２２ｄとを有する。金属ビア４４Ａは、基板３の主面３ａの法線方向（すなわち方向Ｄ１及びＤ２の双方と交差する方向）から見て、デバイス領域４ａ上のソース電極２２の長手方向（方向Ｄ２）における一端側に設けられ、図示例では一端部２２１と重なっている。また、金属ビア４４Ｂは、主面３ａの法線方向から見て、デバイス領域４ａ上のソース電極２２の長手方向（方向Ｄ２）における他端側に設けられ、図示例では他端部２２２と重なっている。なお、本実施形態において、一端部２２１は、方向Ｄ２におけるソース電極２２の中心に対して端辺２２ａ寄りの領域を指し、他端部２２２は、方向Ｄ２におけるソース電極２２の中心に対して端辺２２ｂ寄りの領域を指す。

【0035】

本実施形態の金属ビア４４Ａ，４４Ｂの平面形状（すなわち方向Ｄ１及びＤ２を含む平面に沿った断面形状）は、正方形または長方形である。この場合、金属ビア４４Ａは平坦な側面４４ａａ，４４ａｂ，４４ａｃ，４４ａｄを有し、金属ビア４４Ｂは平坦な側面４４ｂａ，４４ｂｂ，４４ｂｃ，４４ｂｄを有する。そして、側面４４ａａと側面４４ｂａとは、方向Ｄ２において互いに対向し、且つ互いに平行である。また、側面４４ａｂはソース電極２２の端辺２２ａに沿っており、側面４４ｂｂはソース電極２２の端辺２２ｂに沿っている。側面４４ａｃ及び４４ｂｃはソース電極２２の側辺２２ｃに沿っており、側面４４ａｄ及び４４ｂｄはソース電極２２の側辺２２ｄに沿っている。

【0036】

ソース電極２２の短手方向、すなわち方向Ｄ２と直交する方向（方向Ｄ１）の幅のうち、金属ビア４４Ａ，４４Ｂの幅は比較的大きな割合を占める。一例では、方向Ｄ２と直交する方向（方向Ｄ１）における金属ビア４４Ａ，４４Ｂの幅Ｗａは、同方向におけるソース電極２２の幅Ｗｂの８０％以上１００％未満である。

【0037】

以上に説明した構成を備える本実施形態のトランジスタ１Ａを作製する方法について説明する。図５～図１１は、トランジスタ１Ａの作製方法に含まれる各工程を示す断面図である。

【0038】

まず、図５の（ａ）に示すように、主面３ａ及び裏面３ｂを有する基板３を準備する。基板３の主面３ａ上に、窒化物半導体層４をエピタキシャル成長する。窒化物半導体層４の詳細は前述した通りである。そして、窒化物半導体層４のデバイス領域４ａの周囲の領域をプロトン注入により不活性化する。続いて、窒化物半導体層４上に絶縁膜５を堆積する。例えば絶縁膜５がＳｉＮ等のシリコン化合物からなる場合、絶縁膜５をプラズマＣＶＤ法または減圧ＣＶＤ（ＬＰＣＶＤ）法により堆積する。

【0039】

続いて、図５の（ｂ）に示すように、ソース電極２２およびドレイン電極２３に対応する開口を、方向Ｄ２を長手方向として、デバイス領域４ａ上の絶縁膜５に形成する。具体的には、絶縁膜５上に当該開口に対応する開口パターンを有するレジストマスクを形成し、該開口パターンを通じて絶縁膜５をエッチングすることにより、開口を形成する。その後、リフトオフ法を用いてソース電極２２およびドレイン電極２３を開口内に形成する。すなわち、上記レジストマスクを残した状態で、ソース電極２２およびドレイン電極２３のための各金属層（例えばＴｉ／Ａｌ／Ｔｉ、またはＴａ／Ａｌ／Ｔａ）を、蒸着などの方法を用いて順に堆積する。各Ｔｉ層（またはＴａ層）の厚さは例えば１０～３０ｎｍの範囲内であり、Ａｌ層の厚さは例えば２００～４００ｎｍの範囲内である。すなわち、この時点でのソース電極２２およびドレイン電極２３は、Ａｌを主に含む多層金属である。

【0040】

レジストマスク上に堆積した金属材料をレジストマスクとともに除去したのち、５００～６００℃の温度で熱処理（アニール）を行い、前工程で堆積した多層金属の合金化を行う。５００～６００℃の範囲内の温度を維持する時間は、例えば１分である。続いて、図５の（ｃ）に示すように、絶縁膜５、ソース電極２２及びドレイン電極２３を覆う絶縁膜６を堆積する。例えば絶縁膜６がＳｉＮ等のシリコン化合物からなる場合、絶縁膜６をプラズマＣＶＤ法により堆積する。

【0041】

続いて、図６の（ａ）に示すように、ゲート電極２１をデバイス領域４ａ上に形成する。まず、絶縁膜６上にゲート電極２１のための開口を有するフォトレジストを形成する。ゲート電極２１のための開口パターンを、ソース電極２２とドレイン電極２３との間に形成する。次に、フォトレジストの開口パターンを介して絶縁膜６及び絶縁膜５を連続してエッチングすることにより、絶縁膜５，６を貫通する開口を形成して窒化物半導体層４を露出する。その後、リフトオフ法を用いて、ゲート電極２１を絶縁膜５，６の開口内に形成する。すなわち、フォトレジストを残した状態で、ゲート電極２１のための各金属層（例えばＮｉ／ＡｕまたはＮｉ／Ｐｄ／Ａｕ）を、蒸着などにより順に堆積する。その後、フォトレジスト上に堆積した金属材料をフォトレジストとともに除去する。続いて、図６の（ｂ）に示すように、絶縁膜６及びゲート電極２１を覆う絶縁膜７を堆積する。例えば絶縁膜７がＳｉＮ等のシリコン化合物からなる場合、絶縁膜７をプラズマＣＶＤ法により堆積する。

【0042】

続いて、図６の（ｃ）に示すように、ゲート電極２１に沿ってフィールドプレート３５を形成する。この工程では、フィールドプレート３５を例えばリフトオフ法を用いて形成する。すなわち、フィールドプレート３５の平面形状に対応する開口パターンを有するレジストマスクを形成し、フィールドプレート３５のための各金属層（例えばＴｉ／Ａｕ）を、蒸着などの方法を用いて順に堆積する。その後、レジストマスク上に堆積した金属材料をレジストマスクとともに除去する。続いて、図７の（ａ）に示すように、絶縁膜７及びフィールドプレート３５を覆う絶縁膜８を堆積する。例えば絶縁膜８がＳｉＮ等のシリコン化合物からなる場合、絶縁膜８をプラズマＣＶＤ法により堆積する。

【0043】

続いて、図７の（ｂ）に示すように、ソース電極２２およびドレイン電極２３上の絶縁膜６，７，８をエッチングにより除去して開口を形成し、ソース電極２２およびドレイン電極２３をそれぞれ露出させる。また、同時に、ゲートパッド３１と、ソースパッド３４と、ドレイン配線３３のパッド部３３ｂとにそれぞれ対応する領域の絶縁膜５，６，７，８をエッチングにより除去して開口を形成し、窒化物半導体層４を露出させる。

【0044】

続いて、図７の（ｃ）に示すように、ゲートパッド３１、ソース配線３２、ドレイン配線３３、及びソースパッド３４を並行して同時に形成する。具体的には、絶縁膜８、及び絶縁膜５，６，７，８に形成された開口から露出したソース電極２２、ドレイン電極２３、及び窒化物半導体層４を覆うシード金属層（ＴｉＷ／Ａｕ）をスパッタ法により形成する。そして、ゲートパッド３１、ソース配線３２、ドレイン配線３３、及びソースパッド３４を形成する領域に開口を有するレジストマスクをシード金属層上に形成する。その後、めっき処理を行い、Ａｕ層をレジストマスクの開口内に形成する。このとき、Ａｕ層の厚さは例えば５μｍである。めっき処理の後、レジストマスクを除去する。

【0045】

続いて、主面３ａ上の全面に保護膜（パシべーション膜）を形成し、ゲートパッド３１上、ソースパッド３４上、及びドレイン配線３３のパッド部３３ｂ上に開口を形成して、ゲートパッド３１、パッド部３３ｂ、及びソースパッド３４を露出させる。以上により、主面３ａ側のプロセスが完了する。

【0046】

続いて、図８の（ａ）に示すように、主面３ａ上に保護用のレジスト５１をスピンコートにより形成し、該レジスト５１によって主面３ａ上の全ての構成物を覆う。次に、図８の（ｂ）に示すように、レジスト５１に支持基板５２を貼り付ける。支持基板５２は例えばガラス板である。続いて、基板３の裏面３ｂの研磨を行い、基板３を薄化する。このとき、例えば厚さ５００μｍの基板３を１００μｍまで薄くする。

【0047】

続いて、図８の（ｃ）に示すように、基板３の裏面３ｂ上及び側面上に、シード金属膜５３（例えばＴｉＷ／Ａｕ）を例えばスパッタ法により形成する。そして、図９の（ａ）に示すように、ソース電極２２と対向する位置にレジストパターン５５を形成したのち、Ｎｉのめっき処理を行うことによりＮｉマスク５４を形成する。その後、図９の（ｂ）に示すように、レジストパターン５５を除去し、露出したシード金属膜５３をエッチングして除去する。これにより、ソース電極２２と対向する裏面３ｂの領域が、Ｎｉマスク５４の開口を通じて露出する。なお、シード金属膜５３がＴｉＷ／Ａｕからなる場合、フッ素系ガスによる反応性イオンエッチング（ＲＩＥ）によりシード金属膜５３を容易に除去できる。

【0048】

続いて、図９の（ｃ）に示すように、Ｎｉマスク５４の開口を介して、基板３及び窒化物半導体層４のエッチングを行うことにより、基板３及び窒化物半導体層４を貫通する孔１１（第１の孔）と、基板３及び窒化物半導体層４を貫通する別の孔１２（第２の孔、図３を参照）とを形成する。この工程では、これらの孔１１，１２を、主面３ａの法線方向から見て、デバイス領域４ａ上のソース電極２２の長手方向（方向Ｄ２）における一端側及び他端側に形成する。言い換えると、主面３ａの法線方向から見て、これらの孔１１，１２を、一端部２２１及び他端部２２２（図４を参照）とそれぞれ重なるように形成する。これらの孔１１，１２は、基板３の裏面３ｂからソース電極２２に達する。これにより、孔１１，１２を通じてソース電極２２が裏面３ｂ側に露出する。

【0049】

この工程では、間欠的にエッチングを行う、いわゆるパルスエッチングにより孔１１，１２を形成する。エッチング方法は例えばＲＩＥである。具体的には、まずフッ素系ガスを用いたＲＩＥにより基板３をエッチングしたのち、反応性ガスを変更し、塩素系ガスを用いたＲＩＥにより窒化物半導体層４をエッチングする。そして、基板３をエッチングする際には、フッ素系ガスに由来するフッ素イオンを基板３に向けて間欠的に照射する。また、窒化物半導体層４をエッチングする際には、塩素系ガスに由来する塩素イオンを窒化物半導体層４に向けて間欠的に照射する。なお、窒化物半導体層４をエッチングする際、基板３から連続してフッ素系ガスによりエッチングを行い、そのスパッタリング効果によって窒化物半導体層４をエッチングしてもよい。その場合においても、フッ素系ガスに由来するフッ素イオンを窒化物半導体層４に向けて間欠的に照射するとよい。エッチングが進行してソース電極２２が露出すると、ソース電極２２においてエッチングが停止する。その後、Ｎｉマスク５４を例えば希硝酸を用いて除去する。

【0050】

続いて、図１０の（ａ）に示すように、基板３の裏面３ｂ上、及び孔１１，１２の内面上（露出したソース電極２２上を含む）に、シード金属膜５６（例えばＴｉＷ／Ａｕ）を例えばスパッタ法により形成する。そして、図１０の（ｂ）に示すように、スクライブラインと重なる領域にレジストパターン５７を形成する。その後、レジストパターン５７から露出したシード金属膜５６に対してめっき処理を行うことにより、裏面金属膜４６を裏面３ｂ上に形成し、裏面３ｂからソース電極２２に達する金属ビア４４Ａを孔１１内に形成し、裏面３ｂからソース電極２２に達する金属ビア４４Ｂ（図３を参照）を孔１２内に形成する。このとき、金属ビア４４Ａ，４４Ｂのソース電極２２側の一端がソース電極２２と電気的に接続される。その後、図１０の（ｃ）に示すように、レジストパターン５７を除去し、露出したシード金属膜５６をエッチングして除去する。

【0051】

最後に、保護用のレジスト５１を除去して基板３の主面３ａ側の構成物と支持基板５２とを分離する。取り出された基板３及び窒化物半導体層４を含む基板生産物を洗浄したのち、図１１に示すように、基板３の裏面３ｂ（本実施形態では裏面金属膜４６）をダイサーテープ５８に貼り付け、スクライブラインに沿って基板３のダイシングを行い、個々のチップを相互に分離する。以上の工程を経て、本実施形態のトランジスタ１Ａが完成する。

【0052】

以上に説明した本実施形態のトランジスタ１Ａ及びその製造方法によって得られる効果について説明する。このトランジスタ１Ａ及びその製造方法では、ＩＳＶである金属ビア４４Ａ，４４Ｂが、主面３ａの法線方向から見て、デバイス領域４ａ上のソース電極２２の方向Ｄ２における一端側及び他端側にそれぞれ設けられ、ソース電極２２と電気的に接続されている。この場合の効果について、図１２、図１３及び図１４を参照しながら説明する。これらの図は、ソース電極２２における電荷密度を色の濃淡によって模式的に示す。色が濃いほど電荷密度が大きく、色が淡いほど電荷密度が小さい。図１２は、第１の比較例として、金属ビアが設けられない場合（すなわち、ソース電極２２（ソースフィンガ）が主面３ａ上のソースパッドに主面３ａ上の配線を介して接続されている場合）を示す。図１３は、第２の比較例として、金属ビア４４がソース電極２２の長手方向における中央部に１つのみ設けられた場合を示す。図１４は、本実施形態のように、ソース電極２２の長手方向における両端部に金属ビア４４Ａ，４４Ｂが設けられた場合を示す。

【0053】

図１２に示すように、金属ビアが設けられない場合には、ソースパッドに近い領域ほど電荷密度が小さくなり、ソースパッドから遠い領域ほど電荷密度が大きくなる。故に、片端に電荷密度が偏るので、ソース電極２２の細長形状に起因するインダクタンスにより逆電圧が生じた際に大きな電流が不均一に生じ、ソース電位の安定性が低下する。また、図１３に示すように、金属ビア４４がソース電極２２の中央部に１つのみ設けられた場合には、電荷密度はソース電極２２の中央付近において均一化されるが、ソース電極２２の両端に近づくほど電荷密度が小さくなり、逆電圧が生じた際に大きな電流が不均一に生じる現象が依然として存在する。これらに対し、図１４に示すように、ソース電極２２の両端部に金属ビア４４Ａ，４４Ｂが設けられた場合には、ソース電極２２の中央付近及び両端において電荷密度が均一化され、電荷密度のばらつきが低減される。すなわち、本実施形態によれば、ソース電極２２における電荷密度の均一性が増すので、ソース電極２２の細長形状に起因するインダクタンスの増大に対し、ソース電位の安定性の低下が抑制される。故に、電流量の増大及び電流の乱れといった現象が低減し、トランジスタの電気的特性の劣化を抑制することができる。

【0054】

図１５のグラフＧ１は、本実施形態におけるトランジスタの動作特性として、ゲート電極２１またはドレイン電極２３にステップ状の電圧を印加した際における、トランジスタのソース電圧の時間変化を示すグラフである。なお、図１５には、上述した第２の比較例（金属ビア４４がソース電極２２の中央部に１つのみ設けられる場合）における同様の時間変化を併せて示す（グラフＧ２）。同図に示すように、本実施形態によれば、第２の比較例と比べてソース電圧の安定性が増しており、トランジスタの高周波化に向けた特性改善に寄与できる。

【0055】

本実施形態のように、ソース電極２２の平面形状は長方形であってもよい。この場合、特に長方形の四隅において電荷密度の均一性が低下し易い。本実施形態の構成は、このような場合において特に効果的である。

【0056】

本実施形態のように、方向Ｄ１と直交する方向における金属ビア４４Ａ，４４Ｂの幅Ｗａは、同方向におけるソース電極２２の幅Ｗｂの８０％以上１００％未満であってもよい。このように金属ビア４４Ａ，４４Ｂの幅Ｗａがソース電極２２の幅Ｗｂに対して大きな割合を占めることにより、ソース電極２２における電荷密度の均一性を更に高めることができる。

【0057】

本実施形態のように、孔１１，１２を形成する工程では、フッ素系ガスを用いたＲＩＥにより基板３をエッチングしたのち、塩素系ガスを用いたＲＩＥにより窒化物半導体層４をエッチングしてもよい。この場合、基板３及び窒化物半導体層４のそれぞれを容易にエッチングすることができる。また、この場合、フッ素系ガスに由来するフッ素イオンを基板３に向けて間欠的に照射してもよい。同様に、塩素系ガスに由来する塩素イオンを窒化物半導体層４に向けて間欠的に照射してもよい。

【0058】

近年、トランジスタ１Ａの小型化に伴い、金属ビアにも微細化が求められている。金属ビアの微細化の為には孔１１，１２の微細化が必要となるが、孔１１，１２の内径が小さくなるほどアスペクト比が大きくなる。孔１１，１２のアスペクト比が大きくなると、エッチングの際に分解・再生成した分子やイオンが孔１１，１２内から排出されにくくなる。従って、エッチング種が孔１１，１２内に入り込みにくくなり、エッチングレートが大きく低下する。また、窒化物半導体といった広いバンドギャップを有する半導体に対してエッチングを施す際には、化学的エッチングだけでなく、物理的エッチングの要素が必要となる。従って、エッチングの際に高いパワーが必要となり、入射イオンの影響によって孔１１，１２の底部周辺が帯電してしまう。孔１１，１２の底部周辺が帯電すると、物理的エッチングの作用が弱まり、エッチングレートが大きく低下する。このような傾向は、孔１１，１２のアスペクト比が大きいほど顕著である。

【0059】

本実施形態のように、フッ素系ガスに由来するフッ素イオン、及び塩素系ガスに由来する塩素イオンをそれぞれ基板３及び窒化物半導体層４に向けて間欠的に照射する、いわゆるパルスエッチング法を用いることによって、エッチングの際に分解・再生成した分子やイオンが孔１１，１２内から排出され易くなり、また、孔１１，１２の底部周辺の帯電を緩和できる。従って、エッチングレートの低下を抑制して、アスペクト比が大きい孔１１，１２を容易に形成することができる。

【0060】

（第１変型例）
金属ビアは、基板３及び窒化物半導体層４を貫通して裏面金属膜４６とソース電極２２とを電気的に接続しさえすれば、どのような平面形状を有してもよい。図１６は、上記実施形態の第１変型例として、トランジスタ１Ｂの構成を示す平面図である。本変形例と上記実施形態との相違点は、金属ビアの形状である。すなわち、本変形例のトランジスタ１Ｂは、上記実施形態の金属ビア４４Ａ，４４Ｂに代えて、金属ビア４７Ａ，４７Ｂを備える。金属ビア４７Ａ，４７Ｂは、上記実施形態の金属ビア４４Ａ，４４Ｂとは異なり、円形（又は楕円形）といった平面形状を有する。なお、金属ビア４７Ａ，４７Ｂの平面形状を除く他の構成は、上記実施形態の金属ビア４４Ａ，４４Ｂの構成と一致する。この場合においても、上記実施形態と同様の作用効果を奏することができる。また、上記実施形態と比較して、孔１１，１２の形成が容易となり、ひいては金属ビア４７Ａ，４７Ｂの形成が容易となる。

【0061】

ここで、ソース電極２２に２つの金属ビアが設けられる場合、過渡状態では、ソース電極２２のインダクタンスに起因して、これらの金属ビアの間に微小な電界が生じる。図１７は、上記実施形態のように金属ビア４４Ａ，４４Ｂの平坦な側面４４ａａ，４４ｂａ同士が互いに対向する場合に、金属ビア４４Ａ，４４Ｂの間に生じる電界Ｂを示す図である。また、図１８は、本変形例のように金属ビア４７Ａ，４７Ｂの平面形状が円形又は楕円形である場合に、金属ビア４７Ａ，４７Ｂの間に生じる電界Ｂを示す図である。図１８に示すように、本変形例の場合、電界Ｂがソース電極２２の外側に膨らむので、電界Ｂの一部が、活性領域から不活性領域に出て再び活性領域に戻る。その場合、活性領域と不活性領域とでは誘電率や透磁率が異なるので、活性領域と不活性領域との境界面において電気力線の曲率が変化し、電界Ｂが該境界面による影響を受け易い。故に、ソース電極２２がノイズを拾い易くなってしまう。これに対し、上記実施形態のように、金属ビア４４Ａ，４４Ｂは平坦な側面４４ａａ，４４ｂａ同士が互いに対向する場合、電界Ｂがソース電極２２の外側に膨らみにくくなるので、活性領域と非活性領域との境界面による影響を受けにくくなり、ソース電位の安定性が更に向上する。

【0062】

（第２変型例）
図１９は、上記実施形態の第２変型例として、トランジスタ１Ｃの構成を示す平面図である。本変形例のトランジスタ１Ｃは、上記実施形態のトランジスタ１Ａの構成に加えて、複数の金属ビア４４Ｃを更に備える。金属ビア４４Ｃは、本変形例における第３のビアの例である。金属ビア４４Ｃは、基板３及び窒化物半導体層４を貫通する孔内に設けられた金属膜である。金属ビア４４Ｃは、基板３及び窒化物半導体層４を貫通し、基板３の裏面３ｂ上から、対応するソース電極２２（又はソース配線３２）に達している。各金属ビア４４Ｃは、金属ビア４４Ａの金属ビア４４Ｂとの間に位置し、例えば方向Ｄ２におけるソース電極２２の中央部に位置する。金属ビア４４Ｃのソース電極２２側の一端は、ソース配線３２を介して又は直接に、ソース電極２２と電気的に接続されている。金属ビア４４Ｃは、裏面３ｂ上に設けられる裏面金属膜４６とソース電極２２とを互いに電気的に接続するために設けられる。

【0063】

本変形例のように、トランジスタ１Ｃは、金属ビア４４Ａと金属ビア４４Ｂとの間に位置する金属ビア４４Ｃを更に備えてもよい。この場合、ソース電極２２における電荷密度の均一性を更に高めることができる。なお、前述した第１変形例においても、金属ビア４７Ａと金属ビア４７Ｂとの間に位置する金属ビアを更に設けてもよい。

【0064】

本開示による半導体デバイス及び半導体デバイスの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では孔１１，１２をパルスエッチングにより形成しているが、孔１１，１２のアスペクト比が小さい場合等には、フッ素系ガスに由来するフッ素イオン、及び塩素系ガスに由来する塩素イオンをそれぞれＳｉＣ基板及び窒化物半導体層に向けて連続的に照射してもよい。また、上記実施形態ではソース電極が方向Ｄ２を長手方向とする場合を例示したが、ソース電極は方向Ｄ１を長手方向としてもよい。その場合、金属ビアは、方向Ｄ２におけるソース電極の一端側及び他端側に設けられる。そのような場合であっても、上記実施形態の効果を奏することができる。

【符号の説明】

【0065】

１Ａ，１Ｂ，１Ｃ…トランジスタ
３…基板
３ａ…主面
３ｂ…裏面
４…窒化物半導体層
４ａ…デバイス領域
５，６，７，８…絶縁膜
１１…第１の孔
１２…第２の孔
２１…ゲート電極
２２…ソース電極
２３…ドレイン電極
３１…ゲートパッド
３２…ソース配線
２２ａ，２２ｂ…端辺
２２ｃ，２２ｄ…側辺
３３…ドレイン配線
３３ａ…フィンガ部
３３ｂ…パッド部
３４…ソースパッド
３５…フィールドプレート
４４…金属ビア
４４Ａ…金属ビア（第１のビア）
４４ａａ，４４ａｂ，４４ａｃ，４４ａｄ…側面
４４Ｂ…金属ビア（第２のビア）
４４ｂａ，４４ｂｂ，４４ｂｃ，４４ｂｄ…側面
４４Ｃ…金属ビア（第３のビア）
４６…裏面金属膜
４８…金属ビア
４７Ａ…金属ビア（第１のビア）
４７Ｂ…金属ビア（第１のビア）
５１…レジスト
５２…支持基板
５３，５６…シード金属膜
５４…Ｎｉマスク
５５，５７…レジストパターン
５８…ダイサーテープ
２２１…一端部
２２２…他端部
Ｂ…電界
Ｄ１…第１方向
Ｄ２…第２方向
Ｇ１，Ｇ２…グラフ
Ｗａ，Ｗｂ…幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】