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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023062455
(43)【公開日】2023-05-08
(54)【発明の名称】アナログデジタル変換器
(51)【国際特許分類】
   H03M 1/50 20060101AFI20230426BHJP
   G01R 19/165 20060101ALI20230426BHJP
【FI】
H03M1/50
G01R19/165 A
【審査請求】未請求
【請求項の数】8
【出願形態】OL
(21)【出願番号】P 2021172450
(22)【出願日】2021-10-21
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100097113
【弁理士】
【氏名又は名称】堀 城之
(74)【代理人】
【識別番号】100162363
【弁理士】
【氏名又は名称】前島 幸彦
(72)【発明者】
【氏名】林 秀樹
【テーマコード(参考)】
2G035
5J022
【Fターム(参考)】
2G035AA13
2G035AB01
2G035AB04
2G035AC15
2G035AD03
2G035AD27
2G035AD28
2G035AD49
2G035AD65
5J022AA07
5J022CC02
5J022CE05
(57)【要約】
【課題】高速で、且つ、サイズの小さいアナログデジタル変換器を提供することにある。
【解決手段】入力アナログ電位Ainをデジタル変換値CODEに変換するアナログデジタル変換器1であって、入力アナログ電位Ainと基準電位Vrefとを比較する比較器2と、比較器2が比較動作を開始して終了するまでの比較動作時間を測定し、測定した比較動作時間と比較器2による比較結果Qとに応じたデジタル変換値CODEを出力する時間測定回路4とを備えている。
【選択図】図1
【特許請求の範囲】
【請求項1】
入力アナログ電位をデジタル変換値に変換するアナログデジタル変換器であって、
前記入力アナログ電位と基準電位とを比較する比較器と、
前記比較器が比較動作を開始して終了するまでの比較動作時間を測定し、測定した前記比較動作時間と前記比較器による比較結果とに応じた前記デジタル変換値を出力する変換回路と、を具備することを特徴とするアナログデジタル変換器。
【請求項2】
前記変換回路は、前記入力アナログ電位と前記基準電位との電位差と、前記比較器の前記比較動作時間との相関特性に基づいて、前記比較動作時間から前記デジタル変換値を演算することを特徴とする請求項1に記載のアナログデジタル変換器。
【請求項3】
入力アナログ電位をデジタル変換値に変換するアナログデジタル変換器であって、
前記入力アナログ電位と複数の異なる基準電位とをそれぞれ比較する複数の比較器と、
複数の前記比較器の中から特定した前記比較器が比較動作を開始して終了するまでの比較動作時間に応じた前記デジタル変換値を出力する変換回路と、を具備することを特徴とするアナログデジタル変換器。
【請求項4】
前記変換回路は、前記入力アナログ電位と前記基準電位との電位差と、複数の前記比較器の前記比較動作時間とのそれぞれの相関特性を記憶しており、選択した前記比較器の前記相関特性に基づいて、前記比較動作時間から前記デジタル変換値を演算することを特徴とする請求項3に記載のアナログデジタル変換器。
【請求項5】
前記変換回路は、前記比較動作時間に基づいて前記比較器を特定することを特徴とする請求項3又は4に記載のアナログデジタル変換器。
【請求項6】
前記変換回路は、複数の前記比較器の比較結果に基づいて前記比較器を特定することを特徴とする請求項3又は4に記載のアナログデジタル変換器。
【請求項7】
前記入力アナログ電位と複数の前記基準電位間の中間電位とを比較する中間電位比較器を具備し、
前記変換回路は、前記中間電位比較器の比較結果に基づいて前記比較器を特定することを特徴とする請求項3又は4に記載のアナログデジタル変換器。
【請求項8】
複数の前記比較器は、異なるタイプの組み合わせで構成され、
前記変換回路は、前記中間電位比較器の比較結果に基づいて選択したタイプの前記比較器を特定することを特徴とする請求項7に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力されたアナログ信号(入力アナログ電位Ain)をデジタル値に変換するアナログデジタル変換器に関する。
【背景技術】
【0002】
入力されたアナログ信号をデジタル値に変換するアナログデジタル変換器(以下、AD変換器と称す)としては、フラッシュ型AD変換器が知られている(例えば、特許文献1参照)。フラッシュ型AD変換器は、分解能nビットに対して(2-1)個の比較電位と、(2-1)個の比較器とを有する。そして、フラッシュ型AD変換器は、入力アナログ電位Ainに対して、同時に全ての比較器で電位比較を行ない、0~(2-1)のデジタル値のどれに該当するか調べることで、デジタル値を得る。
【0003】
フラッシュ型AD変換器の利点は、1回の比較器動作によって入力アナログ電位Ainに対するデジタル値を容易に得ることができ、高速なAD変換を実現できることにある。入力アナログ電位Ainのサンプリングが不要であるため、サンプリングのための手段(容量やスイッチとそれを制御するための手段)を不要となり、サンプリングにかかる時間も不要となる。
【0004】
また、AD変換器としては、逐次比較型AD変換器が知られている(例えば、特許文献2参照)。逐次比較型AD変換器は、分解能nビットに対して(2)個の容量素子から成り、入力アナログ電位Ainのサンプリング容量としての機能を有するCDACと、1つの比較器と、CDACの制御回路とを有する。そして、逐次比較型AD変換器は、二分探索法を用いてn回の比較動作でデジタル値を得る。
【0005】
逐次比較型AD変換器の利点は、1つの比較器でn回比較動作を行なえばデジタル値を得ることができ、回路数と高速性、消費電力とのバランスが良いことである。
【0006】
AD変換器としては、ウイルキンソン型AD変換器(電圧-時間変換型AD変換器とも称す)が知られている(例えば、特許文献3参照)。
【0007】
ウイルキンソン型AD変換器は、入力アナログ電位Ainをチャージ(サンプリング)する容量と、TDC回路(時間測定回路:Time to Digital Converter)とを有する。そして、ウイルキンソン型AD変換器は、入力アナログ電位Ainをチャージ(サンプリング)した容量を入力から切り離し(ホールド)した後、容量に蓄積された電荷を一定電流で抜き、電荷が0になる(0Vになる)までの時間をTDC回路によって計測してデジタル値を得る。
【0008】
ウイルキンソン型AD変換器の利点は、微分直線性が優れたAD変換器であることが期待できることである。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開平01-103320号公報
【特許文献2】特開2002-374169号公報
【特許文献3】特開昭62-109434号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、フラッシュ型AD変換器は、(2-1)個の比較電位を得るための手段と(2-1)個の比較器が必要になり、AD変換器のサイズを大きくしている。例えば、フラッシュ型AD変換器において12ビットの分解能を得るためには、4095個の比較電位と4095個の比較器を設置することが必要になってしまう。
【0011】
また、逐次比較型AD変換器は、CDACに(2)個の容量素子とアナログスイッチが必要である。容量素子やアナログスイッチは、レイアウト面積が大きな素子であるため、AD変換器のサイズを大きくしている。
【0012】
さらに、ウイルキンソン型AD変換器は、入力アナログ電位Ainをサンプリングするための大きな容量素子が必要であり、AD変換器のサイズを大きくしている。ウイルキンソン型AD変換器の容量素子は、AD変換器の分解能nビットに対して(2)倍の大きさが必要になり、分解能を上げるほど容量の大きさが指数関数的に大きくなる。
【0013】
素子の微細化により、デジタル論理回路はその恩恵を受けて、微細化、高集積化が図られているが、アナログ回路(特に容量や抵抗などの素子)は、微細化がしにくく、相対的にアナログ回路面積のチップにおける面積割合が大きくなり、価格を押し上げる要因になっている。
【0014】
また、MOS素子の微細化に伴って、MOSスイッチのリーク電流増大が問題になっている。逐次比較型AD変換器やウイルキンソン型AD変換器には、容量素子+MOSスイッチの組み合わせが回路に含まれるため、リーク電流による誤差増大が問題となる。
【0015】
なお、AD変換器の方式として、傾斜型、追従型(ランプ入力型)、VF変換型、デルタシグマ型があるが、これらのAD変換器は、サイズを大きくない代わりに、変換時間が長くなってしまう。
【0016】
本発明の目的は、従来技術の上記問題を解決し、高速で、且つ、サイズの小さいAD変換器を提供することにある。
【課題を解決するための手段】
【0017】
本発明のAD変換器は、入力アナログ電位をデジタル変換値に変換するアナログデジタル変換器であって、前記入力アナログ電位と基準電位とを比較する比較器と、前記比較器が比較動作を開始して終了するまでの比較動作時間を測定し、測定した前記比較動作時間と前記比較器による比較結果とに応じた前記デジタル変換値を出力する変換回路と、を具備することを特徴とする。
また、本発明のAD変換器は、入力アナログ電位をデジタル変換値に変換するアナログデジタル変換器であって、前記入力アナログ電位と複数の異なる基準電位とをそれぞれ比較する複数の比較器と、複数の前記比較器の中から特定した前記比較器が比較動作を開始して終了するまでの比較動作時間に応じた前記デジタル変換値を出力する変換回路と、を具備することを特徴とする。
【発明の効果】
【0018】
本発明によれば、少数の比較器2を用いて、1回の比較動作と、その結果の演算処理でAD変換を完了できるので、高速で、且つ、サイズの小さいAD変換器1を提供することができるという効果を奏する。
【図面の簡単な説明】
【0019】
図1】本発明に係るAD変換器の第1の実施の形態の構成を示す構成図である。
図2図1に示す比較器の構成例を示す回路図である。
図3図1に示す比較器及び終了検知回路の動作を説明する波形図である。
図4図1に示す比較器の相関特性例を示す図である。
図5図1に示す時間測定回路における比較動作時間から入力アナログ電位の演算例を説明する図である。
図6】本発明に係るAD変換器の第2の実施の形態の構成を示す構成図である。
図7図6に示す比較器の相関特性例を示す図である。
図8】本発明に係るAD変換器の第3の実施の形態の構成を示す構成図である。
図9図8に示す比較器の相関特性例を示す図である。
図10】本発明に係るAD変換器の第4の実施の形態の構成を示す構成図である。
図11図10に示す比較器の相関特性例を示す図である。
図12】本発明に係るAD変換器の第5の実施の形態の構成を示す構成図である。
図13図12に示す異なるタイプの比較器の構成例を示す回路図である。
図14図12に示す比較器の相関特性例を示す図である。
【発明を実施するための形態】
【0020】
以下、図を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施の形態において、同様の機能を示す構成には、同一の符号を付して適宜説明を省略する。
【0021】
(第1の実施の形態)
第1の実施の形態のアナログデジタル変換器1(以下、AD変換器1と称す)は、図1を参照すると、アナログ信号として入力される入力アナログ電位Ainと基準電位Vrefとを比較する比較器2と、比較器2による比較動作の終了を検知する終了検知回路3と、比較器2が比較動作を開始して終了するまでの比較動作時間を測定し、測定した比較動作時間と比較器2による比較結果Qとに応じたデジタル変換値CODEを出力する時間測定回路4(以下、TDC回路4と称す)とを備えている。
【0022】
比較器2は、下限基準電位VREFL~上限基準電位VREFHの入力アナログ電位Ainが入力される第1入力端子と、下限基準電位VREFL~上限基準電位VREFHの間の電位(本実施の形態では、下限基準電位VREFL~上限基準電位VREFHの中央の電位)に設定された基準電位Vrefが入力される第2入力端子と、入力アナログ電位Ainと基準電位Vrefとの比較結果Qを出力する出力端子と、比較結果Qの反転出力Qを出力する反転出力端子と、スタート信号STARTが入力されるスタート信号入力端子とを有している。
【0023】
比較器2はスタート信号入力端子に入力されるスタート信号STARTが比較器2に比較開始を指示する比較開始指示信号であり、スタート信号STARTがハイレベルHiからローレベルLowに遷移すると、第1入力端子に入力される入力アナログ電位Ainと第2入力端子に入力される基準電位Vrefとの比較動作を開始する。そして、比較器2は、入力アナログ電位Ain>基準電位Vrefの場合、出力端子から比較結果Qとして「1」(ハイレベルHi)を、入力アナログ電位Ain<基準電位Vrefの場合、出力端子から比較結果Qとして「0」(ローレベルLow)をそれぞれ出力する。
【0024】
比較器2は、例えば、図2に示すように、一般的なCMOS型SRAMのメモリセル21に、電源スイッチ22として機能するPチャネルMOSトランジスタP0を付加した回路で構成することができる。PチャネルMOSトランジスタP0のゲートが、スタート信号STARTが入力される比較器2のスタート信号入力端子となる。
【0025】
メモリセル21は、PチャネルMOSトランジスタP1、P2、NチャネルMOSトランジスタN1、N2、N3、N4を有する。
【0026】
PチャネルMOSトランジスタP1とNチャネルMOSトランジスタN1は、第1のCMOSインバータを構成している。PチャネルMOSトランジスタP1のソースは、電源スイッチ22を介して電源電圧Vccに接続され、PチャネルMOSトランジスタP1のドレインはNチャネルMOSトランジスタN1のドレインと接続されている。NチャネルMOSトランジスタN1のソースは接地電圧Vssに接続されている。
【0027】
PチャネルMOSトランジスタP2とNチャネルMOSトランジスタN2は、第2のCMOSインバータを構成している。PチャネルMOSトランジスタP2のソースは、電源スイッチ22を介して電源電圧Vccに接続され、PチャネルMOSトランジスタP2のドレインはNチャネルMOSトランジスタN2のドレインと接続されている。NチャネルMOSトランジスタN2のソースは接地電圧Vssに接続されている。
【0028】
そして、第1のCMOSインバータの入力、すなわちPチャネルMOSトランジスタP1のゲートとNチャネルMOSトランジスタN1のゲートとは、第2のCMOSインバータの出力、すなわちPチャネルMOSトランジスタP1のドレインとNチャネルMOSトランジスタN1のドレインとの接続点に接続され、比較結果Qの反転出力Qを出力する比較器2の反転出力端子となる。
【0029】
そして、第2のCMOSインバータの入力、すなわちPチャネルMOSトランジスタP2のゲートとNチャネルMOSトランジスタN2のゲートとは、第1のCMOSインバータの出力、すなわちPチャネルMOSトランジスタP2のドレインとNチャネルMOSトランジスタN2のドレインとの接続点に接続され、比較結果Qを出力する比較器2の出力端子となる。
【0030】
NチャネルMOSトランジスタN3は、NチャネルMOSトランジスタN1を並列に接続され、NチャネルMOSトランジスタN3のゲートが、基準電位Vrefが入力される比較器2の第2入力端子となる。
【0031】
NチャネルMOSトランジスタN4は、NチャネルMOSトランジスタN2を並列に接続され、NチャネルMOSトランジスタN4のゲートが、入力アナログ電位Ainが入力される比較器2の第1入力端子となる。
【0032】
図3を参照すると、スタート信号STARTがハイレベルHiの時、電源スイッチ22であるPチャネルMOSトランジスタP0がオフしており、比較結果Q及び反転出力Qは、入力アナログ電位Ain、基準電位Vrefの電位にかかわらず、共に「0」(ローレベルLow)である。なお、図3において、(a)はスタート信号STARTの波形、(b)は比較器2の出力波形、(c)は終了検知回路3の出力波形をそれぞれ示している。
【0033】
スタート信号STARTがローレベルLowに遷移すると、電源スイッチ22であるPチャネルMOSトランジスタP0がオンしてメモリセル21に電源電圧Vccが印加され、比較器2の比較動作が開始される。すなわち、比較器2のスタート信号入力端子に入力されるスタート信号STARTがハイレベルHiからローレベルLowに遷移した時刻が、比較器2が比較動作を開始する動作開始時刻となる。
【0034】
電源電圧Vccが印加されたメモリセル21は、比較結果Q=反転出力Qの不安定な状態から、比較結果Q≠反転出力Qの安定な状態になろうとする。この時、入力アナログ電位Ain>基準電位Vrefであった場合、NチャネルMOSトランジスタN3よりもNチャネルMOSトランジスタN4の方が接地電圧Vssに流れる電流が大きいため、比較結果Q=反転出力Qの不安定な状態は崩れ、比較結果Qが「1」(ハイレベルHi)、反転出力Qが「0」(ローレベルLow)になって安定する。
【0035】
終了検知回路3は、比較器2の出力(比較結果Q、反転出力Q)に基づいて比較器2の動作終了時刻を検知する回路であり、例えば、比較結果Qと反転出力Qとが等しい場合は「0」(ローレベルLow)を、比較結果Qと反転出力Qとが異なっている場合は「1」(ハイレベルHi)を出力する排他的論理和回路で構成される。図3に示す例では、終了検知回路3の出力VtimeがローレベルLowからハイレベルHiに遷移した時刻が、比較器2の比較動作が終了した動作終了時刻となる。
【0036】
比較器2が比較動作を開始する動作開始時刻から比較器2の比較動作が終了した動作終了時刻までが比較器2の比較動作時間は、比較器2の比較動作時間は、図4に示すように、入力アナログ電位Ainと基準電位Vrefとの電位差と相関がある。比較動作時間は、AinとVrefとの電位差が小さいほど長く、AinとVrefとの電位差が大きいほど短くなる。換言すると、比較動作時間が入力アナログ電位Ainと基準電位Vrefとの電位差に相関する比較器2が用いられている。
【0037】
なお、比較器において、比較動作時間と、比較対象である入力アナログ電位Ainと基準電位Vrefとの電位差とに相関関係があることは、例えば、一般的なオペアンプ型等の比較器にも見られる特徴である。従って、本実施の形態の比較器2は、比較動作時間と、比較対象である入力アナログ電位Ainと基準電位Vrefとの電位差とに相関関係があれば、図2に示す構成に限定されるものではない。
【0038】
TDC回路4は、比較器2の比較動作時間を測定する機能と、測定した比較動作時間と比較結果Qとを用いて入力アナログ電位Ainのデジタル変換値CODEを演算する機能とを備えている。
【0039】
TDC回路4は、スタート信号STARTがハイレベルHiからローレベルLowに遷移した比較器2の動作開始時刻から、終了検知回路3の出力VtimeがローレベルLowからハイレベルHiに遷移した比較器2の動作終了時刻までの時間を比較動作時間として測定する。
【0040】
TDC回路4は、入力アナログ電位Ainと基準電位Vrefとの電位差と、比較動作時間との相関特性を記憶しており、この相関特性を用いて入力アナログ電位Ainのデジタル変換値CODEを演算する。
【0041】
TDC回路4は、比較結果Q=「1」(ハイレベルHi)の場合、入力アナログ電位Ainが基準電位Vrefよりも大きい領域(図4に示す領域X)における相関特性を用いて、測定した比較動作時間に対応する入力アナログ電位Ainを求めて、求めた入力アナログ電位Ainのデジタル変換値CODEを演算して出力する。
【0042】
TDC回路4は、比較結果Q=「0」(ローレベルLow)の場合、入力アナログ電位Ainが基準電位Vrefよりも小さい領域(図4に示す領域Y)における相関特性を用いて、測定した比較動作時間に対応する入力アナログ電位Ainを求めて、求めた入力アナログ電位Ainのデジタル変換値CODEを演算して出力する。
【0043】
例えば、比較結果Q=「0」で、測定した比較動作時間が「Ta」であった場合、TDC回路4は、領域Yにおける相関特性を用いて、測定した比較動作時間=「Ta」に対応する入力アナログ電位Ain=「Va」を求めて、求めた入力アナログ電位Ain=「Va」のデジタル変換値CODEを演算して出力する。
【0044】
TDC回路4において、測定した比較動作時間から入力アナログ電位Ainを求める方法は、図5(a)に示す比較動作時間と入力アナログ電位Ainとの相関特性を、ルックアップテーブルや関数として記憶しておくことで実現できる。そして、相関特性を関数として記憶しておく場合、図5(b)に示すように、いくつかの閾値で区切られた線形近似でも良く、図5(c)に示すように、いくつかの閾値で区切られた対数近似でも良い。
【0045】
図2に示す比較器2を用いた場合、回路を過度に高速に設計してしまうと、入力アナログ電位Ainに対して比較動作時間の変化が少なくなり、AD変換時の分解能が荒くなる。従って、細かい分解能を実現するためには、比較器2の比較動作時間を適度に長くなるように設計する必要がある。比較器2の比較動作時間は、NチャネルMOSトランジスタN3、N4とのドレイン電流Idsを小さくする(形状比W/LのWを小さくする、Lを大きくする)ことで長くできる。また、PチャネルMOSトランジスタP1、P2と、NチャネルMOSトランジスタN1、N2、N3、N4とのドレイン電流Idsを一律で小さくしたり、出力端子及び反転出力端子のノードに容量を付けたりしても、比較器2の比較動作時間を長くできる。
【0046】
また、図2に示す比較器2を用いた場合、入力アナログ電位Ainと基準電位Vrefとの電位差が小さいほど、入力アナログ電位Ainに対する比較動作時間の変化が大きく、入力アナログ電位Ainと基準電位Vrefとの電位差が大きいほど、入力アナログ電位Ainに対する比較動作時間の変化が小さい。従って、AD変換器1としては、入力アナログ電位Ainに対する比較動作時間の変化が大きい、入力アナログ電位Ainが基準電位Vrefの近傍でなければ使用しにくい、という問題がある。この問題を解消したものが、以下に説明する第2の実施の形態である。
【0047】
(第2の実施の形態)
第2の実施の形態のAD変換器1Aは、図6を参照すると、下限基準電位VREFL~上限基準電位VREFHの間の異なる複数の基準電位Vref0~Vref3を生成する分圧回路5Aと、入力アナログ電位Ainと複数の基準電位Vref0~Vref3とをそれぞれ比較する複数の比較器2~2と、複数の比較器2~2による比較動作のそれぞれの終了をそれぞれ検知する複数の終了検知回路3~3と、複数の比較器2~2の比較動作時間をそれぞれ計測するタイマー6~6と、タイマー6~6のそれぞれの計測値count~countの中から選択した計測値count(以下、*は、選択肢の中のいずれかを示す)と、複数の比較器2~2の比較結果Q~Qの中から特定した比較器2の比較結果Qとに基づいて演算した入力アナログ電位Ainのデジタル変換値CODEを出力するデコーダ回路7Aとを備えている。
【0048】
図7を参照すると、比較器2~2は、比較動作時間(計測値)が、入力アナログ電位Ainと基準電位Vref0~Vref3とのそれぞれの電位差に相関し、入力アナログ電位Ainと基準電位Vref0~Vref3とのそれぞれの電位差が小さいほど、入力アナログ電位Ainに対する比較動作時間(計測値)の変化が大きい。そして、分圧回路5Aは、比較器2~2のそれぞれの相関特性における入力アナログ電位Ainに対する比較動作時間の変化が十分に大きい領域が重なるように、基準電位Vref0~Vref3を生成する。
【0049】
これにより、AD変換器1Aの測定レンジ(下限基準電位VREFL~上限基準電位VREFH)の全域を、入力アナログ電位Ainに対する比較動作時間の変化が十分に大きい領域にすることができる。なお、基準電位Vref、比較器2及び終了検知回路3の数は、測定レンジや求められる精度等に応じて適宜設定することができる。
【0050】
分圧回路5Aは、分割抵抗によって構成しても良いが、抵抗は、ばらつきが大きく、且つレイアウトサイズが大きな素子である。従って、分圧回路5Aは、MOS素子、ダイオード素子で構成すると、精度が高く、且つレイアウトサイズを小さくすることができ、好適である。
【0051】
タイマー6~6には、複数の終了検知回路3~3のそれぞれの出力Vtime0~Vtime3と、スタート信号STARTと、クロック信号CKとが入力される。そして、タイマー6~6は、スタート信号STARTがハイレベルHiからローレベルLowに遷移した比較器6~6の動作開始時刻から、複数の終了検知回路3~3のそれぞれの出力Vtime0~Vtime03がローレベルLowからハイレベルHiに遷移する動作終了時刻までの計測値count~countを複数の比較器2~2のそれぞれの比較動作時間として計測してデコーダ回路7Aに出力する。
【0052】
デコーダ回路7Aは、図7に示すように、入力アナログ電位Ainと基準電位Vref0~Vref3とのそれぞれ電位差と、比較器2~2における比較動作時間(計測値)との相関特性をそれぞれ記憶している。デコーダ回路7Aは、計測値count~countの中で最大の計測値countを選択し、比較動作時間が最大の比較器2を特定する。そして、デコーダ回路7Aは、特定した比較器2の相関特性を用い、特定した比較器2の比較結果Q及び選択した計測値countに基づいて入力アナログ電位Ainのデジタル変換値CODEを演算する。
【0053】
例えば、未知の入力アナログ電位Ainが、図7に示すVbである場合、終了検知回路3の出力Vtime2が最も遅くのローレベルLowからハイレベルHiに遷移し、デコーダ回路7Aは、タイマー6で計測された計測値count=Tbを選択する。また、デコーダ回路7Aは、比較動作時間が最大の比較器2を特定する。
【0054】
デコーダ回路7Aは、特定した比較器2の比較結果Q=「1」(ハイレベルHi)の場合、特定した比較器2の入力アナログ電位Ainが基準電位Vref*よりも大きい領域(図7に示す領域X)における相関特性を用いて、選択した比較動作時間(計測値)に対応する入力アナログ電位Ainを求めて、求めた入力アナログ電位Ainのデジタル変換値CODEを演算して出力する。
【0055】
デコーダ回路7Aは、特定した比較器2の比較結果Q=「0」(ローレベルLow)の場合、特定した比較器2の入力アナログ電位Ainが基準電位Vref*よりも小さい領域(図7に示す領域Y)における相関特性を用いて、選択した比較動作時間(計測値)に対応する入力アナログ電位Ainを求めて、求めた入力アナログ電位Ainのデジタル変換値CODEを演算して出力する。
【0056】
例えば、特定した比較器2の比較結果Q=「0」で、選択した最大の比較動作時間(計測値count)が「Tb」であった場合、デコーダ回路7Aは、領域Yにおける相関特性を用いて、測定した比較動作時間=「Tb」に対応する入力アナログ電位Ain=「Vb」を求めて、求めた入力アナログ電位Ain=「Vb」のデジタル変換値CODEを演算して出力する。
【0057】
(第3の実施の形態)
第3の実施の形態のAD変換器1Bは、図8を参照すると、下限基準電位VREFL~上限基準電位VREFHの間の異なる複数の基準電位Vref0~Vref3、Vref0-Vref1の中間電位Vref(0-1)、Vref1-Vref2の中間電位Vref(1-2)、Vref2-Vref3の中間電位Vref(2-3)を生成する分圧回路5Bと、入力アナログ電位Ainと複数の基準電位Vref0~Vref3とをそれぞれ比較する複数の比較器2~2と、入力アナログ電位Ainと中間電位Vref(0-1)、Vref(1-2)、Vref(2-3)とをそれぞれ比較する複数の比較器2A0~2A2と、複数の比較器2~2による比較動作のそれぞれの終了をそれぞれ検知する複数の終了検知回路3~3と、複数の比較器2~2のいずれかを選択する選択回路8Bと、選択回路8Bによって選択された比較器2の較動作時間を計測するタイマー6と、タイマー6の計測値countと、複数の比較器2~2の中から特定した比較器2の比較結果Qとに基づいて演算した入力アナログ電位Ainのデジタル変換値CODEを出力するデコーダ回路7Bとを備えている。
【0058】
選択回路8Bは、比較器2A0~2A2の比較結果QA0~QA2に基づいて複数の比較器2~2のいずれかを選択する。選択回路8Bは、アンド回路AND~ANDと、オア回路ORとを備えている。
【0059】
なお、比較器2A0~2A2は、どのような形式であっても良いが、比較器2~2よりも高速で動作するものが用いられる。
【0060】
アンド回路ANDには、比較器2A0の比較結果QA0が、終了検知回路3の出力Vtime0の選択信号として入力され、比較器2A0の比較結果QA0が「1」の場合に終了検知回路3の出力Vtime0がオア回路ORを介してタイマー6に入力される。
【0061】
アンド回路ANDには、比較器2A1の比較結果QA1=「1」且つ比較器2A0の比較結果QA0=「0」で「1」となる信号(他の組み合わせは「0」)が、終了検知回路3の出力Vtime1の選択信号として入力され、比較器2A1の比較結果QA1=「1」且つ比較器2A0の比較結果QA0=「0」の場合に終了検知回路3の出力Vtime1がオア回路ORを介してタイマー6に入力される。
【0062】
アンド回路ANDには、比較器2A2の比較結果QA2=「1」且つ比較器2A1の比較結果QA1=「0」で「1」となる信号(他の組み合わせは「0」)が、終了検知回路3の出力Vtime2の選択信号として入力され、比較器2A2の比較結果QA2=「1」且つ比較器2A1の比較結果QA1=「0」の場合に終了検知回路3の出力Vtime2がオア回路ORを介してタイマー6に入力される。
【0063】
アンド回路ANDには、比較器2A2の比較結果QA2を反転した信号が、終了検知回路3の出力Vtime3の選択信号として入力され、比較器2A0の比較結果QA0が「0」の場合に終了検知回路3の出力Vtime3がオア回路ORを介してタイマー6に入力される。
【0064】
これにより、入力アナログ電位Ainが中間電位Vref(0-1)を上回る場合に、選択回路8Bは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが中間電位Vref(0-1)~Vref(1-2)の場合に、選択回路8Bは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが中間電位Vref(1-2)~Vref(2-3)の場合に、選択回路8Bは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが中間電位Vref(2-3)を下回る場合に、選択回路8Bは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。
【0065】
デコーダ回路7Bは、図9に示すように、入力アナログ電位Ainと基準電位Vref0~Vref3とのそれぞれ電位差と、比較器2~2における比較動作時間(計測値)との相関特性をそれぞれ記憶している。デコーダ回路7Bは、選択回路8Bと同様のロジックで特定した比較器2の相関特性を用い、特定した比較器2の比較結果Q及びタイマー6の計測値countに基づいて演算した入力アナログ電位Ainのデジタル変換値CODEを出力する。
【0066】
(第4の実施の形態)
第4の実施の形態のAD変換器1Cは、図10を参照すると、下限基準電位VREFL~上限基準電位VREFHの間の異なる複数の基準電位Vref0~Vref7を生成する分圧回路5Cと、入力アナログ電位Ainと複数の基準電位Vref0~Vref7とをそれぞれ比較する複数の比較器2~2と、複数の比較器2~2による比較動作のそれぞれの終了をそれぞれ検知する複数の終了検知回路3~3と、複数の比較器2~2のいずれかを選択する選択回路8Cと、選択回路8Bによって選択された比較器2の較動作時間を計測するタイマー6と、タイマー6の計測値countと、複数の比較器2~2の中から特定した比較器2の比較結果Qとに基づいて演算した入力アナログ電位Ainのデジタル変換値CODEを出力するデコーダ回路7Cとを備えている。
【0067】
選択回路8Cは、比較器2~2の比較結果Q~Qに基づいて複数の比較器2~2のいずれかを選択する。選択回路8Cは、アンド回路AND~ANDと、オア回路ORとを備えている。
【0068】
アンド回路ANDには、比較器2の比較結果Qが、終了検知回路3の出力Vtime0の選択信号として入力され、比較器2の比較結果Qが「1」の場合に終了検知回路3の出力Vtime0がオア回路ORを介してタイマー6に入力される。
【0069】
アンド回路ANDには、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」で「1」となる信号(他の組み合わせは「0」)が、終了検知回路3の出力Vtime1の選択信号として入力され、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」の場合に終了検知回路3の出力Vtime1がオア回路ORを介してタイマー6に入力される。
【0070】
アンド回路ANDには、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」で「1」となる信号(他の組み合わせは「0」)が、終了検知回路3の出力Vtime2の選択信号として入力され、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」の場合に終了検知回路3の出力Vtime2がオア回路ORを介してタイマー6に入力される。
【0071】
アンド回路ANDには、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」で「1」となる信号(他の組み合わせは「0」)が、終了検知回路3の出力Vtime3の選択信号として入力され、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」の場合に終了検知回路3の出力Vtime3がオア回路ORを介してタイマー6に入力される。
【0072】
アンド回路ANDには、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」で「1」となる選択信号(他の組み合わせは「0」)が、終了検知回路3の出力Vtime4の選択信号として入力され、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」の場合に終了検知回路3の出力Vtime4がオア回路ORを介してタイマー6に入力される。
【0073】
アンド回路ANDには、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」で「1」となる信号(他の組み合わせは「0」)が、終了検知回路3の出力Vtime5の選択信号として入力され、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」の場合に終了検知回路3の出力Vtime5がオア回路ORを介してタイマー6に入力される。
【0074】
アンド回路ANDには、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」で「1」となる選択信号(他の組み合わせは「0」)が、終了検知回路3の出力Vtime6の選択信号として入力され、比較器2の比較結果Q=「1」且つ比較器2の比較結果Q=「0」の場合に終了検知回路3の出力Vtime6がオア回路ORを介してタイマー6に入力される。
【0075】
アンド回路ANDには、比較器2の比較結果Qを反転した信号が、終了検知回路3の出力Vtime7の選択信号として入力され、比較器2の比較結果Qが「0」の場合に終了検知回路3の出力Vtime7がオア回路ORを介してタイマー6に入力される。
【0076】
これにより、入力アナログ電位Ainが基準電位Vref0を上回る場合に、選択回路8Cは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが基準電位Vref0~Vref1の場合に、選択回路8Cは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが基準電位Vref1~Vref2の場合に、選択回路8Cは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが基準電位Vref2~Vref3の場合に、選択回路8Cは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが基準電位Vref3~Vref4の場合に、選択回路8Cは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが基準電位Vref4~Vref5の場合に、選択回路8Cは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが基準電位Vref5~Vref6の場合に、選択回路8Cは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。入力アナログ電位Ainが基準電位Vref6を下回る場合に、選択回路8Cは、比較器2を選択し、タイマー6によって比較器2の比較動作時間が計測される。
【0077】
デコーダ回路7Cは、図11に示すように、入力アナログ電位Ainと基準電位Vref0~Vref7とのそれぞれ電位差と、比較器2~2における比較動作時間(計測値)との相関特性をそれぞれ記憶している。デコーダ回路7Cは、選択回路8Cと同様のロジックで特定した比較器2の相関特性を用い、タイマー6の計測値countに基づいて演算した入力アナログ電位Ainのデジタル変換値CODEを出力する。
【0078】
デコーダ回路7Cは、図11に示すように、入力アナログ電位Ainが基準電位Vref*よりも大きい領域(図7に示す領域X)における相関特性のみを用いている。この場合、比較器2を特定した後は、比較結果QB*を用いることなくタイマー6の計測値countに基づいてデジタル変換値CODEを演算できる。なお、入力アナログ電位Ainが基準電位Vref*よりも小さい領域(図7に示す領域Y)における相関特性のみを用いても良い。
【0079】
(第5の実施の形態)
第5の実施の形態のAD変換器1Dは、図12を参照すると、下限基準電位VREFL~上限基準電位VREFHの間の異なる複数の基準電位Vref0~Vref3、Vref1-Vref2の中間電位Vref(1-2)を生成する分圧回路5Dと、入力アナログ電位Ainと複数の基準電位Vref0~Vref1とをそれぞれ比較する複数の比較器2~2と、入力アナログ電位Ainと中間電位Vref1-2を比較器2と、入力アナログ電位Ainと複数の基準電位Vref2~Vref3とをそれぞれ比較する複数の比較器2B0~2B1と、複数の比較器2~2、2B0~2B1による比較動作のそれぞれの終了をそれぞれ検知する複数の終了検知回路3~3と、複数の比較器2~2、2B0~2B1の比較動作時間をそれぞれ計測するタイマー6~6と、比較器2と、タイマー6~6のそれぞれの計測値count~countの中から選択したcountと、複数の比較器2~2、2B2~2B3の比較結果Q~Q、Q2B2~QB3の中から特定した比較器2の比較結果Qとに基づいてデジタル変換値CODEを出力するデコーダ回路7Dとを備えている。
【0080】
第2の実施の形態のAD変換器1Aのように比較器2~2をCMOS型SRAMの構造とし、電源(電源電圧Vcc、接地電圧Vss)がAD変換の基準電源(上限基準電位VREFH、下限基準電位VREFL)とそれぞれ同一の単電源である場合、入力アナログ電位Ainと基準電位Vref3の両方が低いと、PチャネルMOSトランジスタP1、P2は十分オンすることができず、回路は不安定になってしまう。
【0081】
そこで、AD変換器1Dは、入力アナログ電位Ainが低い領域では、PMOS型SRAMの構造を有する比較器2B0~2B1をAD変換に使用している。
【0082】
比較器2B*は、図13に示すように、一般的なPMOS型SRAMのメモリセル23に、電源スイッチ24として機能するNチャネルMOSトランジスタNT0を付加した回路で構成される。NチャネルMOSトランジスタNT0のゲートが、スタート信号STARTが入力される比較器2B*のスタート信号入力端子となる。
【0083】
メモリセル23は、NチャネルMOSトランジスタNT1、NT2と、PチャネルMOSトランジスタPT1、PT2、PT3、PT4とを有する。
【0084】
PチャネルMOSトランジスタPT1とNチャネルMOSトランジスタNT1は、第1のCMOSインバータを構成している。NチャネルMOSトランジスタNT1のソースは、電源スイッチ24を介して接地電圧Vssに接続され、NチャネルMOSトランジスタNT1のドレインはPチャネルMOSトランジスタPT1のドレインと接続されている。PチャネルMOSトランジスタPT1のソースは電源電圧Vccに接続されている。
【0085】
PチャネルMOSトランジスタPT2とNチャネルMOSトランジスタNT2は、第2のCMOSインバータを構成している。NチャネルMOSトランジスタNT2のソースは、電源スイッチ24を介して接地電圧Vssに接続され、NチャネルMOSトランジスタNT2のドレインはPチャネルMOSトランジスタPT2のドレインと接続されている。PチャネルMOSトランジスタPT2のソースは電源電圧Vccに接続されている。
【0086】
そして、第1のCMOSインバータの入力、すなわちPチャネルMOSトランジスタPT1のゲートとNチャネルMOSトランジスタNT1のゲートとは、第2のCMOSインバータの出力、すなわちPチャネルMOSトランジスタPT1のドレインとNチャネルMOSトランジスタNT1のドレインとの接続点に接続され、比較結果QB*の反転出力QB* を出力する比較器2B*の反転出力端子となる。
【0087】
そして、第2のCMOSインバータの入力、すなわちPチャネルMOSトランジスタPT2のゲートとNチャネルMOSトランジスタNT2のゲートとは、第1のCMOSインバータの出力、すなわちPチャネルMOSトランジスタPT2のドレインとNチャネルMOSトランジスタNT2のドレインとの接続点に接続され、比較結果QB*を出力する比較器2B*の出力端子となる。
【0088】
PチャネルMOSトランジスタPT3は、PチャネルMOSトランジスタPT1を並列に接続され、PチャネルMOSトランジスタPT3のゲートが、基準電位Vref*が入力される比較器2B*の第2入力端子となる。
【0089】
PチャネルMOSトランジスタPT4は、PチャネルMOSトランジスタPT2を並列に接続され、PチャネルMOSトランジスタPT4のゲートが、入力アナログ電位Ainが入力される比較器2B*の第1入力端子となる。
【0090】
図14を参照すると、比較器2~2、2B0~2B1は、比較動作時間が入力アナログ電位Ainと基準電位Vref0~Vref3とのそれぞれの電位差に相関し、入力アナログ電位Ainと基準電位Vref0~Vref3とのそれぞれの電位差が小さいほど、入力アナログ電位Ainに対する比較動作時間の変化が大きい。そして、分圧回路5Dは、比較器2~2のそれぞれの相関特性における入力アナログ電位Ainに対する比較動作時間の変化が十分に大きい領域が重なるように、基準電位Vref0~Vref3を生成する。
【0091】
なお、全てを2B*で構成した場合、入力アナログ電位Ainと基準電位Vref0の両方が高いと、NチャネルMOSトランジスタNT1、NT2は十分オンすることができず、回路は不安定になってしまう。
【0092】
また、図14に示すように、比較器2~2と2B0~2B1とは、比較動作時間と電位差との相関特性が異なっている。そこで、デコーダ回路7Dは、入力アナログ電位Ainと中間電位Vref1-2とを比較する比較器2のから出力される比較結果QAに基づいて、比較器2~2と2B0~2B1とのいずれかを選択する。
【0093】
比較器2Aの比較結果QA=「1」(ハイレベルHi)の場合、デコーダ回路7Dは、比較器2~2の比較動作時間の計測値count~countの中で最大の計測値countを選択し、比較動作時間が最大の比較器2を特定する。そして、デコーダ回路7Dは、特定した比較器2の相関特性を用い、特定した比較器2の比較結果Q及び選択した計測値countに基づいて入力アナログ電位Ainのデジタル変換値CODEを演算する。
【0094】
デコーダ回路7Dは、特定した比較器2の比較結果Q=「1」(ハイレベルHi)の場合、特定した比較器2の入力アナログ電位Ainが基準電位Vref*よりも大きい領域(図14に示す領域X)における相関特性を用いて、選択した比較動作時間(計測値)に対応する入力アナログ電位Ainを求めて、求めた入力アナログ電位Ainのデジタル変換値CODEを演算して出力する。
【0095】
デコーダ回路7は、特定した比較器2の比較結果Q=「0」(ローレベルLow)の場合、特定した比較器2の入力アナログ電位Ainが基準電位Vref*よりも小さい領域(図7に示す領域Y)における相関特性を用いて、選択した比較動作時間(計測値)に対応する入力アナログ電位Ainを求めて、求めた入力アナログ電位Ainのデジタル変換値CODEを演算して出力する。
【0096】
比較器2Aの比較結果QA=「0」(ローレベルLow)の場合、デコーダ回路7Dは、比較器2B0~2B1の比較動作時間の計測値count~countの中で最大の計測値countを選択し、比較動作時間が最大の比較器2B*を特定する。そして、デコーダ回路7Dは、特定した比較器2B*の相関特性を用い、特定した比較器2B*の比較結果QB*及び選択した計測値countに基づいて入力アナログ電位Ainのデジタル変換値CODEを演算する。
【0097】
デコーダ回路7Dは、特定した比較器2B*の比較結果QB*=「1」(ハイレベルHi)の場合、特定した比較器2B*の入力アナログ電位Ainが基準電位Vref*よりも大きい領域(図14に示す領域XB*)における相関特性を用いて、選択した比較動作時間(計測値)に対応する入力アナログ電位Ainを求めて、求めた入力アナログ電位Ainのデジタル変換値CODEを演算して出力する。
【0098】
デコーダ回路7は、特定した比較器2B*の比較結果QB*=「0」(ローレベルLow)の場合、特定した比較器2B*の入力アナログ電位Ainが基準電位Vref*よりも小さい領域(図7に示す領域YB*)における相関特性を用いて、選択した比較動作時間(計測値)に対応する入力アナログ電位Ainを求めて、求めた入力アナログ電位Ainのデジタル変換値CODEを演算して出力する。
【0099】
なお、比較器2は、どのような形式であっても良いが、比較器2の動作時間がボトルネックとならないように、比較器2~2と2B0~2B1よりも高速で動作するものが望ましい。
【0100】
また、AD変換器1Dでは、異なるタイプ(特性)の比較器2~2と2B0~2B1とを用いている。このように、異なるタイプの複数の比較器2を用いる場合、いずれのタイプの比較器2を用いてAD変換を実行するかを選択する必要がある。この場合、AD変換器1Bのように、入力アナログ電位Ainに基づいて選択しても良く、各比較器2の比較結果Qや比較動作時間の組み合わせに基づいて選択しても良い。
【0101】
以上説明した実施の形態では、1つの比較器2は特定し、特定した比較器2の比較動作時間に基づいてデジタル変換値CODEを演算するように構成した。しかし、複数の比較器2は特定し、複数の比較器2の比較動作時間に基づいてデジタル変換値CODEを演算することもできる。
【0102】
以上説明したように、本実施の形態によれば、入力アナログ電位Ainをデジタル変換値CODEに変換するアナログデジタル変換器1であって、入力アナログ電位Ainと基準電位Vrefとを比較する比較器2と、比較器2が比較動作を開始して終了するまでの比較動作時間を測定し、測定した比較動作時間と比較器2による比較結果Qとに応じたデジタル変換値CODEを出力する変換回路(TDC回路4)とを備えている。
この構成により、1個の比較器2を用いて、1回の比較動作と、その結果の演算処理でAD変換を完了できるので、高速で、且つ、サイズの小さいAD変換器1を提供することができる。AD変換器1は、フラッシュ型AD変換器のように分解能nビットに対して(2-1)個の比較器と(2-1)個の基準電位を必要とするのではなく、比較器2と基準電位を持つだけで済み、回路面積の大幅な削減できる。また、AD変換器1は、逐次比較型AD変換器のようにサンプルホールド、また、CDACのための大きな容量素子を持たなくてよく、回路面積の大幅な削減できると共に、MOSトランジスタの電流リークの問題が発生しない。さらに、AD変換器1は、主な構成要素としてMOSトランジスタ、ダイオード素子で構成することができ、プロセスの微細化の恩恵を受けられる。
【0103】
さらに、本実施の形態によれば、変換回路は、入力アナログ電位Ainと基準電位Vrefとの電位差と、比較器2の比較動作時間との相関特性に基づいて、比較動作時間からデジタル変換値CODEを演算する。
この構成により、入力アナログ電位Vinと基準電位Vrefとの電位差に比較動作時間が相関するタイプの比較器2を用いることで、高い精度でAD変換を実行することができる。
【0104】
また、本実施の形態によれば、入力アナログ電位Ainをデジタル変換値に変換するアナログデジタル変換器1Aであって、入力アナログ電位Ainと複数の異なる基準電位Vref0~Vref3とをそれぞれ比較する複数の比較器2~2と、複数の比較器2~2の中から特定した比較器2が比較動作を開始して終了するまでの比較動作時間に応じたデジタル変換値CODEを出力する変換回路(デコーダ回路7A)とを備えている。
この構成により、少数の比較器2を用いて、1回の比較動作と、その結果の演算処理でAD変換を完了できるので、高速で、且つ、サイズの小さいAD変換器1を提供することができる。
【0105】
さらに、本実施の形態によれば、変換回路は、入力アナログ電位Ainと基準電位Vref0~Vref3とのそれぞれ電位差と、複数の比較器2~2の比較動作時間とのそれぞれの相関特性を記憶しており、特定した比較器2の相関特性に基づいて、比較動作時間からデジタル変換値CODEを演算する。
この構成により、入力アナログ電位Ainに対して比較動作時間の変化が大きい領域の相関特性を使用することができ、高い精度でAD変換を実行することができる。
【0106】
さらに、本実施の形態によれば、変換回路は、比較動作時間に基づいて比較器2を特定する。
この構成により、最大の計測値countとなる比較器2を特定することで、入力アナログ電位Ainに対して比較動作時間の変化が大きい領域の相関特性を用いることができ、高い精度でAD変換を実行することができる。
【0107】
さらに、本実施の形態によれば、変換回路(デコーダ回路7C)は、複数の比較器2~2の比較結果に基づいて比較器2を特定する。
この構成により、簡単な構成で素早く比較器2を特定することができる。
【0108】
さらに、本実施の形態によれば、Ainと基準電位Vref0~Vref3間の中間電位Vref(0-1)、Vref(1-2)、Vref(2-3)とを比較する中間電位比較器として機能する比較器2A0~2A2を具備し、変換回路(デコーダ回路7B)は、比較器2A0~2A2の比較結果に基づいて前記比較器を特定する。
この構成により、簡単な構成で素早く比較器2を特定することができる。
【0109】
さらに、本実施の形態によれば、複数の比較器2~2、2B0~2B1は、異なるタイプの組み合わせで構成され、変換回路(デコーダ回路7D)は、中間電位比較器として機能する比較器2の比較結果に基づいて選択したタイプ(比較器2~2もしくは2B0~2B1)の比較器*もしくはB*を特定する。
この構成により、異なるタイプの比較器2を使用することかできるため、比較器2を不安定な領域(電位)で使用することが防止でき、高い精度でAD変換を実行することができる。
【0110】
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでもない。
【符号の説明】
【0111】
1、1A、1B、1C、1D アナログデジタル変換器(AD変換器)
2、2~2、2、2A0~2A2、2B0~2B1 比較器
3、3~3 終了検知回路
4 時間測定回路(TDC回路)
5A、5B、5C、5D 分圧回路
6、6~6 タイマー
7A、7B、7C、7D デコーダ回路
8B、8C 選択回路
21、23 メモリセル
22、24 電源スイッチ
N1~N4、NT0~NT2 NチャネルMOSトランジスタ
P1~P4、PT1~PT4 PチャネルMOSトランジスタ
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14