特開 2023-63224 電気的に消去可能なプログラム化読み出し専用メモリセル（ＥＥＰＲＯＭ）セルおよびその形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023063224

(43)【公開日】2023-05-09

(54)【発明の名称】電気的に消去可能なプログラム化読み出し専用メモリセル（ＥＥＰＲＯＭ）セルおよびその形成方法

(51)【国際特許分類】

   H10B 41/30 20230101AFI20230427BHJP

   H01L 21/336 20060101ALI20230427BHJP

   H01L 29/786 20060101ALI20230427BHJP

【ＦＩ】

H01L27/11521

H01L29/78 371

H01L29/78 613B

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022119980

(22)【出願日】2022-07-27

(31)【優先権主張番号】202111230640.8

(32)【優先日】2021-10-22

(33)【優先権主張国・地域又は機関】CN

(71)【出願人】

【識別番号】599039843

【氏名又は名称】聯華電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】アーロン チェン

(72)【発明者】

【氏名】任 馳

(72)【発明者】

【氏名】謝 朝勝

【テーマコード（参考）】

5F083

5F101

5F110

【Ｆターム（参考）】

5F083EP02

5F083EP22

5F083EP30

5F083EP42

5F083EP68

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083GA16

5F083HA02

5F083JA03

5F083JA04

5F083JA05

5F083JA32

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F101BA01

5F101BB02

5F101BC02

5F101BD02

5F101BH02

5F110AA30

5F110BB08

5F110CC02

5F110DD05

5F110EE01

5F110EE09

5F110EE31

5F110FF02

5F110FF03

5F110FF09

5F110GG01

5F110GG02

5F110GG04

5F110HJ01

5F110HM12

(57)【要約】

【課題】メモリセルの電気的消去機能を改善する。
【解決手段】電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルは、第1のゲートと、第2のゲートと、消去ゲートとを有する。第1のゲートおよび第2のゲートは、基板上に配置され、第1のゲートは、第1の浮遊ゲートと、底部から上部まで積層された第1の制御ゲートとを有し、第2のゲートは、第2の浮遊ゲートと、底部から上部まで積層され第2の制御ゲートとを有する。消去ゲートは、第1のゲートと第2のゲートの間に挟まれ、消去ゲート直下の第1の浮遊ゲートの側部および第2の浮遊ゲートの側部は、いずれも複数の先端を有する。また、本発明では、電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法が提供される。
【選択図】図１

【特許請求の範囲】

【請求項1】

電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルであって、
基板上に配置された第1のゲートおよび第2のゲートであって、前記第1のゲートは、第1の浮遊ゲートと、底部から上部に積層された第1の制御ゲートとを有し、前記第2のゲートは、第2の浮遊ゲートと、底部から上部に積層された第2の制御ゲートとを有する、第1のゲートおよび第2のゲートと、
前記第1のゲートと前記第2のゲートの間に挟まれた消去ゲートであって、前記消去ゲートの直下の前記第1の浮遊ゲートの一方の側部、および前記消去ゲートの直下の前記第2の浮遊ゲートの一方の側部は、複数の先端を有する、消去ゲートと、
を有する、電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項2】

さらに、前記基板における前記消去ゲートの直下に配置されたソースラインを有する、請求項1に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項3】

前記消去ゲートの直下の前記第1の浮遊ゲートの前記側部、および前記消去ゲートの直下の前記第2の浮遊ゲートの前記側部は、両方とも2ステップの側部である、請求項1に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項4】

各2ステップの側部は、2つの階段を有する、請求項3に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項5】

さらに、
前記第1ゲートの前記消去ゲートとは反対の側に配置された第1ワードラインと、
前記第2ゲートの前記消去ゲートとは反対の側に配置された第2ワードラインと、
を有する、請求項1に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項6】

さらに、前記基板内に配置された複数のビットラインを有し、
前記ビットラインの1つは、前記第1のワードラインの前記消去ゲートとは反対の側に配置され、前記ビットラインのうちの別の1つは、前記第2のワードラインの前記消去ゲートとは反対の側に配置される、請求項5に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項7】

さらに、前記ビットラインの直上に配置された複数のビットラインコンタクトプラグを有する、請求項6に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項8】

前記第1の浮遊ゲートの前記消去ゲートとは反対の他の側部、および前記第2の浮遊ゲートの前記消去ゲートとは反対の側の他の部分は、垂直側壁を有する、請求項1に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項9】

さらに、前記第1の制御ゲート上に配置された第1のハードマスク、および前記第2の制御ゲート上に配置された第2のハードマスクを有する、請求項1に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項10】

前記第1のハードマスクの上部表面および前記第2のハードマスクの上部表面は、前記消去ゲートの上部表面よりも高い、請求項9に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項11】

さらに、前記消去ゲート上に配置され、前記第1のハードマスクおよび前記第2のハードマスクの側面に配置された複数のスペーサを有する、請求項10に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セル。

【請求項12】

電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法であって、
基板上に積層された浮遊ゲート層および制御ゲートを順次形成するステップと、
前記浮遊ゲート層上、および前記制御ゲートの第1の側面に、第1のスペーサを形成するステップと、
前記浮遊ゲート層の露出された上部を除去してプレ浮遊ゲート層を形成するステップであって、前記プレ浮遊ゲート層は、階段状の側部を有する、ステップと、
前記プレ浮遊ゲート層上および前記制御ゲートの前記第1の側面上に、第2のスペーサを形成するステップと、
前記プレ浮遊ゲート層の前記露出部分を除去し、前記浮遊ゲートを形成するステップであって、前記浮遊ゲートは、2ステップの側部を有する、ステップと、
を有する、方法。

【請求項13】

前記基板上に積層された前記浮遊ゲート層および前記制御ゲートを順次形成するステップは、
前記浮遊ゲート層、制御ゲート層、およびハードマスク層を順次形成して、前記基板を被覆するステップと、
前記ハードマスク層および前記制御ゲート層をパターン化して、前記制御ゲートおよびハードマスクを形成するステップと、
を有する、請求項12に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法。

【請求項14】

前記浮遊ゲート層上、および前記制御ゲートの前記第1の側面上に、前記第1のスペーサを形成するステップは、
前記浮遊ゲート層上、ならびに前記制御ゲートの前記第1の側面および前記第2の側面の各々に、前記第1のスペーサを形成するステップと、
前記制御ゲートの前記第2の側面の前記第1のスペーサを除去するステップであって、前記制御ゲートの前記第1の側面の前記第1のスペーサは残留する、ステップと、
を有する、請求項12に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法。

【請求項15】

前記制御ゲートの第2の側面の第1のスペーサを除去するステップの前に、
前記基板において、前記制御ゲートの前記第2の側面の前記第1のスペーサの側面に第1のドープ領域を形成するステップ
を有する、請求項14に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法。

【請求項16】

前記ステップ状の側部を有する前記プレ浮遊ゲート層を形成した後、さらに、
前記制御ゲートの前記第1の側面の前記第1のスペーサを除去するステップ
を有する、請求項12に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法。

【請求項17】

前記プレ浮遊ゲート層上および前記制御ゲートの前記第1の側面上に前記第2のスペーサを形成するステップは、
前記プレ浮遊ゲート層上、ならびに前記制御ゲートの前記第1および前記第2の側面のそれぞれに、第2のスペーサを形成するステップと、
前記制御ゲートの前記第2の側面の前記第2のスペーサを除去するステップであって、前記制御ゲートの前記第1の側面の前記第2のスペーサは、残される、ステップと、
を有する、請求項12に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法。

【請求項18】

前記制御ゲートの前記第2の側面上の前記第2のスペーサを除去する前に、
さらに、前記基板において、前記制御ゲートの前記第2の側面の前記第2のスペーサの側面に、第2のドープ領域を形成するステップ
を有する、請求項17に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法。

【請求項19】

前記第1のスペーサの幅は、前記第2のスペーサの幅の半分である、請求項12に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法。

【請求項20】

前記浮遊ゲートを形成した後、さらに、
前記基板上の前記浮遊ゲートの側面にポリシリコン層を形成するステップであって、前記2ステップの側部の側面上の前記ポリシリコン層の一部は、消去ゲートとして機能し、前記2ステップの側部の反対側の前記ポリシリコン層の一部は、ワードラインとして機能する、ステップ
を有する、請求項12に記載の電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリセルおよびその形成方法に関し、特に、電気的に消去可能なプログラム化読み出し専用メモリセル（EEPROM）セルおよびその形成方法に関する。

【背景技術】

【0002】

半導体メモリデバイスは、基本的に、2種類に分類される。一つは、揮発性メモリデバイスであり、他方は、不揮発性メモリデバイスである。揮発性メモリデバイスは、ダイナミックランダムアクセスメモリ（DRAM）、およびスタティックランダムアクセスメモリ（SRAM）を含む。不揮発性メモリデバイスは、電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）、強誘電体ランダムアクセスメモリ（FeRAM）、相変化ランダムアクセスメモリ（PRAM）、磁気ランダムアクセスメモリ（MRAM）、およびフラッシュメモリデバイスなどを含む。外部電源が遮断された場合、揮発性メモリでは、内部に保管された全てのデータが消失するが、不揮発性メモリでは、内部に保管されたデータが依然維持できる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明では、電気的に消去可能なプログラム化読み出し専用メモリセルおよびその形成方法が提供される。複数の先端を有する浮遊ゲートが形成され、これらの先端が消去ゲートに隣接され、局所電場を高めることにより、FNトンネルが促進され、メモリセルの電子消去機能が改善できる。

【課題を解決するための手段】

【0004】

本発明では、電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルが提供される。これは、第1のゲートと、第2のゲートと、消去ゲートとを有する。第1のゲートは、第1の浮遊ゲートと、底部から上部に積層された第1の制御ゲートとを有し、第2のゲートは、第2の浮遊ゲートと、底部から上部に積層された第2の制御ゲートとを有する。消去ゲートは、第1のゲートと第2のゲートとの間に挟まれ、消去ゲート直下の第1の浮遊ゲートの1つの側部と、消去ゲート直下の第2の浮遊ゲートの1つの側部とは、複数の先端を有する。

【0005】

本発明では、電気的に消去可能なプログラム化読み出し専用メモリ（EEPROM）セルを形成する方法が提供される。これは、以下のステップを有する。まず、基板上に浮遊ゲート層および制御ゲートを順次形成する。次に、浮遊ゲート層上および制御ゲートの第1の側面上に、第1のスペーサが形成される。その後、浮遊ゲート層の露出された上部が除去され、これにより、プレ浮遊ゲート層が形成される。プレ浮遊ゲート層は、ステップ状の側部を有する。次に、プレ浮遊ゲート層上および制御ゲートの第1の側面に、第2のスペーサが形成される。次に、プレ浮遊ゲート層の露出部が除去され、これにより、浮遊ゲートが形成される。浮遊ゲートは、2ステップの側部を有する。

【0006】

前述の点から、本発明では、電子的に消去可能なプログラム化読み出し専用メモリセル、およびその形成方法が提供され、第1のゲートおよび第2のゲートは、基板上に配置され、第1のゲートは、第1の浮遊ゲートと、底部から上部に積層された第1の制御ゲートとを有し、第2のゲートは、第2の浮遊ゲートと、底部から上部に積層された第2の制御ゲートとを有する。消去ゲートは、第1のゲートと第2のゲートとの間に配置され、消去ゲート直下の第1の浮遊ゲートの1つの側部、および消去ゲート直下の第2の浮遊ゲートの1つの側部は、複数の先端を有する。従って、本発明では、複数の先端が、消去ゲートに隣接さされ、チップ放電（FNトンネル）が促進され、これによりメモリセルの電子消去機能を高めることができる。

【0007】

本発明のこれらのおよび他の目的は、各種図面および図面に記載の好適実施形態の以下の詳細な説明を読んだ後に、当業者に明らかになる。

【図面の簡単な説明】

【0008】

【図1】本発明の好適実施形態による電子的に消去可能なプログラム化読み出し専用メモリセルの概略的な断面図である。

【図2】本発明の好適実施形態における電子的に消去可能なプログラム化読み出し専用メモリセルを形成する方法の概略的な断面図である。

【図3】本発明の好適実施形態における電子的に消去可能なプログラム化読み出し専用メモリセルを形成する方法の概略的な断面図である。

【図4】本発明の好適実施形態における電子的に消去可能なプログラム化読み出し専用メモリセルを形成する方法の概略断面図である。

【図5】本発明の好適実施形態における電子的に消去可能なプログラム化読み出し専用メモリセルを形成する方法の概略断面図である。

【図6】本発明の好適実施形態における電子的に消去可能なプログラム化読み出し専用メモリセルを形成する方法の概略断面図である。

【図7】本発明の好適実施形態における電子的に消去可能なプログラム化読み出し専用メモリセルを形成する方法の概略断面図である。

【図8】本発明の好適実施形態における電子的に消去可能なプログラム化読み出し専用メモリセルを形成する方法の概略断面図である。

【発明を実施するための形態】

【0009】

以下、図面を参照して、本発明の一実施形態について説明する。

【0010】

図1は、本発明の好適実施形態による電子的に消去可能なプログラム化読み出し専用メモリセルの概略的な断面図である。図1に示すように、基板110が提供される。基板110は、例えば、シリコン基板、シリコン含有基板（例えば、SiC）、III-V族基板（例えば、GaN）、シリコン基板上のIII-V族（例えば、GaN-オン-Si）、グラフェン-オン-Si基板、およびシリコン-オン-インシュレータである。この実施形態の例では、電子的に消去可能なプログラム化読み出し専用メモリ領域の基板110のみが示されている。

【0011】

第1のゲートG1および第2のゲートG2は、基板110上に配置される。この実施形態では、第1のゲートG1は、誘電体層122a、第1の浮遊ゲート124a、ONO層126a、第1の制御ゲート128a、および底部から上部に積層された第1のハードマスク129aを有し、第2のゲートG2は、誘電体層122b、第2の浮遊ゲート124b、ONO層126b、第2の制御ゲート128b、および底部から上部に積層された第2のハードマスク129bを有する。誘電体層122a／122bは酸化物層であってもよく、第1の浮遊ゲート124aおよび第2の浮遊ゲート124bは、ポリシリコン層であってもよく、ONO層126a／126bは、底部から上部に積層された酸化物層／窒化物層／酸化物層で構成され、第1の制御ゲート128aおよび第2の制御ゲート128bは、ポリシリコン層であってもよく、第1のハードマスク129および第2のハードマスク129bは、例えば窒化物層であってもよい。ただし、本発明はこれに限定されるものではない。

【0012】

スペーサ132aは、第1の浮動ゲート124a上に配置され、スペーサ132aは、第1の制御ゲート128aおよび第1のハードマスク129aの横に配置される。スペーサ132bは、第2の浮遊ゲート124b上に配置され、スペーサ132bは、第2の制御ゲート128bおよび第2のハードマスク129bの横に配置される。この実施形態では、スペーサ132a／132bは、例えば、内側酸化物層および外側窒化物層からなる二重層スペーサであってもよい。ただし、本発明は、これに限定されるものではない。第1の誘電体層134aは、第1の制御ゲート128aの側面、第1のハードマスク129aの側面、および第1の浮遊ゲート124aの側面を覆い、第2の誘電体層134bは、第2の制御ゲート128bの側面、第2のハードマスク129bの側面、および第2の浮遊ゲート124bを覆い、第1の浮遊ゲート124a／第2の浮遊ゲート124bと、上部消去ゲートとを絶縁する。好適実施形態では、第1の誘電体層134aおよび第2の誘電体層134bは、ブランケット誘電体層として接合される。この実施形態では、第1の誘電体層134aおよび第2の誘電体層134bは、酸化物層であるが、本発明はこれに限定されるものではない。

【0013】

消去ゲート142は、第1のゲートG1と第2のゲートG2との間に挟まれる。第1の誘電体層134aは、消去ゲート142を第1の浮遊ゲート124aから絶縁し、第2の誘電体層134bは、消去ゲート142を第2の浮遊ゲート124bから絶縁する。本発明では、消去ゲート142の直下の第1の浮遊ゲート124aの側部P1と、消去ゲート142の直下の第2の浮遊ゲート124bの側部P2とは、複数の先端を有する。従って、本発明は、局所電場をブーストしてチップ放電を促進することにより、メモリセルの電子消去機能を改善することができる。本実施形態では、第1の浮遊ゲート124aの側部P1は、2つの先端を有し、第2の浮遊ゲート124bの側部P2は、2つの先端を有する。すなわち、消去ゲート142の直下の第1の浮遊ゲート124aの側部P1と、消去ゲート142の直下の第2の浮遊ゲート124bの側部P2は、両方とも2ステップ側部であり、各2ステップの側部は、2つの階段を有する。ただし、本発明はこれに限定されるものではない。

【0014】

第1のワードライン144aは、第1のゲートG1の消去ゲート142とは反対の側面に配置され、第2のワードライン144bは、第2のゲートG2の消去ゲート142とは反対の側面に配置される。好適実施形態では、消去ゲート142、第1のワードライン144a、および第2のワードライン144bは、全てがポリシリコンのような同一材料で形成され、同じプロセスにより、同時に形成される。ただし、本発明はこれに限定されるものではない。

【0015】

スペーサ150a／150bは、第1のワードライン144aの消去ゲート142とは反対の側、および第2のワードライン144bの消去ゲート142とは反対の側の基板110上に配置される。さらに、ビットラインBLは、基板110において、それぞれ、スペーサ150a／150bの近傍に配置される。ビットラインコンタクトプラグBLCは、ビットラインBLの直上に配置される。ソースラインSLは、基板において、消去ゲート142の直下に配置される。

【0016】

第1の浮遊ゲート124aの消去ゲート142とは反対側の他方の側面P3、および第2の浮遊ゲート124bの消去ゲート142とは反対側の他方の側面P4は、垂直側壁を有する。ただし、本発明はこれに限定されるものではない。

【0017】

好適実施形態では、第1のハードマスク129aの上部表面T1および第2のハードマスク129bの上部表面T2は、消去ゲート142の上部表面T3よりも高く、第1のワードライン144a、第2のワードライン144b、および消去ゲート142の間の相互接続によって生じる短絡の問題が回避される。好適実施形態では、2つのスペーサ160a／160bは、消去ゲート142上の第1のハードマスク129aの側面および第2のハードマスク129bの側面に配置される。

【0018】

次に、複数の先端を有する浮遊ゲートを有する電子的に消去可能なプログラム化読出し専用メモリセルを形成する方法が提案される。図2乃至図8には、本発明の好適実施形態における、電子的に消去可能なプログラム化読み出し専用メモリセルを形成する方法の概略的な断面図を示す。図2に示すように、基板210上に、誘電体層222、浮遊ゲート層224、ONO層226、制御ゲート228、およびハードマスク層229が形成され、積層される。詳細には、誘電体層222、浮遊ゲート層224、ONO層（図示せず）、制御ゲート層（図示せず）、およびハードマスク層（図示せず）を順次形成して基板210を覆い、その後ハードマスク層（図示せず）、制御ゲート層（図示せず）、およびONO層（図示せず）がパターン化される。

【0019】

図2～図3を参照すると、第1のスペーサ312は、浮遊ゲート層224上に形成され、制御ゲート228の第1の側壁S1の近傍に配置される。図2に示すように、スペーサ314および第1のスペーサ312は、浮遊ゲート層224の上、ならびにそれぞれ、制御ゲート228の第1の側壁S1および第2の側壁S2に形成される。その後、フォトレジストK1が形成され、ドーピングプロセスQ1が選択的に実施され、基板210の第1のスペーサ312の近傍に、第1のドープ領域10が形成されてもよい（第1のスペーサ312は、制御ゲート228の第2の側面S2上に配置される）。次に、図3に示すように、制御ゲート228の第2の側面S2上の第1のスペーサ312は、除去されるが、制御ゲート228の第1の側面S1上の第1のスペーサ312は、残存する。その後、フォトレジストK1が除去される。浮遊ゲート層224および制御ゲート228の第1の側壁S1上に第1のスペーサ312を形成する方法は、これに限定されない。

【0020】

図3～図4に示すように、フォトレジストK1を除去した後、浮遊ゲート層224の露出上部224aが除去され、これにより、ステップ状側部C1を有するプレ浮遊ゲート層224bが形成される。第1のスペーサ312のみが、その直下にステップ状側部C1を有する。

【0021】

図5～図7を参照すると、プレ浮遊ゲート層224b上および制御ゲート228の第1の側面S1上に、第2のスペーサ322が形成される。図5に示すように、第2のスペーサ322は、プレ浮遊ゲート層224b上、第1の側壁S1上、および制御ゲート228の第2の側壁S2上に形成される。第1のスペーサ312が除去されていないため、第2のスペーサ322は、それぞれ、第1の側壁S1の第1のスペーサ312の横に配置され、第2の側壁S2のスペーサ314の横に配置される。次に、図6に示すように、フォトレジストK3が形成され、ドーピングプロセスQ3が選択的に実施され、基板210内の第2のスペーサ322の側に、第2のドープ領域30が形成されてもよい（第2のスペーサ322は、制御ゲート228の側に配置される）。次に、図7に示すように、制御ゲート228の第2の側面S2上の第2のスペーサ322は、除去されるが、制御ゲート228の第1の側面S1上の第2のスペーサ322は、残留する。次に、フォトレジストK3が除去される。

【0022】

図7に示すように、フォトレジストK3を除去した後、プレ浮遊ゲート層224bの露出部224cが除去され、これにより、浮遊ゲート224dが形成される。該浮遊ゲート224dは、ステップ状側部C1を有する（図1における2段側部P1、P2と同様、ステップの先端は、放電促進効果を有する）。また、本実施形態では、第1のスペーサ312の幅をW1とし、第2のスペーサ322の幅をW2とする。幅W1、W2は、浮遊ゲート224dのステップ幅に影響を及ぼし、実際の要求に応じてステップ幅を調整することができる。ただし、本発明はこれに限定されない。本発明のいくつかの実施形態では、第1のスペーサの幅W1は、第2のスペーサの幅W2の半分である（すなわち、W1＝W2／2）である。ただし、本発明は、これに限定されない。

【0023】

次に、図8に示すように、制御ゲート228の第1の側面S1上の第1のスペーサ312および第2のスペーサ322を除去した後、基板210の浮遊ゲート224dの側に、ブランケット誘電体層（図示せず）およびポリシリコン層240が順次形成され、階段状の側面C1の側のポリシリコン層240の一部242は、消去ゲートとして機能する。すなわち、消去ゲート242は、浮遊ゲート224dを覆い、浮遊ゲート224dの階段状の側面C1の先端に接触する。本発明では、複数の先端を有する浮遊ゲート224dを形成することができ、チップ放電を促進することにより、メモリセルの電子消去機能を改善することができる。

【0024】

以上をまとめると、本発明では、電子的に消去可能なプログラム化読み出し専用メモリセルおよびそれを形成する方法が提供され、第1のゲートおよび第2のゲートは、基板上に配置され、第1のゲートは、第1の浮遊ゲートと、底部から上部まで積層された第1の制御ゲートとを有し、第2のゲートは、第2の浮遊ゲートと、底部から上部まで積層された第2の制御ゲートとを有する。消去ゲートは、第1のゲートと第2のゲートとの間に配置され、消去ゲートの直下にある第1の浮遊ゲートの一方の側部、および消去ゲートの直下にある第2の浮遊ゲートの別の側部は、複数の先端を有する。このように、本発明では、浮遊ゲートの複数の先端を消去ゲートに当接させることにより、FNトンネルが促進でき、これにより、メモリセルの電子消去能力が改善される。

【0025】

好ましくは、消去ゲートの直下の第1の浮遊ゲートの側部、および消去ゲートの直下の第2の浮遊ゲートの側部は、両方とも2ステップの側部であり、各2ステップの側部は、2つの階段で構成され、メモリセルの電子消去機能が改善され、製造プロセスが簡素化される。

【0026】

本発明の教示を維持したまま、装置および方法の多くの修正および変更がなされ得ることは、当業者には容易に理解される。従って、前述の開示は、添付の特許請求の範囲によってのみ限定されるものと解される必要がある。

【符号の説明】

【0027】

110 基板
124a 第1の浮遊ゲート
128a 第1の制御ゲート
129a 第1のハードマスク
124b 第2の浮遊ゲート
128b 第2の制御ゲート
129b 第2のハードマスク
G1 第1のゲート
G2 第2のゲート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】