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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023063869
(43)【公開日】2023-05-10
(54)【発明の名称】クロック信号生成回路
(51)【国際特許分類】
H03M 3/02 20060101AFI20230428BHJP
G06F 1/06 20060101ALI20230428BHJP
H03M 1/12 20060101ALN20230428BHJP
【ＦＩ】
H03M3/02
G06F1/06 520
H03M1/12 C
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021173922
(22)【出願日】2021-10-25
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】和田 祥太郎
(72)【発明者】
【氏名】根塚 智裕
【テーマコード（参考）】
5J022
5J064
【Ｆターム（参考）】
5J022AA00
5J022CA07
5J022CE01
5J022CF02
5J022CF07
5J064BA03
5J064BC11
5J064BC19
5J064BC24
(57)【要約】
【課題】スイッチドキャパシタ信号とチョッピング信号とについて、両者のＯＮ／ＯＦＦタイミングの順序を保証できるようにクロック信号を生成できるクロック信号生成回路を提供する。
【解決手段】スイッチドキャパシタシステム１において、第１、第２同期クロック回路４（１、２）は、それぞれＡＤＣ動作周波数信号、チョッピング周波数信号をマスタクロックにより同期させたクロック信号を生成する。ＯＮ／ＯＦＦエッジ生成器６は、ＡＤＣ動作周波数信号を遅延させて複数のライズ及びフォールエッジ信号を生成する。クロック生成器７で生成されるスイッチドキャパシタ用信号は、その周波数が第１同期クロック回路４（１）により、そのライズ及びフォールエッジがＯＮ／ＯＦＦエッジ生成器６により規定される。クロック生成器８で生成されるチョッピング用信号は、その周波数が第２同期クロック回路４（２）により、そのライズ及びフォールエッジがＯＮ／ＯＦＦエッジ生成器６により規定される。
【選択図】図１
【解決手段】スイッチドキャパシタシステム１において、第１、第２同期クロック回路４（１、２）は、それぞれＡＤＣ動作周波数信号、チョッピング周波数信号をマスタクロックにより同期させたクロック信号を生成する。ＯＮ／ＯＦＦエッジ生成器６は、ＡＤＣ動作周波数信号を遅延させて複数のライズ及びフォールエッジ信号を生成する。クロック生成器７で生成されるスイッチドキャパシタ用信号は、その周波数が第１同期クロック回路４（１）により、そのライズ及びフォールエッジがＯＮ／ＯＦＦエッジ生成器６により規定される。クロック生成器８で生成されるチョッピング用信号は、その周波数が第２同期クロック回路４（２）により、そのライズ及びフォールエッジがＯＮ／ＯＦＦエッジ生成器６により規定される。
【選択図】図１
【特許請求の範囲】
【請求項1】
信号をチョッピングするチョッピング機能部（ＣＳＷ１、ＣＳＷ２、ＣＳＷ３、ＣＳＷ４、ＣＳＷ５）を備えたスイッチトキャパシタ回路（２）に対し、各部を駆動するためのクロック信号を生成するクロック信号生成回路であって、
第１動作周波数信号をマスタクロックにより同期させた第１同期クロック信号を生成する第１同期クロック回路（４（１））と、
第２動作周波数信号をマスタクロックにより同期させた第２同期クロック信号を生成する第２同期クロック回路（４（２））と、
前記第１同期クロック信号を遅延させることで、１つ以上のライズ及びフォールエッジ信号を生成するエッジ信号生成回路（６）と、
主に前記スイッチトキャパシタ回路を駆動するための第１クロック信号群を生成する第１クロック生成器（７）と、
前記チョッピング機能部を駆動するための第２クロック信号群を生成する第２クロック生成器とを備えるクロック信号生成回路（８）とを備え、
前記第１クロック信号群は、その周波数が前記第１同期クロック回路により規定され、そのライズ及びフォールエッジが前記エッジ信号生成回路により規定されて出力され、
前記第２クロック信号群は、その周波数が前記第２同期クロック回路により規定され、そのライズ及びフォールエッジが前記エッジ信号生成回路により規定されて出力されるクロック信号生成回路。
第１動作周波数信号をマスタクロックにより同期させた第１同期クロック信号を生成する第１同期クロック回路（４（１））と、
第２動作周波数信号をマスタクロックにより同期させた第２同期クロック信号を生成する第２同期クロック回路（４（２））と、
前記第１同期クロック信号を遅延させることで、１つ以上のライズ及びフォールエッジ信号を生成するエッジ信号生成回路（６）と、
主に前記スイッチトキャパシタ回路を駆動するための第１クロック信号群を生成する第１クロック生成器（７）と、
前記チョッピング機能部を駆動するための第２クロック信号群を生成する第２クロック生成器とを備えるクロック信号生成回路（８）とを備え、
前記第１クロック信号群は、その周波数が前記第１同期クロック回路により規定され、そのライズ及びフォールエッジが前記エッジ信号生成回路により規定されて出力され、
前記第２クロック信号群は、その周波数が前記第２同期クロック回路により規定され、そのライズ及びフォールエッジが前記エッジ信号生成回路により規定されて出力されるクロック信号生成回路。
【請求項2】
前記エッジ信号生成回路は、前記第１同期クロック信号を所定の位相量だけ移相した１つ以上の移相クロック信号も用いて、前記ライズ及びフォールエッジ信号を生成する請求項１記載のクロック信号生成回路。
【請求項3】
信号をチョッピングするチョッピング機能部（ＣＳＷ１、ＣＳＷ２、ＣＳＷ３、ＣＳＷ４、ＣＳＷ５）を備えたスイッチトキャパシタ回路（２）に対し、各部を駆動するためのクロック信号を生成するクロック信号生成回路であって、
第１動作周波数信号をマスタクロックにより同期させた第１同期クロック信号を生成する第１同期クロック回路（４（１））と、
第２動作周波数信号をマスタクロックにより同期させた第２同期クロック信号を生成する第２同期クロック回路（４（２））と、
前記第２同期クロック信号を遅延させることで、１つ以上のライズ及びフォールエッジ信号を生成するエッジ信号生成回路（６）と、
主に前記スイッチトキャパシタ回路を駆動するための第１クロック信号群を生成する第１クロック生成器（７）と、
前記チョッピング機能部を駆動するための第２クロック信号群を生成する第２クロック生成器（８）とを備え、
前記第１クロック信号群は、その周波数が前記第１同期クロック回路により規定され、そのライズ及びフォールエッジが前記エッジ信号生成回路により規定されて出力され、
前記第２クロック信号群は、その周波数が前記第２同期クロック回路により規定され、そのライズ及びフォールエッジが前記エッジ信号生成回路により規定されて出力されるクロック信号生成回路。
第１動作周波数信号をマスタクロックにより同期させた第１同期クロック信号を生成する第１同期クロック回路（４（１））と、
第２動作周波数信号をマスタクロックにより同期させた第２同期クロック信号を生成する第２同期クロック回路（４（２））と、
前記第２同期クロック信号を遅延させることで、１つ以上のライズ及びフォールエッジ信号を生成するエッジ信号生成回路（６）と、
主に前記スイッチトキャパシタ回路を駆動するための第１クロック信号群を生成する第１クロック生成器（７）と、
前記チョッピング機能部を駆動するための第２クロック信号群を生成する第２クロック生成器（８）とを備え、
前記第１クロック信号群は、その周波数が前記第１同期クロック回路により規定され、そのライズ及びフォールエッジが前記エッジ信号生成回路により規定されて出力され、
前記第２クロック信号群は、その周波数が前記第２同期クロック回路により規定され、そのライズ及びフォールエッジが前記エッジ信号生成回路により規定されて出力されるクロック信号生成回路。
【請求項4】
前記エッジ信号生成回路は、前記第２同期クロック信号を所定の位相量だけ移相した１つ以上の移相クロック信号も用いて、前記ライズ及びフォールエッジ信号を生成する請求項３記載のクロック信号生成回路。
【請求項5】
前記チョッピング機能部（ＣＳＷ１、ＣＳＷ２）は、前記スイッチトキャパシタ回路を構成するオペアンプの入力端子側及び出力端子側に配置されている請求項１から４の何れか一項に記載のクロック信号生成回路。
【請求項6】
前記チョッピング機能部（ＣＳＷ１～ＣＳＷ５）は、前記スイッチトキャパシタ回路を構成する入力コンデンサの入力側，前記スイッチトキャパシタ回路を構成するオペアンプの帰還コンデンサの両端，及び前記オペアンプの出力端子の後段に配置されている請求項１から４の何れか一項に記載のクロック信号生成回路。
【請求項7】
前記チョッピング機能部（ＣＳＷ１、ＣＳＷ２）は、前記スイッチトキャパシタ回路に基準電圧を付与する基準電圧回路を構成するオペアンプの入力端子側及び出力端子側に配置されている請求項１から４の何れか一項に記載のクロック信号生成回路。
【請求項8】
前記第２動作周波数信号は、前記第１動作周波数信号を整数分周して生成する請求項１から７の何れか一項に記載のクロック信号生成回路。
【請求項9】
外部クロック信号又は前記マスタクロック信号を分周して、前記第１動作周波数信号及び前記第２動作周波数信号を生成する分周回路（３、５）を備える請求項１から７の何れか一項に記載のクロック信号生成回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号をチョッピングする機能を備えたスイッチトキャパシタ回路に供給するクロック信号を生成する回路に関する。
【背景技術】
【0002】
例えば非特許文献１には、図１０に示すように、スイッチドキャパシタ回路を用いたΔΣ型のＡ／Ｄ変換器において、オフセット電圧を低減させるためチョッピングを行う構成が開示されている。Ａ／Ｄ変換器の内部にもスイッチがあることから、その内部スイッチをＯＮ／ＯＦＦするタイミング信号と、チョッピング用スイッチをＯＮ／ＯＦＦするタイミング信号とをマージすることで、内部スイッチとチョッピング用スイッチとをマージする構成も開示されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】L. Xu, J. H. Huijsing and K. A. A. Makinwa, "A ±4-A High-Side Current Sensor With 0.9% Gain Error From ?40 °C to 85 °C Using an Analog Temperature Compensation Technique," in IEEE Journal of Solid-State Circuits, vol. 53, no. 12, pp. 3368-3376, Dec. 2018.
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、非特許文献１に開示されている構成では、同一のエッジを生成する回路からそれぞれの信号を作成していないため、スイッチドキャパシタにおけるＯＮ／ＯＦＦタイミングと、チョッピング信号のＯＮ／ＯＦＦタイミングが前後する可能性があり、両者のＯＮ／ＯＦＦタイミングの順序が保証されない。ΔΣ型のＡ／Ｄ変換器を構成する際に、両者のＯＮ／ＯＦＦタイミングが前後すると、Ａ／Ｄ変換器の出力誤差に影響してしまう。
【0005】
本発明は上記事情に鑑みてなされたものであり、その目的は、スイッチドキャパシタ信号とチョッピング信号とについて、両者のＯＮ／ＯＦＦタイミングの順序を保証できるようにクロック信号を生成できるクロック信号生成回路を提供することにある。
【課題を解決するための手段】
【0006】
請求項１記載のクロック信号生成回路によれば、第１、第２同期クロック回路は、それぞれ第１、第２動作周波数信号をマスタクロックにより同期させた第１、第２同期クロック信号を生成する。エッジ信号生成回路は、第１同期クロック信号を遅延させることで、１つ以上のライズ及びフォールエッジ信号を生成する。第１クロック生成器で生成される第１クロック信号群は、その周波数記第１同期クロック回路により規定され、そのライズ及びフォールエッジがエッジ信号生成回路により規定される。また、第２クロック生成器で生成される第２クロック信号群は、その周波数が第２同期クロック回路により規定され、そのライズ及びフォールエッジがエッジ信号生成回路により規定される。
【0007】
このように構成すれば、主にスイッチトキャパシタ回路を駆動するための第１クロック信号群と、チョッピング機能部を駆動するための第２クロック信号群とは、それぞれの周波数が第１、第２同期クロック回路により個別に規定されるので、各周波数を柔軟に設定できる。そして、第１、第２クロック信号群のライズ及びフォールエッジは、何れもエッジ信号生成回路により規定されるので、両信号群のエッジタイミングは、ライズ及びフォールエッジ信号に合わせて同期させることができる。
【0008】
また、請求項３記載のクロック信号生成回路によれば、エッジ信号生成回路が、第２同期クロック信号を遅延させることで、１つ以上のライズ及びフォールエッジ信号を生成する点を除いて、請求項１記載のクロック信号生成回路と同様である。したがって、請求項１と同様の効果が得られる。
【図面の簡単な説明】
【0009】
【図1】第１実施形態において、スイッチドキャパシタシステムの構成を示す機能ブロック図
【図2】スイッチドキャパシタ回路を示す図
【図3】各部の信号波形を示すタイミングチャート
【図4】スイッチドキャパシタ回路に供給される各スイッチのＯＮ／ＯＦＦ制御信号の波形を示すタイミングチャート
【図5】第２実施形態において、スイッチドキャパシタシステムの構成を示す機能ブロック図
【図6】各部の信号波形を示すタイミングチャート
【図7】第３実施形態において、スイッチドキャパシタシステムの一部の構成を示す機能ブロック図
【図8】チョッピング機能部の配置のバリエーションである第４実施形態を示す図
【図9】チョッピング機能部の配置のバリエーションである第５実施形態を示す図
【図10】従来技術を示す図
【発明を実施するための形態】
【0010】
（第１実施形態）
図１及び図２に示すように、本実施形態のスイッチドキャパシタシステム１は、チョッピング機能部を備えたスイッチトキャパシタ回路２に対して、各部を駆動するためのクロック信号を生成して供給する構成である。スイッチトキャパシタ回路２は、例えばΔΣＡ／Ｄ変換器を構成するために適用される。ΔΣＡ／Ｄ変換器の動作の詳細については、例えば特許第６７５３３３０号等に記載されている。
図１及び図２に示すように、本実施形態のスイッチドキャパシタシステム１は、チョッピング機能部を備えたスイッチトキャパシタ回路２に対して、各部を駆動するためのクロック信号を生成して供給する構成である。スイッチトキャパシタ回路２は、例えばΔΣＡ／Ｄ変換器を構成するために適用される。ΔΣＡ／Ｄ変換器の動作の詳細については、例えば特許第６７５３３３０号等に記載されている。
【0011】
スイッチトキャパシタ回路２を構成するオペアンプＯＰの出力端子は、積分容量Ｃｆを介してオペアンプＯＰの反転入力端子に接続されている。オペアンプＯＰの非反転入力端子はグランドに接続されている。サンプリング容量Ｃｓの一端は、スイッチＳＳ１を介してアナログ信号Ｖｉｎの入力端子に接続されていると共に、スイッチＳＳ２を介してグランドに接続されている。サンプリング容量Ｃｓの他端は、スイッチＳＳ３を介してグランドに接続されていると共に、スイッチＳＳ４を介してオペアンプＯＰの反転入力端子に接続されている。
【0012】
ＤＡＣは、Ｄ／Ａ変換器として動作するための参照電圧を示している。ＤＡＣ容量Ｃｄの一端には、スイッチＳＤ１を介してＤＡＣが印加され、ＤＡＣ容量Ｃｄの他端は、サンプリング容量ＣｓとスイッチＳＳ４との共通接続点に接続されている。チョッピング機能部であるチョッピング用スイッチＣＳＷ１は、オペアンプＯＰの入力端子側に配置されており、チョッピング用スイッチＣＳＷ２は、オペアンプＯＰの出力端子側に配置されている。
【0013】
マスタクロック信号は、第１分周期生成回路３及び同期回路４に入力されている。第１分周期生成回路３において分周されたクロック信号は、スイッチトキャパシタ回路２において、ΔΣＡ／Ｄ変換器の動作に必要な周波数のクロック信号となる（図３（１）、（２）参照）。以下、Ａ／Ｄ変換器の動作を「ＡＤＣ動作」と称する。また、ＡＤＣ動作に必要な周波数のクロック信号を、ＡＤＣ動作周波数信号と称する。ＡＤＣ動作周波数信号は、第１動作周波数信号である。
【0014】
ＡＤＣ動作周波数信号は、同期回路４及び第２分周期生成回路５に入力されている。第２分周期生成回路５において分周されたクロック信号は、スイッチトキャパシタ回路２において、チョッピング動作に必要な周波数のクロック信号となる（図３（３）参照）。このクロック信号を、チョッピング周波数信号と称する。チョッピング周波数信号も、同期回路４に入力されている。チョッピング周波数信号は、第２動作周波数信号である。
【0015】
同期回路４は、ＡＤＣ動作周波数信号及びチョッピング周波数信号を、それぞれマスタクロック信号に同期させて出力する（図３（４）、（５）参照）。同期されたＡＤＣ動作周波数信号は、ＯＮ／ＯＦＦエッジ生成器６及びスイッチトキャパシタ用クロック生成器７に入力され、同期させたチョッピング周波数信号は、チョッピング用クロック生成器８に入力されている。
【0016】
尚、同期回路４は実際には２分されており、ＡＤＣ動作周波数信号を同期させる側が第１クロック同期回路４（１）、チョッピング周波数信号を同期させる側が第２クロック同期回路４（２）となっている。そして、マスタクロック信号に同期させたＡＤＣ動作周波数信号は第１同期クロック信号であり、マスタクロック信号に同期させたチョッピング周波数信号は第２同期クロック信号である。
【0017】
エッジ信号生成回路であるＯＮ／ＯＦＦエッジ生成器６は、入力されたＡＤＣ動作周波数信号をそのまま出力すると共に、当該信号を段階的に遅延させた信号をＯＮ／ＯＦＦエッジ信号として（図３（６）参照）、それぞれが第１クロック生成器及び第２クロック生成器である、スイッチトキャパシタ用クロック生成器７及びチョッピング用クロック生成器８に出力する。これらのクロック生成器７及び８では、それぞれスイッチトキャパシタ回路２を動作させるための信号と、チョッピング機能部を動作させるための信号とが生成されて（図３（７）、（８）参照）スイッチトキャパシタ回路２に供給される。
【0018】
図４に示すスイッチトキャパシタ用信号（７）のΦ１、Φ１ｄ、Φ２、Φ２ｄは、それぞれスイッチＳＳ３、ＳＳ１、ＳＳ４、ＳＤ１のＯＮ／ＯＦＦを制御する信号であり、第１クロック信号群に相当する。また、同図に示すチョッピング用信号（８）は、チョッピング用スイッチＣＳＷ１、ＣＳＷ２のＯＮ／ＯＦＦを制御する信号であり、第２クロック信号群に相当する。
【0019】
以上のように本実施形態によれば、スイッチドキャパシタシステム１において、第１同期クロック回路４（１）、第２同期クロック回路４（２）は、それぞれＡＤＣ動作周波数信号、チョッピング周波数信号をマスタクロックにより同期させたクロック信号を生成する。ＯＮ／ＯＦＦエッジ生成器６は、ＡＤＣ動作周波数信号を遅延させることで、複数のライズ及びフォールエッジ信号を生成する。スイッチドキャパシタ用クロック生成器７で生成されるスイッチドキャパシタ用信号は、その周波数が第１同期クロック回路４（１）により規定され、そのライズ及びフォールエッジがＯＮ／ＯＦＦエッジ生成器６により規定される。また、チョッピング用クロック生成器８で生成されるチョッピング用信号は、その周波数が第２同期クロック回路４（２）により規定され、そのライズ及びフォールエッジがＯＮ／ＯＦＦエッジ生成器６により規定される。
【0020】
このように構成すれば、スイッチトキャパシタ回路２を駆動するためのスイッチドキャパシタ用信号と、チョッピング用スイッチＣＳＷ１、ＣＳＷ２を駆動するためのチョッピング用信号とは、それぞれの周波数が第１、第２同期クロック回路により個別に規定されるので、各周波数を柔軟に設定できる。そして、スイッチドキャパシタ用信号及びチョッピング用信号のライズ及びフォールエッジは、何れもＯＮ／ＯＦＦエッジ生成器６により規定されるので、両信号のエッジタイミングは、ライズ及びフォールエッジ信号に合わせて同期させることができる。
そして、上記のように両信号のエッジタイミングを同期させることで、スイッチドキャパシタ用信号とチョッピング用信号とのＯＮ／ＯＦＦタイミングの順序が所期通りとなるので、Ａ／Ｄ変換動作を正しく行うことが可能になる。
そして、上記のように両信号のエッジタイミングを同期させることで、スイッチドキャパシタ用信号とチョッピング用信号とのＯＮ／ＯＦＦタイミングの順序が所期通りとなるので、Ａ／Ｄ変換動作を正しく行うことが可能になる。
【0021】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図５に示す第２実施形態のスイッチドキャパシタシステム１１は、同期回路４とクロック生成器７及び８との間におけるＯＮ／ＯＦＦエッジ生成器６の配置が、スイッチドキャパシタシステム１とは相違している。すなわち、同期回路４（１）において同期されたＡＤＣ動作周波数信号は、直接スイッチトキャパシタ用クロック生成器７に入力されている。そして、同期回路４（２）において同期されたチョッピング周波数信号は、ＯＮ／ＯＦＦエッジ生成器６及びチョッピング用クロック生成器８に入力されている。
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図５に示す第２実施形態のスイッチドキャパシタシステム１１は、同期回路４とクロック生成器７及び８との間におけるＯＮ／ＯＦＦエッジ生成器６の配置が、スイッチドキャパシタシステム１とは相違している。すなわち、同期回路４（１）において同期されたＡＤＣ動作周波数信号は、直接スイッチトキャパシタ用クロック生成器７に入力されている。そして、同期回路４（２）において同期されたチョッピング周波数信号は、ＯＮ／ＯＦＦエッジ生成器６及びチョッピング用クロック生成器８に入力されている。
【0022】
これにより、図６に示すように、ＯＮ／ＯＦＦエッジ生成器６が出力するＯＮ／ＯＦＦエッジ信号（６）は、チョッピング周波数信号及び当該信号を段階的に遅延させた信号となっている。以上のように構成される第２実施形態による場合も、第１実施形態と同様の効果が得られる。
【0023】
（第３実施形態）
第１実施形態では、ＡＤＣ動作周波数信号は、第２分周期生成回路５がＡＤＣ動作周波数信号を分周することでチョッピング周波数信号を生成したが、図７に示す第３実施形態では、第２分周期生成回路５がマスタクロック信号を分周してチョッピング周波数信号を生成する。
第１実施形態では、ＡＤＣ動作周波数信号は、第２分周期生成回路５がＡＤＣ動作周波数信号を分周することでチョッピング周波数信号を生成したが、図７に示す第３実施形態では、第２分周期生成回路５がマスタクロック信号を分周してチョッピング周波数信号を生成する。
【0024】
（第４実施形態）
第４実施形態は、スイッチドキャパシタ回路におけるチョッピング機能部の配置のバリエーションを示す。図８に示すスイッチドキャパシタシステム１２では、ＤＡＣとＤＡＣ容量Ｃｄとの間にチョッピング用スイッチＣＳＷ１を配置し、入力電圧Ｖｉｎとサンプリング容量Ｃｓとの間にチョッピング用スイッチＣＳＷ２を配置している。更に、積分容量Ｃｆの両端に、チョッピング用スイッチＣＳＷ３及びＣＳＷ４を配置し、オペアンプＯＰの出力端子に、チョッピング用スイッチＣＳＷ５を配置している。
第４実施形態は、スイッチドキャパシタ回路におけるチョッピング機能部の配置のバリエーションを示す。図８に示すスイッチドキャパシタシステム１２では、ＤＡＣとＤＡＣ容量Ｃｄとの間にチョッピング用スイッチＣＳＷ１を配置し、入力電圧Ｖｉｎとサンプリング容量Ｃｓとの間にチョッピング用スイッチＣＳＷ２を配置している。更に、積分容量Ｃｆの両端に、チョッピング用スイッチＣＳＷ３及びＣＳＷ４を配置し、オペアンプＯＰの出力端子に、チョッピング用スイッチＣＳＷ５を配置している。
【0025】
（第５実施形態）
図９に示す第５実施形態も、第４実施形態と同様に、チョッピング機能部の配置のバリエーションを示す。第５実施形態のスイッチドキャパシタシステム１３では、参照電圧ＤＡＣを、バンドギャップ基準電圧回路１４により生成している。電源とグランドとの間には、電流源１５、抵抗素子Ｒ１及びＲ２、ダイオードＤ１の直列回路が接続されている。また、その直列回路には、抵抗素子Ｒ３及びダイオードＤ２の直列回路が並列に接続されている。
図９に示す第５実施形態も、第４実施形態と同様に、チョッピング機能部の配置のバリエーションを示す。第５実施形態のスイッチドキャパシタシステム１３では、参照電圧ＤＡＣを、バンドギャップ基準電圧回路１４により生成している。電源とグランドとの間には、電流源１５、抵抗素子Ｒ１及びＲ２、ダイオードＤ１の直列回路が接続されている。また、その直列回路には、抵抗素子Ｒ３及びダイオードＤ２の直列回路が並列に接続されている。
【0026】
ここで、スイッチドキャパシタ回路２を構成するオペアンプをＯＰ１とし、基準電圧回路１４に使用されるオペアンプをＯＰ２とする。抵抗素子Ｒ１及びＲ２の共通接続点は、オペアンプＯＰ２の反転入力端子に接続されており、ダイオードＤ２のアノードは、オペアンプＯＰ２の非反転入力端子に接続されている。オペアンプＯＰ２の出力端子は、抵抗素子Ｒ１及びＲ３の共通接続点に接続されていると共に、参照電圧ＤＡＣを供給する端子となる。そして、チョッピング用スイッチＣＳＷ１、ＣＳＷ２は、オペアンプＯＰ１に替えて、オペアンプＯＰ２の入力端子側と出力端子側とにそれぞれ配置されている。
【0027】
（その他の実施形態）
スイッチドキャパシタ回路は、ΔΣＡ／Ｄ変換器を構成するものに限らない。
エッジ信号生成回路が生成するライズ及びフォールエッジ信号は、それぞれ１つ以上であれば良い。
チョッピング周波数信号は、ＡＤＣ動作周波数信号を２分周したものに限らない。
マスタクロック信号に替えて、外部クロック信号を用いても良い。
スイッチドキャパシタ回路は、ΔΣＡ／Ｄ変換器を構成するものに限らない。
エッジ信号生成回路が生成するライズ及びフォールエッジ信号は、それぞれ１つ以上であれば良い。
チョッピング周波数信号は、ＡＤＣ動作周波数信号を２分周したものに限らない。
マスタクロック信号に替えて、外部クロック信号を用いても良い。
【0028】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【0029】
図面中、１はスイッチドキャパシタシステム、２はスイッチトキャパシタ回路、３は第１分周期生成回路、４（１）は第１クロック同期回路、４（２）は第２クロック同期回路、５は第２分周期生成回路、６はＯＮ／ＯＦＦエッジ生成器、７はスイッチトキャパシタ用クロック生成器、８はチョッピング用クロック生成器、ＣＳＷ１、ＣＳＷ２はチョッピング用スイッチを示す。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】