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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023006583
(43)【公開日】2023-01-18
(54)【発明の名称】炭化ケイ素半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20230111BHJP
H01L 29/12 20060101ALI20230111BHJP
H01L 21/336 20060101ALI20230111BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 652F
H01L29/78 652S
H01L29/78 653A
H01L29/78 652J
H01L29/78 658F
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2021109264
(22)【出願日】2021-06-30
(71)【出願人】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】末松 知夏
(72)【発明者】
【氏名】須藤 建瑠
(72)【発明者】
【氏名】小林 慶亮
(57)【要約】
【課題】ＳｉＣエピタキシャル基板の上面に形成されたトレンチを有する縦型のＳｉＣパワーＭＩＳＦＥＴを備えた炭化ケイ素半導体装置の性能を向上させる。
【解決手段】半導体層の上面に形成され、半導体層の上面に沿う第１方向において対向する側面９ａおよび側面９ｂを備えたトレンチ９と、トレンチ９の内側に絶縁膜７を介して形成されたゲート電極２と、側面９ａに接するボディ層５と、トレンチ９の底面の側面９ａ側の角部を覆い、トレンチ９の底面の側面９ｂ側の角部から離間するガード領域８と、を有し、第１方向において、側面９ｂを覆う絶縁膜７の膜厚は、側面９ａを覆う絶縁膜７の膜厚よりも大きい炭化ケイ素半導体装置を形成する。
【選択図】図３
【解決手段】半導体層の上面に形成され、半導体層の上面に沿う第１方向において対向する側面９ａおよび側面９ｂを備えたトレンチ９と、トレンチ９の内側に絶縁膜７を介して形成されたゲート電極２と、側面９ａに接するボディ層５と、トレンチ９の底面の側面９ａ側の角部を覆い、トレンチ９の底面の側面９ｂ側の角部から離間するガード領域８と、を有し、第１方向において、側面９ｂを覆う絶縁膜７の膜厚は、側面９ａを覆う絶縁膜７の膜厚よりも大きい炭化ケイ素半導体装置を形成する。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１導電型の炭化ケイ素基板と、
前記炭化ケイ素基板上に形成され、炭化ケイ素を含む前記第１導電型の半導体層と、
前記半導体層の上面に形成された、前記第１導電型の第１半導体領域と、
前記半導体層内において前記第１半導体領域の下端から前記半導体層の途中深さに亘って形成された、前記第１導電型と異なる第２導電型の第２半導体領域と、
前記第２半導体領域の下の前記半導体層内に形成された、前記第１導電型の第３半導体領域と、
前記半導体層の前記上面から前記第３半導体領域の途中深さに亘って形成され、前記半導体層の前記上面に沿う第１方向において対向する第１側面および第２側面を備えたトレンチと、
前記トレンチの内側に絶縁膜を介して形成されたゲート電極と、
前記炭化ケイ素基板内に形成された、前記第１導電型の第４半導体領域と、
前記第２半導体領域よりも下の前記第３半導体領域内に形成された前記第２導電型の第５半導体領域と、
を有し、
前記第１半導体領域、前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
前記第１側面は、前記第２半導体領域に接し、前記トレンチと、前記トレンチに接する前記第５半導体領域とのそれぞれは、前記第１方向に複数並んで形成され、
前記第１方向において、前記第１側面と前記第２側面とは、交互に配置され、
前記絶縁膜は、前記第１側面を覆う第１絶縁膜、前記第２側面を覆う第２絶縁膜、および、前記トレンチの底面を覆う第３絶縁膜を有し、
前記第１方向において、前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも大きく、
前記第５半導体領域は、前記トレンチの前記第１側面と前記底面の一部とに亘る第１面に接し、前記トレンチの前記第２側面と前記底面の他の一部とに亘る第２面から離間している、炭化ケイ素半導体装置。
前記炭化ケイ素基板上に形成され、炭化ケイ素を含む前記第１導電型の半導体層と、
前記半導体層の上面に形成された、前記第１導電型の第１半導体領域と、
前記半導体層内において前記第１半導体領域の下端から前記半導体層の途中深さに亘って形成された、前記第１導電型と異なる第２導電型の第２半導体領域と、
前記第２半導体領域の下の前記半導体層内に形成された、前記第１導電型の第３半導体領域と、
前記半導体層の前記上面から前記第３半導体領域の途中深さに亘って形成され、前記半導体層の前記上面に沿う第１方向において対向する第１側面および第２側面を備えたトレンチと、
前記トレンチの内側に絶縁膜を介して形成されたゲート電極と、
前記炭化ケイ素基板内に形成された、前記第１導電型の第４半導体領域と、
前記第２半導体領域よりも下の前記第３半導体領域内に形成された前記第２導電型の第５半導体領域と、
を有し、
前記第１半導体領域、前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
前記第１側面は、前記第２半導体領域に接し、前記トレンチと、前記トレンチに接する前記第５半導体領域とのそれぞれは、前記第１方向に複数並んで形成され、
前記第１方向において、前記第１側面と前記第２側面とは、交互に配置され、
前記絶縁膜は、前記第１側面を覆う第１絶縁膜、前記第２側面を覆う第２絶縁膜、および、前記トレンチの底面を覆う第３絶縁膜を有し、
前記第１方向において、前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも大きく、
前記第５半導体領域は、前記トレンチの前記第１側面と前記底面の一部とに亘る第１面に接し、前記トレンチの前記第２側面と前記底面の他の一部とに亘る第２面から離間している、炭化ケイ素半導体装置。
【請求項2】
請求項１に記載の炭化ケイ素半導体装置において、
前記第１面は、前記電界効果トランジスタの主たる通電経路であるチャネルが形成される面である、炭化ケイ素半導体装置。
前記第１面は、前記電界効果トランジスタの主たる通電経路であるチャネルが形成される面である、炭化ケイ素半導体装置。
【請求項3】
請求項１に記載の炭化ケイ素半導体装置において、
前記第１方向において、前記トレンチの前記第２側面と前記底面との境界から、前記トレンチの前記底面と前記第５半導体領域との境界までの距離は、前記第１方向における前記第２絶縁膜の前記膜厚よりも小さい、炭化ケイ素半導体装置。
前記第１方向において、前記トレンチの前記第２側面と前記底面との境界から、前記トレンチの前記底面と前記第５半導体領域との境界までの距離は、前記第１方向における前記第２絶縁膜の前記膜厚よりも小さい、炭化ケイ素半導体装置。
【請求項4】
請求項１に記載の炭化ケイ素半導体装置において、
前記半導体層の前記上面に対し垂直な方向において、前記第５半導体領域の上面から前記トレンチの前記底面までの距離は、前記第３絶縁膜の膜厚よりも大きい、炭化ケイ素半導体装置。
前記半導体層の前記上面に対し垂直な方向において、前記第５半導体領域の上面から前記トレンチの前記底面までの距離は、前記第３絶縁膜の膜厚よりも大きい、炭化ケイ素半導体装置。
【請求項5】
請求項１に記載の炭化ケイ素半導体装置において、
前記第１絶縁膜の前記膜厚は、前記第３絶縁膜の膜厚よりも小さい、炭化ケイ素半導体装置。
前記第１絶縁膜の前記膜厚は、前記第３絶縁膜の膜厚よりも小さい、炭化ケイ素半導体装置。
【請求項6】
請求項１に記載の炭化ケイ素半導体装置において、
前記第２半導体領域と前記第５半導体領域との間の前記半導体層内に、前記第１導電型の第６半導体領域をさらに有し、
前記第６半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも低く、前記第３半導体領域の不純物濃度よりも高い、炭化ケイ素半導体装置。
前記第２半導体領域と前記第５半導体領域との間の前記半導体層内に、前記第１導電型の第６半導体領域をさらに有し、
前記第６半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも低く、前記第３半導体領域の不純物濃度よりも高い、炭化ケイ素半導体装置。
【請求項7】
請求項１に記載の炭化ケイ素半導体装置において、
前記半導体層上に形成され、前記第１半導体領域に接続されたソース電極と、
前記第１方向において隣り合う前記第５半導体領域同士の間に形成された、前記第１導電型の第７半導体領域と、
をさらに有し、
前記第５半導体領域および前記第７半導体領域のそれぞれは、前記半導体層の前記上面に沿う方向であって、平面視で前記第１方向に交わる第２方向に延在し、
前記ソース電極は、前記第１方向に延在し、前記第２方向に複数並んで配置されている、炭化ケイ素半導体装置。
前記半導体層上に形成され、前記第１半導体領域に接続されたソース電極と、
前記第１方向において隣り合う前記第５半導体領域同士の間に形成された、前記第１導電型の第７半導体領域と、
をさらに有し、
前記第５半導体領域および前記第７半導体領域のそれぞれは、前記半導体層の前記上面に沿う方向であって、平面視で前記第１方向に交わる第２方向に延在し、
前記ソース電極は、前記第１方向に延在し、前記第２方向に複数並んで配置されている、炭化ケイ素半導体装置。
【請求項8】
請求項１に記載の炭化ケイ素半導体装置において、
前記半導体層上に形成され、前記第１半導体領域に接続されたソース電極をさらに有し、
複数の前記トレンチのそれぞれは、前記半導体層の前記上面に沿う方向であって、平面視で前記第１方向に交わる第２方向に延在し、
前記ソース電極は、前記第１方向に延在している、炭化ケイ素半導体装置。
前記半導体層上に形成され、前記第１半導体領域に接続されたソース電極をさらに有し、
複数の前記トレンチのそれぞれは、前記半導体層の前記上面に沿う方向であって、平面視で前記第１方向に交わる第２方向に延在し、
前記ソース電極は、前記第１方向に延在している、炭化ケイ素半導体装置。
【請求項9】
（ａ）第１導電型の炭化ケイ素基板と、前記炭化ケイ素基板上に形成され、炭化ケイ素を含み、内部に第１導電型の第３半導体領域を有する前記第１導電型の半導体層とを備えた半導体基板を用意する工程、
（ｂ）前記半導体層の上面に、前記第１導電型の第１半導体領域を形成し、前記半導体層内において前記第１半導体領域の下端から前記半導体層の途中深さに亘って、前記第１導電型と異なる第２導電型の第２半導体領域を形成し、前記第２半導体領域よりも下の前記第３半導体領域内に前記第２導電型の第５半導体領域を複数形成する工程、
（ｃ）前記半導体層の前記上面から前記第３半導体領域の途中深さに亘って、前記半導体層の前記上面に沿う第１方向において対向する第１側面および第２側面を備えたトレンチを複数形成する工程、
（ｄ）前記トレンチ９の側面および底面を覆う第１絶縁膜を形成する工程、
（ｅ）前記トレンチの内側に、前記第１絶縁膜を介して導電膜を形成する工程、
（ｆ）前記導電膜のうち、前記第２側面と対向する部分を除去することで、前記導電膜から成るゲート電極を形成する工程、
（ｇ）前記（ｆ）工程で前記導電膜を除去した前記トレンチ内の領域に、第２絶縁膜を埋め込む工程、
を有し、
前記炭化ケイ素基板は、内部に前記第１導電型の第４半導体領域を備え、
前記第１半導体領域、前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
前記第１側面は、前記第２半導体領域に接し、前記トレンチと、前記トレンチに接する前記第５半導体領域とのそれぞれは、前記第１方向に複数並んで形成され、
前記第１方向において、前記第１側面と前記第２側面とは、交互に配置され、
前記第５半導体領域は、前記トレンチの前記第１側面と前記底面の一部とに亘る第１面に接し、前記トレンチの前記第２側面と前記底面の他の一部とに亘る第２面から離間している、炭化ケイ素半導体装置の製造方法。
（ｂ）前記半導体層の上面に、前記第１導電型の第１半導体領域を形成し、前記半導体層内において前記第１半導体領域の下端から前記半導体層の途中深さに亘って、前記第１導電型と異なる第２導電型の第２半導体領域を形成し、前記第２半導体領域よりも下の前記第３半導体領域内に前記第２導電型の第５半導体領域を複数形成する工程、
（ｃ）前記半導体層の前記上面から前記第３半導体領域の途中深さに亘って、前記半導体層の前記上面に沿う第１方向において対向する第１側面および第２側面を備えたトレンチを複数形成する工程、
（ｄ）前記トレンチ９の側面および底面を覆う第１絶縁膜を形成する工程、
（ｅ）前記トレンチの内側に、前記第１絶縁膜を介して導電膜を形成する工程、
（ｆ）前記導電膜のうち、前記第２側面と対向する部分を除去することで、前記導電膜から成るゲート電極を形成する工程、
（ｇ）前記（ｆ）工程で前記導電膜を除去した前記トレンチ内の領域に、第２絶縁膜を埋め込む工程、
を有し、
前記炭化ケイ素基板は、内部に前記第１導電型の第４半導体領域を備え、
前記第１半導体領域、前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
前記第１側面は、前記第２半導体領域に接し、前記トレンチと、前記トレンチに接する前記第５半導体領域とのそれぞれは、前記第１方向に複数並んで形成され、
前記第１方向において、前記第１側面と前記第２側面とは、交互に配置され、
前記第５半導体領域は、前記トレンチの前記第１側面と前記底面の一部とに亘る第１面に接し、前記トレンチの前記第２側面と前記底面の他の一部とに亘る第２面から離間している、炭化ケイ素半導体装置の製造方法。
【請求項10】
（ａ）第１導電型の炭化ケイ素基板と、前記炭化ケイ素基板上に形成され、炭化ケイ素を含み、内部に第１導電型の第３半導体領域を有する前記第１導電型の半導体層とを備えた半導体基板を用意する工程、
（ｂ）前記半導体層の上面に、前記第１導電型の第１半導体領域を形成し、前記半導体層内において前記第１半導体領域の下端から前記半導体層の途中深さに亘って、前記第１導電型と異なる第２導電型の第２半導体領域を形成し、前記第２半導体領域よりも下の前記第３半導体領域内に前記第２導電型の第５半導体領域を複数形成する工程、
（ｃ）前記半導体層の前記上面から前記第３半導体領域の途中深さに亘って、前記半導体層の前記上面に沿う第１方向において対向する第１側面および第２側面を備えたトレンチを複数形成する工程、
（ｄ）前記第１側面を覆う第１絶縁膜と、前記第２側面を覆い、前記第１絶縁膜よりも前記第１方向における膜厚が大きい第２絶縁膜と、前記トレンチの底面を覆う第３絶縁膜とを有する絶縁膜を形成する工程、
（ｅ）前記トレンチの内側に、前記絶縁膜を介してゲート電極を形成する工程、
を有し、
前記炭化ケイ素基板は、内部に前記第１導電型の第４半導体領域を備え、
前記第１半導体領域、前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
前記第１側面は、前記第２半導体領域に接し、前記トレンチと、前記トレンチに接する前記第５半導体領域とのそれぞれは、前記第１方向に複数並んで形成され、
前記第１方向において、前記第１側面と前記第２側面とは、交互に配置され、
前記第５半導体領域は、前記トレンチの前記第１側面と前記底面の一部とに亘る第１面に接し、前記トレンチの前記第２側面と前記底面の他の一部とに亘る第２面から離間している、炭化ケイ素半導体装置の製造方法。
（ｂ）前記半導体層の上面に、前記第１導電型の第１半導体領域を形成し、前記半導体層内において前記第１半導体領域の下端から前記半導体層の途中深さに亘って、前記第１導電型と異なる第２導電型の第２半導体領域を形成し、前記第２半導体領域よりも下の前記第３半導体領域内に前記第２導電型の第５半導体領域を複数形成する工程、
（ｃ）前記半導体層の前記上面から前記第３半導体領域の途中深さに亘って、前記半導体層の前記上面に沿う第１方向において対向する第１側面および第２側面を備えたトレンチを複数形成する工程、
（ｄ）前記第１側面を覆う第１絶縁膜と、前記第２側面を覆い、前記第１絶縁膜よりも前記第１方向における膜厚が大きい第２絶縁膜と、前記トレンチの底面を覆う第３絶縁膜とを有する絶縁膜を形成する工程、
（ｅ）前記トレンチの内側に、前記絶縁膜を介してゲート電極を形成する工程、
を有し、
前記炭化ケイ素基板は、内部に前記第１導電型の第４半導体領域を備え、
前記第１半導体領域、前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
前記第１側面は、前記第２半導体領域に接し、前記トレンチと、前記トレンチに接する前記第５半導体領域とのそれぞれは、前記第１方向に複数並んで形成され、
前記第１方向において、前記第１側面と前記第２側面とは、交互に配置され、
前記第５半導体領域は、前記トレンチの前記第１側面と前記底面の一部とに亘る第１面に接し、前記トレンチの前記第２側面と前記底面の他の一部とに亘る第２面から離間している、炭化ケイ素半導体装置の製造方法。
【請求項11】
請求項１０に記載の炭化ケイ素半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記トレンチ内に第４絶縁膜を埋め込む工程、
（ｄ２）前記第４絶縁膜の一部を異方性エッチングにより除去することで、前記第１側面を露出させる工程、
（ｄ３）前記（ｄ２）工程の後、前記第１側面を覆う前記第１絶縁膜を形成する工程、
を有し、
前記第２絶縁膜は、前記第４絶縁膜を含み、
前記第３絶縁膜は、前記第４絶縁膜または前記第１絶縁膜のいずれか一方または両方を含む、炭化ケイ素半導体装置の製造方法。
前記（ｄ）工程は、
（ｄ１）前記トレンチ内に第４絶縁膜を埋め込む工程、
（ｄ２）前記第４絶縁膜の一部を異方性エッチングにより除去することで、前記第１側面を露出させる工程、
（ｄ３）前記（ｄ２）工程の後、前記第１側面を覆う前記第１絶縁膜を形成する工程、
を有し、
前記第２絶縁膜は、前記第４絶縁膜を含み、
前記第３絶縁膜は、前記第４絶縁膜または前記第１絶縁膜のいずれか一方または両方を含む、炭化ケイ素半導体装置の製造方法。
【請求項12】
請求項１０に記載の炭化ケイ素半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記トレンチ内に第４絶縁膜を埋め込む工程、
（ｄ２）前記第４絶縁膜の一部を等方性エッチングにより除去することで、前記第１側面を露出させる工程、
（ｄ３）前記（ｄ２）工程の後、前記第１側面を覆う前記第１絶縁膜を形成する工程、
を有し、
前記第２絶縁膜は、前記第４絶縁膜を含み、
前記第３絶縁膜は、前記第４絶縁膜または前記第１絶縁膜のいずれか一方または両方を含む、炭化ケイ素半導体装置の製造方法。
前記（ｄ）工程は、
（ｄ１）前記トレンチ内に第４絶縁膜を埋め込む工程、
（ｄ２）前記第４絶縁膜の一部を等方性エッチングにより除去することで、前記第１側面を露出させる工程、
（ｄ３）前記（ｄ２）工程の後、前記第１側面を覆う前記第１絶縁膜を形成する工程、
を有し、
前記第２絶縁膜は、前記第４絶縁膜を含み、
前記第３絶縁膜は、前記第４絶縁膜または前記第１絶縁膜のいずれか一方または両方を含む、炭化ケイ素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワー半導体装置である炭化ケイ素半導体装置であって、特にトレンチ構造を有するもの、および、その製造方法に関する。
【背景技術】
【0002】
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待され、ＳｉＣパワーデバイスの開発が進められている。
【0003】
特許文献１（特開２０１５－７２９９９号公報）には、炭化ケイ素から成るｎ型の基板と、基板上のｎ型のドリフト層と、ドリフト層の上にストライプ状の複数形成されたトレンチとを有する半導体装置が記載されている。ここでは、各トレンチ内に絶縁膜を介して形成されたゲート電極と、ドリフト層上に形成され、ドリフト層よりも不純物濃度が高いｎ型の電流分散層とを有することが記載されている。当該ゲート電極は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成しており、トレンチの底部はｐ型のボトム層により覆われている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１５－７２９９９号公報
【特許文献2】特開２０２１－１２９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
トレンチを有する構造は、チャネルの面積の増大が可能であり、オン抵抗の減少が期待される。しかし一般的に、オン抵抗と耐圧はトレードオフの関係がある。また、トレンチ内の絶縁膜には大きな電界が掛かるため、絶縁膜の電界を緩和することも重要である。絶縁膜における電界を緩和する技術として、例えば特許文献１や特許文献２に記載されているように、トレンチの底部をp型層で覆う事が有効である。
【0006】
しかし、トレンチの底部全体を覆うｐ型層を形成すると、隣り合うトレンチ同士の間隔を大きく確保する必要が生じるため、セルピッチが大きくなる。また、特許文献１では、トレンチ底部のｐ型層の電位が浮遊していることに起因して、サージによりゲート絶縁膜が破壊されることを防ぐため、トレンチとトレンチとの間にさらにｐ型層を形成している。このｐ型層はセルピッチを大きくし、さらに、当該ｐ型層から空乏層が形成されるため、オン抵抗が増加する。
【0007】
特許文献２には、特許文献１の構造をベースにチャネルを縦方向とし、かつトレンチの底部がｐ型のボトム層により覆われている構造が記載されている。しかし、特許文献２の構造では、低オン抵抗を目指してセルピッチを詰める際、トレンチ間隔がＪＦＥＴ領域の幅に影響し、ＪＦＥＴ抵抗が高くなる問題がある。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
一実施の形態である炭化ケイ素半導体装置は、半導体層の上面に形成され、半導体層の上面に沿う第１方向において対向する第１側面および第２側面を備えたトレンチと、トレンチの内側に絶縁膜を介して形成されたゲート電極と、第１側面に接するボディ層と、トレンチの底面の第１側面側の角部を覆い、トレンチの底面の第２側面側の角部から離間するガード領域と、を有し、第１方向において、第１側面を覆う絶縁膜の膜厚は、第１側面を覆う絶縁膜７の膜厚よりも大きいものである。
【0011】
一実施の形態である炭化ケイ素半導体装置の製造方法は、炭化ケイ素を含む半導体基板の上面側から順に、ソース領域、ボディ層およびドリフト層を形成し、ドリフト層内にガード領域を形成する工程と、当該半導体基板の上面にトレンチおよびトレンチ内のゲート電極を形成する工程とを有するものである。トレンチは、半導体基板の上面に沿う第１方向において対向する第１側面および第２側面を備えている。ここで、ゲート電極の形成工程では、トレンチ内に絶縁膜を介して埋め込まれた導電膜のうち、第２側面に対向する部分を除去することで、第１側面側の導電膜から成るゲート電極を形成する。
【発明の効果】
【0012】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0013】
本発明によれば、炭化ケイ素半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0014】
【図1】本発明の実施の形態１である炭化ケイ素半導体装置を示す平面図である。
【図2】本発明の実施の形態１である炭化ケイ素半導体装置を示す斜視図である。
【図5】本発明の実施の形態１である炭化ケイ素半導体装置の製造方法を説明する断面図である。
【図12】本発明の実施の形態１の変形例１である炭化ケイ素半導体装置を示す断面図である。
【図13】本発明の実施の形態１の変形例２である炭化ケイ素半導体装置を示す平面図である。
【図14】本発明の実施の形態２である炭化ケイ素半導体装置を示す断面図である。
【図15】本発明の実施の形態２である炭化ケイ素半導体装置の製造方法を説明する断面図である。
【図20】本発明の実施の形態２の変形例である炭化ケイ素半導体装置の製造方法を説明する断面図である。
【図23】比較例である炭化ケイ素半導体装置を示す断面図である。
【発明を実施するための形態】
【0015】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図においてハッチングを省略する場合がある。
【0016】
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－－」、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の濃度は高くなる。
【0017】
＜改善の余地の詳細＞
以下に、図２３を用いて、改善の余地の詳細について説明する。図２３に示すように、比較例では、ＳｉＣ（炭化ケイ素）から成るｎ＋型のドレイン領域１２が形成された炭化ケイ素（ＳｉＣ）基板上に、ｎ－型のドリフト層４、ｎ型の電流拡散領域１７、ｐ型のボディ層５およびソース領域６が順に形成されている。ドレイン領域１２、ドリフト層４、電流拡散領域１７、ボディ層５およびｎ＋＋型のソース領域６から成る半導体基板の上面には、複数のトレンチ９が並んで形成されてる。各トレンチ９の底部は電流拡散領域１７の途中深さまで達しており、当該底部を覆うように、半導体基板内にはガード領域８ａが形成されている。トレンチ９内にはゲート絶縁膜である絶縁膜７ｆを介してゲート電極２が形成されており、ゲート電極２の上面は絶縁膜１６により覆われている。半導体基板上には、ゲート電極２および絶縁膜１６を覆うソース電極１が形成されている。隣り合うトレンチ９のそれぞれの底部のガード領域８ａ同士は互いに離間しており、それらのトレンチ９同士の間の領域には、ＪＦＥＴ領域１３が形成されている。ドレイン領域１２の下面、つまり半導体基板の下面には、ドレイン電極３が接して形成されている。ゲート電極２、ソース領域６およびドレイン領域１２は、ＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を構成している。
以下に、図２３を用いて、改善の余地の詳細について説明する。図２３に示すように、比較例では、ＳｉＣ（炭化ケイ素）から成るｎ＋型のドレイン領域１２が形成された炭化ケイ素（ＳｉＣ）基板上に、ｎ－型のドリフト層４、ｎ型の電流拡散領域１７、ｐ型のボディ層５およびソース領域６が順に形成されている。ドレイン領域１２、ドリフト層４、電流拡散領域１７、ボディ層５およびｎ＋＋型のソース領域６から成る半導体基板の上面には、複数のトレンチ９が並んで形成されてる。各トレンチ９の底部は電流拡散領域１７の途中深さまで達しており、当該底部を覆うように、半導体基板内にはガード領域８ａが形成されている。トレンチ９内にはゲート絶縁膜である絶縁膜７ｆを介してゲート電極２が形成されており、ゲート電極２の上面は絶縁膜１６により覆われている。半導体基板上には、ゲート電極２および絶縁膜１６を覆うソース電極１が形成されている。隣り合うトレンチ９のそれぞれの底部のガード領域８ａ同士は互いに離間しており、それらのトレンチ９同士の間の領域には、ＪＦＥＴ領域１３が形成されている。ドレイン領域１２の下面、つまり半導体基板の下面には、ドレイン電極３が接して形成されている。ゲート電極２、ソース領域６およびドレイン領域１２は、ＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を構成している。
【0018】
比較例のようにトレンチを有する構造は、チャネルの面積を増やし、オン抵抗の減少が期待される。しかし一般的に、オン抵抗と耐圧はトレードオフの関係があり、特にＪＦＥＴ領域を有する場合、ＪＦＥＴ領域の幅を狭くすると耐圧が上がる一方、抵抗（ＪＦＥＴ抵抗）も高くなる。このため、ＪＦＥＴ領域の設計は非常に重要である。さらに、ＳｉＣはＳｉに比べてバンドギャップが広く、高い絶縁破壊強度を有するが、その分絶縁膜に掛かる電界も大きくなるため、絶縁膜の電界を緩和することが重要である。絶縁膜における電界が強いと、ゲート絶縁膜においてリーク電流が生じ、ゲート絶縁膜寿命の低下、およびゲート絶縁膜の絶縁破壊などのデバイス動作不良に繋がる。
【0019】
上記比較例では、トレンチ９の底部をp型のガード領域８ａで覆うことで、絶縁膜７ｆに掛かる電界を緩和している。しかし、オン抵抗の増大を防ぐ観点から、隣り合うガード領域８ａ同士の間は、所定の距離を有している必要がある。このため、トレンチ９の底部全体を覆うガード領域８ａを形成すると、隣り合うトレンチ９同士の間隔を大きく確保する必要が生じる。つまり、隣り合うガード領域８ａ同士を近づけると、ＪＦＥＴ領域の幅を狭くなり抵抗（ＪＦＥＴ抵抗）が高くので、このような抵抗の増加を防ぐため、セルピッチを大きく確保する必要がある。
【0020】
また、比較例では、トレンチ９の底部のｐ型層の電位が浮遊していることに起因して、サージによりゲート絶縁膜が破壊される虞がある。これを防ぐため、トレンチ９とトレンチ９との間にさらにｐ型層を形成することが考えられる。しかし、このｐ型層はセルピッチを大きくし、さらに、当該ｐ型層から空乏層が形成されるため、オン抵抗が増加する。
【0021】
このように、トレンチを備えたＳｉＣパワーＭＩＳＦＥＴでは、オン抵抗の低減と耐圧の確保を両立することが、改善の余地として存在する。
【0022】
そこで、本願の実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
【0023】
（実施の形態１）
以下、トレンチ（溝、凹部）内の側面をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴであるトレンチ型ＭＯＳＦＥＴを例とし、炭化ケイ素半導体装置について図面を用いて説明する。
以下、トレンチ（溝、凹部）内の側面をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴであるトレンチ型ＭＯＳＦＥＴを例とし、炭化ケイ素半導体装置について図面を用いて説明する。
【0024】
＜炭化ケイ素半導体装置の構造＞
本実施の形態１による炭化ケイ素半導体装置の構造について図１～図４を用いて説明する。図１において、半導体基板上の構造としてソース電極の一部である延在部分を示しているが、半導体基板上の構造である絶縁膜およびゲート電極の一部の図示を省略している。また、図１では半導体基板の上面のソース領域６の図示を省略し、半導体基板の途中深さに形成され、互いに並ぶガード領域８およびＪＦＥＴ領域１３を透過して示している。図２では図を分かり易くするため、絶縁膜７（ゲート絶縁膜および層間絶縁膜）とゲート電極２とソース電極１との図示を一部省略している。
本実施の形態１による炭化ケイ素半導体装置の構造について図１～図４を用いて説明する。図１において、半導体基板上の構造としてソース電極の一部である延在部分を示しているが、半導体基板上の構造である絶縁膜およびゲート電極の一部の図示を省略している。また、図１では半導体基板の上面のソース領域６の図示を省略し、半導体基板の途中深さに形成され、互いに並ぶガード領域８およびＪＦＥＴ領域１３を透過して示している。図２では図を分かり易くするため、絶縁膜７（ゲート絶縁膜および層間絶縁膜）とゲート電極２とソース電極１との図示を一部省略している。
【0025】
図１に示すように、本実施の形態の炭化ケイ素半導体装置を構成するセルアレイは、所定の平面レイアウトを有するユニットセルを行列状に複数並べた構成を有している。図１では、１つのユニットセルを一点鎖線で囲んでおり、トレンチ９が複数並んでいる領域であるトレンチ形成領域を破線で囲んでいる。図１に示すＸ方向およびＹ方向は、半導体基板の上面（主面）に沿う方向である。つまり、Ｘ方向およびＹ方向は、半導体層の上面に沿う方向であり、炭化ケイ素基板の上面に沿う方向である。Ｘ方向およびＹ方向は、平面視で互いに直交する関係にある。炭化ケイ素半導体装置は、半導体基板上に形成され、Ｙ方向に延在する複数のソース電極１を有している。図１では、Ｙ方向に延在するソース電極１がＸ方向に複数並んで配置されているが、それらのソース電極１は、ストライプ状に並ぶ複数のソース電極１の上においてセルアレイを覆うソース電極１（図示しない）を介して一体化しており、互いに電気的に接続されている。ソース電極１は、半導体基板の上面に形成されたｐ＋＋型半導体領域である電位固定領域１４に電気的に接続されている。以下の説明で「ソース電極」という場合、特に説明する場合を除き、ソース電極１は平面視でストライプ状に形成された部分（ソースプラグ、導電性接続部）を指し、ストライプ状の複数のソース電極１の上のソース電極１を含まない。
【0026】
１つのユニットセルは、半導体基板の上面に形成されたｎ＋＋型半導体領域であるソース領域６と、ソース領域６の周囲を囲む電位固定領域１４と、平面視でソース領域６と電位固定領域１４とに接して半導体基板の上面に形成されたトレンチ９とを有している。図１では、半導体基板の上面に形成されたソース領域６を示していない。ソース領域６は、図１に示すガード領域８およびＪＦＥＴ領域１３の直上に形成されている。すなわち、ソース領域６の平面視における形状は、図１に示すガード領域８およびＪＦＥＴ領域１３を含む形状と同様である。
【0027】
トレンチ９は、Ｙ方向に延在するソース領域６に接してＹ方向およびＸ方向に行列状に並んで形成されている。具体的には、１つのユニットセル内の１つのソース領域６に接して、Ｘ方向に２つのトレンチ９が並んで形成され、Ｙ方向に４つのトレンチ９が並んで形成されている。つまり、１つのユニットセルは８つのトレンチ９を有している。各トレンチ９のそれぞれの内側には、ゲート絶縁膜である絶縁膜７を介してゲート電極２が埋め込まれている。本願では、トレンチ９内のゲート電極２をトレンチゲート電極と呼ぶ場合がある。ソース電極１は、ソース領域６およびソース領域６の周囲を囲む電位固定領域１４に跨がるように延在している。つまり、延在するソース電極１の直下にはソース領域６および電位固定領域１４が形成されている。ソース電極１の直下において、ソース電極１と電位固定領域１４とはソース電極１に電気的に接続されている。
【0028】
図１に示す構造では、１つのユニットセルは平面視でＸ方向における両方の端部を有し、ソース電極１はそれらの端部のうち一方に位置し、それらの端部のうち他方の半導体基板の上面には、電位固定領域１４が形成されている。つまり、平面視において、ユニットセルのＸ方向の両側の端部のうち、ソース電極１が形成されている端部の反対側の端部は、ソース領域６と離間している。このため、Ｘ方向において、第１のユニットセルと一方の側で隣り合う第２のユニットセルとの間では、ソース領域６同士は接続されており、第１のユニットセルと他方の側で隣り合う第３のユニットセルとの間では、ソース領域６同士は互いに離間している。
【0029】
図１に示すように、１つのユニットセルは、Ｘ方向において隣り合う２つのソース電極１のうち、１つのソース電極１の中心から、それらのソース電極１同士の中間までの範囲を占めている。また、１つのユニットセルは、Ｙ方向において交互に並ぶソース領域６および電位固定領域１４のうち、１つのソース領域６と、そのソース領域６の周囲の電位固定領域１４とから成る範囲を占めている。平面視において、このようなユニットセルはＹ方向に複数並んでおり、Ｘ方向において反転しながら並んでいる。つまり、Ｘ方向で隣り合うユニットセルは、互いの境界線を軸として線対称の平面レイアウトを有している。言い換えれば、Ｘ方向で隣り合うユニットセルのそれぞれの構造は、平面視において線対称の関係にある。
【0030】
トレンチ９はここではＸ方向に延在しており、これにより、容易にＳｉＣパワーＭＩＳＦＥＴのチャネル幅を広げることができる。このようなチャネル幅の増大は、トレンチゲート電極がソース電極１と同様にＹ方向に延在するトレンチ型ＭＯＳＦＥＴでは実現が困難である。これに対し、本実施の形態では、島状のトレンチゲート電極をＹ方向において互いに離間させて配置しているため、トレンチ９をＸ方向に延在させることができ、容易にチャネル幅を増大させることができる。その結果、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を低減することができる。
【0031】
ここでは、トレンチ９はトレンチ形成領域内で複数並列されている。これにより、チャネル幅を増大させ、損失を低減できる。
【0032】
また、ソース電極１（ソースコンタクト領域）とトレンチ形成領域とが互いに平行に配置され、ＪＦＥＴ領域１３がソース電極１と直交する方向に配置されている。これにより、ソースコンタクト領域、トレンチ形成領域、およびＪＦＥＴ領域１３のそれぞれを独立した設計が可能であるため、設計柔軟性を向上できる。特に、ＪＦＥＴ領域１３がソース電極１と独立なのでソース電極１と独立設計が可能で、ＪＦＥＴ領域１３のピッチを狭くし、ＪＦＥＴ領域１３の本数を増やせる。
【0033】
図２および図３に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板または半導体基板と呼ぶ）を有している。ＳｉＣエピタキシャル基板（半導体基板）は、炭化ケイ素を含むｎ＋型の炭化ケイ素基板と、炭化ケイ素基板上にエピタキシャル成長法により形成されたｎ－型のエピタキシャル層（半導体層）とにより構成される積層基板である。エピタキシャル層は、ＳｉＣを含む半導体層である。本願の各図では、エピタキシャル層を主に構成するｎ－型半導体領域であるドリフト層４を示し、ドリフト層４の下に、ｎ＋型半導体領域の炭化ケイ素基板により構成されるドレイン領域１２を示している。つまり、図２および図３並びにその他の断面図において、ドレイン領域１２として示されている部分は炭化ケイ素基板である。
【0034】
このように、半導体基板内にはドレイン領域１２が形成されており、半導体基板内において、ドレイン領域１２上にはドレイン領域１２に接してドリフト層４が形成されている。ドレイン領域１２のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度より高い。エピタキシャル層内には、ドリフト層４、ボディ層５、ソース領域６、ガード領域８、ドレイン領域１２、ＪＦＥＴ領域１３および電位固定領域１４（図１参照）が形成されている。図２および図３には、電位固定領域１４は示していない。
【0035】
ドレイン領域１２の下面、つまり半導体基板の下面には、ドレイン電極３が接して形成されている。すなわち、半導体基板の下面はドレイン電極３に覆われており、ドレイン電極３はドレイン領域１２に電気的に接続されている。ドレイン電極３は、例えば金（Ａｕ）を含む積層導体膜から成る。半導体基板の上面（エピタキシャル層の上面）には、半導体基板の上面から所定の深さに亘ってソース領域６が形成されており、ソース領域６とドリフト層４との間には、ソース領域６の下面に接して、ｐ型半導体領域であるボディ層５が形成されている。ソース領域６は、下記の電流拡散領域１７よりも高いｎ型不純物濃度を有しており、ソース電極１に電気的に接続されている。ボディ層５の下面は、ドリフト層４に接している。
【0036】
トレンチ９は、半導体基板の上面からドリフト層４内の途中深さに亘って形成されており、Ｘ方向に延在し、Ｙ方向に複数並んで配置されている。トレンチ９のＹ方向における両側の側面には、下から順にドリフト層４、ボディ層５およびソース領域６が接している。
【0037】
トレンチ９内には、絶縁膜７を介してゲート電極２が埋め込まれている。ただし、トレンチ９内の絶縁膜７の膜厚は、平面視におけるトレンチ９の短手方向（Ｙ方向）において、トレンチ９の一方の側面側と他方の側面側とで同じではない。図３に示すように、トレンチ９は、Ｙ方向において互いに対向する側面９ａ、９ｂを有している。なお、トレンチ９の側面はテーパーを有していることが考えられ、その場合、トレンチ９のＸ方向およびＹ方向の幅は、下側よりも上側の方が大きい。このため、側面９ａに対して垂直な線は、側面９ｂに対して垂直には交わらないが、そのような場合でも、本願では側面９ａ、９ｂは互いに対向するものとして説明する。
【0038】
ここでは、トレンチ９はＹ方向においてその平面レイアウトを反転させることなく複数並んでいる。したがって、隣り合うトレンチ９のうち、一方のトレンチ９の側面９ａは、他方のトレンチ９の側面９ｂと隣り合っている。つまり、隣り合うトレンチ９のうち、一方のトレンチ９の側面９ａと他方のトレンチ９の側面９ｂとの間には、他のトレンチ９、絶縁膜７およびゲート電極２はいずれも介在していない。したがって、Ｙ方向において、側面９ａと側面９ｂとは、交互に配置されている。
【0039】
また、絶縁膜７は、絶縁膜７ａ、７ｂおよび１０を含んでいる。絶縁膜７ａは、トレンチ９の全側面、底面および半導体基板の上面のそれぞれを連続的に覆う薄い膜である。ゲート電極２は、トレンチ９内から、側面９ａ側の半導体基板上（ソース領域６上）に亘って形成されている。半導体基板上（ソース領域６上）において、ゲート電極２は、半導体基板上に順に形成された絶縁膜１０、７ａから成る積層膜を介して形成されている。側面９ｂを覆う絶縁膜７ａとトレンチ９内のゲート電極２とは互いに離間しており、それらの間には、絶縁膜７ｂの一部が埋め込まれている。トレンチ９の外、つまり半導体基板上の絶縁膜７ｂは、絶縁膜７ａ、１０およびゲート電極２を覆う層間絶縁膜である。つまり、ゲート電極２、絶縁膜７ａおよび７ｂは、いずれもトレンチ９内から半導体基板上に亘って形成されている。
【0040】
トレンチ９内において、ゲート電極２と側面９ｂとの間には絶縁膜７ａ、７ｂが形成されているのに対し、ゲート電極２と側面９ａとの間には絶縁膜７ａが形成されているのみであり、７ｂは形成されていない。このため、図４に示すように、側面９ｂを覆う絶縁膜７のＹ方向の膜厚ｂは、側面９ａを覆う絶縁膜７のＹ方向の膜厚ａより大きく、ゲート電極２はトレンチ９内において側面９ａ側に寄って形成されている。層間絶縁膜である絶縁膜７の上面は平坦化されており、当該上面上には、ソース電極１が形成されている。図１に示すソース電極１は、絶縁膜７を貫通してソース領域６および電位固定領域１４に接続されている。図２および図３に示す絶縁膜７上のソース電極１は、図１に示すコンタクトプラグである複数のソース電極１のそれぞれと一体となっている。
【0041】
図示しない領域において、電位固定領域１４の下面はボディ層５に接している。電位固定領域１４は、ボディ層５およびガード領域８のいずれよりも高いｐ型不純物濃度を有している。ボディ層５は電位固定領域１４を介してソース電極１に電気的に接続されているため、ソース電極１からボディ層５にソース電圧を印加することができる。
【0042】
また、ガード領域８およびＪＦＥＴ領域１３は、Ｘ方向に延在し、Ｙ方向に複数並んでいる。つまり、ガード領域８およびＪＦＥＴ領域１３のそれぞれはストライプ状に並んでいる。したがって、側面９ａがボディ層５に接するトレンチ９と、当該トレンチ９に接するボディ層５とのそれぞれは、Ｙ方向に複数並んで形成されている。図示していない領域では、ガード領域８は電位固定領域１４を介してソース電極１に電気的に接続されているため、ソース電極１からガード領域８にソース電圧を印加することができる。
【0043】
ここで、図１、図２および図３に示すように、ドリフト層４内には、ボディ層５およびドレイン領域１２のそれぞれから離間してｐ型半導体領域であるガード領域８が形成されている。ガード領域８のｐ型不純物濃度は、電位固定領域１４のｐ型不純物濃度よりも低く、ボディ層５のｐ型不純物濃度より高い。ガード領域８は、複数のトレンチ９のそれぞれに接して１つずつ形成されている。１つのトレンチ９に接するガード領域８はＸ方向に延在している。ガード領域８は、トレンチ９の底面および側面９ａに接しており、側面９ｂには接していない。また、ガード領域８は、トレンチ９の底面のうち、側面９ｂ近傍の底面からは離間している。つまり、ガード領域８は、トレンチ９の側面９ａ側の角部を覆うように形成されており、側面９ｂ側の角部は露出している。言い換えれば、ガード領域８は、トレンチ９の側面９ａとトレンチ９の底面の一部とに亘る第１面に接し、前記トレンチの側面９ｂとトレンチ９の底面の他の一部とに亘る第２面から離間している。
【0044】
なお、ここでいうトレンチ９の角部とは、トレンチ９の底面と側面との境界を含む当該境界近傍を指す。トレンチ９の底面と側面とが曲面により滑らかに接続されている場合でも、本願では当該局面部分を角部と呼ぶ。１つのトレンチ９の角部を覆うガード領域８は、他のトレンチ９とは離間している。トレンチ９の底面はガード領域８の底面より上に位置し、ガード領域８の最上面より下に位置する。また、Ｘ方向において、トレンチ９の側面９ａは、ガード領域８の両側の側面の相互間に位置する。
【0045】
ドリフト層４内には、ｎ型またはｎ－型の半導体領域であるＪＦＥＴ（Junction Field Effect Transistor）領域１３が、Ｙ方向においてガード領域８と並んで形成されている。具体的には、ボディ層５の下において、ＪＦＥＴ領域１３がガード領域８と隣接している。ＪＦＥＴ領域１３は、ソース電極１の直下において、ガード領域８と並んでＸ方向に延在している。ＪＦＥＴ領域１３は、Ｙ方向で隣り合うガード領域８同士の間に位置する領域である。
【0046】
ＪＦＥＴ領域１３のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度と同等であるか、または、ドリフト層４のｎ型不純物濃度より高い。また、ＪＦＥＴ領域１３のｎ型不純物濃度は、ソース領域６のｎ型不純物濃度よりも低い。ＪＦＥＴ領域１３は、ＳｉＣパワーＭＩＳＦＥＴがオフ状態のときに、隣り合うガード領域８の対向する側面のそれぞれから空乏層が延び、それらの空乏層が互いに接することで電流経路が閉じる領域である。
【0047】
図４に示すように、トレンチ９の底面とゲート電極２との最短距離であるゲート電極２の直下の絶縁膜７（７ａ）の膜厚ｃは、側面９ａを覆う絶縁膜７のＹ方向の膜厚ａよりも大きい。これにより、トレンチ９の底部から絶縁膜７に掛かる電界を緩和できる。膜厚ｃは、絶縁膜７のうち、トレンチ９の底面を覆う絶縁膜の、半導体基板の上面に対して垂直な方向における厚さである。膜厚ｃは、例えば５０～５００ｎｍである。
【0048】
また、Ｙ方向において、トレンチ９の側面９ｂから、当該トレンチ９に接するガード領域８までの最短距離である距離ｄは、膜厚ｂよりも大きい。このため、トレンチ９の側面９ｂ側の角部近傍の絶縁膜７の電界を緩和できる。距離ｄは、トレンチ９の側面９ｂとトレンチ９の底面との境界から、トレンチ９の底面とガード領域８との境界までの距離である。距離ｄは、例えば１００～５００ｎｍである。
【0049】
また、半導体基板の厚さ方向（半導体基板の上面に対して垂直な方向）において、ガード領域８の上面（最上面）からトレンチ９の底面までの距離ｅは、膜厚ｃよりも大きい。このことは、ガード領域８が、トレンチ９の側面９ｂ側の角部を覆い、さらに、ゲート電極２の側面９ｂ側の角部を覆っていることを意味する。これにより、トレンチ９の側面９ａ側の角部の絶縁膜７の電界を緩和できる。距離ｅは、例えば１００～１０００ｎｍである。
【0050】
＜炭化ケイ素半導体装置の動作＞
次に、図４を用いて、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの動作について説明する。ＳｉＣパワーＭＩＳＦＥＴは、少なくともドレイン領域１２、ソース領域６、ボディ層５およびゲート電極２を有している。ＳｉＣパワーＭＩＳＦＥＴがオン状態であるとき、図４に示すように、トレンチ９の側面９ａと隣接するボディ層５内にはチャネルが形成される。これに対し、トレンチ９の側面９ｂと隣接するボディ層５内にはチャネルが形成され難い。これは、トレンチ９の側面９ｂを覆う絶縁膜７が、側面９ａを覆う絶縁膜７より大きいためである。また、トレンチ９の側面９ｂを覆う絶縁膜７が、側面９ａを覆う絶縁膜７より大きいことに起因して、側面９ｂと隣接するドリフト層４内にはキャリア（ここでは電子）が蓄積される蓄積層が形成される。
次に、図４を用いて、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの動作について説明する。ＳｉＣパワーＭＩＳＦＥＴは、少なくともドレイン領域１２、ソース領域６、ボディ層５およびゲート電極２を有している。ＳｉＣパワーＭＩＳＦＥＴがオン状態であるとき、図４に示すように、トレンチ９の側面９ａと隣接するボディ層５内にはチャネルが形成される。これに対し、トレンチ９の側面９ｂと隣接するボディ層５内にはチャネルが形成され難い。これは、トレンチ９の側面９ｂを覆う絶縁膜７が、側面９ａを覆う絶縁膜７より大きいためである。また、トレンチ９の側面９ｂを覆う絶縁膜７が、側面９ａを覆う絶縁膜７より大きいことに起因して、側面９ｂと隣接するドリフト層４内にはキャリア（ここでは電子）が蓄積される蓄積層が形成される。
【0051】
その結果、ＳｉＣパワーＭＩＳＦＥＴがオン状態であるとき、ドレイン領域１２側から流れる電流は、互いに隣り合うトレンチ９同士の間のドリフト層４内において、一方のトレンチ９の側面９ｂの近傍の蓄積層に流れ込み易い。オン状態において、電流は他方のトレンチ９の側面９ａに隣接するボディ層５内に形成されたチャネル内を流れる。したがって、図４に太い線で示すように、電流はドリフト層４内において、トレンチ９の側面９ｂの近傍の蓄積層を流れ、ボディ層５内において、他のトレンチ９の側面９ａ近傍に形成されたチャネル内を流れる。隣り合うトレンチ９同士の間のボディ層５内においてチャネルを流れる電流の密度は、隣り合うトレンチ９同士の間のドリフト層４内において流れる電流の密度よりも高い。したがって、ＳｉＣパワーＭＩＳＦＥＴの主たる電流経路は、トレンチ９の側面９ｂ側ではなく側面９ａ側に存在するといえる。
【0052】
また、ＳｉＣパワーＭＩＳＦＥＴがオフ状態のときには、チャネルが形成されないため、電流は流れない。ただし、オフ時のソース・ドレイン間における微小電流の抑制および耐圧向上のため、トレンチ９の下にガード領域８およびＪＦＥＴ領域１３を設けている。すなわち、ガード領域８を設けることにより、ＳｉＣパワーＭＩＳＦＥＴがオフ状態のときには、隣り合うガード領域８から延びる空乏層が、それらのガード領域８同士の間のＪＦＥＴ領域１３内で空乏層が閉じるため、ソース・ドレイン間の電流経路が遮断される。つまり、ガード領域８は、その周囲に発生する空乏層を、隣り合うガード領域８同士の間で接続させ、これにより微小電流の抑制および耐圧向上を実現する役割を有している。よって、素子の低抵抗化を目的としてドリフト層４の不純物濃度を高めても、オフ時の耐圧を確保することができる。また、ガード領域８は、トレンチ９の角部近傍に電界が集中し、エピタキシャル層とゲート電極２との間で絶縁破壊が起きることを防ぐ役割を有している。
【0053】
【0054】
まず、図５に示すように、炭化ケイ素基板（ウェハ）、つまりＳｉＣバルク基板を用意する。炭化ケイ素基板の上面の面方位はＳｉ面、Ｃ面またはその他の面方位であり、当該上面のオフ角は４度である。炭化ケイ素基板は、昇華法を用いて作製した基板でも、溶液法を用いた基板でも、ガス成長法を用いた基板でも、既にエピタキシャル層を積んだ基板でもよい。後述するエピタキシャル成長工程の前に、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）を実施してもよい。炭化ケイ素基板のｎ型不純物濃度は、例えば１×１０１８ｃｍ－３～１×１０２１ｃｍ－３であり、ここでは例えば１×１０１８ｃｍ－３とする。炭化ケイ素基板結晶型は４Ｈ－ＳｉＣでも６Ｈでも３Ｃでもよい。ここでは、上面にオフ角の存在するウェハを用いる事が好ましいが、ジャスト基板を用いてもよい。
【0055】
次に、炭化ケイ素基板上に、エピタキシャル成長工程により、エピタキシャル層を形成する。すなわち、ＳｉＨ４とＣ３Ｈ８とをキャリアガスにＨ２を用いて１５００℃以上の温度で加熱してエピタキシャル成長を行う。これにより、炭化ケイ素基板上にエピタキシャル層を形成する。この時のエピタキシャル層の不純物濃度および膜厚は、作製するデバイスによって異なる。当該不純物濃度は、例えば１×１０１４ｃｍ－３～１×１０１８ｃｍ－３程度、当該膜厚は、例えば数μｍから数十μｍとする。また、エピタキシャル層を形成する前に、炭化ケイ素基板内に高濃度のバッファ層を形成してもよい。バッファ層の不純物濃度は１×１０１８ｃｍ－３程度である。このエピタキシャル層は、ドリフト層４とも呼ばれる。
【0056】
次に、イオン注入領域を形成する工程について説明する。ｐ型の注入イオンはＡｌ（アルミニウム）またはＢ（ボロン）である。ｎ型の注入イオンはＮ（窒素）またはＰ（リン）である。
【0057】
ドリフト層４の上面からドリフト層４内の所定の深さに亘って、ｐ型のボディ層、ｐ＋＋型の電位固定領域１４（図１参照）、ｐ型のガード領域８、ＪＦＥＴ領域１３、および、ｎ＋＋型のソース領域６をそれぞれイオン注入により形成する。ボディ層５はエピタキシャル成長法で形成してもよい。ソース領域６と電位固定領域１４とは、ＳｉＣエピタキシャル基板であるウェハの上面（半導体基板の上面）に接している。
【0058】
ボディ層５はソース領域６と接しており、ソース領域６よりも深く形成される。また、ボディ層５は電位固定領域１４と電気的に接続されている。ガード領域８はボディ層５よりも深いドリフト層４内に複数並んで形成される。ガード領域は電位固定領域１４と電気的に接続されている。ＪＦＥＴ領域１３は、ボディ層５とドリフト層４とを繋ぐ領域であり、互いに隣り合うガード領域８同士の間に挟まれる領域である。ＪＦＥＴ領域１３を形成するためのイオン注入を行わず、隣り合うガード領域８の間の領域をＪＦＥＴ領域１３とみなしてもよいが、低抵抗化のために、イオン注入を行ってＪＦＥＴ領域１３を形成してもよい。なお、本実施の形態ではＳｉＣパワーＭＩＳＦＥＴが動作する最小限の構成について説明したが、例えばターミネーション領域などの機能を付加する構造を作製してもよい。
【0059】
続いて、炭化ケイ素基板およびエピタキシャル層から成る半導体基板の周囲に、不純物活性化アニールのキャップ材である炭素膜を堆積させる。その後、不純物活性化アニールを、例えば１６００～１８００℃の温度で行う。その後、キャップ材の炭素層を酸素プラズマアッシングにより除去する。このアニールは、半導体基板の表面の荒れを防ぐ効果を奏する。この後、さらに清浄な表面を得る為に、半導体基板の表面を覆う熱酸化膜を形成した後、希釈フッ酸溶液を用いて当該熱酸化膜を除去してもよい。
【0060】
次に、図６に示すように、トレンチ９を形成する。ここでは、半導体基板の上面に、ソース領域６およびボディ層５を貫通し、ドリフト層内に底部が収まるようなトレンチ９を、絶縁膜１０をハードマスクとして用いたエッチングにより形成する。トレンチ９は、Ｙ方向における一方の側面９ａと、他方の側面９ｂとを有している。また、トレンチ９の側面９ａ側の底面は、１つのガード領域８の途中深さに達している。一方、トレンチ９の側面９ｂ側の底面は、ガード領域８から離間している。この後、エッチングした表面の清浄化のための処理を行ってもよい。当該処理は、例えば、トレンチ９の表面を含む半導体基板の表面を覆う熱酸化膜を形成した後、当該熱酸化膜を希釈フッ酸溶液を用いて除去するものである。
【0061】
次に、図７に示すように、半導体基板上にゲート絶縁膜を構成する絶縁膜７ａを形成する。絶縁膜７ａの厚さは、例えば１０～１００ｎｍ程度である。絶縁膜７ａは、例えば堆積酸化絶縁膜から成る。堆積法により形成された絶縁膜７ａの膜厚は、側面９ａ、９ｂのそれぞれを覆う部分より、トレンチ９の底面を覆う部分の方が大きくなる。
【0062】
次に、図８に示すように、半導体基板上に、厚さ１００～３００ｎｍ程度のｎ型多結晶シリコン膜である導電膜２ａを形成する。ここでは、導電膜２ａを例えばＣＶＤ（Chemical Vapor Deposition）法により堆積する。これにより、トレンチ９内には、絶縁膜７ａを介して導電膜２ａが埋め込まれる。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、導電膜２ａをパターニングし、これにより、トレンチ９の外の絶縁膜７ａの上面の一部を露出させる。
【0063】
次に、図９に示すように、半導体基板上にフォトレジスト膜から成るレジストパターン２０を形成する。レジストパターン２０は、平面視において、トレンチ９内の側面９ｂ側の導電膜２ａを露出し、トレンチ９内の側面９ａ側の導電膜２ａを覆うものである。
【0064】
次に、図１０に示すように、レジストパターン２０をマスクとして用いてドライエッチング（異方性エッチング）を行い、その後レジストパターン２０を除去する。ここでは、導電膜２ａのうち、側面９ｂと対向する部分を除去する。このようにして、トレンチ９内の側面９ｂ側の導電膜２ａが除去され、トレンチ９内の側面９ａ側の導電膜２ａから成るゲート電極２が形成される。
【0065】
次に、図１１に示すように、ゲート電極２を覆うように、層間膜である絶縁膜７ｂを形成する。絶縁膜７ｂは、例えば酸化シリコン膜から成り、例えばＣＶＤ法により形成する。これにより、図１０を用いて説明したエッチング工程によりトレンチ９内の導電膜２ａが除去された領域には、絶縁膜７ｂが埋め込まれる。絶縁膜１０、７ａおよび７ｂは、絶縁膜７を構成している。
【0066】
続いて、ソース領域６および電位固定領域１４とコンタクトを取るための接続孔を絶縁膜７に開口する。すなわち、絶縁膜７上に形成したレジストパターンをマスクとして用いて絶縁膜７をエッチングすることで、半導体基板の上面を露出する接続孔（開口部）を形成する。次に、半導体基板上にシリサイド用金属膜を堆積させ、例えば、７００℃～１０００℃のアニール処理によりシリサイド化を行い、これにより、接続孔の底面においてソース領域６および電位固定領域１４のそれぞれの上面に亘って半導体基板の上面に接するシリサイド層（図示しない）を形成する。当該シリサイド層は、ソースベース共通コンタクトである。その後、ゲート電極２とコンタクトを取るための接続孔を絶縁膜７に開口する。すなわち、絶縁膜７上に形成したレジストパターンをマスクとして用いて絶縁膜７をエッチングすることで、ゲート電極２の上面を露出する接続孔（開口部）を形成する。
【0067】
続いて、絶縁膜１１のソース領域６上の接続孔内を埋め込み、絶縁膜１１の上面を覆うソース電極１を形成する。その後、半導体基板の下面側のドレイン領域１２の下面もシリサイド化して、ドレインコンタクトを形成し、続いて、ドレイン電極３を形成する。シリサイド用金属膜、ソース電極１およびドレイン電極３には、例えばＮｉ（ニッケル）またはＡｌ（アルミニウム）などの材料を用いる。その後、デバイス保護の為に絶縁体から成る表面保護膜により、半導体基板の表面全体を覆う。その後、各電極への配線を行う工程を経て、本実施の形態の炭化ケイ素半導体装置が完成する。
【0068】
＜炭化ケイ素半導体装置の効果＞
本実施の形態では、オン抵抗の低減とゲート絶縁膜における電界の緩和を目的として、断面における構造が左右非対称なゲート絶縁膜を形成している。ここでは、図３に示すように、絶縁膜７の膜厚ｂが膜厚ａより大きく、トレンチ型のＳｉＣパワーＭＩＳＦＥＴの主たる通電経路となるチャネル形成面の下のトレンチ角部における絶縁膜７の下に、ｐ型のガード領域８を形成している。
本実施の形態では、オン抵抗の低減とゲート絶縁膜における電界の緩和を目的として、断面における構造が左右非対称なゲート絶縁膜を形成している。ここでは、図３に示すように、絶縁膜７の膜厚ｂが膜厚ａより大きく、トレンチ型のＳｉＣパワーＭＩＳＦＥＴの主たる通電経路となるチャネル形成面の下のトレンチ角部における絶縁膜７の下に、ｐ型のガード領域８を形成している。
【0069】
ＳｉＣパワーＭＩＳＦＥＴのオン状態においては、側面９ｂに接するｎ型領域（ここではドリフト層４）に蓄積層が形成され、電流は側面９ｂ近傍の蓄積層を通って、側面９ａに接するボディ層５に形成される反転層に入り、ソース領域６からソース電極１へと流れる。これにより、オン抵抗の低減が可能である。
【0070】
また、オフ状態では、側面９ａに接するトレンチ角部はガード領域８に守られ、電界集中が起こらず、側面９ｂに接するトレンチ角部は厚い絶縁膜７があるため電界が緩和される。よって、信頼性が向上する。
【0071】
また、ここでは、トレンチ９の底部のガード領域８は、トレンチ９の片側（側面９ａ側）の小さい領域に形成しており、トレンチ９のもう一方の片側（側面９ｂ側）にはガード領域８を形成していない。したがって、トレンチ９の底面全体をガード領域８ａ（図２３参照）で覆う比較例に比べ、隣り合うトレンチ９同士の間隔を狭めることができる。したがって、セルピッチを縮小することができ、オン抵抗を低減できる。したがって、オン抵抗の低減と耐圧の確保を両立することができ、上述した改善の余地を解決できる。
【0072】
また、ここでは、ガード領域８はストライプ状に複数配置されており、それぞれに電位を供給することが容易である。よって、ガード領域８の電位が浮かないため、サージによるゲート絶縁膜の破壊を防ぐ目的で、トレンチ９同士の間にさらにｐ型層を形成する必要がない。よって、セルピッチの増大を防ぐことができる。
【0073】
以上により、本実施の形態では、炭化ケイ素半導体装置の性能を向上させることができる。
【0074】
＜変形例１＞
図１２に示すように、半導体層内には、ボディ層５の下にｎ型の半導体領域である電流拡散領域１７を形成してもよい。ここでは、電流拡散領域１７はドリフト層４内の上部に形成され、ボディ層５の下面に接している。また、電流拡散領域１７は、側面９ａ、９ｂを含むトレンチ９の側面に接している。また、電流拡散領域１７の下面は、ガード領域８の上面に接している。電流拡散領域１７の不純物濃度は、ソース領域６の不純物濃度よりも低く、ドリフト層４の不純物濃度よりも高い。
図１２に示すように、半導体層内には、ボディ層５の下にｎ型の半導体領域である電流拡散領域１７を形成してもよい。ここでは、電流拡散領域１７はドリフト層４内の上部に形成され、ボディ層５の下面に接している。また、電流拡散領域１７は、側面９ａ、９ｂを含むトレンチ９の側面に接している。また、電流拡散領域１７の下面は、ガード領域８の上面に接している。電流拡散領域１７の不純物濃度は、ソース領域６の不純物濃度よりも低く、ドリフト層４の不純物濃度よりも高い。
【0075】
電流拡散領域１７は、ドリフト層４内に流れる電流を横方向（Ｘ方向またはＹ方向）に拡散させ、広い領域に電流を流すための低抵抗な領域である。つまり、電流拡散領域１７を形成することで、電流が局所的に流れることを防ぐことができる。よって、ＳｉＣパワーＭＩＳＦＥＴの抵抗を低減できる。
【0076】
電流拡散領域１７は、図５を用いて説明した炭化ケイ素半導体装置の製造工程において、エピタキシャル層内にｎ型不純物をイオン注入法により打ち込むことで形成できる。電流拡散領域１７の形成工程において導入する不純物の濃度を高くすることで、電流拡散領域１７をより低抵抗にできる。
【0077】
ここでは、隣り合うガード領域８同士の間には、高濃度の電流経路である電流拡散領域１７が存在しないため、オフ状態において、隣り合うガード領域８同士の間で空乏層が閉じ易い。したがって、炭化ケイ素半導体装置の信頼性を高めることができる。
【0078】
＜変形例２＞
ＳｉＣパワーＭＩＳＦＥＴの平面レイアウトは、図１３に示すようなものであってもよい。図１３では、１つのユニットセルを一点鎖線で囲んでおり、トレンチ９が複数並んでいる領域であるトレンチ形成領域を破線で囲んでいる。
ＳｉＣパワーＭＩＳＦＥＴの平面レイアウトは、図１３に示すようなものであってもよい。図１３では、１つのユニットセルを一点鎖線で囲んでおり、トレンチ９が複数並んでいる領域であるトレンチ形成領域を破線で囲んでいる。
【0079】
【0080】
ここでは、トレンチ９はトレンチ形成領域内で複数並列されている。これにより、チャネル幅を増大させ、損失を低減できる。
【0081】
また、ソース電極１（ソースコンタクト領域）とトレンチ形成領域とが互いに平行に配置され、ＪＦＥＴ領域１３がソース電極１と直交する方向に配置されている。これにより、ソースコンタクト領域、トレンチ形成領域、およびＪＦＥＴ領域１３のそれぞれを独立した設計が可能であるため、設計柔軟性を向上できる。特に、ＪＦＥＴ領域１３がソース電極１と独立なのでソース電極１と独立設計が可能で、ＪＦＥＴ領域１３のピッチを狭くし、ＪＦＥＴ領域１３の本数を増やせる。
【0082】
ここでは、図１に示す構造に比べ、トレンチ９に隣接するソース領域６がソース電極１に近いため、ソース領域６に安定してソース電位を供給できる。
【0083】
（実施の形態２）
前記実施の形態１では、ゲート電極を形成してからゲート電極の一部を削除することについて説明したが、以下では、トレンチ内の絶縁膜を左右非対称に形成した後に、トレンチ内にゲート電極を形成することについて説明する。
前記実施の形態１では、ゲート電極を形成してからゲート電極の一部を削除することについて説明したが、以下では、トレンチ内の絶縁膜を左右非対称に形成した後に、トレンチ内にゲート電極を形成することについて説明する。
【0084】
図１４に、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの断面を示す。図１４に示すように、半導体基板内の構造は、前記実施の形態１とほぼ同様であるが、半導体基板上の絶縁膜およびゲート電極の構造が前記実施の形態１とは異なる。
【0085】
ここでは、絶縁膜７は、絶縁膜７ｃ、７ｄ、１０および１１を含んでいる。トレンチ９の側面９ａ側の上端と半導体基板の上面との境界部分は、なだらかに繋がっており、側面９ｂの上端と半導体基板の上面との境界部分に比べ、丸まっている。絶縁膜１０は、平面視で側面９ｂと隣接しているのに対し、側面９ａとは離間している。側面９ａと、側面９ａと絶縁膜１０との間の半導体基板の上面とは、ゲート絶縁膜である絶縁膜７ｄにより連続的に覆われている。絶縁膜１０上には、絶縁膜７ｃを介して絶縁膜１１が形成されている。トレンチ９の側面９ａが、比較的膜厚が薄い絶縁膜７ｄにより覆われているのに対し、側面９ｂは、絶縁膜７ｄよりも膜厚が大きい絶縁膜７ｃにより覆われている。
【0086】
トレンチ９内において、絶縁膜７ｃ、７ｄの相互間には、ゲート電極２が埋め込まれている。また、ゲート電極２の一部は、トレンチ９の直上、および、側面９ａと絶縁膜１０との間の半導体基板の直上にも埋め込まれており、ゲート電極２の他の一部は絶縁膜１１の上面を覆うように形成されている。ゲート電極２および絶縁膜７は、層間膜である絶縁膜７ｅにより覆われている。その他の構造は、前記実施の形態１と同様である。
【0087】
【0088】
まず、図５および図６を用いて説明した工程と同様の工程を行う。次に、図１５に示すように、例えばＣＶＤ法を用いて、トレンチ９内を埋め込み、絶縁膜１０の側面および上面を覆う絶縁膜７ｃを形成する。絶縁膜７ｃは、例えば酸化シリコン膜から成る。ここでは、トレンチ９が完全に埋まる程度の堆積酸化膜を形成する。絶縁膜７ｃの膜厚は、例えば１００～１０００ｎｍである。
【0089】
続いて、絶縁膜７ｃ上に、例えばＣＶＤ法を用いて絶縁膜１１を形成する。絶縁膜１１は、平面視において、トレンチ９内の側面９ｂ側の絶縁膜７ｃを覆い、トレンチ９内の側面９ａ側の絶縁膜７ｃを露出している。
【0090】
次に、図１６に示すように、絶縁膜１１をマスクとして用いて、異方性エッチング（例えばドライエッチング）を行う。これにより、絶縁膜７ｃを一部除去し、側面９ａと、側面９ａに隣接し、絶縁膜１０、１１から露出する半導体基板の上面とを露出させる。このとき、エッチング量を制御することで、トレンチ９の底面を覆う絶縁膜７ｃを残す。これによりトレンチ９の底部のゲート絶縁膜の膜厚を大きくし、トレンチ９の底部における電界緩和を実現できる。なお、このエッチング工程により、トレンチ９の底面を露出させてもよい。
【0091】
次に、図１７に示すように、例えばＣＶＤ法を用いて、絶縁膜７ｄを形成する。ここでは堆積法により絶縁膜７ｄを形成しているため、実際には絶縁膜７ｄは絶縁膜１０、１１などを覆うことが考えられるが、図１７ではトレンチ９の側面９ａの近傍にのみ絶縁膜７ｄを示している。絶縁膜７ｄは、トレンチ９の側面９ａと、側面９ａに隣接し、絶縁膜１０、１１から露出する半導体基板の上面とを連続的に覆う。絶縁膜７ｄの膜厚は、例えば１０～１００ｎｍである。絶縁膜７ｃ、７ｄ、１０および１１は、絶縁膜７を構成する。トレンチ９の底面を覆う絶縁膜７は、絶縁膜７ｃ、７ｄのいずれか一方または両方を有している。
【0092】
次に、図１８に示すように、トレンチ９内を埋め込むゲート電極２を形成する。ここでは、例えばＣＶＤ法により、半導体基板上にｎ型多結晶シリコン膜である導電膜を例えば１００～３００ｎｍの厚さで形成する。その後、当該導電膜をフォトリソグラフィ技術およびエッチング法を用いてパターニングすることで、当該導電膜から成るゲート電極２を形成できる。
【0093】
次に、図１９に示すように、ゲート電極２および絶縁膜７を覆う絶縁膜７ｅを、例えばＣＶＤ法を用いて半導体基板上に形成する。その後、図１１を用いて説明した工程と同様にして、ソース電極１およびドレイン電極３を形成する。これにより、本実施の形態の炭化ケイ素半導体装置が完成する。
【0094】
本実施の形態のように、異方性エッチングにより、トレンチ内の絶縁膜を左右非対称に形成した後にトレンチ内にゲート電極を形成した場合でも、前記実施の形態１と同様の効果を得られる。
【0095】
【0096】
ここではまず、図５および図６を用いて説明した工程と同様の工程を行い、続いて、図１５を用いて説明した工程と同様の工程を行う。次に、図２０に示すように、絶縁膜１１をマスクとして用いて、等方性エッチング（例えばウェットエッチング）を行う。これにより、絶縁膜７ｃを一部除去し、側面９ａと、側面９ａに隣接し、絶縁膜１０、１１から露出する半導体基板の上面とを露出させる。このとき、エッチング量を制御することで、トレンチ９の底面を覆う絶縁膜７ｃを残す。これによりトレンチ９の底部のゲート絶縁膜の膜厚を大きくし、トレンチ９の底部における電界緩和を実現できる。なお、このエッチング工程により、トレンチ９の底面を露出させてもよい。
【0097】
【0098】
本実施の形態のように、等方性エッチングにより、トレンチ内の絶縁膜を左右非対称に形成した後にトレンチ内にゲート電極を形成した場合でも、前記実施の形態１と同様の効果を得られる。ここでは、ゲート電極の角部が図１～図１９を用いて説明した炭化ケイ素半導体装置に比べて丸くなるため、トレンチの底部のゲート絶縁膜における電界を緩和できる。
【0099】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0100】
例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。つまり、前記実施の形態１、２では、ｎ型のＳｉＣパワーＭＩＳＦＥＴについて説明したが、各半導体領域の導電型を反転させたｐ型のＳｉＣパワーＭＩＳＦＥＴにおいても、前記実施の形態１、２の効果を得ることができる。
【0101】
また、前記実施の形態１の前記変形例１、２は、実施の形態２または実施の形態２の変形例と組み合わせることができる。
【符号の説明】
【0102】
２ ゲート電極
３ ドレイン電極
４ ドリフト層
５ ボディ層
６ ソース領域
８ ガード領域
７、７ａ～７ｅ 絶縁膜
９ トレンチ
９ａ、９ｂ 側面
１２ ドレイン領域
１３ ＪＦＥＴ領域
３ ドレイン電極
４ ドリフト層
５ ボディ層
６ ソース領域
８ ガード領域
７、７ａ～７ｅ 絶縁膜
９ トレンチ
９ａ、９ｂ 側面
１２ ドレイン領域
１３ ＪＦＥＴ領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】