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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023065873
(43)【公開日】2023-05-15
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/60 20060101AFI20230508BHJP
H01L 21/56 20060101ALI20230508BHJP
【ＦＩ】
H01L21/60 321E
H01L21/56 T
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2021176262
(22)【出願日】2021-10-28
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】関川 宏昭
(72)【発明者】
【氏名】中柴 康隆
(72)【発明者】
【氏名】佐々木 英樹
(72)【発明者】
【氏名】林本 肇
【テーマコード（参考）】
5F061
【Ｆターム（参考）】
5F061AA01
5F061BA01
5F061CA21
5F061CB12
5F061DA06
(57)【要約】
【課題】半導体装置の信頼性を向上する。
【解決手段】半導体装置は、銀ペースト５０Ｂを介してメイントランジスタ用ソースパッドＳＰＬと電気的に接続され、かつ、銀ペースト５０Ｃを介してリード６０Ａと接続されているクリップＣＬＬを備える。このクリップＣＬＬは、銀ペースト５０Ｂが接触する「第１部分Ｐ１」と、銀ペースト５０Ｃが接触する「第２部分Ｐ２」と、「第１部分Ｐ１」と「第２部分Ｐ２」との間に位置する「第３部分Ｐ３」と、を有する。そして、メイントランジスタ用ソースパッドＳＰＬの表面には、突出部材１００が形成されており、「第１部分Ｐ１」は、突出部材１００と接触している。
【選択図】図７
【解決手段】半導体装置は、銀ペースト５０Ｂを介してメイントランジスタ用ソースパッドＳＰＬと電気的に接続され、かつ、銀ペースト５０Ｃを介してリード６０Ａと接続されているクリップＣＬＬを備える。このクリップＣＬＬは、銀ペースト５０Ｂが接触する「第１部分Ｐ１」と、銀ペースト５０Ｃが接触する「第２部分Ｐ２」と、「第１部分Ｐ１」と「第２部分Ｐ２」との間に位置する「第３部分Ｐ３」と、を有する。そして、メイントランジスタ用ソースパッドＳＰＬの表面には、突出部材１００が形成されており、「第１部分Ｐ１」は、突出部材１００と接触している。
【選択図】図７
【特許請求の範囲】
【請求項1】
ダイパッドと、
第１電極、および前記第１電極の周縁部を覆う保護膜を有し、前記ダイパッド上に搭載された半導体チップと、
前記半導体チップの隣に配置され、かつ、前記ダイパッドから離間したリードと、
前記第１電極と前記リードとを互いに、かつ、電気的に接続する板状部材と、
第１面、および前記第１面とは反対側の第２面を有し、前記ダイパッドの一部が前記第１面から露出するように、かつ、前記リードの一部が露出するように、前記半導体チップおよび前記板状部材を封止する封止体と、
を含み、
前記板状部材は、第１導電性部材を介して前記第１電極と電気的に接続されており、かつ、第２導電性部材を介して前記リードと接続されており、
前記板状部材は、
前記第１導電性部材が接触する第１部分と、
前記第２導電性部材が接触する第２部分と、
前記第１部分と前記第２部分との間に位置する第３部分と、
を有し、
前記保護膜から露出する前記第１電極の表面には、前記保護膜よりも前記第２面に向かって突出する突出部材が形成されており、
前記第１部分は、前記突出部材と接触している、半導体装置。
第１電極、および前記第１電極の周縁部を覆う保護膜を有し、前記ダイパッド上に搭載された半導体チップと、
前記半導体チップの隣に配置され、かつ、前記ダイパッドから離間したリードと、
前記第１電極と前記リードとを互いに、かつ、電気的に接続する板状部材と、
第１面、および前記第１面とは反対側の第２面を有し、前記ダイパッドの一部が前記第１面から露出するように、かつ、前記リードの一部が露出するように、前記半導体チップおよび前記板状部材を封止する封止体と、
を含み、
前記板状部材は、第１導電性部材を介して前記第１電極と電気的に接続されており、かつ、第２導電性部材を介して前記リードと接続されており、
前記板状部材は、
前記第１導電性部材が接触する第１部分と、
前記第２導電性部材が接触する第２部分と、
前記第１部分と前記第２部分との間に位置する第３部分と、
を有し、
前記保護膜から露出する前記第１電極の表面には、前記保護膜よりも前記第２面に向かって突出する突出部材が形成されており、
前記第１部分は、前記突出部材と接触している、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１電極の平面形状は、
平面視において前記第３部分と交わる第１辺と、
前記第１辺とは反対側の第２辺と、
を備える多角形であり、
前記突出部材は、平面視において、前記第２辺よりも前記第１辺に近い位置に配置されている、半導体装置。
前記第１電極の平面形状は、
平面視において前記第３部分と交わる第１辺と、
前記第１辺とは反対側の第２辺と、
を備える多角形であり、
前記突出部材は、平面視において、前記第２辺よりも前記第１辺に近い位置に配置されている、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記第１電極の表面は、
前記第１辺および前記第２辺のうちの一方から他方に向かう第１方向において、
前記第１電極の中心線よりも前記第１辺側に位置する第１領域と、
前記第１電極の中心線よりも前記第２辺側に位置する第２領域と、
を有し、
前記突出部材は、前記第１領域内に設けられ、かつ、前記中心線である前記第１領域と前記第２領域の境界から離間している、半導体装置。
前記第１電極の表面は、
前記第１辺および前記第２辺のうちの一方から他方に向かう第１方向において、
前記第１電極の中心線よりも前記第１辺側に位置する第１領域と、
前記第１電極の中心線よりも前記第２辺側に位置する第２領域と、
を有し、
前記突出部材は、前記第１領域内に設けられ、かつ、前記中心線である前記第１領域と前記第２領域の境界から離間している、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第１部分は、前記第３部分に近づくにつれて前記上面との距離が短くなるように傾斜している、半導体装置。
前記第１部分は、前記第３部分に近づくにつれて前記上面との距離が短くなるように傾斜している、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記突出部材は、絶縁性部材である、半導体装置。
前記突出部材は、絶縁性部材である、半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記保護膜は、第１ポリイミド樹脂膜を含み、
前記突出部材は、
前記第１ポリイミド樹脂膜と、
前記第１ポリイミド樹脂膜上に形成された第２ポリイミド樹脂膜と、
を含む、半導体装置。
前記保護膜は、第１ポリイミド樹脂膜を含み、
前記突出部材は、
前記第１ポリイミド樹脂膜と、
前記第１ポリイミド樹脂膜上に形成された第２ポリイミド樹脂膜と、
を含む、半導体装置。
【請求項7】
請求項５に記載の半導体装置において、
前記突出部材は、永久レジストから構成されている、半導体装置。
前記突出部材は、永久レジストから構成されている、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記突出部材は、複数存在する、半導体装置。
前記突出部材は、複数存在する、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記板状部材は、銅からなるクリップである、半導体装置。
前記板状部材は、銅からなるクリップである、半導体装置。
【請求項10】
ダイパッドと、
第１電極、および前記第１電極の周縁部を覆う保護膜を有し、前記ダイパッド上に搭載された半導体チップと、
前記半導体チップの隣に配置され、かつ、前記ダイパッドから離間したリードと、
前記第１電極と前記リードとを互いに、かつ、電気的に接続する板状部材と、
第１面、および前記第１面とは反対側の第２面を有し、前記ダイパッドの一部が前記第１面から露出するように、かつ、前記リードの一部が露出するように、前記半導体チップおよび前記板状部材を封止する封止体と、
を含み、
前記板状部材は、第１導電性部材を介して前記第１電極と電気的に接続されており、かつ、第２導電性部材を介して前記リードと接続されており、
前記板状部材は、
前記第１導電性部材が接触する第１部分と、
前記第２導電性部材が接触する第２部分と、
前記第１部分と前記第２部分との間に位置する第３部分と、
を有し、
前記保護膜上には、前記第３部分と接触する突出部材が形成されている、半導体装置。
第１電極、および前記第１電極の周縁部を覆う保護膜を有し、前記ダイパッド上に搭載された半導体チップと、
前記半導体チップの隣に配置され、かつ、前記ダイパッドから離間したリードと、
前記第１電極と前記リードとを互いに、かつ、電気的に接続する板状部材と、
第１面、および前記第１面とは反対側の第２面を有し、前記ダイパッドの一部が前記第１面から露出するように、かつ、前記リードの一部が露出するように、前記半導体チップおよび前記板状部材を封止する封止体と、
を含み、
前記板状部材は、第１導電性部材を介して前記第１電極と電気的に接続されており、かつ、第２導電性部材を介して前記リードと接続されており、
前記板状部材は、
前記第１導電性部材が接触する第１部分と、
前記第２導電性部材が接触する第２部分と、
前記第１部分と前記第２部分との間に位置する第３部分と、
を有し、
前記保護膜上には、前記第３部分と接触する突出部材が形成されている、半導体装置。
【請求項11】
以下の工程を備える、半導体装置の製造方法：
（ａ）ダイパッドと、前記ダイパッドから離間したリードとを有するリードフレームを準備する工程；
（ｂ）第１電極、前記第１電極の周縁部を覆う保護膜、および前記保護膜から露出する前記第１電極の表面に形成された突出部材を有する半導体チップを準備する工程；
（ｃ）前記ダイパッド上に前記半導体チップを搭載する工程；
（ｄ）前記第１電極上に第１導電性部材を形成し、かつ、前記リード上に第２導電性部材を形成する工程；
（ｅ）前記第１導電性部材を介して前記第１電極上に板状部材の第１部分を配置し、かつ、前記第２導電性部材を介して前記リード上に前記板状部材の第２部分を配置することによって、前記板状部材を介して前記第１電極と前記リードとを互いに、かつ、電気的に接続する工程；および
（ｆ）前記半導体チップおよび前記板状部材を封止する工程、
ここで、
前記板状部材は、
前記第１導電性部材が接触する前記第１部分と、
前記第２導電性部材が接触する前記第２部分と、
前記第１部分と前記第２部分との間に位置する第３部分と、
を有し、
前記（ｅ）工程では、前記第１部分または前記第３部分を前記突出部材に接触させることにより、断面視において前記第１部分に含まれる前記板状部材の先端部と前記第１電極の表面との間の高さが前記突出部材の高さよりも低くなるように前記第１部分を正傾斜させた状態で、前記板状部材を配置し、
前記（ｆ）工程は、
（ｆ１）キャビティ空間が形成されるように、前記（ｅ）工程後の前記リードフレームを第１金型と前記第１金型と対向する第２金型で挟み込む工程、
（ｆ２）前記キャビティ空間に樹脂を流し込むことにより封止体を形成する工程、
を有し、
前記（ｆ１）工程は、前記第１金型によって前記ダイパッドを前記キャビティ空間の内部側に押し込む力を加えながら行われる、半導体装置の製造方法。
（ａ）ダイパッドと、前記ダイパッドから離間したリードとを有するリードフレームを準備する工程；
（ｂ）第１電極、前記第１電極の周縁部を覆う保護膜、および前記保護膜から露出する前記第１電極の表面に形成された突出部材を有する半導体チップを準備する工程；
（ｃ）前記ダイパッド上に前記半導体チップを搭載する工程；
（ｄ）前記第１電極上に第１導電性部材を形成し、かつ、前記リード上に第２導電性部材を形成する工程；
（ｅ）前記第１導電性部材を介して前記第１電極上に板状部材の第１部分を配置し、かつ、前記第２導電性部材を介して前記リード上に前記板状部材の第２部分を配置することによって、前記板状部材を介して前記第１電極と前記リードとを互いに、かつ、電気的に接続する工程；および
（ｆ）前記半導体チップおよび前記板状部材を封止する工程、
ここで、
前記板状部材は、
前記第１導電性部材が接触する前記第１部分と、
前記第２導電性部材が接触する前記第２部分と、
前記第１部分と前記第２部分との間に位置する第３部分と、
を有し、
前記（ｅ）工程では、前記第１部分または前記第３部分を前記突出部材に接触させることにより、断面視において前記第１部分に含まれる前記板状部材の先端部と前記第１電極の表面との間の高さが前記突出部材の高さよりも低くなるように前記第１部分を正傾斜させた状態で、前記板状部材を配置し、
前記（ｆ）工程は、
（ｆ１）キャビティ空間が形成されるように、前記（ｅ）工程後の前記リードフレームを第１金型と前記第１金型と対向する第２金型で挟み込む工程、
（ｆ２）前記キャビティ空間に樹脂を流し込むことにより封止体を形成する工程、
を有し、
前記（ｆ１）工程は、前記第１金型によって前記ダイパッドを前記キャビティ空間の内部側に押し込む力を加えながら行われる、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
前記（ｆ１）工程では、前記第１金型と前記ダイパッドとの間への前記樹脂の入り込みが抑制される、半導体装置の製造方法。
前記（ｆ１）工程では、前記第１金型と前記ダイパッドとの間への前記樹脂の入り込みが抑制される、半導体装置の製造方法。
【請求項13】
請求項１１に記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記第１部分を正傾斜させることによって、前記（ｆ）工程において、前記ダイパッドを前記キャビティ空間の内部側に押し込む力が加えられる場合であっても、前記第１部分の逆傾斜が抑制される、半導体装置の製造方法。
前記（ｅ）工程において、前記第１部分を正傾斜させることによって、前記（ｆ）工程において、前記ダイパッドを前記キャビティ空間の内部側に押し込む力が加えられる場合であっても、前記第１部分の逆傾斜が抑制される、半導体装置の製造方法。
【請求項14】
請求項１１に記載の半導体装置の製造方法において、
前記（ｂ）工程において準備する前記半導体チップは、以下の工程（ｂ１）乃至工程（ｂ４）により取得される：
（ｂ１）半導体ウェハの複数のチップ領域のそれぞれに前記第１電極を形成する工程；
（ｂ２）前記（ｂ１）工程の後、前記第１電極の表面領域のうちの前記周縁部および第１領域に、前記保護膜を構成する第１絶縁膜を形成する工程；
（ｂ３）前記（ｂ２）工程の後、前記第１領域に形成された前記第１絶縁膜上に、第２絶縁膜を形成する工程；
（ｂ４）前記（ｂ３）工程の後、前記複数のチップ領域を個片化して複数の半導体チップを取得する工程。
前記（ｂ）工程において準備する前記半導体チップは、以下の工程（ｂ１）乃至工程（ｂ４）により取得される：
（ｂ１）半導体ウェハの複数のチップ領域のそれぞれに前記第１電極を形成する工程；
（ｂ２）前記（ｂ１）工程の後、前記第１電極の表面領域のうちの前記周縁部および第１領域に、前記保護膜を構成する第１絶縁膜を形成する工程；
（ｂ３）前記（ｂ２）工程の後、前記第１領域に形成された前記第１絶縁膜上に、第２絶縁膜を形成する工程；
（ｂ４）前記（ｂ３）工程の後、前記複数のチップ領域を個片化して複数の半導体チップを取得する工程。
【請求項15】
請求項１１に記載の半導体装置の製造方法において、
前記（ｂ）工程において準備する前記半導体チップは、以下の工程（ｂ１）乃至工程（ｂ４）により取得される：
（ｂ１）半導体ウェハの複数のチップ領域のそれぞれに前記第１電極を形成する工程；
（ｂ２）前記（ｂ１）工程の後、前記第１電極の前記周縁部に保護膜を形成する工程；
（ｂ３）前記（ｂ２）工程の後、前記保護膜から露出する前記第１電極の表面領域のうちの第１領域上に、前記保護膜よりも膜厚の厚い絶縁膜を形成する工程；および
（ｂ４）前記（ｂ３）工程の後、前記複数のチップ領域を個片化して複数の半導体チップを取得する工程。
前記（ｂ）工程において準備する前記半導体チップは、以下の工程（ｂ１）乃至工程（ｂ４）により取得される：
（ｂ１）半導体ウェハの複数のチップ領域のそれぞれに前記第１電極を形成する工程；
（ｂ２）前記（ｂ１）工程の後、前記第１電極の前記周縁部に保護膜を形成する工程；
（ｂ３）前記（ｂ２）工程の後、前記保護膜から露出する前記第１電極の表面領域のうちの第１領域上に、前記保護膜よりも膜厚の厚い絶縁膜を形成する工程；および
（ｂ４）前記（ｂ３）工程の後、前記複数のチップ領域を個片化して複数の半導体チップを取得する工程。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、例えば、インバータの構成要素となる半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０１８－１２１０３５号公報（特許文献１）には、インバータの構成要素となる半導体装置のパッケージ構造体に関する技術が記載されている。
【0003】
特開２００９－２００３３８号公報（特許文献２）には、パワーＭＯＳＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成された半導体チップと、外部端子となるリードとを「Ｃｕクリップ」と呼ばれる板状部材で互いに、かつ、電気的に接続する半導体装置において、半田材や銀ペーストに代表される導電性部材を介して、板状部材を半導体チップのソースパッドと電気的に接続する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－１２１０３５号公報
【特許文献2】特開２００９－２００３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
例えば、パワートランジスタが形成された半導体チップを封止する半導体装置として、リードと半導体チップの表面に形成されているパッドと呼ばれる電極を「クリップ」と呼ばれる板状部材で接続する半導体装置が存在する。この半導体装置においては、パッドと板状部材との接続信頼性を向上することが望まれている。
【課題を解決するための手段】
【0006】
一実施の形態における半導体装置は、第１導電性部材を介して第１電極と電気的に接続され、かつ、第２導電性部材を介してリードと接続されている板状部材を備える。この板状部材は、第１導電性部材が接触する第１部分と、第２導電性部材が接触する第２部分と、第１部分と第２部分との間に位置する第３部分と、を有する。そして、第１電極の表面には、突出部材が形成されており、第１部分は、突出部材と接触している。
【0007】
一実施の形態における半導体装置は、第１導電性部材を介して第１電極と電気的に接続され、かつ、第２導電性部材を介してリードと接続されている板状部材を備える。この板状部材は、第１導電性部材が接触する第１部分と、第２導電性部材が接触する第２部分と、第１部分と第２部分との間に位置する第３部分と、を有する。そして、第１電極の周縁部を覆う保護膜上には、第３部分と接触する突出部材が形成されている。
【0008】
一実施の形態における半導体装置の製造方法は、第１導電性部材を介して第１電極上に板状部材の第１部分を配置し、かつ、第２導電性部材を介してリード上に板状部材の第２部分を配置することによって、板状部材を介して第１電極とリードとを互いに、かつ、電気的に接続する工程を備える。
【0009】
そして、この工程では、板状部材の第１部分または第３部分を突出部材に接触させることにより、第１部分に含まれる板状部材の先端部と第１電極の表面との間の高さよりも突出部材の高さが大きくなるように、第１部分を正傾斜させた状態で、板状部材を第１電極上およびリード上に配置する。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【0011】
【図1】１２相ブラシレスＤＣモータ制御システムの構成を模式的に示す図である。
【図2】インバータ回路の回路構成を示す図である。
【図3】インバータ回路を実現する半導体装置の実装構成を示す図である。
【図4】本発明者が新規に見出した改善の余地を説明する図であって、封止体を形成するモールド工程を示す断面図である。
【図5】クリップが「逆傾斜」した状態を示す図である。
【図6】関連技術を示す模式図である。
【図7】具体的態様を示す模式図である。
【図8】寸法関係の一例を説明する図である。
【図9】寸法関係の一例を説明する図である。
【図10】寸法関係の一例を説明する図である。
【図11】半導体チップの製造工程を示す断面図である。
【図15】半導体装置の組立工程を説明するフローチャートである。
【図18】（ａ）～（ｇ）は、突出部材の平面バリエーションを示す図である。
【図19】変形例３における突出部材の構成例を示す図である。
【図20】変形例３における突出部材の他の構成例を示す図である。
【図21】変形例４を示す模式図である。
【発明を実施するための形態】
【0012】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0013】
＜１２相ブラシレスＤＣモータ制御システム＞
１２相のブラシレスＤＣモータを制御する１２相ブラシレスＤＣモータ制御システムでは、従来の３相（Ｕ相、Ｖ相、Ｗ相）を４組使用している。
１２相のブラシレスＤＣモータを制御する１２相ブラシレスＤＣモータ制御システムでは、従来の３相（Ｕ相、Ｖ相、Ｗ相）を４組使用している。
【0014】
各相を制御する回路としては、インバータ回路が使用され、このインバータ回路から供給される交流電力が、ブラシレスＤＣモータの各相のコイルに供給される。このため、６相ブラシレスＤＣモータまたは１２相ブラシレスＤＣモータを制御するブラシレスＤＣモータ制御システムでは、６個または１２個のインバータ回路が使用される。
【0015】
図１は、１２相ブラシレスＤＣモータ制御システムの構成を模式的に示す図である。
【0016】
図１に示すモータＭＯＴは、１２相ブラシレスＤＣモータであり、１２個のコイルＣＬを有している。各コイルＣＬは、それぞれインバータ回路ＩＮＶに接続されている。すなわち、モータＭＯＴが有する１２個のコイルのそれぞれに対して、インバータ回路ＩＮＶが設けられている。このことから、図１に示す１２相ブラシレスＤＣモータ制御システムは、合計で１２個のインバータ回路ＩＮＶを有している。各インバータ回路ＩＮＶは、ＭＣＵ（Micro Controller Unit）に備わる制御回路ＣＴに接続されており、各インバータ回路は、この制御回路ＣＴによって制御される。そして、制御回路ＣＴによって制御される各インバータ回路ＩＮＶからは、それぞれのインバータ回路ＩＮＶに接続されたコイルＣＬに交流電力が供給される結果、モータＭＯＴが駆動される。
【0017】
＜インバータ回路の構成＞
次に、上述した１２相ブラシレスＤＣモータ制御システムの構成要素であるインバータ回路ＩＮＶの回路構成について説明する。
次に、上述した１２相ブラシレスＤＣモータ制御システムの構成要素であるインバータ回路ＩＮＶの回路構成について説明する。
【0018】
図２は、インバータ回路ＩＮＶの回路構成を示す図である。
【0019】
図２において、インバータ回路ＩＮＶは、ハイサイドスイッチング回路１０と、ローサイドスイッチング回路２０と、制御回路３０とを有している。
【0020】
ハイサイドスイッチング回路１０は、パワートランジスタからなるメイントランジスタ１１と、センストランジスタ１２とを含んでいる。
【0021】
一方、ローサイドスイッチング回路２０は、パワートランジスタからなるメイントランジスタ２１と、センストランジスタ２２とを含んでいる。
【0022】
このように構成されているハイサイドスイッチング回路１０とローサイドスイッチング回路２０において、ハイサイドスイッチング回路１０に含まれているメイントランジスタ１１とローサイドスイッチング回路２０に含まれているメイントランジスタ２１とは、電源電位ＶＩＮとグランド電位ＧＮＤとの間に直列接続されている。
【0023】
【0024】
続いて、制御回路３０は、例えば、メイントランジスタ１１のゲート電極やセンストランジスタ１２のゲート電極にゲート電圧を印加するプリドライバと、メイントランジスタ２１のゲート電極やセンストランジスタ２２のゲート電極にゲート電極を印加するプリドライバを含んでいる。このようにして、インバータ回路ＩＮＶが構成されている。
【0025】
制御回路３０は、図１に示す制御回路ＣＴからの制御信号に基づいて、ハイサイドスイッチング回路１０に含まれるメイントランジスタ１１のオン／オフを制御するとともに、ローサイドスイッチング回路２０に含まれるメイントランジスタ２１のオン／オフを制御するように構成されている。すなわち、制御回路３０は、メイントランジスタ１１のゲート電極に印加されるゲート電圧を切り替えることにより、メイントランジスタ１１のオン／オフを制御するとともに、メイントランジスタ２１のゲート電極に印加されるゲート電圧を切り替えることにより、メイントランジスタ２１のオン／オフを制御する。
【0026】
このようにして、メイントランジスタ１１のオン／オフ制御とメイントランジスタ２１のオン／オフ制御によって、メイントランジスタ１１とメイントランジスタ２１との間の接続ノード（「ＯＵＴ」）から図１に示すコイルＣＬに交流電力が供給される。
【0027】
以上のようにして、インバータ回路ＩＮＶが構成されている。
【0028】
＜パッケージ構造＞
続いて、インバータ回路ＩＮＶの実装構成について説明する。
続いて、インバータ回路ＩＮＶの実装構成について説明する。
【0029】
図３は、インバータ回路を実現する半導体装置ＰＫＧの実装構成を示す図である。
【0030】
図３において、半導体装置ＰＫＧは、平面形状が長方形形状の封止体ＭＲを有している。この封止体ＭＲは、長辺である辺Ｓ１と、辺Ｓ１と対向する辺Ｓ２と、辺Ｓ１および辺Ｓ２と交差する短辺である辺Ｓ３と、辺Ｓ３と対向する辺Ｓ４を有している。そして、長辺である辺Ｓ１および辺Ｓ２からは、リードＬＤが突出している。
【0031】
図３では、封止体ＭＲの外形線が破線で示されており、この封止体ＭＲの内部に封止されている構成要素が図示されている。以下では、封止体ＭＲの内部の構成を説明する。
【0032】
半導体装置ＰＫＧは、チップ搭載部であるダイパッドＤＰＣと、チップ搭載部であるダイパッドＤＰＬと、チップ搭載部であるダイパッドＤＰＨを有している。具体的に、ダイパッドＤＰＬとダイパッドＤＰＣとダイパッドＤＰＨは、この順でｘ方向に並ぶように配置されている。言い換えれば、左側にダイパッドＤＰＬが配置され、かつ、中央部にダイパッドＤＰＣが配置され、かつ、右側にダイパッドＤＰＨが配置されている。
【0033】
ダイパッドＤＰＣ上には、半導体チップＣＰＣが搭載されている。この半導体チップＣＰＣには、図２に示す制御回路３０が形成されている。そして、半導体チップＣＰＣの表面には、例えば、複数のパッドＰＤＣ１および複数のパッドＰＤＣ２を含む複数のパッドが形成されている。このように、半導体装置ＰＫＧの中央部には、ダイパッドＤＰＣ上に搭載された半導体チップＣＰＣが配置されている。
【0034】
次に、ダイパッドＤＰＬ上には、半導体チップＣＰＬが搭載されている。この半導体チップＣＰＬには、図２に示すローサイドスイッチング回路２０が形成されている。つまり、半導体チップＣＰＬには、ローサイドスイッチング回路２０を構成するメイントランジスタ２１およびセンストランジスタ２２が形成されている。これらのメイントランジスタ２１およびセンストランジスタ２２は、半導体チップＣＰＬの厚さ方向に電流を流す縦型トレンチパワートランジスタから構成されている。そして、半導体チップＣＰＬの表面には、メイントランジスタ用ソースパッドＳＰＬとともに、複数のパッドＰＤＬが形成されている。複数のパッドＰＤＬには、センストランジスタ用ソースパッドや、メイントランジスタ２１およびセンストランジスタ２２に共通のゲートパッドなどが含まれている。
【0035】
また、図３に示すように、メイントランジスタ用ソースパッドＳＰＬ上には、銅からなる板状部材であるクリップＣＬＬが配置されている。また、図３に示すように、このクリップＣＬＬは、リードＬＤＬと電気的に接続されている。一方、複数のパッドＰＤＬのそれぞれは、半導体チップＣＰＣの表面に形成されている複数のパッドＰＤＣ２のそれぞれとボンディングワイヤＷで電気的に接続されている。
【0036】
続いて、ダイパッドＤＰＨ上には、半導体チップＣＰＨが搭載されている。この半導体チップＣＰＨには、図２に示すハイサイドスイッチング回路１０が形成されている。ここで、本実施の形態では、ローサイドスイッチング回路２０が形成された半導体チップＣＰＬとハイサイドスイッチング回路１０が形成された半導体チップＣＰＨは、互いに同種類の半導体チップである。このため、半導体チップＣＰＨの説明は省略する。
【0037】
なお、本実施の形態では、半導体装置ＰＫＧの平面形状は、図３に示すように、略長方形（具体的には、各角部が面取りされた長方形）である。また、本実施の形態では、各半導体チップの平面形状についても、図３に示すように、長方形である。そして、本実施の形態では、図３に示すように、各半導体チップの短辺が半導体装置ＰＫＧの長辺に沿うように、半導体チップＣＰＣ、半導体チップＣＰＬおよび半導体チップＣＰＨを配置している。これにより、各半導体チップのサイズと半導体装置ＰＫＧのサイズを小さくしている。
【0038】
以上のようにして、インバータ回路ＩＮＶを構成する回路が形成された半導体チップＣＰＣと半導体チップＣＰＬと半導体チップＣＰＨを１つのパッケージ構造体に実装したＳｉＰ（System in Package）からなる半導体装置ＰＫＧが実装構成されている。
【0039】
＜改善の検討＞
以下では、板状部材として、クリップＣＬＬを取り挙げて、半導体装置ＰＫＧに存在する改善の余地について説明する。ただし、図３に示すように、半導体装置ＰＫＧは、クリップＣＬＬだけでなく、クリップＣＬＨも有している。このクリップＣＬＨについても、クリップＣＬＬと同様の改善の余地が存在するが、以下の明細書の記載では、クリップＣＬＬに着目して、半導体装置ＰＫＧに存在する改善の余地を説明することにする。
以下では、板状部材として、クリップＣＬＬを取り挙げて、半導体装置ＰＫＧに存在する改善の余地について説明する。ただし、図３に示すように、半導体装置ＰＫＧは、クリップＣＬＬだけでなく、クリップＣＬＨも有している。このクリップＣＬＨについても、クリップＣＬＬと同様の改善の余地が存在するが、以下の明細書の記載では、クリップＣＬＬに着目して、半導体装置ＰＫＧに存在する改善の余地を説明することにする。
【0040】
上述した半導体装置ＰＫＧでは、放熱効率を向上させる観点から、封止体ＭＲの下面からダイパッドＤＰＬ（ダイパッドＤＰＣ、ダイパッドＤＰＨ）の裏面を露出する構成が採用されることがある。このような構成を有する半導体装置ＰＫＧにおいて、本発明者は、以下に示す改善の余地が存在することを新規に見出した。
【0041】
図４は、本発明者が新規に見出した改善の余地を説明する図であって、封止体ＭＲを形成するモールド工程を示す断面図である。図４においては、リードフレームに存在するリード６０Ａおよびリード６０Ｂが下金型７０Ａと上金型７０Ｂによって挟み込まれている。そして、キャビティＣＡＶ内にダイパッドＤＰＬと、ダイパッドＤＰＬ上に銀ペースト５０Ａを介して搭載された半導体チップＣＰＬと、半導体チップＣＰＬに形成されているメイントランジスタ用ソースパッドＳＰＬ上に銀ペースト５０Ｂを介して搭載されたクリップＣＬＬが配置されている。また、このクリップＣＬＬは、銀ペースト５０Ｃを介してリード６０Ａと接続されている。すなわち、クリップＣＬＬは、メイントランジスタ用ソースパッドＳＰＬとリード６０Ａとを電気的に接続する機能を有している。
【0042】
ここで、図４に示すモールド工程では、キャビティＣＡＶ内に樹脂を注入することにより、封止体を形成する。このとき、図４において、下金型７０ＡとダイパッドＤＰＬとの間に隙間が存在すると、この隙間にも樹脂が流れ込む。このことから、下金型７０ＡとダイパッドＤＰＬとの間に樹脂が流れ込む隙間が形成されないように、例えば、図４に示すように、ダイパッドＤＰＬに対して、下金型７０ＡからキャビティＣＡＶ側に押し込む力を加えながら、モールド工程を実施することが行われる。
【0043】
この場合、リード６０Ａおよびリード６０Ｂは、下金型７０Ａと上金型７０Ｂで挟まれて固定されている。これに対し、ダイパッドＤＰＬは、上述した押し込み力によって、キャビティＣＡＶ側に押し込まれる。この結果、図４に示すリード６０Ａ（６０Ｂ）とダイパッドＤＰＬとの間の高低差を示す「オフセットＸ」は、小さくなる方向に変化する。すると、リード６０Ａと半導体チップＣＰＬの両方と接続しているクリップＣＬＬには、図４の矢印で示す方向に力が加わる。
【0044】
これにより、例えば、図５に示すように、クリップＣＬＬに変形が生じる。具体的に、半導体チップＣＰＬに形成されているメイントランジスタ用ソースパッドＳＰＬとリード６０Ａの両方に接続するクリップＣＬＬは、一般的に、半導体チップＣＰＬに対して平行して配置されるが、上述したダイパッドＤＰＬに加わる押し込み力によって、クリップＣＬＬの先端部分がクリップＣＬＬの根元部分よりも高くなる変形が生じてしまう。
【0045】
本明細書では、図５に示すようなクリップＣＬＬの先端部分がクリップＣＬＬの根元部分よりも高くなる形状を「逆傾斜」と呼ぶことにする。
【0046】
このように、封止体ＭＲの下面からダイパッドＤＰＬの裏面を露出する半導体装置ＰＫＧを製造するモールド工程においては、下金型７０ＡとダイパッドＤＰＬとの間に樹脂が流れ込む隙間が形成されないように、ダイパッドＤＰＬに対して、下金型７０ＡからキャビティＣＡＶ側に押し込み力を加えることが行われる。この結果、例えば、図５に示すように、クリップＣＬＬの形状が「逆傾斜」となってしまう。
【0047】
そして、クリップＣＬＬの形状が「逆傾斜」となると、クリップＣＬＬの根元部分８０と接触する銀ペースト５０Ｂの部分が、銀ペースト５０Ｂのその他の部分よりも薄くなる。これにより、半導体装置に加わる構造的なストレスが原因となって、例えば、図５に示す銀ペースト５０Ｂの部分９０に剥離が発生する。
【0048】
この点に関し、銀ペースト５０Ｂは、半導体チップＣＰＬに形成されているメイントランジスタ用ソースパッドＳＰＬとクリップＣＬＬとを電気的に接続する機能を有し、電流が流れる電流経路となる。このことから、電流経路となる銀ペースト５０Ｂで剥離が発生すると、この剥離領域が高インピーダンス領域となる結果、半導体装置のオン抵抗が高くなってしまう。さらには、センストランジスタを搭載する半導体装置の場合には、センス比の変動が生じる原因となる。つまり、銀ペースト５０Ｂでの剥離の発生は、半導体装置の性能に悪影響を及ぼすことになる。したがって、銀ペースト５０Ｂの剥離の原因となるクリップＣＬＬの「逆傾斜」を抑制することが望まれている。
【0049】
＜関連技術の説明＞
そこで、クリップＣＬＬの「逆傾斜」を抑制するために、以下に示す関連技術がある。
そこで、クリップＣＬＬの「逆傾斜」を抑制するために、以下に示す関連技術がある。
【0050】
本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
【0051】
図６は、関連技術を示す模式図である。
【0052】
図６に示すように、関連技術では、予め、クリップＣＬＬの先端部分がクリップＣＬＬの根元部分よりも低くなる形状としている。ここで、本明細書では、図６に示すようなクリップＣＬＬの先端部分がクリップＣＬＬの根元部分よりも低くなる形状を「正傾斜」と呼ぶことにする。このように、関連技術では、予めクリップＣＬＬに加工を施して、クリップＣＬＬの形状を「正傾斜」としている。
【0053】
これにより、関連技術によれば、下金型７０ＡとダイパッドＤＰＬとの間に樹脂が流れ込む隙間が形成されないように、ダイパッドＤＰＬに対して、下金型７０ＡからキャビティＣＡＶ側に押し込み力を加えたとしても、予めクリップＣＬＬの形状が水平形状ではなく「正傾斜」となっていることから、押し込み力に起因して、クリップＣＬＬの形状が「逆傾斜」となることを抑制することができる。したがって、関連技術は、銀ペースト５０Ｂの剥離の原因となるクリップＣＬＬの「逆傾斜」を抑制する観点から有効である。
【0054】
ここで、例えば、クリップＣＬＬを「正傾斜」させる方法としては、クリップＣＬＬを変形加工することが考えられる。ただし、本発明者の検討によると、クリップＣＬＬの加工精度は、±２０μｍが限界であり、クリップＣＬＬを安定的に「正傾斜」させることは困難であることを新規に見出した。すなわち、予めクリップＣＬＬを「正傾斜」させるという関連技術のコンセプトは、銀ペースト５０Ｂの剥離の原因となるクリップＣＬＬの「逆傾斜」を抑制する観点から優れているが、関連技術には、クリップＣＬＬを安定的に加工する観点に着目すると、難点があるといえる。
【0055】
このように、関連技術には、改善の余地が存在する。そこで、本実施の形態では、上述した関連技術に存在する改善の余地を克服するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【0056】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、予めクリップＣＬＬを「正傾斜」させることを前提として、「正傾斜」したクリップＣＬＬをメイントランジスタ用ソースパッドＳＰＬと銀ペースト５０Ｂで接続する場合、メイントランジスタ用ソースパッドＳＰＬの表面の一部領域に突出部材を設け、この突出部材を「正傾斜」したクリップＣＬＬに接触させる思想である。この基本思想によれば、「正傾斜」したクリップＣＬＬを突出部材で支持することが可能となる結果、安定してクリップＣＬＬの「正傾斜」状態を維持できる。したがって、たとえ、クリップＣＬＬの加工精度によって、「正傾斜」にばらつきが生じる場合であっても、突出部材の接触による矯正効果によって、安定した「正傾斜」を実現できる。
本実施の形態における基本思想は、予めクリップＣＬＬを「正傾斜」させることを前提として、「正傾斜」したクリップＣＬＬをメイントランジスタ用ソースパッドＳＰＬと銀ペースト５０Ｂで接続する場合、メイントランジスタ用ソースパッドＳＰＬの表面の一部領域に突出部材を設け、この突出部材を「正傾斜」したクリップＣＬＬに接触させる思想である。この基本思想によれば、「正傾斜」したクリップＣＬＬを突出部材で支持することが可能となる結果、安定してクリップＣＬＬの「正傾斜」状態を維持できる。したがって、たとえ、クリップＣＬＬの加工精度によって、「正傾斜」にばらつきが生じる場合であっても、突出部材の接触による矯正効果によって、安定した「正傾斜」を実現できる。
【0057】
以下では、この基本思想を具現化した具体的態様について説明する。
【0058】
＜具体的態様＞
図７は、具体的態様を示す模式図である。
図７は、具体的態様を示す模式図である。
【0059】
【0060】
図７に示すように、ダイパッドＤＰＬ上には、銀ペースト５０Ａを介して、半導体チップＣＰＬが搭載されている。半導体チップＣＰＬの表面には、メイントランジスタ用ソースパッドＳＰＬ（第１電極）が形成されており、このメイントランジスタ用ソースパッドＳＰＬの周縁部は、保護膜ＰＡＳで覆われている。言い換えれば、保護膜ＰＡＳで覆われていないメイントランジスタ用ソースパッドＳＰＬの表面は、露出している。
【0061】
また、半導体チップＣＰＬの隣に配置され、かつ、ダイパッドＤＰＬから離間するようにリード６０Ａが配置されている。ここで、「離間」とは、距離的に離れていることを意味し、例えば、図７に示すように、ダイパッドＤＰＬとリード６０Ａとが距離的に離れていることを意味している。そして、メイントランジスタ用ソースパッドＳＰＬとリード６０Ａとは、銅からなる板状部材であるクリップＣＬＬによって電気的に接続されている。具体的に、クリップＣＬＬは、銀ペースト５０Ｂを介してメイントランジスタ用ソースパッドＳＰＬと電気的に接続されており、かつ、銀ペースト５０Ｃを介してリード６０Ａと接続されている。そして、このクリップＣＬＬは、銀ペースト５０Ｂが接触する「第１部分Ｐ１」と、銀ペースト５０Ｃが接触する「第２部分Ｐ２」と、「第１部分Ｐ１」と「第２部分Ｐ２」との間に位置する「第３部分Ｐ３」とから構成されている。
【0062】
このとき、クリップＣＬＬの「第１部分Ｐ１」は、クリップＣＬＬの「第３部分Ｐ３」に近づくにつれて封止体の上面との距離が短くなるように傾斜している。すなわち、クリップＣＬＬの「第１部分Ｐ１」は、クリップＣＬＬの先端部分がクリップＣＬＬの根元部分よりも低くなる「正傾斜」をしている。
【0063】
ここで、図７では示されていないが、図７に示す構造体は、封止体で封止されている。例えば、封止体は、上面、および上面とは反対側の下面を有し、ダイパッドＤＰＬの裏面の一部が下面から露出するように、かつ、リード６０Ａの一部が露出するように、半導体チップＣＰＬおよびクリップＣＬＬを封止している。
【0064】
そして、図７に示す構造体において、保護膜ＰＡＳから露出するメイントランジスタ用ソースパッドＳＰＬの表面には、保護膜ＰＡＳよりも封止体の上面側に向かって突出する突出部材１００が形成されている。すなわち、半導体チップＣＰＬの厚さ方向において、メイントランジスタ用ソースパッドＳＰＬの表面からその上面までの突出部材１００の高さは、メイントランジスタ用ソースパッドＳＰＬの表面からその上面までの保護膜ＰＡＳの高さよりも大きい。このとき、図７に示すように、クリップＣＬＬの「第１部分Ｐ１」は、突出部材１００と接触している。この突出部材１００を構成する材料は、特に限定されるものではないが、例えば、絶縁性部材から構成されている。
【0065】
なお、図７において、メイントランジスタ用ソースパッドＳＰＬの平面形状は、平面視においてクリップＣＬＬの「第３部分Ｐ３」と交わる「第１辺ＳＤ１」と、「第１辺ＳＤ１」とは反対側の「第２辺ＳＤ２」とを備える四角形（多角形）であり、突出部材１００は、平面視において、「第２辺ＳＤ２」よりも「第１辺ＳＤ１」に近い位置に配置される。
【0066】
＜＜寸法関係＞＞
続いて、寸法関係の一例について説明する。
続いて、寸法関係の一例について説明する。
【0067】
図８は、寸法関係の一例を説明する図である。
【0068】
図８に示すように、メイントランジスタ用ソースパッドＳＰＬの表面は、「第１辺ＳＤ１」および「第２辺ＳＤ２」のうちの一方から他方に向かう第１方向において、メイントランジスタ用ソースパッドＳＰＬは、中心線ＣＬよりも「第１辺ＳＤ１」側に位置する「第１領域Ｒ１」と、中心線ＣＬよりも「第２辺ＳＤ２」側に位置する「第２領域Ｒ２」を有する。ここで、図８に示すように、突出部材１００は、「第１領域Ｒ１」内に設けられ、かつ、中心線ＣＬである「第１領域Ｒ１」と「第２領域Ｒ２」の境界から離間している。
【0069】
次に、図８において、突出部材１００の平面形状は、正方形形状をしており、領域ＲＡで囲まれた突出部材１００の拡大図に示すように、突出部材１００は、例えば、酸窒化シリコン膜１１０（厚さ：０．９μｍ程度）と、酸窒化シリコン膜１１０上に形成された第１ポリイミド膜１２０（厚さ：８μｍ程度）と、第１ポリイミド膜１２０上に形成された第２ポリイミド膜１３０（厚さ：８μｍ程度）から構成される。なお、酸窒化シリコン膜１１０は、窒化シリコン膜（ＳｉＮ）や炭窒化シリコン膜（ＳｉＣＮ）などであってもよく、さらには、酸化シリコン膜を含む複数種類の積層膜であってもよい。
【0070】
ここで、図７および図８に示す寸法は、以下の通りである。
（１）「Ａ０」＝３ｍｍ
（２）「Ａ１」＝１ｍｍ
（３）「Ａ２」＝２ｍｍ
（４）「Ｌ」＝７０μｍ
（５）「Ｌ１」＝２０μｍ
（６）「Ｌ２」＝１０μｍ
（７）「Ｌ３」＝１５μｍ
（１）「Ａ０」＝３ｍｍ
（２）「Ａ１」＝１ｍｍ
（３）「Ａ２」＝２ｍｍ
（４）「Ｌ」＝７０μｍ
（５）「Ｌ１」＝２０μｍ
（６）「Ｌ２」＝１０μｍ
（７）「Ｌ３」＝１５μｍ
【0071】
また、以下の膜の厚さを考慮すると、
酸窒化シリコン膜１１０：０．９μｍ
第１ポリイミド膜１２０：８μｍ
第２ポリイミド膜１３０：８μｍ
図９および図１０に示す寸法は、以下の通りである。
（８）「Ａ」＝１０μｍ程度
（９）「Ｂ」＝１０．３５μｍ
（１０）「Ｃ」＝６．９μｍ
酸窒化シリコン膜１１０：０．９μｍ
第１ポリイミド膜１２０：８μｍ
第２ポリイミド膜１３０：８μｍ
図９および図１０に示す寸法は、以下の通りである。
（８）「Ａ」＝１０μｍ程度
（９）「Ｂ」＝１０．３５μｍ
（１０）「Ｃ」＝６．９μｍ
【0072】
＜＜具体的態様の構造上の特徴点＞＞
次に、具体的態様の特徴点について説明する。
次に、具体的態様の特徴点について説明する。
【0073】
本実施の形態における特徴点は、メイントランジスタ用ソースパッドＳＰＬの表面の一部領域に突出部材を設け、この突出部材を「正傾斜」したクリップＣＬＬに接触させるという基本思想を、例えば、図７～図１０に示すレイアウト配置および寸法を有する突出部材１００で具現化している点にある。これにより、「正傾斜」したクリップＣＬＬを突出部材１００で支持することができる結果、安定してクリップＣＬＬの「正傾斜」状態を維持できる。したがって、たとえ、クリップＣＬＬの加工精度によって、「正傾斜」にばらつきが生じる場合であっても、「正傾斜」のばらつきが、突出部材１００の接触による矯正効果によって補正されることから、安定した「正傾斜」を実現できる。これにより、本実施の形態によれば、押し込み力によってクリップＣＬＬの形状が「逆傾斜」となることを抑制できる結果、銀ペースト５０Ｂの剥離を防止することができる。つまり、本実施の形態によれば、銀ペースト５０Ｂの剥離を防止することができることを通じて、半導体装置の信頼性を向上できるという優れた効果が得られる。
【0074】
また、本実施の形態では、例えば、図８に示すように、突出部材１００を第１ポリイミド膜１２０と第２ポリイミド膜１３０を含む積層膜から構成している点にも特徴点がある。なぜなら、クリップＣＬＬと接触させる突出部材１００がクッション性を有するポリイミド膜を含むように構成される結果、モールド工程において、ダイパッドＤＰＬに加わる押し込み力に起因するストレスが発生する場合でも、このストレスに対する緩衝材として、突出部材１００を機能させることができるからである。
【0075】
以上のことから、突出部材１００は、安定したクリップＣＬＬの「正傾斜」を実現させる機能と、ストレスを吸収する緩衝材としての機能を有し、これらの機能の相乗効果によって、モールド工程で発生するストレス（応力）に起因する銀ペースト５０Ｂの剥離を効果的に抑制できる点で、本実施の形態は、大きな技術的意義を有しているといえる。
【0076】
さらに、本実施の形態において、突出部材１００は、例えば、図７に示すように、「Ａ２：Ａ１＝２：１」となる位置に配置されている。ここで、本発明者の見出した新規な知見によると、「Ａ２：Ａ１＝２：１」となる位置は、銀ペースト５０Ｂの剥離が最も生じやすい位置であることが判明している。したがって、本実施の形態では、上述した新規な知見を考慮して、突出部材１００を銀ペースト５０Ｂの剥離が発生しやすい位置に設けている。これにより、本実施の形態によれば、剥離の最も発生しやすい位置に銀ペースト５０Ｂが存在しないことから、銀ペースト５０Ｂの剥離が発生するポテンシャルを低減することができ、これによって、半導体装置の信頼性を向上することができる。
【0077】
＜＜半導体装置の製造方法＞＞
続いて、本実施の形態における半導体装置の製造方法について説明する。
続いて、本実施の形態における半導体装置の製造方法について説明する。
【0078】
＜＜＜半導体チップの製造工程＞＞＞
まず、複数のチップ領域を有する半導体ウェハＷＦを用意する。そして、通常の半導体製造技術を使用することにより、各チップ領域にメイントランジスタおよびセンストランジスタを含むパワートランジスタを形成し、その後、図１１に示すように、半導体ウェハＷＦの各チップ領域の表面に、メイントランジスタ用ソースパッドＳＰＬを形成する。このメイントランジスタ用ソースパッドＳＰＬは、例えば、アルミニウムから構成される。
まず、複数のチップ領域を有する半導体ウェハＷＦを用意する。そして、通常の半導体製造技術を使用することにより、各チップ領域にメイントランジスタおよびセンストランジスタを含むパワートランジスタを形成し、その後、図１１に示すように、半導体ウェハＷＦの各チップ領域の表面に、メイントランジスタ用ソースパッドＳＰＬを形成する。このメイントランジスタ用ソースパッドＳＰＬは、例えば、アルミニウムから構成される。
【0079】
【0080】
次に、図１２に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition）を使用することにより、メイントランジスタ用ソースパッドＳＰＬを覆う酸窒化シリコン膜１１０を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸窒化シリコン膜１１０をパターニングする。酸窒化シリコン膜１１０のパターニングは、図１２に示すように、メイントランジスタ用ソースパッドＳＰＬの周縁部を覆い、かつ、メイントランジスタ用ソースパッドＳＰＬの突出部材形成領域に酸窒化シリコン膜１１０が残存するように行われる。また、このパターニングでは、メイントランジスタ用ソースパッドＳＰＬのその他の領域が露出されるように行われる。
【0081】
続いて、半導体ウェハＷＦの片面全面に第１ポリイミド膜１２０を塗布した後、フォトリソグラフィ技術を使用することにより、第１ポリイミド膜１２０をパターニングする。第１ポリイミド膜１２０のパターニングは、例えば、図１３に示すように、メイントランジスタ用ソースパッドＳＰＬの周縁部に形成された酸窒化シリコン膜１１０上に第１ポリイミド膜１２０が残存するとともに、突出部材形成領域に形成された酸窒化シリコン膜１１０を覆うように行われる。これにより、メイントランジスタ用ソースパッドＳＰＬの周縁部には、酸窒化シリコン膜１１０と第１ポリイミド膜１２０の積層膜からなる保護膜ＰＡＳが形成される。そして、例えば、パターニングされた第１ポリイミド膜１２０に対して、キュア処理が実施される。
【0082】
その後、図１４に示すように、半導体ウェハＷＦの片面全面に第２ポリイミド膜１３０を塗布した後、フォトリソグラフィ技術を使用することにより、第２ポリイミド膜１３０をパターニングする。第２ポリイミド膜１３０のパターニングは、例えば、図１４に示すように、メイントランジスタ用ソースパッドＳＰＬの突出部材形成領域に形成された第１ポリイミド膜１２０を覆うように行われ、その他の領域の第２ポリイミド膜１３０を除去するように行われる。これにより、メイントランジスタ用ソースパッドＳＰＬの突出部材形成領域には、酸窒化シリコン膜１１０と第１ポリイミド膜１２０と第２ポリイミド膜１３０の積層膜からなる突出部材１００が形成される。そして、例えば、パターニングされた第２ポリイミド膜１３０に対して、キュア処理が実施される。
【0083】
なお、本実施の形態において、第２ポリイミド膜１３０のパターニングは、図１４に示すように、メイントランジスタ用ソースパッドＳＰＬの突出部材形成領域に形成された第１ポリイミド膜１２０を覆うように行われ、その他の領域の第２ポリイミド膜１３０を除去するように行っている。ただし、これに限らず、第２ポリイミド膜１３０のパターニングは、例えば、周縁部に形成されている第１ポリイミド膜１２０上にも残存するように行ってもよい。この場合、保護膜ＰＡＳも、酸窒化シリコン膜１１０と、第１ポリイミド膜１２０と、第２ポリイミド膜１３０の積層膜から構成されることになる。
【0084】
次に、必要に応じて、無電解めっき法などを使用することにより、メイントランジスタ用ソースパッドＳＰＬの露出面に、ニッケル膜、パラジウム膜、金膜などのめっき膜を形成する。そして、半導体ウェハＷＦに対して、裏面研削工程を実施した後、半導体ウェハＷＦをダイシングする。これにより、半導体ウェハＷＦの複数のチップ領域は、個片化されて、複数の半導体チップに分割される。このようにして、本実施の形態における半導体チップを製造することができる。
【0085】
＜＜＜半導体装置の組立工程＞＞＞
続いて、半導体装置の組立工程について説明する。
続いて、半導体装置の組立工程について説明する。
【0086】
図１５は、半導体装置の組立工程を説明するフローチャートである。
【0087】
まず、ダイパッドと、ダイパッドから離間したリードとを有するリードフレームを用意する。そして、上述した半導体チップの製造工程で製造された半導体チップをダイパッド上に搭載する。具体的には、ダイパッド上に銀ペーストを塗布した後、この銀ペーストを介して、ダイパッド上に半導体チップを搭載する（Ｓ１０１）。
【0088】
次に、半導体チップの表面に形成されているメイントランジスタ用ソースパッド上、および、リード上に銀ペーストを塗布する（Ｓ１０２）。その後、メイントランジスタ用ソースパッドとリードとを接続するようにクリップを配置する。このとき、クリップは、銀ペーストを介してメイントランジスタ用ソースパッドと接続されるとともに、銀ペーストを介してリードと接続される。これにより、メイントランジスタ用ソースパッドとリードは、クリップによって電気的に接続される（Ｓ１０３）。そして、銀ペーストを硬化させるためのキュア処理（１５０℃～３００℃程度の熱処理）を実施する（Ｓ１０４）。
【0089】
続いて、例えば、リードと、半導体チップの表面に形成されているその他のパッドとを金銭や導線で接続する。すなわち、リードと、半導体チップの表面に形成されているその他のパッドに対して、金線や銅線によるワイヤボンディングが行われる（Ｓ１０５）。
【0090】
その後、樹脂封止（モールド）を行うことにより封止体を形成する（Ｓ１０６）。そして、封止体から露出しているリードのアウタリード部に必要に応じてめっき層を形成する。次に、封止体の外部において、リードを所定の位置で切断することにより、封止体をリードフレームのフレーム枠から分離する。続いて、封止体から突出するリードのアウタリード部を折り曲げ加工する。以上のようにして、半導体装置を製造することができる。
【0091】
＜＜製法上の特徴＞＞
本実施の形態では、図１５のＳ１０３によって、図１６に示す構造体が実現される。すなわち、図１６において、クリップＣＬＬは、銀ペースト５０Ｂが接触する「第１部分Ｐ１」と、銀ペースト５０Ｃが接触する「第２部分Ｐ２」と、「第１部分Ｐ１」と「第２部分Ｐ２」との間に位置する「第３部分Ｐ３」から構成されている。そして、図１５のＳ１０３では、「第１部分Ｐ１」を突出部材１００に接触させることにより、「第１部分Ｐ１」に含まれるクリップＣＬＬの先端部とメイントランジスタ用ソースパッドＳＰＬの表面との間の高さよりも突出部材１００の高さが大きくなるように、「第１部分Ｐ１」を正傾斜させた状態で、クリップＣＬＬがメイントランジスタ用ソースパッドＳＰＬ上およびリード６０Ａ上に配置される。これにより、「正傾斜」したクリップＣＬＬを突出部材１００で支持することができる結果、安定してクリップＣＬＬの「正傾斜」状態を維持できる。したがって、たとえ、クリップＣＬＬの加工精度によって、「正傾斜」にばらつきが生じる場合であっても、「正傾斜」のばらつきが、突出部材１００の接触による矯正効果によって補正されることから、安定した「正傾斜」を実現できる。
本実施の形態では、図１５のＳ１０３によって、図１６に示す構造体が実現される。すなわち、図１６において、クリップＣＬＬは、銀ペースト５０Ｂが接触する「第１部分Ｐ１」と、銀ペースト５０Ｃが接触する「第２部分Ｐ２」と、「第１部分Ｐ１」と「第２部分Ｐ２」との間に位置する「第３部分Ｐ３」から構成されている。そして、図１５のＳ１０３では、「第１部分Ｐ１」を突出部材１００に接触させることにより、「第１部分Ｐ１」に含まれるクリップＣＬＬの先端部とメイントランジスタ用ソースパッドＳＰＬの表面との間の高さよりも突出部材１００の高さが大きくなるように、「第１部分Ｐ１」を正傾斜させた状態で、クリップＣＬＬがメイントランジスタ用ソースパッドＳＰＬ上およびリード６０Ａ上に配置される。これにより、「正傾斜」したクリップＣＬＬを突出部材１００で支持することができる結果、安定してクリップＣＬＬの「正傾斜」状態を維持できる。したがって、たとえ、クリップＣＬＬの加工精度によって、「正傾斜」にばらつきが生じる場合であっても、「正傾斜」のばらつきが、突出部材１００の接触による矯正効果によって補正されることから、安定した「正傾斜」を実現できる。
【0092】
ここで、本実施の形態における製法上の特徴点は、例えば、図１１～図１４に示すように、保護膜ＰＡＳを形成する工程を利用して、突出部材１００を形成している点にある。この場合、第２ポリイミド膜１３０を形成する工程および第２ポリイミド膜１３０をパターニングする工程を追加するだけでよく、突出部材１００を形成する工程を新たに追加する負担を軽減できることから、突出部材１００を容易に形成できる利点が得られる。特に、この製法の場合、第２ポリイミド膜１３０の膜厚を調整することにより、突出部材１００の高さを容易に調整することができる。
【0093】
次に、本実施の形態において、図１５のＳ１０６は、例えば、図１７に示すようにして実施される。図１７は、本実施の形態における樹脂封止工程（モールド工程）を示す模式図である。図１７に示すように、本実施の形態における樹脂封止工程（Ｓ１０６）は、キャビティ空間ＣＡＶが形成されるように、クリップ接続工程（Ｓ１０３）後のリードフレームを下金型７０Ａと上金型７０Ｂで挟み込む工程と、キャビティ空間ＣＡＶに樹脂を流し込むことにより封止体を形成する工程を有している。このとき、リードフレームを下金型７０Ａと上金型７０Ｂで挟み込む工程は、下金型７０ＡによってダイパッドＤＰＬをキャビティ空間ＣＡＶの内部側に押し込む力を加えながら行われる。
【0094】
このように構成されている樹脂封止工程では、上述した押し込み力を加えていることから、下金型７０ＡとダイパッドＤＰＬとの間への樹脂の入り込みが抑制される。
【0095】
ところが、下金型７０ＡとダイパッドＤＰＬとの間に樹脂が流れ込む隙間が形成されないように、ダイパッドＤＰＬに対して、下金型７０ＡからキャビティＣＡＶ側に押し込み力を加える場合、何らの対策も施さないと、図５に示すように、クリップＣＬＬの形状が「逆傾斜」となってしまう結果、銀ペースト５０Ｂに剥離が発生するおそれがある。
【0096】
この点に関し、本実施の形態では、クリップ接続工程（Ｓ１０３）において、予め「正傾斜」したクリップＣＬＬを使用するとともに、突出部材１００でクリップＣＬＬの「正傾斜」を安定して保持している。この結果、本実施の形態によれば、樹脂封止工程において、ダイパッドＤＰＬをキャビティ空間ＣＡＶの内部側に押し込む力が加えられる場合であっても、クリップＣＬＬの「逆傾斜」が抑制される。
【0097】
したがって、本実施の形態によれば、クリップＣＬＬの「逆傾斜」を抑制できるため、クリップＣＬＬの「逆傾斜」に起因する銀ペースト５０Ｂの剥離を抑制できる。このことから、本実施の形態によれば、半導体装置の信頼性を向上することができる。
【0098】
＜変形例１＞
図１８は、突出部材１００の平面形状のバリエーションを示す図である。
図１８は、突出部材１００の平面形状のバリエーションを示す図である。
【0099】
前記実施の形態では、突出部材１００の平面形状が「正方形」である例について説明したが（図７参照）、突出部材１００の平面形状は、これに限らず、例えば、図１８（ａ）～図１８（ｇ）に示すように、「長方形」、「円形」、「三角形」あるいは「多角形」などの形状を有するように構成されていてもよい。
【0100】
＜変形例２＞
前記実施の形態では、突出部材１００は、酸窒化シリコン膜１１０と、第１ポリイミド膜１２０と、第２ポリイミド膜１３０の積層膜から構成する例について説明したが、これに限らず、突出部材１００は、いわゆる「永久レジスト（Permanent Resist）」から構成することもできる。
前記実施の形態では、突出部材１００は、酸窒化シリコン膜１１０と、第１ポリイミド膜１２０と、第２ポリイミド膜１３０の積層膜から構成する例について説明したが、これに限らず、突出部材１００は、いわゆる「永久レジスト（Permanent Resist）」から構成することもできる。
【0101】
「永久レジスト」とは、加工処理（現像処理）後に取り除かずに残存させておく用途のレジストであり、例えば、ＭＥＭＳ（Mechanical Electrical Machine Systems）の作製などに使用される。一般的なレジストは、フォトリソグラフィ技術における露光現像処理によってパターニングされた後、被加工膜のエッチング処理に使用された後に除去される（アッシング）。これに対し、「永久レジスト」は、アッシングせずに残存させておく用途に使用されるレジストである。
【0102】
このように、突出部材１００を「永久レジスト」から構成する利点としては、１０μｍ以上の任意の高さを有する突出部材１００を容易に形成できる点を挙げることができる。なぜなら、「永久レジスト」は、そのレジストの粘度と塗布回転数を調整することにより、数μｍ～百μｍの範囲の任意の膜厚を実現できるからである。
【0103】
突出部材１００を「永久レジスト」から構成する製造方法としては、例えば、メイントランジスタ用ソースパッドＳＰＬの周縁部を覆う保護膜ＰＡＳを形成した後、保護膜ＰＡＳよりも厚い「永久レジスト」を塗布する。そして、フォトリソグラフィ技術によって、メイントランジスタ用ソースパッドＳＰＬの露出面のうち突出部材形成領域にだけ「永久レジスト」が残存するように「永久レジスト」をパターニングすることで実現できる。
【0104】
なお、例えば、突出部材１００は、「永久レジスト」と、クッション性に優れたポリイミド膜との積層膜から構成することもできる。
【0105】
＜変形例３＞
図１９は、変形例３における突出部材の構成例を示す図である。
図１９は、変形例３における突出部材の構成例を示す図である。
【0106】
図１９に示すように、本変形例３では、突出部材が複数個存在する例が示されている。具体的に、図１９では、ｙ方向に並ぶ突出部材１００Ａと突出部材１００Ｂが設けられている。この場合、クリップＣＬＬの配置安定性を向上することができる。
【0107】
図２０は、変形例３における突出部材の他の構成例を示す図である。
【0108】
図２０に示すように、他の構成例では、突出部材１００の平面形状がｘ方向を短辺とし、ｙ方向を長辺とする長方形から構成する例が示されている。この場合、クリップＣＬＬの配置安定性を向上することができる。
【0109】
＜変形例４＞
前記実施の形態における基本思想では、突出部材の構成材料は、導電材料でも絶縁材料でもよく、特に、限定されてはいない。ただし、基本思想を具現化した具体的態様では、突出部材１００の構成材料は、絶縁材料としている。これは、突出部材１００を導電材料から構成する場合、突出部材１００を所望の形状（寸法）に形成することが難しい点と、従来の製造工程をうまく利用して、突出部材１００を形成することが困難である点を考慮したものである。一方、突出部材１００を絶縁材料から構成する場合は、例えば、図１１～図１４に示すように、保護膜ＰＡＳを形成する工程を利用して、容易に突出部材１００を形成することができる。このことから、突出部材１００の材料としては、導電部材や絶縁部材のいずれも採用することができるが、現実的な製造容易性を考慮すると、突出部材１００は、絶縁材料から構成することが望ましいのである。
前記実施の形態における基本思想では、突出部材の構成材料は、導電材料でも絶縁材料でもよく、特に、限定されてはいない。ただし、基本思想を具現化した具体的態様では、突出部材１００の構成材料は、絶縁材料としている。これは、突出部材１００を導電材料から構成する場合、突出部材１００を所望の形状（寸法）に形成することが難しい点と、従来の製造工程をうまく利用して、突出部材１００を形成することが困難である点を考慮したものである。一方、突出部材１００を絶縁材料から構成する場合は、例えば、図１１～図１４に示すように、保護膜ＰＡＳを形成する工程を利用して、容易に突出部材１００を形成することができる。このことから、突出部材１００の材料としては、導電部材や絶縁部材のいずれも採用することができるが、現実的な製造容易性を考慮すると、突出部材１００は、絶縁材料から構成することが望ましいのである。
【0110】
ただし、突出部材１００を絶縁材料から構成する場合、電流経路となる銀ペースト５０Ｂに絶縁材料からなる突出部材１００が設けられることになる。このことは、電流経路を狭めることを意味するから、オン抵抗の増加に代表される半導体装置の性能低下を招くおそれがある。特に、図７に示すように、「Ａ１：Ａ２＝１：２」という位置に突出部材１００を配置する場合、剥離が生じやすい位置に突出部材１００を配置している点で、剥離の防止効果は大きいと考えられる。その一方で、突出部材１００が電流経路の大きな阻害要素となる。そこで、本変形例４では、特に、電流経路の阻害をなるべく必要最小限にすることに着目して、突出部材１００の配置に関する工夫を施している。
【0111】
以下では、この工夫を施した本変形例４について説明する。
【0112】
図２１は、本変形例４を示す模式図である。
【0113】
図２１において、クリップＣＬＬは、銀ペースト５０Ｂが接触する「第１部分Ｐ１」と、銀ペースト５０Ｃが接触する「第２部分Ｐ２」と、「第１部分Ｐ１」と「第２部分Ｐ２」との間に位置する「第３部分Ｐ３」とを有している。そして、クリップＣＬＬの根元部分に形成されている保護膜ＰＡＳ上には、「第３部分Ｐ３」と接触する突出部材１００が形成されている。このように、本変形例４では、図７に示すように突出部材１００が「第１部分Ｐ１」と接触する位置に配置されているのではなく、図２１に示すように、突出部材１００が「第３部分Ｐ３」と接触する位置に配置されている。ここで、突出部材１００は、保護膜ＰＡＳ上に形成されており、保護膜ＰＡＳは、酸窒化シリコン膜１１０と第１ポリイミド膜１２０の積層膜から構成され、突出部材１００は、第２ポリイミド膜１３０と第３ポリイミド膜１４０の積層膜から構成されている。
【0114】
このとき、膜厚は、以下の通りである。
（１）酸窒化シリコン膜１１０：膜厚０．９μｍ
（２）第１ポリイミド膜１２０：膜厚８μｍ
（３）第２ポリイミド膜１３０：膜厚８μｍ
（４）第３ポリイミド膜１４０：膜厚８μｍ
（１）酸窒化シリコン膜１１０：膜厚０．９μｍ
（２）第１ポリイミド膜１２０：膜厚８μｍ
（３）第２ポリイミド膜１３０：膜厚８μｍ
（４）第３ポリイミド膜１４０：膜厚８μｍ
【0115】
これにより、保護膜ＰＡＳと突出部材１００とを合わせた高さは、２４．９μｍであり、充分な高さを確保することができる。これにより、本変形例４によれば、銀ペースト５０Ｂと接触する「第１部分Ｐ１」に突出部材１００が接触せずに、「第３部分Ｐ３」と突出部材１００が接触するように構成しながら、「正傾斜」したクリップＣＬＬを突出部材１００で支持することができる結果、安定してクリップＣＬＬの「正傾斜」状態を維持できる。特に、本変形例４では、銀ペースト５０Ｂの形成領域を回避して突出部材１００が設けられていることから、突出部材１００が銀ペースト５０Ｂの電流経路を阻害することを抑制できる。この結果、本変形例４によれば、オン抵抗の増加を抑制しながら、「正傾斜」したクリップＣＬＬを突出部材１００で支持することができる。
【0116】
＜変形例５＞
前記実施の形態では、、封止体ＭＲの下面からダイパッドＤＰＬ（ダイパッドＤＰＣ、ダイパッドＤＰＨ）の面を露出する構成を例に挙げて説明したが、前記実施の形態における基本思想は、これに限らず、例えば、封止体ＭＲの上面からダイパッドＤＰＬ（ダイパッドＤＰＣ、ダイパッドＤＰＨ）の面を露出する構成にも適用することができる。
前記実施の形態では、、封止体ＭＲの下面からダイパッドＤＰＬ（ダイパッドＤＰＣ、ダイパッドＤＰＨ）の面を露出する構成を例に挙げて説明したが、前記実施の形態における基本思想は、これに限らず、例えば、封止体ＭＲの上面からダイパッドＤＰＬ（ダイパッドＤＰＣ、ダイパッドＤＰＨ）の面を露出する構成にも適用することができる。
【0117】
本変形例５の構成の場合、樹脂封止工程（モールド工程）では、ダイパッドＤＰＬの露出する面を下金型に接触させる構成で実施することもできるし、ダイパッドＤＰＬの露出する面を下金型に接触させる構成で実施することもできる。
【0118】
なお、前記実施の形態では、ダイパッドＤＰＬは、封止体の下面から露出し、突出部材１００は、封止体の上面に向かって突出する構成になる。これに対し、本変形例５では、ダイパッドＤＰＬは、封止体の上面から露出し、突出部材１００は、封止体の下面に向かって突出する構成になる。
【0119】
請求項では、上述した前記実施の形態の構成および本変形例５の構成を包含する記載となるように、「第１面」と「第２面」という用語を使用している。前記実施の形態の構成の場合、「第１面」は下面に対応し、「第２面」は上面に対応する。一方、本変形例５の構成の場合、「第１面」は上面に対応し、「第２面」は下面に対応する。
【0120】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0121】
前記実施の形態では、半導体チップに形成されるパワートランジスタとして、パワーＭＯＳＦＥＴを想定して説明を行ったが、前記実施の形態における技術的思想は、これに限らず、例えば、パワートランジスタとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用する半導体装置にも幅広く適用することができる。
【0122】
この場合、「メイントランジスタ用ソースパッド」は、「メイントランジスタ用エミッタパッド」と読み替えることになる。そして、請求項では、「メイントランジスタ用ソースパッド」と「メイントランジスタ用エミッタパッド」とを包含する語句として、「第１電極」を使用している。すなわち、請求項に記載されている「第１電極」は、「メイントランジスタ用ソースパッド」と「メイントランジスタ用エミッタパッド」とを包含する意図で使用している。
【0123】
また、前記実施の形態では、銀ペーストを例に挙げて説明したが、前記実施の形態における技術的思想は、これに限らず、例えば、半田を使用した半導体装置にも幅広く適用することができる。そして、請求項では、「銀ペースト」と「半田」を包含する語句として、「第１導電性部材」や「第２導電性部材」といった語句を使用している。つまり、請求項に記載されている「第１導電性部材」や「第２導電性部材」は、「銀ペースト」と「半田」とを包含する意図で使用している。
【符号の説明】
【0124】
１０ ハイサイドスイッチング回路
１１ メイントランジスタ
１２ センストランジスタ
２０ ローサイドスイッチング回路
２１ メイントランジスタ
２２ センストランジスタ
３０ 制御回路
３１ センス回路
５０Ａ 銀ペースト
５０Ｂ 銀ペースト
５０Ｃ 銀ペースト
６０Ａ リード
６０Ｂ リード
７０Ａ 下金型
７０Ｂ 上金型
８０ 根元部分
９０ 部分
１００ 突出部材
１００Ａ 突出部材
１００Ｂ 突出部材
１１０ 酸窒化シリコン膜
１２０ 第１ポリイミド膜
１３０ 第２ポリイミド膜
１４０ 第３ポリイミド膜
ＣＡＶ キャビティ空間
ＣＬ コイル
ＣＬＨ クリップ
ＣＬＬ クリップ
ＣＰＣ 半導体チップ
ＣＰＨ 半導体チップ
ＣＰＬ 半導体チップ
ＣＴ 制御回路
ＤＰＣ ダイパッド
ＤＰＬ ダイパッド
ＤＰＨ ダイパッド
ＧＮＤ グランド電位
ＩＮＶ インバータ回路
ＭＲ 封止体
ＭＯＴ モータ
ＬＤ リード
ＬＤＬ リード
ＬＤＨ リード
Ｐ１ 第１部分
Ｐ２ 第２部分
Ｐ３ 第３部分
ＰＡＳ 保護膜
ＰＤＣ１ パッド
ＰＤＣ２ パッド
ＰＤＨ パッド
ＰＤＬ パッド
ＰＫＧ 半導体装置
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｓ１ 辺
Ｓ２ 辺
Ｓ３ 辺
Ｓ４ 辺
ＳＤ１ 第１辺
ＳＤ２ 第２辺
ＳＰＨ メイントランジスタ用ソースパッド
ＳＰＬ メイントランジスタ用ソースパッド
ＶＩＮ 電源電位
Ｗ ボンディングワイヤ
ＷＦ 半導体ウェハ
１１ メイントランジスタ
１２ センストランジスタ
２０ ローサイドスイッチング回路
２１ メイントランジスタ
２２ センストランジスタ
３０ 制御回路
３１ センス回路
５０Ａ 銀ペースト
５０Ｂ 銀ペースト
５０Ｃ 銀ペースト
６０Ａ リード
６０Ｂ リード
７０Ａ 下金型
７０Ｂ 上金型
８０ 根元部分
９０ 部分
１００ 突出部材
１００Ａ 突出部材
１００Ｂ 突出部材
１１０ 酸窒化シリコン膜
１２０ 第１ポリイミド膜
１３０ 第２ポリイミド膜
１４０ 第３ポリイミド膜
ＣＡＶ キャビティ空間
ＣＬ コイル
ＣＬＨ クリップ
ＣＬＬ クリップ
ＣＰＣ 半導体チップ
ＣＰＨ 半導体チップ
ＣＰＬ 半導体チップ
ＣＴ 制御回路
ＤＰＣ ダイパッド
ＤＰＬ ダイパッド
ＤＰＨ ダイパッド
ＧＮＤ グランド電位
ＩＮＶ インバータ回路
ＭＲ 封止体
ＭＯＴ モータ
ＬＤ リード
ＬＤＬ リード
ＬＤＨ リード
Ｐ１ 第１部分
Ｐ２ 第２部分
Ｐ３ 第３部分
ＰＡＳ 保護膜
ＰＤＣ１ パッド
ＰＤＣ２ パッド
ＰＤＨ パッド
ＰＤＬ パッド
ＰＫＧ 半導体装置
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｓ１ 辺
Ｓ２ 辺
Ｓ３ 辺
Ｓ４ 辺
ＳＤ１ 第１辺
ＳＤ２ 第２辺
ＳＰＨ メイントランジスタ用ソースパッド
ＳＰＬ メイントランジスタ用ソースパッド
ＶＩＮ 電源電位
Ｗ ボンディングワイヤ
ＷＦ 半導体ウェハ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】