IP Force 特許公報掲載プロジェクト 2022.1.31 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ ルネサスエレクトロニクス株式会社の特許一覧

特開2023-67497半導体装置および半導体装置の制御方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023067497
(43)【公開日】2023-05-16
(54)【発明の名称】半導体装置および半導体装置の制御方法
(51)【国際特許分類】
   H03M 1/10 20060101AFI20230509BHJP
   G01R 31/28 20060101ALI20230509BHJP
   G01R 31/00 20060101ALI20230509BHJP
【FI】
H03M1/10 D
G01R31/28 C
G01R31/28 V
G01R31/00
【審査請求】未請求
【請求項の数】8
【出願形態】OL
(21)【出願番号】P 2021178797
(22)【出願日】2021-11-01
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】齋藤 航
(72)【発明者】
【氏名】森下 玄
【テーマコード(参考)】
2G036
2G132
5J022
【Fターム(参考)】
2G036AA19
2G036BA40
2G036BB09
2G036CA10
2G132AA11
2G132AB01
2G132AC03
2G132AD01
2G132AG01
2G132AL11
5J022AB06
5J022AC05
5J022BA01
5J022CF04
(57)【要約】
【課題】D/A変換器について、精度の高いテストが可能な半導体装置を提供する。
【解決手段】半導体装置は、複数の電流セルが設けられたデジタルアナログコンバータと、デジタルアナログコンバータと電気的に接続され、デジタルアナログコンバータをテストするテスト回路とを備える。テスト回路は、複数の電流セルのうちの少なくとも1つ以上の電流セルによる第1電流に従う第1電荷と、第2電流に従う第2電荷の差分値を差分電荷情報として保持する電荷情報保回路と、比較対象となる基準電圧を生成する基準電圧生成回路と、差分電荷情報に従う判定電圧と基準電圧とを比較し、比較結果を出力する比較回路とを含む。
【選択図】図6
【特許請求の範囲】
【請求項1】
複数の電流セルが設けられたデジタルアナログコンバータと、
前記デジタルアナログコンバータと電気的に接続され、前記デジタルアナログコンバータをテストするテスト回路とを備え、
前記テスト回路は、
前記複数の電流セルのうちの少なくとも1つ以上の電流セルによる第1電流に従う第1電荷と、第2電流に従う第2電荷の差分値を差分電荷情報として保持する電荷情報保回路と、
比較対象となる基準電圧を生成する基準電圧生成回路と、
前記差分電荷情報に従う判定電圧と前記基準電圧とを比較し、比較結果を出力する比較回路とを含む、半導体装置。
【請求項2】
前記電荷情報保持回路は、
第1電極および対向する第2電極を有する第1キャパシタと、
前記第1キャパシタの前記第1電極と接続され、前記第1電流に従う電流経路を前記キャパシタの第2電極と接続され、前記第2電流に従う電流経路に切り替え可能なスイッチとを含む、請求項1記載の半導体装置。
【請求項3】
前記テスト回路は、前記複数の電流セルの少なくとも1つ以上の電流セルと前記第1キャパシタとの間の前記電流経路を形成する時間を調整することにより前記キャパシタに保持する差分電荷情報を変更する、請求項2記載の半導体装置。
【請求項4】
前記基準電圧生成回路は、
第2キャパシタと、
前記第2キャパシタに保持される電荷に従う保持電圧を増幅して前記基準電圧を生成する非反転増幅回路とを含む、請求項2記載の半導体装置。
【請求項5】
前記非反転増幅回路は、入力ノードと接続される可変抵抗素子を含み、
前記可変抵抗素子の抵抗値を調整することにより増幅率を変更する、請求項1記載の半導体装置。
【請求項6】
前記デジタルアナログコンバータと、前記テスト回路とは、同一の半導体チップ内に形成される、請求項1記載の半導体装置。
【請求項7】
撮像素子と、
前記撮像素子からのアナログ信号をデジタル信号に変換するアナログデジタルコンバータとをさらに備え、
前記アナログデジタルコンバータは、前記デジタルアナログコンバータからの比較信号の入力を受ける、請求項1記載の半導体装置。
【請求項8】
複数の電流セルが設けられたデジタルアナログコンバータと、前記デジタルアナログコンバータと電気的に接続され、前記デジタルアナログコンバータをテストするテスト回路とを備える半導体装置の制御方法であって、
前記複数の電流セルのうちの少なくとも1つ以上の電流セルによる第1電流に従う第1電荷と、第2電流に従う第2電荷の差分値を差分電荷情報として保持するステップと、
比較対象となる基準電圧を生成するステップと、
前記差分電荷情報に従う判定電圧と前記基準電圧とを比較し、比較結果を出力するステップとを備える、半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、デジタルアナログコンバータを備えた半導体装置に関する。
【背景技術】
【0002】
デジタルカメラは、被写体をレンズで捕らえて固体撮像装置に光学像として結像させるものである。この固体撮像装置には、大きく分けてCCD(Charge Coupled Device)イメージセンサとCMOS(Complementary Metal Oxide Semiconductor)イメージセンサとがある。カメラの高性能化の観点からは、画像処理用のCMOS回路を周辺回路として搭載しやすいCMOSイメージセンサへの注目が高まっている。CMOSイメージセンサには、アナログイメージセンサとデジタルイメージセンサとがある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が高い。
【0003】
デジタルイメージセンサでは、画素アレイの各列にA/D(Analog-to-Digital)変換器が設けられている(特許文献1参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2020-120310号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
この点で、高感度のA/D変換器を設計するためには、アナログ画素信号の電圧と比較するための精度の高いD/A変換器の出力電圧が重要となる。そのためには、D/A変換器の出力電圧をテストする必要があるが、テスト用の基準電圧として精度の高い外部電源を用いた場合であってもチップ内部の固定電圧の揺らぎ(ノイズ成分)の影響により、当該ノイズ成分がキャンセルされず正しくテスト出来ない可能性がある。
【0006】
本開示は、D/A変換器について、精度の高いテストが可能な半導体装置およびその制御方法を提供する。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施例によれば、半導体装置は、複数の電流セルが設けられたデジタルアナログコンバータと、デジタルアナログコンバータと電気的に接続され、デジタルアナログコンバータをテストするテスト回路とを備える。テスト回路は、複数の電流セルのうちの少なくとも1つ以上の電流セルによる第1電流に従う第1電荷と、第2電流に従う第2電荷の差分値を差分電荷情報として保持する電荷情報保回路と、比較対象となる基準電圧を生成する基準電圧生成回路と、差分電荷情報に従う判定電圧と基準電圧とを比較し、比較結果を出力する比較回路とを含む。
【0009】
一実施例によれば、半導体装置の制御方法は、複数の電流セルが設けられたデジタルアナログコンバータと、デジタルアナログコンバータと電気的に接続され、デジタルアナログコンバータをテストするテスト回路とを備える半導体装置の制御方法である。当該制御方法は、複数の電流セルのうちの少なくとも1つ以上の電流セルによる第1電流に従う第1電荷と、第2電流に従う第2電荷の差分値を差分電荷情報として保持するステップと、比較対象となる基準電圧を生成するステップと、差分電荷情報に従う判定電圧と基準電圧とを比較し、比較結果を出力するステップとを備える。
【発明の効果】
【0010】
一実施例によれば、D/A変換器について、精度の高いテストが可能である。
【図面の簡単な説明】
【0011】
図1】実施形態に基づく撮像装置1の構成を説明する図である。
図2】実施形態に従うA/D変換器11および基準電圧発生回路5の構成を示すブロック図である。
図3】実施形態に従うランプ信号である基準電圧VOUTの特性について説明する図である。
図4】実施形態に従う電流DAC8の構成について説明する図である。
図5】実施形態に従うDAコンバータのDNLテストについて説明する図である。
図6】実施形態に従うテスト回路6の構成について説明する図である。
図7】実施形態に従う非反転増幅器402の構成について説明する図である。
図8】実施形態に従うDNLテストにおける基準電圧生成回路400に基準電荷情報を格納する場合について説明する図である。
図9】実施形態に従うDNLテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その1)である。
図10】実施形態に従うDNLテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その2)である。
図11】実施形態に従うDNLテストにおける差分電荷情報のDNLスペック下限テストについて説明する図である。
図12】実施形態に従うDNLテストにおける差分電荷情報のDNLスペック上限テストについて説明する別の図である。
図13】実施形態に従うDAコンバータのINLテストについて説明する図である。
図14】実施形態に従うINLテストにおける基準電圧生成回路400に基準電荷情報を格納する場合について説明する図である。
図15】実施形態に従うINLテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その1)である。
図16】実施形態に従うINLテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その2)である。
図17】実施形態に従うINLテストにおける差分電荷情報の極性の判定について説明する図である。
図18】実施形態に従う差分電荷情報のINLスペック下限テストについて説明する図である。
図19】実施形態に従う差分電荷情報のINLスペック上限テストについて説明する図である。
図20】実施形態に従うDAコンバータのゲインエラーテストについて説明する図である。
図21】実施形態に従う基準電圧生成回路400に基準電荷情報を格納する場合について説明する図である。
図22】実施形態に従うゲインエラーテストにおける電荷情報保持回路300に差分電荷情報を格納する場合(その1)について説明する図である。
図23】実施形態に従うゲインエラーテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その2)である。
図24】実施形態に従うゲインエラーテストにおける差分電荷情報の極性の判定について説明する図である。
図25】実施形態に従うゲインエラースペック下限テストについて説明する図である。
図26】実施形態に従うゲインエラースペック上限テストについて説明する図である。
【発明を実施するための形態】
【0012】
本開示の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【0013】
図1は、実施形態に基づく撮像装置1の構成を説明する図である。
図1を参照して、実施形態に従う撮像装置1は、半導体基板上に形成された半導体装置であり、図1に示すように、画素アレイ2、行選択回路3、および制御回路10を備える。
【0014】
画素アレイ2は、複数行複数列に配置された複数の画素回路Pと、それぞれ複数行に対応して設けられた複数の制御線と、それぞれ複数列に対応して設けられた複数の信号線とを含む。各画素回路Pは、入射光量に応じた電圧のサンプリング画素信号VAを出力する。各画素回路Pは、対応の行の制御線CLと、対応の列の信号線SLとに接続されている。複数の制御線CLは、行選択回路3に接続されている。
【0015】
行選択回路3は、制御回路10によって制御され、複数行を1行ずつ順次選択し、選択した行の制御線CLを活性化レベルにする。各画素回路Pは、対応の制御線CLが活性化レベルにされたことに応じて活性化され、入射光量に応じた電圧のサンプリング画素信号VAを対応の信号線SLに出力する。制御回路10は、撮像装置全体を制御する。
【0016】
また、撮像装置1は、基準電圧発生回路5と、複数のA/D変換器11と、水平転送回路13と、信号処理回路12とを備える。
【0017】
基準電圧発生回路5は、複数のA/D変換器11で用いられる基準電圧を発生させる。
基準電圧は、複数のA/D変換器11の各々に与えられる。複数のA/D変換器11は、それぞれ複数の信号線SLに接続される。
【0018】
各A/D変換器11は、制御回路10からの制御指示に従って動作し、行選択回路3によって活性化された画素回路Pから対応の信号線SLに出力されたサンプリング画素信号VAを複数ビットのデジタル画素信号DPに変換する。
【0019】
具体的には、A/D変換器11は、ランプ信号である基準電圧VOUTに基づき、サンプリング画素信号VAを複数ビットのデジタル画素信号DPにA/D変換を実行する。
【0020】
本例においては、10ビットのデータ信号が生成される場合について説明する。
水平転送回路13は、複数のA/D変換器11から与えられた1行分の複数のデジタル画素信号DPを一旦保持した後、保持した複数のデジタル画素信号DPを1つずつ順次、信号処理回路12に転送する。
【0021】
信号処理回路12は、10ビットのデジタル画素信号DPに基づいて10ビットのデジタル画素信号DOを生成し、生成したデジタル画素信号DOを外部に出力する。
【0022】
図2は、実施形態に従うA/D変換器11および基準電圧発生回路5の構成を示すブロック図である。
【0023】
図2に示されるように、A/D変換器11は、比較ユニット108と、ラッチ112とを含む。比較ユニット108は、1段または複数段の前置アンプと、2値化回路110とを含む。比較ユニット108は、画素回路Pから制御線CLに出力されたサンプリング画素信号と、ランプ信号である基準電圧VOUTとを比較する。ランプ信号である基準電圧VOUTの方が小さいとき、その出力信号COMPは、Lレベルを出力するように動作する。ラッチ112は、2値化回路110からの出力信号COMPを取り込むラッチ及び、比較ユニット108の出力によってカウンタ信号の取り込みタイミングが制御されるカウンタラッチを含んでいる。
【0024】
10ビットカウンタ7は、制御回路10によって制御され、各AD変換器11のラッチ112に接続される。バイアス回路は、比較ユニット108内の前置アンプにバイアス電圧を供給する。
【0025】
本例では、第1アンプ121、第2アンプ122、第3アンプ123の3段構成の前置アンプの例である。
【0026】
第1アンプ121の入力端子および第1アンプ121の出力端子と、第2アンプ122の入力端子との間はキャパシタを介して接続されている。第1アンプ121の入出力端子間および第2アンプ122の入出力端子間に入れられたスイッチを閉じるオートゼロ動作により、外部の信号DCレベルに依存せず、各アンプに最適な動作点で動作させることが可能である。
【0027】
第1アンプ121の入力端子は、キャパシタを介して画素回路Pからの制御線CLに接続されている。これにより、当該入力端子には、制御線CLのサンプリング画素信号VAの電圧が入力される。
【0028】
第1アンプ121の他方の入力端子には、キャパシタを介して基準電圧VOUTが入力される。
【0029】
比較ユニット108は、第2アンプ122、第3アンプ123、2値化回路110に加えて、複数のキャパシタを備えてもよい。
【0030】
第1アンプ121の出力端子は、キャパシタを介して、第2アンプ122の入力端子に接続されている。第1アンプ121の出力端子は、キャパシタを介して第2アンプ122の入力端子に接続されている。よって、第1アンプ121と第2アンプ122との間にキャパシタが配置されている。これにより、第1アンプ121の電源電圧と第2アンプ122の電源電圧とを異なるようにしてもよい。例えば、第2アンプ122の電源電圧を、第1アンプ121の電源電圧よりも小さくしてもよい。このようにすることで、低消費電力化することができる。
【0031】
第2アンプ122の出力端子は、第3アンプ123の入力端子に接続されている。第3アンプ123の出力端子は、2値化回路110に入力される。したがって、第2アンプ122と、2値化回路110との間に第3アンプ123が接続されている。第2アンプ122の出力端子は、第3アンプ123を介して、2値化回路110に接続されている。
【0032】
基準電圧発生回路5は、10ビットカウンタ7と、電流DAC8とテスト回路6とを含む。
【0033】
基準電圧発生回路5は、制御回路10からの制御指示に従って制御される。
10ビットカウンタ7は、制御回路10によって制御され、各AD変換回路のラッチ112に接続される。図示しないがバイアス回路が設けられ、各比較ユニット108内の前置アンプにバイアス電圧を供給する。
【0034】
電流DAC8は、10ビットカウンタ7からの信号に従って抵抗Rに流れる電流量を調整する。電流DAC8から抵抗Rにより生じるランプ信号である基準電圧VOUTが生成される。
【0035】
比較ユニット108は、サンプリング画素信号VAの電圧と基準電圧VOUTの電圧との高低を比較し、比較結果を示す出力信号COMPを出力する。
【0036】
ランプ信号である基準電圧VOUTは、後述する図3で説明するように時間の経過とともに下がる。
【0037】
そして、2値化回路110の出力信号COMPの出力反転までの時間を計測する。ラッチ112は、出力信号COMPの出力判定をトリガとして10ビットカウンタ7のカウンタ値を保持する。ラッチ112に保持される当該カウンタ値に従ってサンプリング画素信号VAに対応する10ビットのデジタル画素信号DPを出力する。これにより、サンプリング画素信号VAのアナログデジタル変換処理を実行する。
【0038】
図3は、実施形態に従うランプ信号である基準電圧VOUTの特性について説明する図である。
【0039】
図3に示されるように、電流DAC8は、10ビットカウンタ7からの信号に従って抵抗Rに流れる電流量を調整し、時間の経過とともに電流量は低下する。
【0040】
本例においては、3つの波形が示されており、実線が理想とするランプ信号である基準電圧VOUTである。1点鎖線あるいは2点鎖線が実際の基準電圧である。
【0041】
サンプルばらつきにより、実線の理想とするランプ信号からずれる可能性がある。
実施形態に従うテスト回路6は、ランプ信号である基準電圧VOUTが適正であるか否かをテストする。具体的には、テスト回路6の出力TESTOUTに従って基準電圧VOUTのばらつきを検証し、基準電圧VOUTが適正であるか否かを判断する。
【0042】
図4は、実施形態に従う電流DAC8の構成について説明する図である。
図4(A)を参照して、電流DAC8は、行列状に配置された複数の電流セルを含む。また、電流DAC8は、行デコーダと列デコーダを含み、デジタルコード(10ビット)の入力にしたがって駆動(ON)する電流セルを設定する。電流DAC8の電流iは、オンする電流セル数に従って設定される。本例においては、全ての電流セルがオンした場合に1Vとなるように電流値iと、抵抗Rとが設定される場合が示されている。
【0043】
図4(B)には、実施形態に従う電流DAC8の特性が示されている。入力コード(10ビット)のコード値が大きくなるほどDAC出力が大きくなる。そして、基本的にはコード値の増加に対してDAC出力が線形となることが望ましいが、実際のDAC出力特性は非線形部分を有している。当該非線形部分においてもスペック要求を満たしていることが重要となる。
【0044】
図5は、実施形態に従うDAコンバータのDNLテストについて説明する図である。
図5(A)を参照して、デジタルコードのコード値の増加に対して基準電圧VOUTが一定値毎に上昇する場合が示されている。一方で、図5(B)を参照して、DNLが1LSB以上(LSB: least significant bit)の箇所が存在する場合が示されている。また、図5(C)を参照して、基準電圧VOUTは、デジタルコードの増加にしたがって増加しなければならないにもかかわらず、DNLが負となる場合が示されている。
【0045】
当該状況は、DAコンバータの性能に影響があるため不良であるとして判定する必要がある。
【0046】
図6は、実施形態に従うテスト回路6の構成について説明する図である。
図6を参照して、テスト回路6は、比較回路200と、電荷情報保持回路300と、基準電圧生成回路400とを含む。
【0047】
電荷情報保持回路300は、電流DAC8の複数の電流セルのうちの少なくとも1つ以上の電流セルによる第1電流に従う第1電荷と、第2電流に従う第2電荷の差分値を差分電荷情報として保持する。
【0048】
基準電圧生成回路400は、比較対象となる基準電圧を生成する。
比較回路200は、差分電荷情報に従う判定電圧と基準電圧とを比較し、比較結果を出力する。
【0049】
電荷情報保持回路300は、キャパシタ310と、スイッチ302,304,306,308,312,314とを含む。なお、当該スイッチは、PMOS/NMOSの相補型のスイッチを採用するようにしてもよい。また、スイッチ動作時のチャージインジェクション・クロックフィールドスルー対策のダミースイッチを設けるようにしてもよい。また、スイッチ動作時には、動作用のクロックを用いることが可能であり、スイッチの同時ONを回避するためにノンオーバラップのクロックを用いるようにしてもよい。
【0050】
キャパシタ310は、ノードN0とノードN1との間に設けられる。
スイッチ306は、ノードN2とノードN0との間に設けられる。スイッチ308は、ノードN2とノードN1との間に設けられる。スイッチ314は、ノードN1と固定電圧VSSとの間に設けられる。スイッチ312は、ノードN0と固定電圧VSSとの間に設けられる。スイッチ302は、ノードN0とノードN3との間に設けられる。スイッチ304は、ノードN3とノードN1との間に設けられる。
【0051】
基準電圧生成回路400は、キャパシタ406と、非反転増幅器402と、スイッチ408とを含む。キャパシタ406は、非反転増幅器402の入力ノードと固定電圧VSSとの間に設けられる。スイッチ408は、ノードN2と非反転増幅器402との間に設けられる。非反転増幅器402は、可変抵抗素子404を含む。可変抵抗素子404の抵抗値を調整することにより非反転増幅器402の増幅率を調整する。
【0052】
比較回路200は、コンパレータ210と、スイッチ212,214,216,218,220とを含む。
【0053】
スイッチ212は、コンパレータ210の入力ノードN4とノードN3との間に設けられる。スイッチ214は、コンパレータ210の入力ノードN4とノードN6との間に設けられる。スイッチ216は、コンパレータ210の入力ノードN5とノードN3との間に設けられる。スイッチ218は、コンパレータ210の入力ノードN5とノードN6との間に設けられる。スイッチ220は、コンパレータ210の入力ノードN5と固定電圧VSSとの間に設けられる。ノードN6は、非反転増幅器402の出力ノードと接続される。
【0054】
電流DAC8は、テスト回路6との間の接続を制御するスイッチを含む。
本例においては、スイッチTS1,TS2,・・・が設けられている。スイッチTS1,TS2を動作させることによりテスト回路6に対して電流を供給することが可能となる。
【0055】
制御回路10は、基準電圧発生回路5を制御し、スイッチの接続を制御することにより各種のテスト動作を実行する。
【0056】
図7は、実施形態に従う非反転増幅器402の構成について説明する図である。
図7を参照して、非反転増幅器402は、入力電圧VIに対して増幅した出力電圧VOを出力する。具体的には、可変抵抗素子404の抵抗比に応じた増幅率に基づいて出力電圧VOを出力する。一例として、可変抵抗素子404の抵抗R1とR2との抵抗比を1:1に設定することにより非反転増幅器402は、入力電圧VIの2倍の出力電圧VOを出力する。
【0057】
(DNL(differential non-linearity)テスト)
実施形態に従うDNLテストについて説明する。
【0058】
図8は、実施形態に従うDNLテストにおける基準電圧生成回路400に基準電荷情報を格納する場合について説明する図である。図8を参照して、キャパシタ406の電荷をリセットした後、基準電荷情報として、全電流源(1023i)の電荷を時間t/1023を用いてキャパシタ406に蓄積する。なお、一例として電流DAC8に入力されるデジタルコードが10ビットの場合について説明する。電流DAC8に入力されるデジタルコードが12ビットの場合には、全電流源(4095i)の電荷を時間t/4095を用いてキャパシタ406に蓄積するようにしてもよい。
【0059】
具体的には、スイッチTS1,TS2等を全てオンして、電流DAC8の全ての電流セルとノードN2とを接続する。また、スイッチ408をオンして、ノードN2とキャパシタ406とを接続する。他のスイッチはオフである。
【0060】
この点で、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ408をオンする時間を時間t/1023に設定する。
【0061】
これにより、キャパシタ406に蓄積される電荷は、Q=C×1023i×t/1023に設定される。
【0062】
図9は、実施形態に従うDNLテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その1)である。図9を参照して、キャパシタ310の電荷をリセットした後、電荷情報として、電流源(1i)の電荷を時間tを用いてキャパシタ310に蓄積する。
【0063】
具体的には、スイッチTS1をオンして、1LSBの電流セルとノードN2とを接続する。また、スイッチ306をオンして、ノードN2とキャパシタ310のノードN0側とを接続する。また、スイッチ314をオンして、キャパシタ310のノードN1側と固定電圧VSSとを接続する。他のスイッチはオフである。
【0064】
また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ306,314をオンする時間を時間tに設定する。
【0065】
これにより、キャパシタ310に蓄積される電荷は、Q=C×i×tに設定される。
図10は、実施形態に従うDNLテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その2)である。図10を参照して、次に、キャパシタ310に差分電荷情報を格納する。
【0066】
具体的には、スイッチTS2をオンして、2LSBの電流セルとノードN2とを接続する。また、スイッチ308をオンして、ノードN2とキャパシタ310のノードN1側とを接続する。また、スイッチ312をオンして、キャパシタ310のノードN0側と固定電圧VSSとを接続する。他のスイッチはオフである。
【0067】
また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ308,312をオンする時間を時間tに設定する。
【0068】
これにより、キャパシタ310のノードN1側からキャパシタ310に蓄積される電荷は、Q=C×2i×tに設定される。
【0069】
したがって、キャパシタ310の電荷情報として、差分電荷情報が蓄積される。
図11は、実施形態に従うDNLテストにおける差分電荷情報のDNLスペック下限テストについて説明する図である。図11を参照して、DNLスペック下限テストについて説明する。キャパシタ310のノードN1側は、+Qdiffに設定され、ノードN0側は、-Qidiffに設定される。スイッチ304をオンしてノードN1とノードN3とを接続する。スイッチ312をオンしてノードN0と固定電圧VSSとを接続する。
【0070】
また、比較回路200のスイッチ212をオンしてノードN3とノードN4とを接続する。また、比較回路200のスイッチ220をオンしてノードN5と固定電圧VSSとを接続する。他のスイッチはオフである。
【0071】
これにより、コンパレータ210の入力ノードN4は、キャパシタ310に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ210の入力ノードN5は固定電圧VSSと接続される。
【0072】
コンパレータ210は、コンパレータ210の入力ノードN4の電圧が固定電圧VSS(一例として0V)よりも大きければ「H」レベルを出力する。コンパレータ210は、コンパレータ210の入力ノードN4の電圧が固定電圧VSS(一例として0V)よりも小さければ「L」レベルを出力する。
【0073】
すなわち、2LSBと1LSBの電流セルの電流差に基づく差分電荷情報として正であれば、コンパレータ210は、「H」レベルを出力する。一方、2LSBと1LSBの電流セルの電流差に基づく差分電荷情報として負であれば、コンパレータ210は、「L」レベルを出力する。言い換えれば、差分電荷情報のスペック下限のテストとして2LSBと1LSBの電流セルの電流差に基づく差分電荷情報が正か否かを判定する。
【0074】
コンパレータ210が「H」レベルであればOK判定であり、「L」レベルであればNG判定となる。
【0075】
図12は、実施形態に従うDNLテストにおける差分電荷情報のDNLスペック上限テストについて説明する別の図である。図12を参照して、DNLスペック上限テストについて説明する。キャパシタ310のノードN1側は、+Qdiffに設定され、ノードN0側は、-Qidiffに設定される。スイッチ304をオンしてノードN1とノードN3とを接続する。スイッチ312をオンしてノードN0と固定電圧VSSとを接続する。
【0076】
また、比較回路200のスイッチ216をオンしてノードN3とノードN5とを接続する。また、比較回路200のスイッチ214をオンしてノードN4と非反転増幅器402の出力ノードとを接続する。他のスイッチはオフである。
【0077】
これにより、コンパレータ210の入力ノードN5は、キャパシタ310に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ210の入力ノードN4は非反転増幅器402の出力ノードと接続される。
【0078】
コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5の電圧よりも大きければ「H」レベルを出力する。コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも小さければ「L」レベルを出力する。本例においては、コンパレータ210の入力ノードN4の電圧は、2×Q/Cに設定される。
【0079】
すなわち、コンパレータ210は、2×Q/Cの電圧と、2LSBと1LSBの電流セルの電流差に基づく差分電荷情報に従う電圧とを比較して、2×Q/Cの電圧の方が大きければ「H」レベルを出力する。一方、2LSBと1LSBの電流セルの電流差に基づく差分電荷情報に従う電圧の方が大きければ、コンパレータ210は、「L」レベルを出力する。言い換えれば、差分電荷情報のスペック上限のテストとして2LSBと1LSBの電流セルの電流差に基づく差分電荷情報が2DNLを越えるか否かを判定する。
【0080】
コンパレータ210が「H」レベルであればOK判定であり、「L」レベルであればNG判定となる。
【0081】
上記で説明したDNLテストを1コードずつシフトさせて順番に実行する。
具体的には、上記で説明した手順に従ってキャパシタ310のノードN0側と2LSBの電流セルとを接続して、2LSBの電流セルに従う電荷を蓄積する。次に、キャパシタ310のノードN1側と3LSBの電流セルとを接続して、3LSBの電流セルに従う電荷を蓄積する。これにより、キャパシタ310は、3LSBと2LSBの差分電荷情報が蓄積される。そして、当該差分電荷情報について、図11および図12で説明したようにスペック下限のテストおよびスペック上限のテストを実行する。
【0082】
これを全コード実行することにより図5で説明したDNLテストにおいて、DAコンバータの不良を検出することが可能となる。
【0083】
実施形態に従うテスト方式により、キャパシタ310には、差分電荷情報が蓄積される。キャパシタ310は、内部の固定電圧VSSと接続される。仮に固定電圧の揺らぎ(ノイズ成分)がある場合であっても差分電荷情報ではそのノイズ成分がキャンセルされるためノイズ成分を除いた精度の高い差分電荷情報を蓄積することが可能である。また、同一のキャパシタ310を用いて比較するためキャパシタの製造ばらつきの影響も抑制することが可能である。また、テスト回路6で用いる基準電圧は、外部から入力する必要はなく、内部で生成することが可能である。したがって、外部電源を用いる必要はなく、簡易な仕方で基準電圧を生成することが可能である。さらに、コンパレータ210で比較判定する範囲を制限することによりコンパレータ210の誤差を低減することが可能である。
【0084】
(INL(integral non-linearity)テスト)
実施形態に従うINLテストについて説明する。
【0085】
図13は、実施形態に従うDAコンバータのINLテストについて説明する図である。
図13を参照して、DAC出力特性に従う理想直線が示されている。また、実際のDAC出力が示されている。
【0086】
INLは、DAコンバータのアナログ入力電圧とデジタル出力信号の関係全体において、理想的な直線に対する実際の出力特性のずれを示したものである。
【0087】
一例として、コード300における電荷量Q300と、理想的な直線に対する電荷量Q300#とを比較する場合が示されている。当該比較においてずれの程度が大きければDAコンバータの性能に影響があるため不良であるとして判定する必要がある。
【0088】
図14は、実施形態に従うINLテストにおける基準電圧生成回路400に基準電荷情報を格納する場合について説明する図である。図14を参照して、キャパシタ406の電荷をリセットした後、基準電荷情報として、全電流源(1023i)の電荷を時間t/1023を用いてキャパシタ406に蓄積する。
【0089】
具体的には、スイッチTS1,TS32等を全てオンして、電流DAC8の全ての電流セルとノードN2とを接続する。また、スイッチ408をオンして、ノードN2とキャパシタ406とを接続する。他のスイッチはオフである。
【0090】
この点で、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ408をオンする時間を時間t/1023に設定する。
【0091】
これにより、キャパシタ406に蓄積される電荷は、Q=C×1023i×t/1023に設定される。
【0092】
図15は、実施形態に従うINLテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その1)である。図15を参照して、キャパシタ310の電荷をリセットした後、電荷情報として、電流源(1i)の電荷を時間tを用いてキャパシタ310に蓄積する。
【0093】
具体的には、スイッチTS1をオンして、1LSBの電流セルとのノードN2とを接続する。また、スイッチ306をオンして、ノードN2とキャパシタ310のノードN0側とを接続する。また、スイッチ314をオンして、キャパシタ310のノードN1側と固定電圧VSSとを接続する。他のスイッチはオフである。
【0094】
また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ306,314をオンする時間を時間tに設定する。
【0095】
これにより、キャパシタ310に蓄積される電荷は、Q=C×i×tに設定される。
図16は、実施形態に従うINLテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その2)である。図16を参照して、次に、キャパシタ310に差分電荷情報を格納する。
【0096】
具体的には、スイッチTS1,TS32等を全てオンして、電流DAC8の全ての電流セルとノードN2とを接続する。また、スイッチ308をオンして、ノードN2とキャパシタ310のノードN1側とを接続する。また、スイッチ312をオンして、キャパシタ310のノードN0側と固定電圧VSSとを接続する。他のスイッチはオフである。
【0097】
また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ308,312をオンする時間を時間t/1023に設定する。
【0098】
これにより、キャパシタ310のノードN1側からキャパシタ310に蓄積される電荷は、Q=C×1023i×t/1023に設定される。
【0099】
したがって、キャパシタ310の電荷情報として、差分電荷情報が蓄積される。
すなわち、キャパシタ310に1LSBの電流セルの電荷を蓄積した後、DAC出力特性に対する理想直線に基づく1LSB相当の電荷の差分が蓄積される。
【0100】
図17は、実施形態に従うINLテストにおける差分電荷情報の極性の判定について説明する図である。図17を参照して、差分電荷情報として、キャパシタ310のノードN1側は、+Qdiffに設定され、ノードN0側は、-Qidiffに設定される。スイッチ304をオンしてノードN1とノードN3とを接続する。スイッチ312をオンしてノードN0と固定電圧VSSとを接続する。
【0101】
また、比較回路200のスイッチ212をオンしてノードN3とノードN4とを接続する。また、比較回路200のスイッチ220をオンしてノードN5と固定電圧VSSとを接続する。他のスイッチはオフである。
【0102】
これにより、コンパレータ210の入力ノードN4は、キャパシタ310に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ210の入力ノードN5は固定電圧VSSと接続される。
【0103】
コンパレータ210は、コンパレータ210の入力ノードN4の電圧が固定電圧VSS(一例として0V)よりも大きければ「H」レベルを出力する。コンパレータ210は、コンパレータ210の入力ノードN4の電圧が固定電圧VSS(一例として0V)よりも小さければ「L」レベルを出力する。
【0104】
すなわち、コンパレータ210の出力によりキャパシタ310の極性を判定することが可能である。コンパレータ210の出力が「H」レベルである場合には、理想直線に基づく1LSB相当の電荷の方が1LSBの電流セルの電荷よりも多く蓄積されたことを示す。言い換えるならば、理想直線に基づく1LSB相当の電荷よりも1LSBの電流セルの電荷量が低い場合を示す。この場合は、1LSBの電流セルの電荷のスペック下限のテストを実行する。
【0105】
一方、コンパレータ210の出力が「L」レベルである場合には、理想直線に基づく1LSB相当の電荷の方が1LSBの電流セルの電荷よりも少なく蓄積されたことを示す。言い換えるならば、理想直線に基づく1LSB相当の電荷よりも1LSBの電流セルの電荷量が大きい場合を示す。この場合は、1LSBの電流セルの電荷のスペック上限のテストを実行する。
【0106】
図18は、実施形態に従う差分電荷情報のINLスペック下限テストについて説明する図である。図18を参照して、INLスペック下限テストについて説明する。キャパシタ310のノードN1側は、+Qdiffに設定され、ノードN0側は、-Qidiffに設定される。スイッチ304をオンしてノードN1とノードN3とを接続する。スイッチ312をオンしてノードN0と固定電圧VSSとを接続する。
【0107】
また、比較回路200のスイッチ216をオンしてノードN3とノードN5とを接続する。また、比較回路200のスイッチ214をオンしてノードN4とノードN6とを接続する。他のスイッチはオフである。
【0108】
これにより、コンパレータ210の入力ノードN5は、キャパシタ310に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ210の入力ノードN4は非反転増幅器402の出力ノードと接続される。
【0109】
コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも大きければ「H」レベルを出力する。コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも小さければ「L」レベルを出力する。
【0110】
すなわち、理想直線に基づく1LSB相当の電荷よりも1LSBの電流セルの電荷量が低い場合において、差分電荷情報の大きさを判定する。
【0111】
たとえば、INLスペック下限として3LSBとする。基準電圧は、可変抵抗素子404の抵抗値を調整することにより設定する。具体的には、抵抗R1:R2=2:1に設定する。当該設定により入力電圧VIの3倍の出力電圧VOを出力する。当該抵抗比は、任意の値に設定することが可能である。なお、抵抗R2>>R1に設定することにより入力電圧VIの1倍の出力電圧VOを出力するようにしてもよい。
【0112】
コンパレータ210は、差分電荷情報の大きさが3LSB未満であれば「H」レベルを出力する。一方で、差分電荷情報の大きさが3LSB以上であれば「L」レベルを出力する。言い換えれば、差分電荷情報のスペック下限のテストとしてずれの程度が3LSB以内か否かを判定する。
【0113】
コンパレータ210が「H」レベルであればOK判定であり、「L」レベルであればNG判定となる。
【0114】
図19は、実施形態に従う差分電荷情報のINLスペック上限テストについて説明する図である。図19を参照して、INLスペック上限テストについて説明する。キャパシタ310のノードN0側は、+Qdiffに設定され、ノードN1側は、-Qidiffに設定される。スイッチ302をオンしてノードN0とノードN3とを接続する。スイッチ314をオンしてノードN1と固定電圧VSSとを接続する。
【0115】
また、比較回路200のスイッチ216をオンしてノードN3とノードN5とを接続する。また、比較回路200のスイッチ214をオンしてノードN4とノードN6とを接続する。他のスイッチはオフである。
【0116】
これにより、コンパレータ210の入力ノードN5は、キャパシタ310に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ210の入力ノードN4は非反転増幅器402の出力ノードと接続される。
【0117】
コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも大きければ「H」レベルを出力する。コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも小さければ「L」レベルを出力する。
【0118】
すなわち、理想直線に基づく1LSB相当の電荷よりも1LSBの電流セルの電荷量が大きい場合において、差分電荷情報の大きさを判定する。
【0119】
たとえば、INLスペック上限として3LSBとする。基準電圧は、可変抵抗素子404の抵抗値を調整することにより設定する。具体的には、抵抗R1:R2=2:1に設定する。当該設定により入力電圧VIの3倍の出力電圧VOを出力する。当該抵抗比は、任意の値に設定することが可能である。なお、抵抗R2>>R1に設定することにより入力電圧VIの1倍の出力電圧VOを出力するようにしてもよい。
【0120】
コンパレータ210は、差分電荷情報の大きさが3LSB未満であれば「H」レベルを出力する。一方で、差分電荷情報の大きさが3LSB以上であれば「L」レベルを出力する。言い換えれば、差分電荷情報のスペック上限のテストとしてずれの程度が3LSB以内か否かを判定する。
【0121】
コンパレータ210が「H」レベルであればOK判定であり、「L」レベルであればNG判定となる。
【0122】
上記で説明したINLテストを1コードずつシフトさせて順番に実行する。
具体的には、上記で説明した手順に従ってキャパシタ310のノードN0側と2LSBの電流セルとを接続して、2LSBの電流セルに従う電荷を蓄積する。次に、キャパシタ310のノードN1側と全電流セルとを接続するとともに、時間2t/1023を用いてキャパシタ310に電荷を蓄積する。
【0123】
これにより、キャパシタ310に2LSBの電流セルの電荷を蓄積した後、DAC出力特性に対する理想直線に基づく2LSB相当の電荷の差分が蓄積される。そして、当該差分電荷情報について、図17図19で説明したように差分電荷情報の極性に基づいてINLスペック下限テストおよびINLスペック上限テストを実行する。
【0124】
これを全コード実行することにより図13で説明したINLテストにおいて、DAコンバータの不良を検出することが可能となる。
【0125】
実施形態に従うテスト方式により、キャパシタ310には、差分電荷情報が蓄積される。キャパシタ310は、内部の固定電圧VSSと接続される。仮に固定電圧の揺らぎ(ノイズ成分)がある場合であっても差分電荷情報では、そのノイズ成分がキャンセルされるためノイズ成分を除いた精度の高い差分電荷情報を蓄積することが可能である。また、同一のキャパシタ310を用いて比較するためキャパシタの製造ばらつきの影響も抑制することが可能である。また、テスト回路6で用いる基準電圧は、外部から入力する必要はなく、内部で生成することが可能である。したがって、外部電源を用いる必要はなく、簡易な仕方で基準電圧を生成することが可能である。さらに、コンパレータ210で比較判定する範囲を制限することによりコンパレータ210の誤差を低減することが可能である。
【0126】
(ゲインエラーテスト)
実施形態に従うゲインエラーテストについて説明する。
【0127】
図20は、実施形態に従うDAコンバータのゲインエラーテストについて説明する図である。
【0128】
図20を参照して、DAC出力特性に従う理想直線が示されている。また、実際のDAC出力が示されている。また、理想のDAC出力特性が示されている。
【0129】
ゲインエラーは、DAコンバータのアナログ入力電圧とデジタル出力信号の関係全体において、理想的なDAC出力特性に従う直線と実際のDAC出力特性に従う直線とのゲインのずれを示したものである。
【0130】
一例として、フルコードにおける最大出力と、フルコードにおける設計結果としての最大出力とが示されている。当該比較においてずれの程度が大きければDAコンバータの性能に影響があるため不良であるとして判定する必要がある。
【0131】
図21は、実施形態に従う基準電圧生成回路400に基準電荷情報を格納する場合について説明する図である。図21を参照して、キャパシタ406の電荷をリセットした後、基準電荷情報として、電流源(1i)の電荷を時間t/2を用いてキャパシタ406に蓄積する。
【0132】
具体的には、スイッチTS1をオンして、電流DAC8の電流セルとノードN2とを接続する。また、スイッチ408をオンして、ノードN2とキャパシタ406とを接続する。他のスイッチはオフである。この点で、スイッチのオン時間を調整することにより電荷量を調整する。
【0133】
具体的には、スイッチ408をオンする時間を時間t/2に設定する。
これにより、キャパシタ406に蓄積される電荷は、Q=C×i×t/2に設定される。
【0134】
図22は、実施形態に従うゲインエラーテストにおける電荷情報保持回路300に差分電荷情報を格納する場合(その1)について説明する図である。図22を参照して、キャパシタ310の電荷をリセットした後、電荷情報として、電流源(1023i)の電荷を時間tを用いてキャパシタ310に蓄積する。
【0135】
具体的には、スイッチTS1、T32等を全てオンして、電流DAC8の全ての電流セル(1023LSB)とノードN2とを接続する。また、スイッチ306をオンして、ノードN2とキャパシタ310のノードN0側とを接続する。また、スイッチ314をオンして、キャパシタ310のノードN1側と固定電圧VSSとを接続する。他のスイッチはオフである。
【0136】
また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ306,314をオンする時間を時間tに設定する。
【0137】
これにより、キャパシタ310に蓄積される電荷は、Q=C×1023i×tに設定される。
【0138】
図23は、実施形態に従うゲインエラーテストにおける電荷情報保持回路300に差分電荷情報を格納する場合について説明する図(その2)である。図23を参照して、次に、キャパシタ310に差分電荷情報を格納する。
【0139】
具体的には、スイッチTS1をオンして、1LSBの電流セルとノードN2とを接続する。また、スイッチ308をオンして、ノードN2とキャパシタ310のノードN1側とを接続する。また、スイッチ312をオンして、キャパシタ310のノードN0側と固定電圧VSSとを接続する。他のスイッチはオフである。
【0140】
また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ308,312をオンする時間を時間1023tに設定する。
【0141】
これにより、キャパシタ310のノードN1側からキャパシタ310に蓄積される電荷は、Q=C×i×1023tに設定される。
【0142】
したがって、キャパシタ310の電荷情報として、差分電荷情報が蓄積される。
すなわち、図20で説明したようにフルコード入力した場合の理想直線に従い蓄積される電荷と、実際のDAC出力特性により蓄積される電荷の差分が蓄積される。
【0143】
図24は、実施形態に従うゲインエラーテストにおける差分電荷情報の極性の判定について説明する図である。図24を参照して、差分電荷情報として、キャパシタ310のノードN1側は、+Qdiffに設定され、ノードN0側は、-Qidiffに設定される。スイッチ304をオンしてノードN1とノードN3とを接続する。スイッチ312をオンしてノードN0と固定電圧VSSとを接続する。
【0144】
また、比較回路200のスイッチ212をオンしてノードN3とノードN4とを接続する。また、比較回路200のスイッチ220をオンしてノードN5と固定電圧VSSとを接続する。他のスイッチはオフである。
【0145】
これにより、コンパレータ210の入力ノードN4は、キャパシタ310に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ210の入力ノードN5は固定電圧VSSと接続される。
【0146】
コンパレータ210は、コンパレータ210の入力ノードN4の電圧が固定電圧VSS(一例として0V)よりも大きければ「H」レベルを出力する。コンパレータ210は、コンパレータ210の入力ノードN4の電圧が固定電圧VSS(一例として0V)よりも小さければ「L」レベルを出力する。
【0147】
すなわち、コンパレータ210の出力によりキャパシタ310の極性を判定することが可能である。コンパレータ210の出力が「H」レベルである場合には、フルコード入力した場合の理想直線に基づく蓄積された電荷の方が実際のDAC出力特性により蓄積される電荷よりも多く蓄積されたことを示す。言い換えるならば、理想直線に基づくゲイン特性よりも実際のDAC出力特性のゲイン特性が低い場合を示す。この場合は、ゲインエラーのスペック下限のテストを実行する。
【0148】
一方、コンパレータ210の出力が「L」レベルである場合には、フルコード入力した場合の理想直線に基づく電荷の方が実際のDAC出力特性により蓄積された電荷よりも少なく蓄積されたことを示す。言い換えるならば、理想直線に基づくゲイン特性よりも実際のDAC出力特性のゲイン特性が高い場合を示す。この場合は、ゲインエラーのスペック上限のテストを実行する。
【0149】
図25は、実施形態に従うゲインエラースペック下限テストについて説明する図である。図25を参照して、ゲインエラースペック下限テストについて説明する。スイッチ304をオンしてノードN1とノードN3とを接続する。スイッチ312をオンしてノードN0と固定電圧VSSとを接続する。
【0150】
また、比較回路200のスイッチ212をオンしてノードN3とノードN4とを接続する。また、比較回路200のスイッチ218をオンしてノードN5とノードN6とを接続する。他のスイッチはオフである。
【0151】
これにより、コンパレータ210の入力ノードN4は、キャパシタ310に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ210の入力ノードN5は非反転増幅器402の出力ノードと接続される。
【0152】
コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも大きければ「H」レベルを出力する。コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも小さければ「L」レベルを出力する。
【0153】
すなわち、キャパシタ310に蓄積された電荷に従う電圧と、ゲインエラー下限スペックの電圧とを比較して、ゲインエラー下限スペックよりも大きいか否かを判定する。
【0154】
コンパレータ210は、キャパシタ310に蓄積された電荷に従う電圧の方がゲインエラー下限スペックの電圧以上の場合には「H」レベルを出力する。一方で、コンパレータ210は、キャパシタ310に蓄積された電荷に従う電圧の方がゲインエラー下限スペックの電圧未満の場合には「L」レベルを出力する。
【0155】
コンパレータ210が「H」レベルであればOK判定であり、「L」レベルであればNG判定となる。
【0156】
基準電圧は、可変抵抗素子404の抵抗値を調整することにより設定する。
一例として、基準電圧は、Q/2C×(2-ゲインエラースペック下限/100×2)に設定する。
【0157】
ゲインエラースペック下限として、-10%以内とする。この場合、(2-ゲインエラースペック下限/100×2)が1.8倍になるように設定する。
【0158】
具体的には、一例として、可変抵抗素子404の抵抗R1とR2との抵抗比を4:5に設定することにより非反転増幅器402は、入力電圧VIの1.8倍の出力電圧VOを出力する。当該設定によりゲインエラースペック下限の基準電圧を-10%に設定することが可能である。
【0159】
図26は、実施形態に従うゲインエラースペック上限テストについて説明する図である。図26を参照して、ゲインエラースペック上限テストについて説明する。スイッチ302をオンしてノードN0とノードN3とを接続する。スイッチ314をオンしてノードN1と固定電圧VSSとを接続する。
【0160】
また、比較回路200のスイッチ216をオンしてノードN3とノードN5とを接続する。また、比較回路200のスイッチ214をオンしてノードN4とノードN6とを接続する。他のスイッチはオフである。
【0161】
これにより、コンパレータ210の入力ノードN5は、キャパシタ310に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ210の入力ノードN4は非反転増幅器402の出力ノードと接続される。
【0162】
コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも大きければ「H」レベルを出力する。コンパレータ210は、コンパレータ210の入力ノードN4の電圧が入力ノードN5よりも小さければ「L」レベルを出力する。
【0163】
すなわち、キャパシタ310に蓄積された電荷に従う電圧と、ゲインエラー上限スペックの電圧とを比較して、ゲインエラー上限スペックよりも小さいか否かを判定する。
【0164】
コンパレータ210は、ゲインエラー上限スペックの電圧がキャパシタ310に蓄積された電荷に従う電圧以上の場合には「H」レベルを出力する。一方で、コンパレータ210は、ゲインエラー上限スペックの電圧よりもキャパシタ310に蓄積された電荷に従う電圧の方が大きい場合には「L」レベルを出力する。
【0165】
コンパレータ210が「H」レベルであればOK判定であり、「L」レベルであればNG判定となる。
【0166】
基準電圧は、可変抵抗素子404の抵抗値を調整することにより設定する。
一例として、基準電圧は、Q/2C×(2+ゲインエラースペック上限/100×2)に設定する。
【0167】
ゲインエラースペック上限として、+10%以内とする。この場合、(2+ゲインエラースペック下限/100×2)が2.2倍になるように設定する。
【0168】
具体的には、一例として、可変抵抗素子404の抵抗R1とR2との抵抗比を6:5に設定することにより非反転増幅器402は、入力電圧VIの2.2倍の出力電圧VOを出力する。当該設定によりゲインエラースペック上限の基準電圧を+10%に設定することが可能である。
【0169】
ゲインエラースペック上限テストおよび下限テストについては上記テストのみでよく、1コードずつずらして行う必要はない。
【0170】
なお、本例においては、10ビットカウンタ7と、電流DAC8について、同じ10ビットの場合について説明したが、特にこれに限られずそれぞれ異なるビットに設定することも可能である。例えば、12ビットカウンタ7と、10ビットの電流DAC8を用いるようにしても良い。
【0171】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0172】
1 撮像装置、2 画素アレイ、3 行選択回路、5 基準電圧発生回路、6 テスト回路、10 制御回路、11 A/D変換器、12 信号処理回路、13 水平転送回路、108 比較ユニット、112 ラッチ、200 比較回路、210 コンパレータ。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26