2023-67497 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

2023-67497半導体装置および半導体装置の制御方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023067497

(43)【公開日】2023-05-16

(54)【発明の名称】半導体装置および半導体装置の制御方法

(51)【国際特許分類】

H03M 1/10 20060101AFI20230509BHJP

G01R 31/28 20060101ALI20230509BHJP

G01R 31/00 20060101ALI20230509BHJP

【ＦＩ】

H03M1/10 D

G01R31/28 C

G01R31/28 V

G01R31/00

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021178797

(22)【出願日】2021-11-01

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】齋藤航

(72)【発明者】

【氏名】森下玄

【テーマコード（参考）】

2G036

2G132

5J022

【Ｆターム（参考）】

2G036AA19

2G036BA40

2G036BB09

2G036CA10

2G132AA11

2G132AB01

2G132AC03

2G132AD01

2G132AG01

2G132AL11

5J022AB06

5J022AC05

5J022BA01

5J022CF04

(57)【要約】

【課題】Ｄ／Ａ変換器について、精度の高いテストが可能な半導体装置を提供する。
【解決手段】半導体装置は、複数の電流セルが設けられたデジタルアナログコンバータと、デジタルアナログコンバータと電気的に接続され、デジタルアナログコンバータをテストするテスト回路とを備える。テスト回路は、複数の電流セルのうちの少なくとも１つ以上の電流セルによる第１電流に従う第１電荷と、第２電流に従う第２電荷の差分値を差分電荷情報として保持する電荷情報保回路と、比較対象となる基準電圧を生成する基準電圧生成回路と、差分電荷情報に従う判定電圧と基準電圧とを比較し、比較結果を出力する比較回路とを含む。
【選択図】図６

【特許請求の範囲】

【請求項1】

複数の電流セルが設けられたデジタルアナログコンバータと、
前記デジタルアナログコンバータと電気的に接続され、前記デジタルアナログコンバータをテストするテスト回路とを備え、
前記テスト回路は、
前記複数の電流セルのうちの少なくとも１つ以上の電流セルによる第１電流に従う第１電荷と、第２電流に従う第２電荷の差分値を差分電荷情報として保持する電荷情報保回路と、
比較対象となる基準電圧を生成する基準電圧生成回路と、
前記差分電荷情報に従う判定電圧と前記基準電圧とを比較し、比較結果を出力する比較回路とを含む、半導体装置。

【請求項2】

前記電荷情報保持回路は、
第１電極および対向する第２電極を有する第１キャパシタと、
前記第１キャパシタの前記第１電極と接続され、前記第１電流に従う電流経路を前記キャパシタの第２電極と接続され、前記第２電流に従う電流経路に切り替え可能なスイッチとを含む、請求項１記載の半導体装置。

【請求項3】

前記テスト回路は、前記複数の電流セルの少なくとも１つ以上の電流セルと前記第１キャパシタとの間の前記電流経路を形成する時間を調整することにより前記キャパシタに保持する差分電荷情報を変更する、請求項２記載の半導体装置。

【請求項4】

前記基準電圧生成回路は、
第２キャパシタと、
前記第２キャパシタに保持される電荷に従う保持電圧を増幅して前記基準電圧を生成する非反転増幅回路とを含む、請求項２記載の半導体装置。

【請求項5】

前記非反転増幅回路は、入力ノードと接続される可変抵抗素子を含み、
前記可変抵抗素子の抵抗値を調整することにより増幅率を変更する、請求項１記載の半導体装置。

【請求項6】

前記デジタルアナログコンバータと、前記テスト回路とは、同一の半導体チップ内に形成される、請求項１記載の半導体装置。

【請求項7】

撮像素子と、
前記撮像素子からのアナログ信号をデジタル信号に変換するアナログデジタルコンバータとをさらに備え、
前記アナログデジタルコンバータは、前記デジタルアナログコンバータからの比較信号の入力を受ける、請求項１記載の半導体装置。

【請求項8】

複数の電流セルが設けられたデジタルアナログコンバータと、前記デジタルアナログコンバータと電気的に接続され、前記デジタルアナログコンバータをテストするテスト回路とを備える半導体装置の制御方法であって、
前記複数の電流セルのうちの少なくとも１つ以上の電流セルによる第１電流に従う第１電荷と、第２電流に従う第２電荷の差分値を差分電荷情報として保持するステップと、
比較対象となる基準電圧を生成するステップと、
前記差分電荷情報に従う判定電圧と前記基準電圧とを比較し、比較結果を出力するステップとを備える、半導体装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、デジタルアナログコンバータを備えた半導体装置に関する。

【背景技術】

【0002】

デジタルカメラは、被写体をレンズで捕らえて固体撮像装置に光学像として結像させるものである。この固体撮像装置には、大きく分けてＣＣＤ（Charge Coupled Device）イメージセンサとＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとがある。カメラの高性能化の観点からは、画像処理用のＣＭＯＳ回路を周辺回路として搭載しやすいＣＭＯＳイメージセンサへの注目が高まっている。ＣＭＯＳイメージセンサには、アナログイメージセンサとデジタルイメージセンサとがある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が高い。

【0003】

デジタルイメージセンサでは、画素アレイの各列にＡ／Ｄ（Analog-to-Digital）変換器が設けられている（特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１２０３１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

この点で、高感度のＡ／Ｄ変換器を設計するためには、アナログ画素信号の電圧と比較するための精度の高いＤ／Ａ変換器の出力電圧が重要となる。そのためには、Ｄ／Ａ変換器の出力電圧をテストする必要があるが、テスト用の基準電圧として精度の高い外部電源を用いた場合であってもチップ内部の固定電圧の揺らぎ（ノイズ成分）の影響により、当該ノイズ成分がキャンセルされず正しくテスト出来ない可能性がある。

【0006】

本開示は、Ｄ／Ａ変換器について、精度の高いテストが可能な半導体装置およびその制御方法を提供する。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

一実施例によれば、半導体装置は、複数の電流セルが設けられたデジタルアナログコンバータと、デジタルアナログコンバータと電気的に接続され、デジタルアナログコンバータをテストするテスト回路とを備える。テスト回路は、複数の電流セルのうちの少なくとも１つ以上の電流セルによる第１電流に従う第１電荷と、第２電流に従う第２電荷の差分値を差分電荷情報として保持する電荷情報保回路と、比較対象となる基準電圧を生成する基準電圧生成回路と、差分電荷情報に従う判定電圧と基準電圧とを比較し、比較結果を出力する比較回路とを含む。

【0009】

一実施例によれば、半導体装置の制御方法は、複数の電流セルが設けられたデジタルアナログコンバータと、デジタルアナログコンバータと電気的に接続され、デジタルアナログコンバータをテストするテスト回路とを備える半導体装置の制御方法である。当該制御方法は、複数の電流セルのうちの少なくとも１つ以上の電流セルによる第１電流に従う第１電荷と、第２電流に従う第２電荷の差分値を差分電荷情報として保持するステップと、比較対象となる基準電圧を生成するステップと、差分電荷情報に従う判定電圧と基準電圧とを比較し、比較結果を出力するステップとを備える。

【発明の効果】

【0010】

一実施例によれば、Ｄ／Ａ変換器について、精度の高いテストが可能である。

【図面の簡単な説明】

【0011】

【図1】実施形態に基づく撮像装置１の構成を説明する図である。

【図2】実施形態に従うＡ／Ｄ変換器１１および基準電圧発生回路５の構成を示すブロック図である。

【図3】実施形態に従うランプ信号である基準電圧ＶＯＵＴの特性について説明する図である。

【図4】実施形態に従う電流ＤＡＣ８の構成について説明する図である。

【図5】実施形態に従うＤＡコンバータのＤＮＬテストについて説明する図である。

【図6】実施形態に従うテスト回路６の構成について説明する図である。

【図7】実施形態に従う非反転増幅器４０２の構成について説明する図である。

【図8】実施形態に従うＤＮＬテストにおける基準電圧生成回路４００に基準電荷情報を格納する場合について説明する図である。

【図9】実施形態に従うＤＮＬテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その１）である。

【図10】実施形態に従うＤＮＬテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その２）である。

【図11】実施形態に従うＤＮＬテストにおける差分電荷情報のＤＮＬスペック下限テストについて説明する図である。

【図12】実施形態に従うＤＮＬテストにおける差分電荷情報のＤＮＬスペック上限テストについて説明する別の図である。

【図13】実施形態に従うＤＡコンバータのＩＮＬテストについて説明する図である。

【図14】実施形態に従うＩＮＬテストにおける基準電圧生成回路４００に基準電荷情報を格納する場合について説明する図である。

【図15】実施形態に従うＩＮＬテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その１）である。

【図16】実施形態に従うＩＮＬテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その２）である。

【図17】実施形態に従うＩＮＬテストにおける差分電荷情報の極性の判定について説明する図である。

【図18】実施形態に従う差分電荷情報のＩＮＬスペック下限テストについて説明する図である。

【図19】実施形態に従う差分電荷情報のＩＮＬスペック上限テストについて説明する図である。

【図20】実施形態に従うＤＡコンバータのゲインエラーテストについて説明する図である。

【図21】実施形態に従う基準電圧生成回路４００に基準電荷情報を格納する場合について説明する図である。

【図22】実施形態に従うゲインエラーテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合（その１）について説明する図である。

【図23】実施形態に従うゲインエラーテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その２）である。

【図24】実施形態に従うゲインエラーテストにおける差分電荷情報の極性の判定について説明する図である。

【図25】実施形態に従うゲインエラースペック下限テストについて説明する図である。

【図26】実施形態に従うゲインエラースペック上限テストについて説明する図である。

【発明を実施するための形態】

【0012】

本開示の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

【0013】

図１は、実施形態に基づく撮像装置１の構成を説明する図である。
図１を参照して、実施形態に従う撮像装置１は、半導体基板上に形成された半導体装置であり、図１に示すように、画素アレイ２、行選択回路３、および制御回路１０を備える。

【0014】

画素アレイ２は、複数行複数列に配置された複数の画素回路Ｐと、それぞれ複数行に対応して設けられた複数の制御線と、それぞれ複数列に対応して設けられた複数の信号線とを含む。各画素回路Ｐは、入射光量に応じた電圧のサンプリング画素信号ＶＡを出力する。各画素回路Ｐは、対応の行の制御線ＣＬと、対応の列の信号線ＳＬとに接続されている。複数の制御線ＣＬは、行選択回路３に接続されている。

【0015】

行選択回路３は、制御回路１０によって制御され、複数行を１行ずつ順次選択し、選択した行の制御線ＣＬを活性化レベルにする。各画素回路Ｐは、対応の制御線ＣＬが活性化レベルにされたことに応じて活性化され、入射光量に応じた電圧のサンプリング画素信号ＶＡを対応の信号線ＳＬに出力する。制御回路１０は、撮像装置全体を制御する。

【0016】

また、撮像装置１は、基準電圧発生回路５と、複数のＡ／Ｄ変換器１１と、水平転送回路１３と、信号処理回路１２とを備える。

【0017】

基準電圧発生回路５は、複数のＡ／Ｄ変換器１１で用いられる基準電圧を発生させる。
基準電圧は、複数のＡ／Ｄ変換器１１の各々に与えられる。複数のＡ／Ｄ変換器１１は、それぞれ複数の信号線ＳＬに接続される。

【0018】

各Ａ／Ｄ変換器１１は、制御回路１０からの制御指示に従って動作し、行選択回路３によって活性化された画素回路Ｐから対応の信号線ＳＬに出力されたサンプリング画素信号ＶＡを複数ビットのデジタル画素信号ＤＰに変換する。

【0019】

具体的には、Ａ／Ｄ変換器１１は、ランプ信号である基準電圧ＶＯＵＴに基づき、サンプリング画素信号ＶＡを複数ビットのデジタル画素信号ＤＰにＡ／Ｄ変換を実行する。

【0020】

本例においては、１０ビットのデータ信号が生成される場合について説明する。
水平転送回路１３は、複数のＡ／Ｄ変換器１１から与えられた１行分の複数のデジタル画素信号ＤＰを一旦保持した後、保持した複数のデジタル画素信号ＤＰを１つずつ順次、信号処理回路１２に転送する。

【0021】

信号処理回路１２は、１０ビットのデジタル画素信号ＤＰに基づいて１０ビットのデジタル画素信号ＤＯを生成し、生成したデジタル画素信号ＤＯを外部に出力する。

【0022】

図２は、実施形態に従うＡ／Ｄ変換器１１および基準電圧発生回路５の構成を示すブロック図である。

【0023】

図２に示されるように、Ａ／Ｄ変換器１１は、比較ユニット１０８と、ラッチ１１２とを含む。比較ユニット１０８は、１段または複数段の前置アンプと、２値化回路１１０とを含む。比較ユニット１０８は、画素回路Ｐから制御線ＣＬに出力されたサンプリング画素信号と、ランプ信号である基準電圧ＶＯＵＴとを比較する。ランプ信号である基準電圧ＶＯＵＴの方が小さいとき、その出力信号ＣＯＭＰは、Ｌレベルを出力するように動作する。ラッチ１１２は、２値化回路１１０からの出力信号ＣＯＭＰを取り込むラッチ及び、比較ユニット１０８の出力によってカウンタ信号の取り込みタイミングが制御されるカウンタラッチを含んでいる。

【0024】

１０ビットカウンタ７は、制御回路１０によって制御され、各ＡＤ変換器１１のラッチ１１２に接続される。バイアス回路は、比較ユニット１０８内の前置アンプにバイアス電圧を供給する。

【0025】

本例では、第１アンプ１２１、第２アンプ１２２、第３アンプ１２３の３段構成の前置アンプの例である。

【0026】

第１アンプ１２１の入力端子および第１アンプ１２１の出力端子と、第２アンプ１２２の入力端子との間はキャパシタを介して接続されている。第１アンプ１２１の入出力端子間および第２アンプ１２２の入出力端子間に入れられたスイッチを閉じるオートゼロ動作により、外部の信号ＤＣレベルに依存せず、各アンプに最適な動作点で動作させることが可能である。

【0027】

第１アンプ１２１の入力端子は、キャパシタを介して画素回路Ｐからの制御線ＣＬに接続されている。これにより、当該入力端子には、制御線ＣＬのサンプリング画素信号ＶＡの電圧が入力される。

【0028】

第１アンプ１２１の他方の入力端子には、キャパシタを介して基準電圧ＶＯＵＴが入力される。

【0029】

比較ユニット１０８は、第２アンプ１２２、第３アンプ１２３、２値化回路１１０に加えて、複数のキャパシタを備えてもよい。

【0030】

第１アンプ１２１の出力端子は、キャパシタを介して、第２アンプ１２２の入力端子に接続されている。第１アンプ１２１の出力端子は、キャパシタを介して第２アンプ１２２の入力端子に接続されている。よって、第１アンプ１２１と第２アンプ１２２との間にキャパシタが配置されている。これにより、第１アンプ１２１の電源電圧と第２アンプ１２２の電源電圧とを異なるようにしてもよい。例えば、第２アンプ１２２の電源電圧を、第１アンプ１２１の電源電圧よりも小さくしてもよい。このようにすることで、低消費電力化することができる。

【0031】

第２アンプ１２２の出力端子は、第３アンプ１２３の入力端子に接続されている。第３アンプ１２３の出力端子は、２値化回路１１０に入力される。したがって、第２アンプ１２２と、２値化回路１１０との間に第３アンプ１２３が接続されている。第２アンプ１２２の出力端子は、第３アンプ１２３を介して、２値化回路１１０に接続されている。

【0032】

基準電圧発生回路５は、１０ビットカウンタ７と、電流ＤＡＣ８とテスト回路６とを含む。

【0033】

基準電圧発生回路５は、制御回路１０からの制御指示に従って制御される。
１０ビットカウンタ７は、制御回路１０によって制御され、各ＡＤ変換回路のラッチ１１２に接続される。図示しないがバイアス回路が設けられ、各比較ユニット１０８内の前置アンプにバイアス電圧を供給する。

【0034】

電流ＤＡＣ８は、１０ビットカウンタ７からの信号に従って抵抗Ｒに流れる電流量を調整する。電流ＤＡＣ８から抵抗Ｒにより生じるランプ信号である基準電圧ＶＯＵＴが生成される。

【0035】

比較ユニット１０８は、サンプリング画素信号ＶＡの電圧と基準電圧ＶＯＵＴの電圧との高低を比較し、比較結果を示す出力信号ＣＯＭＰを出力する。

【0036】

ランプ信号である基準電圧ＶＯＵＴは、後述する図３で説明するように時間の経過とともに下がる。

【0037】

そして、２値化回路１１０の出力信号ＣＯＭＰの出力反転までの時間を計測する。ラッチ１１２は、出力信号ＣＯＭＰの出力判定をトリガとして１０ビットカウンタ７のカウンタ値を保持する。ラッチ１１２に保持される当該カウンタ値に従ってサンプリング画素信号ＶＡに対応する１０ビットのデジタル画素信号ＤＰを出力する。これにより、サンプリング画素信号ＶＡのアナログデジタル変換処理を実行する。

【0038】

図３は、実施形態に従うランプ信号である基準電圧ＶＯＵＴの特性について説明する図である。

【0039】

図３に示されるように、電流ＤＡＣ８は、１０ビットカウンタ７からの信号に従って抵抗Ｒに流れる電流量を調整し、時間の経過とともに電流量は低下する。

【0040】

本例においては、３つの波形が示されており、実線が理想とするランプ信号である基準電圧ＶＯＵＴである。１点鎖線あるいは２点鎖線が実際の基準電圧である。

【0041】

サンプルばらつきにより、実線の理想とするランプ信号からずれる可能性がある。
実施形態に従うテスト回路６は、ランプ信号である基準電圧ＶＯＵＴが適正であるか否かをテストする。具体的には、テスト回路６の出力ＴＥＳＴＯＵＴに従って基準電圧ＶＯＵＴのばらつきを検証し、基準電圧ＶＯＵＴが適正であるか否かを判断する。

【0042】

図４は、実施形態に従う電流ＤＡＣ８の構成について説明する図である。
図４（Ａ）を参照して、電流ＤＡＣ８は、行列状に配置された複数の電流セルを含む。また、電流ＤＡＣ８は、行デコーダと列デコーダを含み、デジタルコード（１０ビット）の入力にしたがって駆動（ＯＮ）する電流セルを設定する。電流ＤＡＣ８の電流iは、オンする電流セル数に従って設定される。本例においては、全ての電流セルがオンした場合に１Ｖとなるように電流値iと、抵抗Ｒとが設定される場合が示されている。

【0043】

図４（Ｂ）には、実施形態に従う電流ＤＡＣ８の特性が示されている。入力コード（１０ビット）のコード値が大きくなるほどＤＡＣ出力が大きくなる。そして、基本的にはコード値の増加に対してＤＡＣ出力が線形となることが望ましいが、実際のＤＡＣ出力特性は非線形部分を有している。当該非線形部分においてもスペック要求を満たしていることが重要となる。

【0044】

図５は、実施形態に従うＤＡコンバータのＤＮＬテストについて説明する図である。
図５（Ａ）を参照して、デジタルコードのコード値の増加に対して基準電圧ＶＯＵＴが一定値毎に上昇する場合が示されている。一方で、図５（Ｂ）を参照して、ＤＮＬが１ＬＳＢ以上（LSB: least significant bit）の箇所が存在する場合が示されている。また、図５（Ｃ）を参照して、基準電圧ＶＯＵＴは、デジタルコードの増加にしたがって増加しなければならないにもかかわらず、ＤＮＬが負となる場合が示されている。

【0045】

当該状況は、ＤＡコンバータの性能に影響があるため不良であるとして判定する必要がある。

【0046】

図６は、実施形態に従うテスト回路６の構成について説明する図である。
図６を参照して、テスト回路６は、比較回路２００と、電荷情報保持回路３００と、基準電圧生成回路４００とを含む。

【0047】

電荷情報保持回路３００は、電流ＤＡＣ８の複数の電流セルのうちの少なくとも１つ以上の電流セルによる第１電流に従う第１電荷と、第２電流に従う第２電荷の差分値を差分電荷情報として保持する。

【0048】

基準電圧生成回路４００は、比較対象となる基準電圧を生成する。
比較回路２００は、差分電荷情報に従う判定電圧と基準電圧とを比較し、比較結果を出力する。

【0049】

電荷情報保持回路３００は、キャパシタ３１０と、スイッチ３０２，３０４，３０６，３０８，３１２，３１４とを含む。なお、当該スイッチは、ＰＭＯＳ／ＮＭＯＳの相補型のスイッチを採用するようにしてもよい。また、スイッチ動作時のチャージインジェクション・クロックフィールドスルー対策のダミースイッチを設けるようにしてもよい。また、スイッチ動作時には、動作用のクロックを用いることが可能であり、スイッチの同時ＯＮを回避するためにノンオーバラップのクロックを用いるようにしてもよい。

【0050】

キャパシタ３１０は、ノードＮ０とノードＮ１との間に設けられる。
スイッチ３０６は、ノードＮ２とノードＮ０との間に設けられる。スイッチ３０８は、ノードＮ２とノードＮ１との間に設けられる。スイッチ３１４は、ノードＮ１と固定電圧ＶＳＳとの間に設けられる。スイッチ３１２は、ノードＮ０と固定電圧ＶＳＳとの間に設けられる。スイッチ３０２は、ノードＮ０とノードＮ３との間に設けられる。スイッチ３０４は、ノードＮ３とノードＮ１との間に設けられる。

【0051】

基準電圧生成回路４００は、キャパシタ４０６と、非反転増幅器４０２と、スイッチ４０８とを含む。キャパシタ４０６は、非反転増幅器４０２の入力ノードと固定電圧ＶＳＳとの間に設けられる。スイッチ４０８は、ノードＮ２と非反転増幅器４０２との間に設けられる。非反転増幅器４０２は、可変抵抗素子４０４を含む。可変抵抗素子４０４の抵抗値を調整することにより非反転増幅器４０２の増幅率を調整する。

【0052】

比較回路２００は、コンパレータ２１０と、スイッチ２１２，２１４，２１６，２１８，２２０とを含む。

【0053】

スイッチ２１２は、コンパレータ２１０の入力ノードＮ４とノードＮ３との間に設けられる。スイッチ２１４は、コンパレータ２１０の入力ノードＮ４とノードＮ６との間に設けられる。スイッチ２１６は、コンパレータ２１０の入力ノードＮ５とノードＮ３との間に設けられる。スイッチ２１８は、コンパレータ２１０の入力ノードＮ５とノードＮ６との間に設けられる。スイッチ２２０は、コンパレータ２１０の入力ノードＮ５と固定電圧ＶＳＳとの間に設けられる。ノードＮ６は、非反転増幅器４０２の出力ノードと接続される。

【0054】

電流ＤＡＣ８は、テスト回路６との間の接続を制御するスイッチを含む。
本例においては、スイッチＴＳ１，ＴＳ２，・・・が設けられている。スイッチＴＳ１，ＴＳ２を動作させることによりテスト回路６に対して電流を供給することが可能となる。

【0055】

制御回路１０は、基準電圧発生回路５を制御し、スイッチの接続を制御することにより各種のテスト動作を実行する。

【0056】

図７は、実施形態に従う非反転増幅器４０２の構成について説明する図である。
図７を参照して、非反転増幅器４０２は、入力電圧ＶＩに対して増幅した出力電圧ＶＯを出力する。具体的には、可変抵抗素子４０４の抵抗比に応じた増幅率に基づいて出力電圧ＶＯを出力する。一例として、可変抵抗素子４０４の抵抗Ｒ１とＲ２との抵抗比を１：１に設定することにより非反転増幅器４０２は、入力電圧ＶＩの２倍の出力電圧ＶＯを出力する。

【0057】

（ＤＮＬ（differential non-linearity）テスト）
実施形態に従うＤＮＬテストについて説明する。

【0058】

図８は、実施形態に従うＤＮＬテストにおける基準電圧生成回路４００に基準電荷情報を格納する場合について説明する図である。図８を参照して、キャパシタ４０６の電荷をリセットした後、基準電荷情報として、全電流源（１０２３i）の電荷を時間ｔ／１０２３を用いてキャパシタ４０６に蓄積する。なお、一例として電流ＤＡＣ８に入力されるデジタルコードが１０ビットの場合について説明する。電流ＤＡＣ８に入力されるデジタルコードが１２ビットの場合には、全電流源（４０９５i）の電荷を時間ｔ／４０９５を用いてキャパシタ４０６に蓄積するようにしてもよい。

【0059】

具体的には、スイッチＴＳ１，ＴＳ２等を全てオンして、電流ＤＡＣ８の全ての電流セルとノードＮ２とを接続する。また、スイッチ４０８をオンして、ノードＮ２とキャパシタ４０６とを接続する。他のスイッチはオフである。

【0060】

この点で、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ４０８をオンする時間を時間ｔ／１０２３に設定する。

【0061】

これにより、キャパシタ４０６に蓄積される電荷は、Ｑ＝Ｃ×１０２３i×ｔ／１０２３に設定される。

【0062】

図９は、実施形態に従うＤＮＬテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その１）である。図９を参照して、キャパシタ３１０の電荷をリセットした後、電荷情報として、電流源（１i）の電荷を時間ｔを用いてキャパシタ３１０に蓄積する。

【0063】

具体的には、スイッチＴＳ１をオンして、１ＬＳＢの電流セルとノードＮ２とを接続する。また、スイッチ３０６をオンして、ノードＮ２とキャパシタ３１０のノードＮ０側とを接続する。また、スイッチ３１４をオンして、キャパシタ３１０のノードＮ１側と固定電圧ＶＳＳとを接続する。他のスイッチはオフである。

【0064】

また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ３０６，３１４をオンする時間を時間ｔに設定する。

【0065】

これにより、キャパシタ３１０に蓄積される電荷は、Ｑ＝Ｃ×i×ｔに設定される。
図１０は、実施形態に従うＤＮＬテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その２）である。図１０を参照して、次に、キャパシタ３１０に差分電荷情報を格納する。

【0066】

具体的には、スイッチＴＳ２をオンして、２ＬＳＢの電流セルとノードＮ２とを接続する。また、スイッチ３０８をオンして、ノードＮ２とキャパシタ３１０のノードＮ１側とを接続する。また、スイッチ３１２をオンして、キャパシタ３１０のノードＮ０側と固定電圧ＶＳＳとを接続する。他のスイッチはオフである。

【0067】

また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ３０８，３１２をオンする時間を時間ｔに設定する。

【0068】

これにより、キャパシタ３１０のノードＮ１側からキャパシタ３１０に蓄積される電荷は、Ｑ＝Ｃ×２i×ｔに設定される。

【0069】

したがって、キャパシタ３１０の電荷情報として、差分電荷情報が蓄積される。
図１１は、実施形態に従うＤＮＬテストにおける差分電荷情報のＤＮＬスペック下限テストについて説明する図である。図１１を参照して、ＤＮＬスペック下限テストについて説明する。キャパシタ３１０のノードＮ１側は、+Qdiffに設定され、ノードＮ０側は、-Qidiffに設定される。スイッチ３０４をオンしてノードＮ１とノードＮ３とを接続する。スイッチ３１２をオンしてノードＮ０と固定電圧ＶＳＳとを接続する。

【0070】

また、比較回路２００のスイッチ２１２をオンしてノードＮ３とノードＮ４とを接続する。また、比較回路２００のスイッチ２２０をオンしてノードＮ５と固定電圧ＶＳＳとを接続する。他のスイッチはオフである。

【0071】

これにより、コンパレータ２１０の入力ノードＮ４は、キャパシタ３１０に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ２１０の入力ノードＮ５は固定電圧ＶＳＳと接続される。

【0072】

コンパレータ２１０は、コンパレータ２１０の入力ノードＮ４の電圧が固定電圧ＶＳＳ（一例として０Ｖ）よりも大きければ「Ｈ」レベルを出力する。コンパレータ２１０は、コンパレータ２１０の入力ノードＮ４の電圧が固定電圧ＶＳＳ（一例として０Ｖ）よりも小さければ「Ｌ」レベルを出力する。

【0073】

すなわち、２ＬＳＢと１ＬＳＢの電流セルの電流差に基づく差分電荷情報として正であれば、コンパレータ２１０は、「Ｈ」レベルを出力する。一方、２ＬＳＢと１ＬＳＢの電流セルの電流差に基づく差分電荷情報として負であれば、コンパレータ２１０は、「Ｌ」レベルを出力する。言い換えれば、差分電荷情報のスペック下限のテストとして２ＬＳＢと１ＬＳＢの電流セルの電流差に基づく差分電荷情報が正か否かを判定する。

【0074】

コンパレータ２１０が「Ｈ」レベルであればＯＫ判定であり、「Ｌ」レベルであればＮＧ判定となる。

【0075】

図１２は、実施形態に従うＤＮＬテストにおける差分電荷情報のＤＮＬスペック上限テストについて説明する別の図である。図１２を参照して、ＤＮＬスペック上限テストについて説明する。キャパシタ３１０のノードＮ１側は、+Qdiffに設定され、ノードＮ０側は、-Qidiffに設定される。スイッチ３０４をオンしてノードＮ１とノードＮ３とを接続する。スイッチ３１２をオンしてノードＮ０と固定電圧ＶＳＳとを接続する。

【0076】

また、比較回路２００のスイッチ２１６をオンしてノードＮ３とノードＮ５とを接続する。また、比較回路２００のスイッチ２１４をオンしてノードＮ４と非反転増幅器４０２の出力ノードとを接続する。他のスイッチはオフである。

【0077】

これにより、コンパレータ２１０の入力ノードＮ５は、キャパシタ３１０に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ２１０の入力ノードＮ４は非反転増幅器４０２の出力ノードと接続される。

【0078】

コンパレータ２１０は、コンパレータ２１０の入力ノードＮ４の電圧が入力ノードＮ５の電圧よりも大きければ「Ｈ」レベルを出力する。コンパレータ２１０は、コンパレータ２１０の入力ノードＮ４の電圧が入力ノードＮ５よりも小さければ「Ｌ」レベルを出力する。本例においては、コンパレータ２１０の入力ノードＮ４の電圧は、２×Ｑ／Ｃに設定される。

【0079】

すなわち、コンパレータ２１０は、２×Ｑ／Ｃの電圧と、２ＬＳＢと１ＬＳＢの電流セルの電流差に基づく差分電荷情報に従う電圧とを比較して、２×Ｑ／Ｃの電圧の方が大きければ「Ｈ」レベルを出力する。一方、２ＬＳＢと１ＬＳＢの電流セルの電流差に基づく差分電荷情報に従う電圧の方が大きければ、コンパレータ２１０は、「Ｌ」レベルを出力する。言い換えれば、差分電荷情報のスペック上限のテストとして２ＬＳＢと１ＬＳＢの電流セルの電流差に基づく差分電荷情報が２ＤＮＬを越えるか否かを判定する。

【0080】

コンパレータ２１０が「Ｈ」レベルであればＯＫ判定であり、「Ｌ」レベルであればＮＧ判定となる。

【0081】

上記で説明したＤＮＬテストを１コードずつシフトさせて順番に実行する。
具体的には、上記で説明した手順に従ってキャパシタ３１０のノードＮ０側と２ＬＳＢの電流セルとを接続して、２ＬＳＢの電流セルに従う電荷を蓄積する。次に、キャパシタ３１０のノードＮ１側と３ＬＳＢの電流セルとを接続して、３ＬＳＢの電流セルに従う電荷を蓄積する。これにより、キャパシタ３１０は、３ＬＳＢと２ＬＳＢの差分電荷情報が蓄積される。そして、当該差分電荷情報について、図１１および図１２で説明したようにスペック下限のテストおよびスペック上限のテストを実行する。

【0082】

これを全コード実行することにより図５で説明したＤＮＬテストにおいて、ＤＡコンバータの不良を検出することが可能となる。

【0083】

実施形態に従うテスト方式により、キャパシタ３１０には、差分電荷情報が蓄積される。キャパシタ３１０は、内部の固定電圧ＶＳＳと接続される。仮に固定電圧の揺らぎ（ノイズ成分）がある場合であっても差分電荷情報ではそのノイズ成分がキャンセルされるためノイズ成分を除いた精度の高い差分電荷情報を蓄積することが可能である。また、同一のキャパシタ３１０を用いて比較するためキャパシタの製造ばらつきの影響も抑制することが可能である。また、テスト回路６で用いる基準電圧は、外部から入力する必要はなく、内部で生成することが可能である。したがって、外部電源を用いる必要はなく、簡易な仕方で基準電圧を生成することが可能である。さらに、コンパレータ２１０で比較判定する範囲を制限することによりコンパレータ２１０の誤差を低減することが可能である。

【0084】

（ＩＮＬ（integral non-linearity）テスト）
実施形態に従うＩＮＬテストについて説明する。

【0085】

図１３は、実施形態に従うＤＡコンバータのＩＮＬテストについて説明する図である。
図１３を参照して、ＤＡＣ出力特性に従う理想直線が示されている。また、実際のＤＡＣ出力が示されている。

【0086】

ＩＮＬは、ＤＡコンバータのアナログ入力電圧とデジタル出力信号の関係全体において、理想的な直線に対する実際の出力特性のずれを示したものである。

【0087】

一例として、コード３００における電荷量Ｑ３００と、理想的な直線に対する電荷量Ｑ３００＃とを比較する場合が示されている。当該比較においてずれの程度が大きければＤＡコンバータの性能に影響があるため不良であるとして判定する必要がある。

【0088】

図１４は、実施形態に従うＩＮＬテストにおける基準電圧生成回路４００に基準電荷情報を格納する場合について説明する図である。図１４を参照して、キャパシタ４０６の電荷をリセットした後、基準電荷情報として、全電流源（１０２３i）の電荷を時間ｔ／１０２３を用いてキャパシタ４０６に蓄積する。

【0089】

具体的には、スイッチＴＳ１，ＴＳ３２等を全てオンして、電流ＤＡＣ８の全ての電流セルとノードＮ２とを接続する。また、スイッチ４０８をオンして、ノードＮ２とキャパシタ４０６とを接続する。他のスイッチはオフである。

【0090】

【0091】

これにより、キャパシタ４０６に蓄積される電荷は、Ｑ＝Ｃ×１０２３i×ｔ／１０２３に設定される。

【0092】

図１５は、実施形態に従うＩＮＬテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その１）である。図１５を参照して、キャパシタ３１０の電荷をリセットした後、電荷情報として、電流源（１i）の電荷を時間ｔを用いてキャパシタ３１０に蓄積する。

【0093】

具体的には、スイッチＴＳ１をオンして、１ＬＳＢの電流セルとのノードＮ２とを接続する。また、スイッチ３０６をオンして、ノードＮ２とキャパシタ３１０のノードＮ０側とを接続する。また、スイッチ３１４をオンして、キャパシタ３１０のノードＮ１側と固定電圧ＶＳＳとを接続する。他のスイッチはオフである。

【0094】

また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ３０６，３１４をオンする時間を時間ｔに設定する。

【0095】

これにより、キャパシタ３１０に蓄積される電荷は、Ｑ＝Ｃ×i×ｔに設定される。
図１６は、実施形態に従うＩＮＬテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その２）である。図１６を参照して、次に、キャパシタ３１０に差分電荷情報を格納する。

【0096】

具体的には、スイッチＴＳ１，ＴＳ３２等を全てオンして、電流ＤＡＣ８の全ての電流セルとノードＮ２とを接続する。また、スイッチ３０８をオンして、ノードＮ２とキャパシタ３１０のノードＮ１側とを接続する。また、スイッチ３１２をオンして、キャパシタ３１０のノードＮ０側と固定電圧ＶＳＳとを接続する。他のスイッチはオフである。

【0097】

また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ３０８，３１２をオンする時間を時間ｔ／１０２３に設定する。

【0098】

これにより、キャパシタ３１０のノードＮ１側からキャパシタ３１０に蓄積される電荷は、Ｑ＝Ｃ×１０２３i×ｔ／１０２３に設定される。

【0099】

したがって、キャパシタ３１０の電荷情報として、差分電荷情報が蓄積される。
すなわち、キャパシタ３１０に１ＬＳＢの電流セルの電荷を蓄積した後、ＤＡＣ出力特性に対する理想直線に基づく１ＬＳＢ相当の電荷の差分が蓄積される。

【0100】

図１７は、実施形態に従うＩＮＬテストにおける差分電荷情報の極性の判定について説明する図である。図１７を参照して、差分電荷情報として、キャパシタ３１０のノードＮ１側は、+Qdiffに設定され、ノードＮ０側は、-Qidiffに設定される。スイッチ３０４をオンしてノードＮ１とノードＮ３とを接続する。スイッチ３１２をオンしてノードＮ０と固定電圧ＶＳＳとを接続する。

【0101】

【0102】

【0103】

【0104】

すなわち、コンパレータ２１０の出力によりキャパシタ３１０の極性を判定することが可能である。コンパレータ２１０の出力が「Ｈ」レベルである場合には、理想直線に基づく１ＬＳＢ相当の電荷の方が１ＬＳＢの電流セルの電荷よりも多く蓄積されたことを示す。言い換えるならば、理想直線に基づく１ＬＳＢ相当の電荷よりも１ＬＳＢの電流セルの電荷量が低い場合を示す。この場合は、１ＬＳＢの電流セルの電荷のスペック下限のテストを実行する。

【0105】

一方、コンパレータ２１０の出力が「Ｌ」レベルである場合には、理想直線に基づく１ＬＳＢ相当の電荷の方が１ＬＳＢの電流セルの電荷よりも少なく蓄積されたことを示す。言い換えるならば、理想直線に基づく１ＬＳＢ相当の電荷よりも１ＬＳＢの電流セルの電荷量が大きい場合を示す。この場合は、１ＬＳＢの電流セルの電荷のスペック上限のテストを実行する。

【0106】

図１８は、実施形態に従う差分電荷情報のＩＮＬスペック下限テストについて説明する図である。図１８を参照して、ＩＮＬスペック下限テストについて説明する。キャパシタ３１０のノードＮ１側は、+Qdiffに設定され、ノードＮ０側は、-Qidiffに設定される。スイッチ３０４をオンしてノードＮ１とノードＮ３とを接続する。スイッチ３１２をオンしてノードＮ０と固定電圧ＶＳＳとを接続する。

【0107】

また、比較回路２００のスイッチ２１６をオンしてノードＮ３とノードＮ５とを接続する。また、比較回路２００のスイッチ２１４をオンしてノードＮ４とノードＮ６とを接続する。他のスイッチはオフである。

【0108】

【0109】

コンパレータ２１０は、コンパレータ２１０の入力ノードＮ４の電圧が入力ノードＮ５よりも大きければ「Ｈ」レベルを出力する。コンパレータ２１０は、コンパレータ２１０の入力ノードＮ４の電圧が入力ノードＮ５よりも小さければ「Ｌ」レベルを出力する。

【0110】

すなわち、理想直線に基づく１ＬＳＢ相当の電荷よりも１ＬＳＢの電流セルの電荷量が低い場合において、差分電荷情報の大きさを判定する。

【0111】

たとえば、ＩＮＬスペック下限として３ＬＳＢとする。基準電圧は、可変抵抗素子４０４の抵抗値を調整することにより設定する。具体的には、抵抗Ｒ１：Ｒ２＝２：１に設定する。当該設定により入力電圧ＶＩの３倍の出力電圧ＶＯを出力する。当該抵抗比は、任意の値に設定することが可能である。なお、抵抗Ｒ２＞＞Ｒ１に設定することにより入力電圧ＶＩの１倍の出力電圧ＶＯを出力するようにしてもよい。

【0112】

コンパレータ２１０は、差分電荷情報の大きさが３ＬＳＢ未満であれば「Ｈ」レベルを出力する。一方で、差分電荷情報の大きさが３ＬＳＢ以上であれば「Ｌ」レベルを出力する。言い換えれば、差分電荷情報のスペック下限のテストとしてずれの程度が３ＬＳＢ以内か否かを判定する。

【0113】

コンパレータ２１０が「Ｈ」レベルであればＯＫ判定であり、「Ｌ」レベルであればＮＧ判定となる。

【0114】

図１９は、実施形態に従う差分電荷情報のＩＮＬスペック上限テストについて説明する図である。図１９を参照して、ＩＮＬスペック上限テストについて説明する。キャパシタ３１０のノードＮ０側は、+Qdiffに設定され、ノードＮ１側は、-Qidiffに設定される。スイッチ３０２をオンしてノードＮ０とノードＮ３とを接続する。スイッチ３１４をオンしてノードＮ１と固定電圧ＶＳＳとを接続する。

【0115】

【0116】

【0117】

【0118】

すなわち、理想直線に基づく１ＬＳＢ相当の電荷よりも１ＬＳＢの電流セルの電荷量が大きい場合において、差分電荷情報の大きさを判定する。

【0119】

たとえば、ＩＮＬスペック上限として３ＬＳＢとする。基準電圧は、可変抵抗素子４０４の抵抗値を調整することにより設定する。具体的には、抵抗Ｒ１：Ｒ２＝２：１に設定する。当該設定により入力電圧ＶＩの３倍の出力電圧ＶＯを出力する。当該抵抗比は、任意の値に設定することが可能である。なお、抵抗Ｒ２＞＞Ｒ１に設定することにより入力電圧ＶＩの１倍の出力電圧ＶＯを出力するようにしてもよい。

【0120】

コンパレータ２１０は、差分電荷情報の大きさが３ＬＳＢ未満であれば「Ｈ」レベルを出力する。一方で、差分電荷情報の大きさが３ＬＳＢ以上であれば「Ｌ」レベルを出力する。言い換えれば、差分電荷情報のスペック上限のテストとしてずれの程度が３ＬＳＢ以内か否かを判定する。

【0121】

コンパレータ２１０が「Ｈ」レベルであればＯＫ判定であり、「Ｌ」レベルであればＮＧ判定となる。

【0122】

上記で説明したＩＮＬテストを１コードずつシフトさせて順番に実行する。
具体的には、上記で説明した手順に従ってキャパシタ３１０のノードＮ０側と２ＬＳＢの電流セルとを接続して、２ＬＳＢの電流セルに従う電荷を蓄積する。次に、キャパシタ３１０のノードＮ１側と全電流セルとを接続するとともに、時間２ｔ／１０２３を用いてキャパシタ３１０に電荷を蓄積する。

【0123】

これにより、キャパシタ３１０に２ＬＳＢの電流セルの電荷を蓄積した後、ＤＡＣ出力特性に対する理想直線に基づく２ＬＳＢ相当の電荷の差分が蓄積される。そして、当該差分電荷情報について、図１７～図１９で説明したように差分電荷情報の極性に基づいてＩＮＬスペック下限テストおよびＩＮＬスペック上限テストを実行する。

【0124】

これを全コード実行することにより図１３で説明したＩＮＬテストにおいて、ＤＡコンバータの不良を検出することが可能となる。

【0125】

実施形態に従うテスト方式により、キャパシタ３１０には、差分電荷情報が蓄積される。キャパシタ３１０は、内部の固定電圧ＶＳＳと接続される。仮に固定電圧の揺らぎ（ノイズ成分）がある場合であっても差分電荷情報では、そのノイズ成分がキャンセルされるためノイズ成分を除いた精度の高い差分電荷情報を蓄積することが可能である。また、同一のキャパシタ３１０を用いて比較するためキャパシタの製造ばらつきの影響も抑制することが可能である。また、テスト回路６で用いる基準電圧は、外部から入力する必要はなく、内部で生成することが可能である。したがって、外部電源を用いる必要はなく、簡易な仕方で基準電圧を生成することが可能である。さらに、コンパレータ２１０で比較判定する範囲を制限することによりコンパレータ２１０の誤差を低減することが可能である。

【0126】

（ゲインエラーテスト）
実施形態に従うゲインエラーテストについて説明する。

【0127】

図２０は、実施形態に従うＤＡコンバータのゲインエラーテストについて説明する図である。

【0128】

図２０を参照して、ＤＡＣ出力特性に従う理想直線が示されている。また、実際のＤＡＣ出力が示されている。また、理想のＤＡＣ出力特性が示されている。

【0129】

ゲインエラーは、ＤＡコンバータのアナログ入力電圧とデジタル出力信号の関係全体において、理想的なＤＡＣ出力特性に従う直線と実際のＤＡＣ出力特性に従う直線とのゲインのずれを示したものである。

【0130】

一例として、フルコードにおける最大出力と、フルコードにおける設計結果としての最大出力とが示されている。当該比較においてずれの程度が大きければＤＡコンバータの性能に影響があるため不良であるとして判定する必要がある。

【0131】

図２１は、実施形態に従う基準電圧生成回路４００に基準電荷情報を格納する場合について説明する図である。図２１を参照して、キャパシタ４０６の電荷をリセットした後、基準電荷情報として、電流源（１i）の電荷を時間ｔ／２を用いてキャパシタ４０６に蓄積する。

【0132】

具体的には、スイッチＴＳ１をオンして、電流ＤＡＣ８の電流セルとノードＮ２とを接続する。また、スイッチ４０８をオンして、ノードＮ２とキャパシタ４０６とを接続する。他のスイッチはオフである。この点で、スイッチのオン時間を調整することにより電荷量を調整する。

【0133】

具体的には、スイッチ４０８をオンする時間を時間ｔ／２に設定する。
これにより、キャパシタ４０６に蓄積される電荷は、Ｑ＝Ｃ×i×ｔ／２に設定される。

【0134】

図２２は、実施形態に従うゲインエラーテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合（その１）について説明する図である。図２２を参照して、キャパシタ３１０の電荷をリセットした後、電荷情報として、電流源（１０２３i）の電荷を時間ｔを用いてキャパシタ３１０に蓄積する。

【0135】

具体的には、スイッチＴＳ１、Ｔ３２等を全てオンして、電流ＤＡＣ８の全ての電流セル（１０２３ＬＳＢ）とノードＮ２とを接続する。また、スイッチ３０６をオンして、ノードＮ２とキャパシタ３１０のノードＮ０側とを接続する。また、スイッチ３１４をオンして、キャパシタ３１０のノードＮ１側と固定電圧ＶＳＳとを接続する。他のスイッチはオフである。

【0136】

また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ３０６，３１４をオンする時間を時間ｔに設定する。

【0137】

これにより、キャパシタ３１０に蓄積される電荷は、Ｑ＝Ｃ×１０２３i×ｔに設定される。

【0138】

図２３は、実施形態に従うゲインエラーテストにおける電荷情報保持回路３００に差分電荷情報を格納する場合について説明する図（その２）である。図２３を参照して、次に、キャパシタ３１０に差分電荷情報を格納する。

【0139】

具体的には、スイッチＴＳ１をオンして、１ＬＳＢの電流セルとノードＮ２とを接続する。また、スイッチ３０８をオンして、ノードＮ２とキャパシタ３１０のノードＮ１側とを接続する。また、スイッチ３１２をオンして、キャパシタ３１０のノードＮ０側と固定電圧ＶＳＳとを接続する。他のスイッチはオフである。

【0140】

また、スイッチのオン時間を調整することにより電荷量を調整する。
具体的には、スイッチ３０８，３１２をオンする時間を時間１０２３ｔに設定する。

【0141】

これにより、キャパシタ３１０のノードＮ１側からキャパシタ３１０に蓄積される電荷は、Ｑ＝Ｃ×i×１０２３ｔに設定される。

【0142】

したがって、キャパシタ３１０の電荷情報として、差分電荷情報が蓄積される。
すなわち、図２０で説明したようにフルコード入力した場合の理想直線に従い蓄積される電荷と、実際のＤＡＣ出力特性により蓄積される電荷の差分が蓄積される。

【0143】

図２４は、実施形態に従うゲインエラーテストにおける差分電荷情報の極性の判定について説明する図である。図２４を参照して、差分電荷情報として、キャパシタ３１０のノードＮ１側は、+Qdiffに設定され、ノードＮ０側は、-Qidiffに設定される。スイッチ３０４をオンしてノードＮ１とノードＮ３とを接続する。スイッチ３１２をオンしてノードＮ０と固定電圧ＶＳＳとを接続する。

【0144】

【0145】

【0146】

【0147】

すなわち、コンパレータ２１０の出力によりキャパシタ３１０の極性を判定することが可能である。コンパレータ２１０の出力が「Ｈ」レベルである場合には、フルコード入力した場合の理想直線に基づく蓄積された電荷の方が実際のＤＡＣ出力特性により蓄積される電荷よりも多く蓄積されたことを示す。言い換えるならば、理想直線に基づくゲイン特性よりも実際のＤＡＣ出力特性のゲイン特性が低い場合を示す。この場合は、ゲインエラーのスペック下限のテストを実行する。

【0148】

一方、コンパレータ２１０の出力が「Ｌ」レベルである場合には、フルコード入力した場合の理想直線に基づく電荷の方が実際のＤＡＣ出力特性により蓄積された電荷よりも少なく蓄積されたことを示す。言い換えるならば、理想直線に基づくゲイン特性よりも実際のＤＡＣ出力特性のゲイン特性が高い場合を示す。この場合は、ゲインエラーのスペック上限のテストを実行する。

【0149】

図２５は、実施形態に従うゲインエラースペック下限テストについて説明する図である。図２５を参照して、ゲインエラースペック下限テストについて説明する。スイッチ３０４をオンしてノードＮ１とノードＮ３とを接続する。スイッチ３１２をオンしてノードＮ０と固定電圧ＶＳＳとを接続する。

【0150】

また、比較回路２００のスイッチ２１２をオンしてノードＮ３とノードＮ４とを接続する。また、比較回路２００のスイッチ２１８をオンしてノードＮ５とノードＮ６とを接続する。他のスイッチはオフである。

【0151】

これにより、コンパレータ２１０の入力ノードＮ４は、キャパシタ３１０に蓄積された電荷に従う電圧の入力を受ける。また、コンパレータ２１０の入力ノードＮ５は非反転増幅器４０２の出力ノードと接続される。

【0152】

【0153】

すなわち、キャパシタ３１０に蓄積された電荷に従う電圧と、ゲインエラー下限スペックの電圧とを比較して、ゲインエラー下限スペックよりも大きいか否かを判定する。

【0154】

コンパレータ２１０は、キャパシタ３１０に蓄積された電荷に従う電圧の方がゲインエラー下限スペックの電圧以上の場合には「Ｈ」レベルを出力する。一方で、コンパレータ２１０は、キャパシタ３１０に蓄積された電荷に従う電圧の方がゲインエラー下限スペックの電圧未満の場合には「Ｌ」レベルを出力する。

【0155】