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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023067741
(43)【公開日】2023-05-16
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/822 20060101AFI20230509BHJP
【FI】
H01L27/04 H
H01L27/04 A
【審査請求】未請求
【請求項の数】3
【出願形態】OL
(21)【出願番号】P 2022126689
(22)【出願日】2022-08-08
(31)【優先権主張番号】P 2021178382
(32)【優先日】2021-10-29
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】森下 泰之
【テーマコード(参考)】
5F038
【Fターム(参考)】
5F038BH04
5F038BH05
5F038BH07
5F038BH13
5F038CA03
5F038CD02
5F038EZ20
(57)【要約】
【課題】ESD保護回路よりも先にレベルシフタ回路などの内部回路が破壊することなく、所望のESD耐性を確保することが可能な技術を提供することにある。
【解決手段】入出力セル、IO用電源セル、コア用電源セル、コアロジック回路をチップの上に配置する半導体装置であって、コア用電源セルはESD保護回路を含む。入出力セルは、レベルシフタ回路を含み、レベルシフタ回路は入出力セル内に配置される。コアロジック回路は、入出力セルの外に配置される。コア用電源セルは、入出力セルと同列には配置されておらず、入出力セルとIO用電源セルとが配置された第1領域とコアロジック回路が配置された第2領域の間に配置された第3領域に配置される。
【選択図】図3
【特許請求の範囲】
【請求項1】
入出力セル、IO用電源セル、コア用電源セル、コアロジック回路をチップの上に配置する半導体装置であって、
前記コア用電源セルはESD保護回路を含み、
前記入出力セルはレベルシフタ回路を含み、前記レベルシフタ回路は前記入出力セル内に配置され、
前記コアロジック回路は、前記入出力セルの外に配置され、
前記コア用電源セルは、
前記入出力セルと同列には配置されておらず、
前記入出力セルと前記IO用電源セルとが配置された第1領域と前記コアロジック回路14が配置された第2領域の間に配置された第3領域に配置される、半導体装置。
【請求項2】
請求項1の半導体装置において、
前記コア用電源セルは、
その外形寸法の長辺は、前記IO用電源セルの外形の長辺よりも短く形成されており、
その外形寸法の短辺は、前記IO用電源セルの外形の短辺と同等以上である、半導体装置。
【請求項3】
請求項1の半導体装置において、
前記コア用電源セルは、
前記入出力セルと前記コアロジック回路との間には配置せずに、
前記IO用電源セルと前記コアロジック回路との間の第4領域に配置にする、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、ESD(Electro-Static-Discharge)保護回路を有する半導体装置に適用して有効な技術である。
【背景技術】
【0002】
特開2020-161721号公報に示される様に、半導体装置の外部から入出力パッド電極に入力された信号は、順に、ESD保護素子(ESD保護回路とも言う)と入力ロジック回路とを含む入出力セル、レベルシフト回路を経由して内部回路に転送される半導体装置がある。また、国際公開第2016/203648号に示される様に、半導体チップの外周の端部沿って設けたIO領域に、入出力セルや電源セルを配置し、半導体チップのIO領域に囲まれた中央領域に内部回路を設けた半導体装置がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2020-161721号公報
【特許文献2】国際公開第2016/203648号
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置にESDサージを印加して試験を行うと、ESD保護回路よりも先にレベルシフタ回路が破壊してしまうことがある。
【0005】
本開示の課題は、ESD保護回路よりも先にレベルシフタ回路などの内部回路が破壊することなく、所望のESD耐性を確保することが可能な技術を提供することにある。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0008】
本開示の一実施の形態によれば、入出力セル、IO用電源セル、コア用電源セル、コアロジック回路をチップの上に配置する半導体装置であって、コア用電源セルはESD保護回路を含む。入出力セルは、レベルシフタ回路を含み、レベルシフタ回路は入出力セル内に配置される。コアロジック回路は、入出力セルの外に配置される。コア用電源セルは、入出力セルと同列には配置されておらず、入出力セルとIO用電源セルとが配置された第1領域とコアロジック回路が配置された第2領域の間に配置された第3領域に配置される。
【発明の効果】
【0009】
上記一実施の形態に係る半導体装置によれば、ESD保護回路よりも先にレベルシフタ回路などの内部回路が破壊することなく、所望のESD耐性を確保することができる。
【図面の簡単な説明】
【0010】
図1図1は、比較例に係る半導体装置の概略的なブロック図である。
図2図2は、図1の半導体装置の概略的なレイアウト配置図である。
図3図3は、実施例に係る半導体装置の概略的なブロック図である。
図4図4は、図3の半導体装置の概略的なレイアウト配置図である。
図5図5は、図3の半導体装置が形成された半導体チップの概略的な平面図である。
【発明を実施するための形態】
【0011】
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【0012】
(実施形態)
本開示に係る実施形態および実施例の説明の前に、本開示の理解を容易とするために、図1、2を用いて本開示者らによって検討された技術(以下、比較例という。)に係る半導体装置について説明する。図1は、比較例に係る半導体装置の概略的なブロック図である。図2は、図1の半導体装置の概略的なレイアウト配置図である。
【0013】
半導体装置10Sは、単結晶シリコンのような矩形の半導体チップの外周部に、入出力セル(IOC)11および第1電源セル(IO用電源セルIOPC)12(IO用電源セル12A、IO用電源セル12B)、第2電源セル(コア用電源セルCPC)13(コア用電源セル13A、コア用電源セル13B)を備える。入出力セル11および電源セル12、13が配置される領域をIO領域という。IO領域は平面視で半導体チップのチップ端部の4つの辺に沿って設けられる。半導体装置10Sは、また、コアロジック回路(CORE-LOG)としての内部回路14を備える。内部回路14が配置されるコアロジック領域は、半導体チップの中央部分であり、IO領域に囲まれた領域である。
【0014】
入出力セル11は1つの入出力パッドに接続される入出力回路の形成領域である。電源セル12、13はESD(ESD:Electro-Static-Discharge)やノイズから半導体装置を保護するESD保護回路(CESD、ESD)およびチップ内部へ電源電位(VDDIO,VDD)または接地電位(VSSIO、VSS)を供給する配線の形成領域である。
電源インピーダンスを均等に小さくする必要から、電源セル12、13は、複数の入出力セル11毎に分散して配置され、入出力セル11と入出力セル11の間へ隣接して配置される。
【0015】
電源電位(VDDIO,VDD)は、入出力セル11の第1電源電位VDDIOと、内部回路14の第2電源電位VDDと、を含む。同様に、接地電位(VSSIO、VSS)は、入出力セル11の第1接地電位VSSIOと、内部回路14の第2接地電位VSSと、を含む。第1電源電位VDDIOは、第2電源電位VDDより大きい電位(VDDIO>VDD)とすることができる。入出力セル11には、第1電源電位VDDIO、第1接地電位VSSIO、第2電源電位VDDおよび第2接地電位VSSが電源配線を介して供給される。内部回路14には、第2電源電位VDDおよび第2接地電位VSSが電源配線を介して供給される。
【0016】
IO用電源セル12Aは、ESD保護回路(ESD)とブリッジ回路15とを含み、第1電源電位VDDIOを電源配線へ供給する。IO用電源セル12Bは、ESD保護回路(ESD)とブリッジ回路15とを含み、第1接地電位VSSIOを電源配線(接地配線とも言う)へ供給する。
【0017】
コア用電源セル13Aは、ESD保護回路(CESD)とブリッジ回路15とを含み、第2電源電位VDDを電源配線へ供給する。コア用電源セル13Bは、ESD保護回路(CESD)とブリッジ回路15とを含み、第2接地電位VSSを電源配線(接地配線とも言う)へ供給する。
【0018】
ESD保護回路(ESD)は、第1電源電位VDDIOが供給された電源配線と第1接地電位VSSIOが供給された電源配線との間に接続される。ESD保護回路(CESD)は、第2電源電位VDDが供給された電源配線と第2接地電位VSSが供給された電源配線との間に接続される。
【0019】
ブリッジ回路15は、第1接地電位VSSIOが供給された電源配線と第2接地電位VSSが供給された電源配線との間に接続され、第1接地電位VSSIOが供給された電源配線と第2接地電位VSSが供給された電源配線とを接続する双方向の1対のダイオードを備える。一方のダイオードのアノードは第1接地電位VSSIOが供給された電源配線に接続され、カソードは第2接地電位VSSが供給された電源配線に接続される。他方のダイオードのアノードは第2接地電位VSSが供給された電源配線に接続され、カソードは第1接地電位VSSIOが供給された電源配線に接続される。
【0020】
入出力セル11は入出力端子(TIO)に接続される入出力回路を内蔵する。入出力端子TIO、電源端子TVDD、TVDDIO、接地端子TVSS、TVSSIOは、それぞれ入出力セル11、IO用電源セル12、コア用電源セル13の上に配置されるが、それぞれ入出力セル11、IO用電源セル12、コア用電源セル13から離れて配置されてもよい。入出力端子TIO、電源端子TVDD、TVDDIO、接地端子TVSS、TVSSIOはボンディングワイヤ等に接続され、それぞれ入出力パッド、電源パッド、接地パッドともいう。
【0021】
入出力セル11を構成する入出力回路は、ESD保護回路を構成するダイオードD1、D2と、入出力端子TIOに接続される信号配線に出力信号を伝えるPチャネル型トランジスタQ1及びNチャネル型トランジスタQ2を含む出力回路と、入出力端子TIOから信号配線を介して入力された入力信号を受けるCMOSインバータを含む入出力ロジック回路IOLと、レベルシフタ回路LSCと、を備えている。入出力端子TIOから信号配線を介して入力された入力信号は、入出力ロジック回路IOLを介してレベルシフタ回路LSCへ入力され、レベルシフタ回路LSCによりレベル変換されて、内部回路14へ供給される。一方、内部回路14から出力された信号はレベルシフタ回路LSCに入力されてレベル変換されて、入出力ロジック回路IOLに供給され、Pチャネル型トランジスタQ1及びNチャネル型トランジスタQ2を含む出力回路から入出力端子TIOへ出力信号として出力される。
【0022】
Pチャネル型トランジスタQ1は第1電源電位VDDIOの電源配線と入出力端子TIOからの信号配線との間に接続され、Nチャネル型トランジスタQ2は信号配線と第1接地電位VSSIOの接地配線との間に接続される。ダイオードD1のアノードは入出力端子TIOからの信号配線に接続され、カソードは第1電源電位VDDIOの電源配線に接続される。ダイオードD2のアノードは第1接地電位VSSIOの接地配線に接続され、カソードは入出力端子TIOからの信号配線に接続される。ダイオードD1は、入出力端子TIOから信号配線および第1電源電位VDDIOの電源配線を介し電源端子VDDIOに向かうサージ電流を流し、ダイオードD2は、接地端子TVDDIOから第1接地電位VSSIOの接地配線および信号配線を介し入出力端子TIOに向かうサージ電流を流すようにされる。出力回路として、Pチャネル型トランジスタQ1を有さない、いわゆるオープンドレイン型であってもよい。また、入出力回路には出力回路および入力回路をいずれか一方を備えていなくてもよい。
【0023】
電源セル12A,13Aは電源端子(TVDDIO、TVDD)に対応するESD保護回路(CESD、ESD)を備え、電源セル12B、13Bは接地端子(TVSSIO,TVSS)に対応するESD保護回路(CESD、ESD)を備える。
【0024】
第1電源電位VDDIOは、例えば、1.8V(または3.3V)であり、第2電源電位VDDは、例えば、0.8Vである。
【0025】
第1電源電位VDDIOが1.8V、第2電源電位VDDが0.8Vの場合には、
1)出力回路のトランジスタQ1、Q2、入出力ロジック回路IOLは、1.8Vの耐圧を有するMOSFET(1.8V-MOSとも言う)のみで構成される。
2)内部回路14は、0.8Vの耐圧を有するMOSFET(コアMOSとも言う)のみで構成される。
3)レベルシフタ回路LSCは、1.8V-MOSとコアMOSとが混在して構成される。
4)コア用電源セル13A,13Bは、内部回路14のコアMOSやレベルシフタ回路LSCのコアMOSを保護する。
5)IO用電源セル12A,12Bは、出力回路のトランジスタQ1、Q2、入出力ロジック回路IOLの1.8V-MOSを保護する。
【0026】
図2には、IO領域に配置されたIO用電源セル12A,12B、2つの入出力セル11およびコア用電源セル13A,13Bと、コアロジック領域に配置された内部回路14との配置関係が示されている。図2において、MOSトランジスタT1、T2は、ESD保護回路(CESD)を構成するトランジスタを示しており、MOSトランジスタT3、T4は、ESD保護回路(ESD)を構成するトランジスタを示している。図2に示すように、IO領域に、IO用電源セル12A,12B、2つの入出力セル11、コア用電源セル13A,13Bがこの順で配置されており、IO領域の上側には、IO領域に隣接して内部回路14は配置されている。
【0027】
図1の電源端子TVDDと接地端子TVSSとの間のESDサージに対して、ESD電流Iesdで示すようにESD電流が流れる。これにより、内部回路14であるコアロジック回路よりも相対的に小規模なレベルシフタ回路LSCが壊れやすい。これは、コア電源セル(13A,13B)内において、Rで示す部分の配線の抵抗が悪化するためである。
【0028】
7nm世代においては、コアMOS耐性低下およびコア電源セル(13A,13B)内の配線抵抗悪化の影響により、図2に示すようなセル配置方法では、ESD保護回路(CESD)よりも先にレベルシフタ回路LSCが破壊してしまう。そのため、車載製品で要求されるようなESD耐性レベル(人体帯電モデル(HBM:Human Body Model):2kV)を達成できないという課題があった。
【0029】
本開示の半導体装置10は、入出力セル11、IO用電源セル12(12A,12B)、コア用電源セル13(13A,13B)、コアロジック回路14を半導体チップ(101)上に配置する半導体装置である。コア用電源セル13(13A,13B)はESD保護回路(CESD)を含む。
【0030】
入出力セル11はレベルシフタ回路LSCを含み、レベルシフタ回路LSCは入出力セル11内に配置されている。
【0031】
コアロジック回路14は入出力セル11の外に配置されている。
【0032】
コア用電源セル13(13A,13B)は、
入出力セル11と同列には配置されておらず、
入出力セル11とIO用電源セル12(12A,12B)の第1領域(IO領域IOR)とコアロジック回路14の第2領域(中央領域CER)の間の第3領域(13R)に配置される。
【0033】
また、コア用電源セル13(13A,13B)は、
その外形寸法の長辺B2は、IO用電源セル12(12A,12B)の外形の長辺B1よりも短く形成されており(B2<B1)、
その外形寸法の短辺A2は、IO用電源セル12(12A,12B)の外形の短辺A1と同等以上である(A2≧A1)。
【0034】
また、コア用電源セル13(13A,13B)は、
入出力セル11とコアロジック回路14との間には配置せずに、
IO用電源セル12(12A,12B)とコアロジック回路14との間の第4領域(13RR)に配置する。
【0035】
これにより、上記半導体装置によれば、ESD保護回路(CESD)よりも先にレベルシフタ回路LSCなどの内部回路が破壊することなく、所望のESD耐性を確保することができる。
【0036】
7nm世代の先端CMOSテクロジにおいて、静電気ストレスに対して、保護回路よりも先に脆弱な内部回路(例えば、レベルシフタ回路LSC)が破壊することなく、所望のESD耐性を確保できる。特に、車載半導体製品で求められるHBM 2kVを確実に達成できる。
【実施例0037】
次に、実施例に係る半導体装置10について、図3図5を用いて説明する。図3は、実施例に係る半導体装置の概略的なブロック図である。図4は、図3の半導体装置の概略的なレイアウト配置図である。図5は、図3の半導体装置が形成された半導体チップの概略的な平面図である。図5において、Vで示す点線の領域のレイアウト配置が図5に示されている。
【0038】
図5に示すように、半導体装置10は、単結晶シリコンのような矩形の半導体チップ101の外周部に、入出力セル(IOC)11および第1電源セル(IO用電源セルIOPC)12(IO用電源セル12A、IO用電源セル12B)、第2電源セル(コア用電源セルCPC)13(コア用電源セル13A、コア用電源セル13B)を備える。入出力セル11および電源セル12が配置される領域をIO領域IORという。IO領域IORは平面視で半導体チップ101のチップ端部の4つの辺21,22,23,24に沿って設けられる。4つの辺21,22,23,24は、第1辺21と、第1辺21に対向して設けられた第3辺23と、第1辺21と第3辺23との間に設けられた第2辺22と、第2辺22に対向して設けられた第4辺24とを含む。
【0039】
半導体装置10は、また、コアロジック回路(CORE-LOG)としての内部回路14を備える。内部回路14が配置されるコアロジック領域(中央領域、第2領域とも言う)CERは、半導体チップ101の中央部分に設けられる。コアロジック領域CERとIO領域IORとの間の領域(第3領域ともいう)13Rには、第2電源セル(コア用電源セルCPC)13(コア用電源セル13A、コア用電源セル13B)が配置されている。
【0040】
図3には、実施例に係る半導体装置10の概略的なブロック図が示されている。図3の半導体装置10が図1の半導体装置10Sと異なる点は、コア用電源セル13Aとコア用電源セル13Bとが、入出力セル(IOC)11および第1電源セル(IO用電源セルIOPC)12の配列内に設けられておらず、内部回路14の側に設けられている点である。また、コア用電源セル13Aとコア用電源セル13Bには、この例では、ブリッジ回路15が設けられていない。
【0041】
図3のその他の構成および作用は、図1の他の構成および作用と同じであるので、重複する説明は省略する。つまり、入出力セル11、IO用電源セル12A、IO用電源セル12B、コア用電源セル13Aおよびコア用電源セル13Bの回路の構成、作用及び接続の説明は、図1の説明を利用および参照できる。
【0042】
図3図4に示すように、半導体装置10には、入出力端子TIO、第1電源端子TVDDIO、第2電源端子TVDD、第1接地端子TVSSIO、第2接地端子TVSSが設けられる。第1電源端子TVDDIOには、第1電源電位VDDIOが供給される。第2電源端子TVDDには、第2電源電位VDDが供給される。第1接地端子TVSSIOには、第1接地電位VSSIOが供給される。第2接地端子TVSSには、第2接地電位VSSが供給される。
【0043】
IO領域IORには、第1電源配線31、第2電源配線(第1接地配線とも言う)32、第3電源配線33、および、第4電源配線(第2接地配線とも言う)34が第1方向Xに沿って設けられる。第1電源配線31には、第1電源端子TVDDIOから第1電源電位VDDIOが供給される。第2電源配線(第1接地配線)32には、第1接地端子TVSSIOから第1接地電位VSSIOが供給される。第3電源配線33には、第2電源端子TVDDから第2電源電位VDDが供給される。第4電源配線(第2接地配線)34には、第2接地端子TVSSから第2接地電位VSSが供給される。
【0044】
コアロジック領域CERには、第1方向Xに沿って設けられた第5電源配線35および第6電源配線36および第1方向Xと交差する第2方向Yに沿って設けられた第7電源配線37および第8電源配線38とが設けられる。第5電源配線35は第2電源端子TVDDに接続され、第6電源配線36は第2接地端子TVSSに接続される。第5電源配線35と第7電源配線37とは電気的に接続され、第2電源端子TVDDから第2電源電位VDDが供給される。第6電源配線36と第8電源配線38とは電気的に接続され、第2接地端子TVSSから第2接地電位VSSが供給される。
【0045】
第7電源配線37および第8電源配線38のそれぞれは、領域13Rにも配置されて、IO領域IORに設けた第3電源配線33および第4電源配線34に接続される。領域13Rに配置され第7電源配線37と第8電源配線38の間には、コア用電源セル13Aおよびコア用電源セル13Bが接続される。
【0046】
入出力セル11には、第1電源電位VDDIO、第1接地電位VSSIO、第2電源電位VDDおよび第2接地電位VSSが供給される。内部回路14には、第2電源電位VDDおよび第2接地電位VSSが供給される。
【0047】
IO用電源セル12Aは、トランジスタT1を有するESD保護回路(ESD)とブリッジ回路15とを含み、第1電源電位VDDIOを電源配線31へ供給する。IO用電源セル12Bは、トランジスタT2を有するESD保護回路(ESD)とブリッジ回路15とを含み、第1接地電位VSSIOを電源配線32へ供給する。
【0048】
ESD保護回路(ESD)は、第1電源電位VDDIOが供給された電源配線31と第1接地電位VSSIOが供給された電源配線32との間に接続される。
【0049】
ブリッジ回路15は、第1接地電位VSSIOが供給された電源配線32と第2接地電位VSSが供給された電源配線34との間に接続され、第1接地電位VSSIOが供給された電源配線32と第2接地電位VSSが供給された電源配線34とを接続する双方向の1対のダイオードを備える。一方のダイオードのアノードは第1接地電位VSSIOが供給された電源配線32に接続され、カソードは第2接地電位VSSが供給された電源配線34に接続される。他方のダイオードのアノードは第2接地電位VSSが供給された電源配線34に接続され、カソードは第1接地電位VSSIOが供給された電源配線32に接続される。
【0050】
コア用電源セル13AはトランジスタT3を有するESD保護回路(CESD)を含み、コア用電源セル13BはトランジスタT4を有するESD保護回路(CESD)を含む。コア用電源セル13Aおよびコア用電源セル13Bは内部回路14をESDやノイズから保護する。トランジスタT3,T4のソース・ドレイン経路は、領域13Rに配置された第7電源配線37および第8電源配線38の間に接続される。
【0051】
入出力セル11は入出力端子(TIO)に接続される入出力回路を内蔵する。入出力端子TIO、電源端子TVDD、TVDDIO、接地端子TVSS、TVSSIOは、それぞれ入出力セル11、IO用電源セル12、コア用電源セル13の上に配置されるが、それぞれ入出力セル11、IO用電源セル12、コア用電源セル13から離れて配置されてもよい。入出力端子TIO、電源端子TVDD、TVDDIO、接地端子TVSS、TVSSIOはボンディングワイヤ等に接続され、それぞれ入出力パッド、電源パッド、接地パッドともいう。
【0052】
入出力セル11を構成する入出力回路は、ESD保護回路を構成するダイオードD1、D2と、入出力端子TIOに接続される信号配線に出力信号を伝えるPチャネル型トランジスタQ1及びNチャネル型トランジスタQ2を含む出力回路と、入出力端子TIOから信号配線を介して入力された入力信号を受けるCMOSインバータを含む入出力ロジック回路IOLと、レベルシフタ回路LSCと、を備えている。入出力端子TIOから信号配線を介して入力された入力信号は、入出力ロジック回路IOLを介してレベルシフタ回路LSCへ入力され、レベルシフタ回路LSCによりレベル変換されて、内部回路14へ供給される。一方、内部回路14から出力された信号はレベルシフタ回路LSCに入力されてレベル変換されて、入出力ロジック回路IOLに供給され、Pチャネル型トランジスタQ1及びNチャネル型トランジスタQ2を含む出力回路から入出力端子TIOへ出力信号として出力される。
【0053】
Pチャネル型トランジスタQ1は第1電源電位VDDIOの電源配線31と入出力端子TIOからの信号配線との間に接続され、Nチャネル型トランジスタQ2は信号配線と第1接地電位VSSIOの接地配線32との間に接続される。ダイオードD1のアノードは入出力端子TIOからの信号配線に接続され、カソードは第1電源電位VDDIOの電源配線31に接続される。ダイオードD2のアノードは第1接地電位VSSIOの接地配線32に接続され、カソードは入出力端子TIOからの信号配線に接続される。ダイオードD1は、入出力端子TIOから信号配線および第1電源電位VDDIOの電源配線31を介し電源端子VDDIOに向かうサージ電流を流し、ダイオードD2は、接地端子TVDDIOから第1接地電位VSSIOの接地配線32および信号配線を介し入出力端子TIOに向かうサージ電流を流すようにされる。出力回路として、Pチャネル型トランジスタQ1を有さない、いわゆるオープンドレイン型であってもよい。また、入出力回路には出力回路および入力回路をいずれか一方を備えていなくてもよい。
【0054】
図3では、電源端子TVDDから第2電源電位VDDが供給された電源配線(35,37、図4参照)と接地端子TVSSから第2接地電位VSSが供給された接地配線(36,38、図4参照)との間に、内部回路14、コア用電源セル13Aおよびコア用電源セル13Bが接続される。図3に示すように、コア用電源セル13Aおよびコア用電源セル13Bを、入出力セル11と同列に配置しないことにより、セル内配線抵抗が増大するのを回避できる。
【0055】
図4に示すように、入出力セル11、IO用電源セル12A、IO用電源セル12BがIO領域IORに配置されている。この例では、入出力セル11の両側にIO用電源セル12A、IO用電源セル12Bが配置されている。内部回路14は、コアロジック領域CERに配置されている。そして、コア用電源セル13Aおよびコア用電源セル13Bは、コアロジック領域CERとIO領域IORとの間の領域13Rに配置されている。また、コア用電源セル13Aおよびコア用電源セル13Bは、コアロジック領域CERとIO用電源セル12A、12Bとの間の領域(第4領域とも言う)13RRに配置されている。
【0056】
電源端子TVDDは、内部回路14に配置された第2電源電位VDDの電源配線35に接続される。また、接地端子TVSSは、内部回路14に配置された第2接地電位VSSの接地配線36に接続される様に構成されている。
【0057】
ここで、図4のレイアウト配置図の構成例の特徴を説明する。
【0058】
なお、コア電源セル13(13A、13B)の外形の長辺B2は、コア電源セル13(13A、13B)のトランジスタT3,T4のソース・ドレイン経路の方向(または、ゲート長方向)に沿うコア電源セル13(13A、13B)の辺とすることができる。コア電源セル13(13A、13B)の外形の短辺A2は、コア電源セル13(13A、13B)のトランジスタT3,T4のソース・ドレイン経路の方向と直交する方向(または、ゲート幅方向)に沿うコア電源セル13(13A、13B)の辺とすることができる。
【0059】
また、IO用電源セル12(12A、12B)の外形の長辺B1は、IO用電源セル12(12A、12B)のトランジスタT1,T2のソース・ドレイン経路の方向(または、ゲート長方向)に沿うIO用電源セル12(12A、12B)の辺とすることができる。IO用電源セル12(12A、12B)の外形の短辺A1は、IO用電源セル12(12A、12B)のトランジスタT1,T2のソース・ドレイン経路の方向と直交する方向(または、ゲート幅方向)に沿うIO用電源セル12(12A、12B)の辺とすることができる。
【0060】
1)コア電源セル13(13A、13B)内の配線抵抗の増大を回避するため、コア電源セル13(13A、13B)を、入出力セル11と同列に配置せずに、IO用電源セル12(12A、12B)の形成領域と内部回路14の形成領域と間の領域(第4領域)13RRに配置する。
【0061】
2)コア電源セル13(13A、13B)の外形の長辺B2は、IO用電源セル12(12A、12B)の長辺B1よりも小さい(B2<B1)。
【0062】
3)コア電源セル(13A、13B)外形の短辺A2は、IO用電源セル12(12A、12B)の短辺A1と同等かまたはそれ以上である(A2≧A1)。
【0063】
4)入出力セル11と内部回路14の間には、コア電源セル13(13A、13B)を配置しないようにする。これにより、レベルシフタ回路LSCと内部回路14との間の信号配線SLのレイアウト自由度を向上させることができる。
【0064】
実施例の半導体装置によれば、静電気ストレスに対して、ESD保護回路(CESD)よりも先に脆弱な内部回路(例えば、レベルシフタ回路LSC)が破壊することなく、所望のESD耐性を確保できる。特に、車載半導体製品で求められるHBM 2kVを確実に達成できる。
【0065】
以上、本開示者によってなされた開示を実施形態および実施例に基づき具体的に説明したが、本開示は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【0066】
10:半導体装置
11:入出力セル
12、12A、12B:IO用電源セル
13、13A、13B:コア電源セル
14:内部回路
IOR:IO領域(第1領域)
CER:コアロジック領域(中央領域、第2領域)
13R:第3領域
13RR:第4領域
ESD,CESD:ESD保護回路
図1
図2
図3
図4
図5