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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023067760
(43)【公開日】2023-05-16
(54)【発明の名称】レベルシフト回路
(51)【国際特許分類】
H03K 19/0185 20060101AFI20230509BHJP
【ＦＩ】
H03K19/0185 240
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022145606
(22)【出願日】2022-09-13
(31)【優先権主張番号】PCT/JP2021/039969
(32)【優先日】2021-10-29
(33)【優先権主張国・地域又は機関】WO
(71)【出願人】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】110001427
【氏名又は名称】弁理士法人前田特許事務所
(72)【発明者】
【氏名】祇園 雅弘
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA16
5J056AA26
5J056CC18
(57)【要約】 （修正有）
【課題】レベルシフト回路のアシスト動作の実効性を高める。
【解決手段】レベルシフト回路１は、Ｎ型のトランジスタＮ１～Ｎ４と、Ｐ型のトランジスタＰ１、Ｐ２と、第１、第２のインバータ２１、２２と、を備える。トランジスタＮ１は、ゲートに入力信号ＩＮを受け、ドレインが反転出力ノードＮＯＵＴと接続する。トランジスタＰ１は、第３電源ＶＤＤＩＯと反転出力ノードの間に設けられる。トランジスタＮ２は、ゲートに反転入力信号ＮＩＮを受け、ドレインが出力ノードＯＵＴに接続される。トランジスタＰ２は、第３電源と出力ノードの間に設けられる。反転出力ノードと反転入力ノードとの間にトランジスタＮ３が設けられ、トランジスタＮ３のドレインとゲートの間にインバータ２１が設けられる。出力ノードと入力ノードとの間にトランジスタＮ４が設けられ、トランジスタＮ４のドレインとゲートの間にインバータ２２が設けられる。
【選択図】図１
【解決手段】レベルシフト回路１は、Ｎ型のトランジスタＮ１～Ｎ４と、Ｐ型のトランジスタＰ１、Ｐ２と、第１、第２のインバータ２１、２２と、を備える。トランジスタＮ１は、ゲートに入力信号ＩＮを受け、ドレインが反転出力ノードＮＯＵＴと接続する。トランジスタＰ１は、第３電源ＶＤＤＩＯと反転出力ノードの間に設けられる。トランジスタＮ２は、ゲートに反転入力信号ＮＩＮを受け、ドレインが出力ノードＯＵＴに接続される。トランジスタＰ２は、第３電源と出力ノードの間に設けられる。反転出力ノードと反転入力ノードとの間にトランジスタＮ３が設けられ、トランジスタＮ３のドレインとゲートの間にインバータ２１が設けられる。出力ノードと入力ノードとの間にトランジスタＮ４が設けられ、トランジスタＮ４のドレインとゲートの間にインバータ２２が設けられる。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電源と前記第１電源より電位が低い第２電源との間で遷移する入力信号を受ける入力ノードと、
前記入力信号を反転させた反転入力信号を受ける反転入力ノードと、
ゲートが前記入力ノードに接続され、ソースが前記第２電源または前記反転入力ノードに接続され、ドレインが反転出力ノードに接続された第１のＮ型トランジスタと、
ドレインが前記反転出力ノードに接続され、ソースが前記第１電源より電位が高い第３電源に接続され、ゲートが出力ノードに接続された第１のＰ型トランジスタと、
ゲートが前記反転入力ノードに接続され、ソースが前記第２電源または前記入力ノードに接続され、ドレインが前記出力ノードに接続された第２のＮ型トランジスタと、
ドレインが前記出力ノードに接続され、ソースが前記第３電源に接続され、ゲートが前記反転出力ノードに接続された第２のＰ型トランジスタと、
ソースが前記反転入力ノードに接続され、ドレインが前記反転出力ノードに接続された第３のＮ型トランジスタと、
入力が前記反転出力ノードに接続され、出力が前記第３のＮ型トランジスタのゲートに接続された第１のインバータと、
ソースが前記入力ノードに接続され、ドレインが前記出力ノードに接続された第４のＮ型トランジスタと、
入力が前記出力ノードに接続され、出力が前記第４のＮ型トランジスタのゲートに接続された第２のインバータとを備える、レベルシフト回路。
前記入力信号を反転させた反転入力信号を受ける反転入力ノードと、
ゲートが前記入力ノードに接続され、ソースが前記第２電源または前記反転入力ノードに接続され、ドレインが反転出力ノードに接続された第１のＮ型トランジスタと、
ドレインが前記反転出力ノードに接続され、ソースが前記第１電源より電位が高い第３電源に接続され、ゲートが出力ノードに接続された第１のＰ型トランジスタと、
ゲートが前記反転入力ノードに接続され、ソースが前記第２電源または前記入力ノードに接続され、ドレインが前記出力ノードに接続された第２のＮ型トランジスタと、
ドレインが前記出力ノードに接続され、ソースが前記第３電源に接続され、ゲートが前記反転出力ノードに接続された第２のＰ型トランジスタと、
ソースが前記反転入力ノードに接続され、ドレインが前記反転出力ノードに接続された第３のＮ型トランジスタと、
入力が前記反転出力ノードに接続され、出力が前記第３のＮ型トランジスタのゲートに接続された第１のインバータと、
ソースが前記入力ノードに接続され、ドレインが前記出力ノードに接続された第４のＮ型トランジスタと、
入力が前記出力ノードに接続され、出力が前記第４のＮ型トランジスタのゲートに接続された第２のインバータとを備える、レベルシフト回路。
【請求項2】
請求項１に記載のレベルシフト回路において、
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記反転出力ノードに接続された２つのＮ型トランジスタを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記出力ノードに接続された２つのＮ型トランジスタを直列接続した構成である、レベルシフト回路。
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記反転出力ノードに接続された２つのＮ型トランジスタを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記出力ノードに接続された２つのＮ型トランジスタを直列接続した構成である、レベルシフト回路。
【請求項3】
請求項１に記載のレベルシフト回路において、
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第５のＮ型トランジスタと、ゲートが前記反転出力ノードに接続された第６のＮ型トランジスタとを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第７のＮ型トランジスタと、ゲートが前記出力ノードに接続された第８のＮ型トランジスタとを直列接続した構成である、レベルシフト回路。
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第５のＮ型トランジスタと、ゲートが前記反転出力ノードに接続された第６のＮ型トランジスタとを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第７のＮ型トランジスタと、ゲートが前記出力ノードに接続された第８のＮ型トランジスタとを直列接続した構成である、レベルシフト回路。
【請求項4】
第１電源と前記第１電源より電位が低い第２電源との間で遷移する入力信号を受ける入力ノードと、
前記入力信号を反転させた反転入力信号を受ける反転入力ノードと、
ソースが前記反転入力ノードに接続され、ゲートが前記第１電源に接続され、ドレインが反転出力ノードに接続された第１のＮ型トランジスタと、
ドレインが前記反転出力ノードに接続され、ソースが前記第１電源より高い電位の第３電源に接続され、ゲートが出力ノードに接続された第１のＰ型トランジスタと、
ソースが前記入力ノードに接続され、ゲートが前記第１電源に接続され、ドレインが出力ノードに接続された第２のＮ型トランジスタと、
ドレインが前記出力ノードに接続され、ソースが前記第３電源に接続され、ゲートが前記反転出力ノードに接続された第２のＰ型トランジスタと、
ソースが前記反転入力ノードに接続され、ドレインが前記反転出力ノードに接続された第３のＮ型トランジスタと、
入力が前記反転出力ノードに接続され、出力が前記第３のＮ型トランジスタのゲートに接続された第１のインバータと、
ソースが前記入力ノードに接続され、ドレインが前記出力ノードに接続された第４のＮ型トランジスタと、
入力が前記出力ノードに接続され、出力が前記第４のＮ型トランジスタのゲートに接続された第２のインバータとを備える、レベルシフト回路。
前記入力信号を反転させた反転入力信号を受ける反転入力ノードと、
ソースが前記反転入力ノードに接続され、ゲートが前記第１電源に接続され、ドレインが反転出力ノードに接続された第１のＮ型トランジスタと、
ドレインが前記反転出力ノードに接続され、ソースが前記第１電源より高い電位の第３電源に接続され、ゲートが出力ノードに接続された第１のＰ型トランジスタと、
ソースが前記入力ノードに接続され、ゲートが前記第１電源に接続され、ドレインが出力ノードに接続された第２のＮ型トランジスタと、
ドレインが前記出力ノードに接続され、ソースが前記第３電源に接続され、ゲートが前記反転出力ノードに接続された第２のＰ型トランジスタと、
ソースが前記反転入力ノードに接続され、ドレインが前記反転出力ノードに接続された第３のＮ型トランジスタと、
入力が前記反転出力ノードに接続され、出力が前記第３のＮ型トランジスタのゲートに接続された第１のインバータと、
ソースが前記入力ノードに接続され、ドレインが前記出力ノードに接続された第４のＮ型トランジスタと、
入力が前記出力ノードに接続され、出力が前記第４のＮ型トランジスタのゲートに接続された第２のインバータとを備える、レベルシフト回路。
【請求項5】
請求項４に記載のレベルシフト回路において、
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記反転出力ノードに接続された２つのＮ型トランジスタを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記出力ノードに接続された２つのＮ型トランジスタを直列接続した構成である、レベルシフト回路。
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記反転出力ノードに接続された２つのＮ型トランジスタを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記出力ノードに接続された２つのＮ型トランジスタを直列接続した構成である、レベルシフト回路。
【請求項6】
請求項４に記載のレベルシフト回路において、
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第５のＮ型トランジスタと、ゲートが前記反転出力ノードに接続された第６のＮ型トランジスタとを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第７のＮ型トランジスタと、ゲートが前記出力ノードに接続された第８のＮ型トランジスタとを直列接続した構成である、レベルシフト回路。
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第５のＮ型トランジスタと、ゲートが前記反転出力ノードに接続された第６のＮ型トランジスタとを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第７のＮ型トランジスタと、ゲートが前記出力ノードに接続された第８のＮ型トランジスタとを直列接続した構成である、レベルシフト回路。
【請求項7】
第１電源と前記第１電源より電位が低い第２電源との間で遷移する入力信号を受ける入力ノードと、
前記入力信号を反転させた反転入力信号を受ける反転入力ノードと、
ソースが前記反転入力ノードに接続され、ゲートが前記第１電源に接続された第１のＮ型トランジスタと、
ドレインが反転出力ノードに接続され、ソースが前記第１電源より高い電位の第３電源に接続され、ゲートが出力ノードに接続された第１のＰ型トランジスタと、
ソースが前記入力ノードに接続され、ゲートが前記第１電源に接続された第２のＮ型トランジスタと、
ドレインが前記出力ノードに接続され、ソースが前記第３電源に接続され、ゲートが前記反転出力ノードに接続された第２のＰ型トランジスタと、
ソースが前記反転入力ノードに接続され、ドレインが前記反転出力ノードに接続された第３のＮ型トランジスタと、
入力が前記反転出力ノードに接続され、出力が前記第３のＮ型トランジスタのゲートに接続された第１のインバータと、
ソースが前記入力ノードに接続され、ドレインが前記出力ノードに接続された第４のＮ型トランジスタと、
入力が前記出力ノードに接続され、出力が前記第４のＮ型トランジスタのゲートに接続された第２のインバータと、
ゲートが前記第３電源に接続され、ソースが前記第１のＮ型トランジスタのドレインに接続され、ドレインが前記反転出力ノードに接続された第５のＮ型トランジスタと、
ゲートが前記第３電源に接続され、ソースが前記第２のＮ型トランジスタのドレインに接続され、ドレインが前記出力ノードに接続された第６のＮ型トランジスタとを備える、レベルシフト回路。
前記入力信号を反転させた反転入力信号を受ける反転入力ノードと、
ソースが前記反転入力ノードに接続され、ゲートが前記第１電源に接続された第１のＮ型トランジスタと、
ドレインが反転出力ノードに接続され、ソースが前記第１電源より高い電位の第３電源に接続され、ゲートが出力ノードに接続された第１のＰ型トランジスタと、
ソースが前記入力ノードに接続され、ゲートが前記第１電源に接続された第２のＮ型トランジスタと、
ドレインが前記出力ノードに接続され、ソースが前記第３電源に接続され、ゲートが前記反転出力ノードに接続された第２のＰ型トランジスタと、
ソースが前記反転入力ノードに接続され、ドレインが前記反転出力ノードに接続された第３のＮ型トランジスタと、
入力が前記反転出力ノードに接続され、出力が前記第３のＮ型トランジスタのゲートに接続された第１のインバータと、
ソースが前記入力ノードに接続され、ドレインが前記出力ノードに接続された第４のＮ型トランジスタと、
入力が前記出力ノードに接続され、出力が前記第４のＮ型トランジスタのゲートに接続された第２のインバータと、
ゲートが前記第３電源に接続され、ソースが前記第１のＮ型トランジスタのドレインに接続され、ドレインが前記反転出力ノードに接続された第５のＮ型トランジスタと、
ゲートが前記第３電源に接続され、ソースが前記第２のＮ型トランジスタのドレインに接続され、ドレインが前記出力ノードに接続された第６のＮ型トランジスタとを備える、レベルシフト回路。
【請求項8】
請求項７に記載のレベルシフト回路において、
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記反転出力ノードに接続された２つのＮ型トランジスタを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記出力ノードに接続された２つのＮ型トランジスタを直列接続した構成である、レベルシフト回路。
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記反転出力ノードに接続された２つのＮ型トランジスタを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記出力ノードに接続された２つのＮ型トランジスタを直列接続した構成である、レベルシフト回路。
【請求項9】
請求項７に記載のレベルシフト回路において、
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第７のＮ型トランジスタと、ゲートが前記反転出力ノードに接続された第８のＮ型トランジスタとを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第９のＮ型トランジスタと、ゲートが前記出力ノードに接続された第１０のＮ型トランジスタとを直列接続した構成である、レベルシフト回路。
前記第１のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第７のＮ型トランジスタと、ゲートが前記反転出力ノードに接続された第８のＮ型トランジスタとを直列接続した構成であり、
前記第２のインバータの低電位側のスイッチング素子は、ゲートが前記第３電源に接続された第９のＮ型トランジスタと、ゲートが前記出力ノードに接続された第１０のＮ型トランジスタとを直列接続した構成である、レベルシフト回路。
【請求項10】
請求項４に記載のレベルシフト回路において、
前記第１電源および前記第３電源がともにオンのときに前記第１電源が出力され、前記第１電源がオンかつ前記第３電源がオフのときに前記第２電源が出力される電源検知回路をさらに備え、
前記第１のＮ型トランジスタのゲートおよび前記第２のＮ型トランジスタのゲートは、前記電源検知回路を介して前記第１電源に接続される、レベルシフト回路。
前記第１電源および前記第３電源がともにオンのときに前記第１電源が出力され、前記第１電源がオンかつ前記第３電源がオフのときに前記第２電源が出力される電源検知回路をさらに備え、
前記第１のＮ型トランジスタのゲートおよび前記第２のＮ型トランジスタのゲートは、前記電源検知回路を介して前記第１電源に接続される、レベルシフト回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、異なる電源電圧が供給される回路間に信号を渡す際に必要な信号電位を変換するレベルシフト回路に関する。
【背景技術】
【0002】
レベルシフト回路は、例えば、半導体チップ内部の相対的に低電圧な回路から半導体チップ外部の相対的に高電圧な回路に信号を受け渡すインターフェース部分に設けられ、信号電位を変換する際に用いられる。
【0003】
例えば、特許文献１には、入力信号のレベルに応じて所望のレベルの出力信号を生成し、次段半導体装置等に供給するレベルシフト回路が示されている。
【0004】
具体的に、特許文献１の図１において、初期状態がΦ２１＝Ｌのとき、ノードＮ２３＝Ｈ（Ｖｃｃ）なので、トランジスタ３１がオフ、トランジスタ３３がオン、ノードＮ３２，Ｎ２５＝Ｌ、トランジスタ４２がオフである。また、ノードＮ２４＝Ｌなので、トランジスタ４１がオン、トランジスタ４３がオフ、ノードＮ４２，Ｎ２６＝Ｈ（Ｖｐｐ）、トランジスタ３２がオンである。
【0005】
そして、Φ２１がＬからＨに遷移すると、トランジスタ３１がオン、トランジスタ３３がオフとなり、トランジスタ３１，３２を介してＶｃｃとノードＮ３２，Ｎ２５とが接続され、ノードＮ２５が立ち上がる。これにより、特許文献１のレベルシフト回路では、レベルシフト動作がアシストされる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平７－２０２６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、特許文献１の図１において、Φ２１がＬからＨに遷移して、ノードＮ２３がＬになると、ノードＮ２４＝Ｈ（Ｖｃｃ）となってトランジスタ４３がオンとなり、ノードＮ４２，Ｎ２６がＨ（Ｖｐｐ）からＬに変化する。これにより、トランジスタ３２がオフとなり、トランジスタ３１，３２を介したＶｃｃとノードＮ２５，Ｎ３２との接続が遮断される。そうすると、図６に破線丸印で示したように、レベルシフトのアシスト動作が信号がＶｃｃに立ち上がる途中で中断されて、高速化が不十分となる場合がある。
【0008】
また、特許文献１の図１が上記の初期状態の場合、トランジスタ４１がオン、トランジスタ４２がオフなので、トランジスタ４１とトランジスタ４２との間のノードがＶｃｃとなっている。この状態からΦ２１がＬからＨに遷移すると、ノードＮ２４がＬからＨ（Ｖｃｃ）に遷移するのでトランジスタ４１がオフとなり、トランジスタ４３がオンとなる。トランジスタ４２は、オフ状態が維持されるので、トランジスタ４１とトランジスタ４２との間のノードは、トランジスタ４１のゲート－ドレイン間のカップリング容量によりＶｃｃから昇圧される。これにより、トランジスタ４２のソース－ドレイン間にストレスがかかるという課題がある。このような電圧ストレスは、従来のトランジスタにおいてはさほど問題とならなかったが、近年の製造プロセスの微細化に伴ってケアすることが必要な問題となっている。
【0009】
本開示は、上記課題を解決し、レベルシフト回路において、アシスト動作の実効性をより高めること、及び、トランジスタへの電圧ストレスを緩和することを目的とする。
【課題を解決するための手段】
【0010】
本開示の一態様におけるレベルシフト回路は、第１電源と前記第１電源より電位が低い第２電源との間で遷移する入力信号を受ける入力ノードと、前記入力信号を反転させた反転入力信号を受ける反転入力ノードと、ゲートが前記入力ノードに接続され、ソースが前記第２電源または前記反転入力ノードに接続され、ドレインが反転出力ノードに接続された第１のＮ型トランジスタと、ドレインが前記反転出力ノードに接続され、ソースが前記第１電源より電位が高い第３電源に接続され、ゲートが出力ノードに接続された第１のＰ型トランジスタと、ゲートが前記反転入力ノードに接続され、ソースが前記第２電源または前記入力ノードに接続され、ドレインが前記出力ノードに接続された第２のＮ型トランジスタと、ドレインが前記出力ノードに接続され、ソースが前記第３電源に接続され、ゲートが前記反転出力ノードに接続された第２のＰ型トランジスタと、ソースが前記反転入力ノードに接続され、ドレインが前記反転出力ノードに接続された第３のＮ型トランジスタと、入力が前記反転出力ノードに接続され、出力が前記第３のＮ型トランジスタのゲートに接続された第１のインバータと、ソースが前記入力ノードに接続され、ドレインが前記出力ノードに接続された第４のＮ型トランジスタと、入力が前記出力ノードに接続され、出力が前記第４のＮ型トランジスタのゲートに接続された第２のインバータとを備える。
【0011】
本態様のレベルシフト回路では、電荷の供給のオンオフを切り替える第３のトランジスタについて、反転出力信号が変化してから第１のインバータによる所定の遅延時間が経過した後に、アシスト動作がオフされるようになる。同様に、電荷の供給のオンオフを切り替える第４のトランジスタについて、出力信号が変化してから第２のインバータによる所定の遅延時間が経過した後に、アシスト動作がオフされるようになる。これにより、従来技術と比較して、十分なアシスト動作期間を確保することができ、アシスト動作の実効性をより高めることができる。
【0012】
さらに、特許文献１の技術では、図１に記載されたノードＮ２４がＨになると、トランジスタ４１，４２がともにオフとなるため、トランジスタ４１とトランジスタ４２の間のノードが昇圧される課題がある。これに対し、本態様では、アシスト動作の過程において、特定のノードの両側において同時にトランジスタがオフとなってフローティング状態になるような場所はないので、特定ノードの昇圧についての問題は生じない。
【発明の効果】
【0013】
本開示では、レベルシフト回路において、アシスト動作の実効性をより高めること、及び、トランジスタへの電圧ストレスを緩和することができる。
【図面の簡単な説明】
【0014】
【図1】第１の実施形態に係るレベルシフト回路の構成の一例を示す回路図
【図2A】レベルシフト回路の各ノードの電圧波形の一例を示す図
【図2B】レベルシフト回路の各ノードの電圧波形の他の例を示す図
【図3A】第１の実施形態に係るレベルシフト回路の変形例を示す回路図
【図3B】第１の実施形態に係るレベルシフト回路の他の変形例を示す回路図
【図4】第２の実施形態に係るレベルシフト回路の構成の一例を示す回路図
【図5】第２の実施形態に係るレベルシフト回路の構成の変形例を示す回路図
【図6】従来のレベルシフト回路の各ノードの電圧波形の一例を示す図
【図7】第１の実施形態に係るレベルシフト回路の他の変形例を示す回路図
【図8】第２の実施形態に係るレベルシフト回路の構成の他の変形例を示す回路図
【発明を実施するための形態】
【0015】
以下、実施の形態について説明する。なお、以下の実施形態において示される具体的な数値等は、発明の理解を容易にするための例示にすぎず、発明の範囲を限定する意図はない。なお、以下の説明において、回路のノードと、そのノードを通る信号やそのノードの電圧に同じ符号を付して説明する場合がある。また、電源名とその電源の電源電圧とに同じ符号を付して説明する場合がある。
【0016】
＜第１の実施形態＞
レベルシフト回路１は、第１電源ＶＤＤとグランドＶＳＳとの間で遷移する入力信号ＩＮおよび反転入力信号ＮＩＮを受けて、第３電源ＶＤＤＩＯとグランドＶＳＳとの間で遷移する出力信号ＯＵＴおよび反転出力信号ＮＯＵＴとして出力する。言い換えると、入力信号ＩＮおよび反転入力信号ＮＩＮは、振幅がＶＤＤの信号であり、出力信号ＯＵＴおよび反転出力信号ＮＯＵＴは、振幅がＶＤＤＩＯの信号である。第１電源ＶＤＤは、例えば０．８［Ｖ］であり、第３電源は、例えば１．３［Ｖ］である。
レベルシフト回路１は、第１電源ＶＤＤとグランドＶＳＳとの間で遷移する入力信号ＩＮおよび反転入力信号ＮＩＮを受けて、第３電源ＶＤＤＩＯとグランドＶＳＳとの間で遷移する出力信号ＯＵＴおよび反転出力信号ＮＯＵＴとして出力する。言い換えると、入力信号ＩＮおよび反転入力信号ＮＩＮは、振幅がＶＤＤの信号であり、出力信号ＯＵＴおよび反転出力信号ＮＯＵＴは、振幅がＶＤＤＩＯの信号である。第１電源ＶＤＤは、例えば０．８［Ｖ］であり、第３電源は、例えば１．３［Ｖ］である。
【0017】
図１には、第１の実施形態に係るレベルシフト回路１の回路図の一例を示している。
【0018】
レベルシフト回路１は、第１および第２のＮ型トランジスタＮ１，Ｎ２と第１および第２のＰ型トランジスタＰ１，Ｐ２とで構成される基本回路、および、ライズアシスト回路２を備える。
【0019】
－基本回路－
第１のＮ型トランジスタＮ１は、ゲートが入力ノードＩＮに接続され、ソースがグランドＶＳＳに接続され、ドレインが反転出力ノードＮＯＵＴに接続される。第１のＮ型トランジスタＮ１のゲートには、入力ノードＩＮを介して入力信号ＩＮが与えられる。なお、グランドＶＳＳは、第２電源に相当する。言い換えると、第２電源は、グランドＶＳＳに限定されず、第１電源ＶＤＤより電位が低い他の電位の電源であってもよい。
第１のＮ型トランジスタＮ１は、ゲートが入力ノードＩＮに接続され、ソースがグランドＶＳＳに接続され、ドレインが反転出力ノードＮＯＵＴに接続される。第１のＮ型トランジスタＮ１のゲートには、入力ノードＩＮを介して入力信号ＩＮが与えられる。なお、グランドＶＳＳは、第２電源に相当する。言い換えると、第２電源は、グランドＶＳＳに限定されず、第１電源ＶＤＤより電位が低い他の電位の電源であってもよい。
【0020】
第２のＮ型トランジスタＮ２は、ゲートが反転入力ノードＮＩＮに接続され、ソースがグランドＶＳＳに接続され、ドレインが出力ノードＯＵＴに接続される。第２のＮ型トランジスタＮ２のゲートには、反転入力ノードＮＩＮを介して反転入力信号ＮＩＮが与えられる。
【0021】
この例では、反転入力信号ＮＩＮは、インバータ８１を介して、入力信号ＸＩＮを反転させた信号である。入力信号ＩＮは、インバータ８１およびインバータ８２を介して、入力信号ＸＩＮを２回反転させた信号である。図示しないが、インバータ８１の電源端子は、第１電源ＶＤＤに接続され、グランド端子はグランドＶＳＳに接続される。同様に、インバータ８２の電源端子は、第１電源ＶＤＤに接続され、グランド端子はグランドＶＳＳに接続される。なお、図１からインバータ８１，８２を省き、レベルシフト回路１の前段回路（図示省略）で入力信号ＩＮおよび反転入力信号ＮＩＮを生成し、レベルシフト回路１に入力する構成としてもよい。
【0022】
第１のＰ型トランジスタＰ１は、ゲートが出力ノードＯＵＴに接続され、ソースが第３電源ＶＤＤＩＯに接続され、ドレインが反転出力ノードＮＯＵＴに接続される。言い換えると、第１のＰ型トランジスタＰ１と第１のＮ型トランジスタＮ１とが、第３電源ＶＤＤＩＯとグランドＶＳＳとの間に直列に接続される。第３電源ＶＤＤＩＯは、第１電源ＶＤＤより高電位の電源である。
【0023】
第２のＰ型トランジスタＰ２は、ゲートが反転出力ノードＮＯＵＴに接続され、ソースが第３電源ＶＤＤＩＯに接続され、ドレインが出力ノードＯＵＴに接続される。言い換えると、第２のＰ型トランジスタＰ２と第２のＮ型トランジスタＮ２とが、第３電源ＶＤＤＩＯとグランドＶＳＳとの間に直列に接続される。
【0024】
－ライズアシスト回路－
ライズアシスト回路２は、出力信号ＯＵＴの立ち上がり、または、反転出力信号ＮＯＵＴの立ち上がりをアシストする回路である。
ライズアシスト回路２は、出力信号ＯＵＴの立ち上がり、または、反転出力信号ＮＯＵＴの立ち上がりをアシストする回路である。
【0025】
この例では、ライズアシスト回路２は、第３および第４のＮ型トランジスタＮ３，Ｎ４と、第１および第２のインバータ２１，２２とを備える。
【0026】
第３のＮ型トランジスタＮ３は、ソースが反転入力ノードＮＩＮに接続され、ドレインが反転出力ノードＮＯＵＴに接続される。
【0027】
第１のインバータ２１は、入力が反転出力ノードＮＯＵＴに接続され、出力が第３のＮ型トランジスタＮ３のゲートに接続される。図示しないが、第１のインバータ２１は、図１の第２のインバータ２２と同様の回路構成であり、例えば、Ｐ型トランジスタとＮ型トランジスタとが第３電源ＶＤＤＩＯとグランドＶＳＳとの間に直列接続される。以下の説明では、第１のインバータ２１の出力信号をＳ１と称する。
【0028】
第４のＮ型トランジスタＮ４は、ソースが入力ノードＩＮに接続され、ドレインが出力ノードＯＵＴに接続される。
【0029】
第２のインバータ２２は、入力が出力ノードＯＵＴに接続され、出力が第４のＮ型トランジスタＮ４のゲートに接続される。例えば、第２のインバータ２２では、Ｐ型トランジスタＰ１１（高電位側のスイッチング素子）とＮ型トランジスタＮ１１（低電位側のスイッチング素子）とが第３電源ＶＤＤＩＯとグランドＶＳＳとの間に直列接続される。以下の説明では、第２のインバータ２２の出力信号をＳ２と称する。
【0030】
－レベルシフト回路の動作－
次に、レベルシフト回路１の動作について説明する。
次に、レベルシフト回路１の動作について説明する。
【0031】
〈入力信号ＩＮがＬからＨに遷移する場合の動作〉
ここでは、図２Ａを参照しつつ、入力信号ＩＮがＬからＨに遷移する場合におけるレベルシフト回路１の動作について説明する。
ここでは、図２Ａを参照しつつ、入力信号ＩＮがＬからＨに遷移する場合におけるレベルシフト回路１の動作について説明する。
【0032】
図２Ａに示すように、初期状態（時間Ｔ０）では、入力信号ＸＩＮ＝Ｌであり、入力信号ＩＮ＝Ｌ、反転入力信号ＮＩＮ＝Ｈである。第２のＮ型トランジスタＮ２がオンされ、第２のＰ型トランジスタＰ２がオフされるので、出力信号ＯＵＴ＝Ｌである。第２のインバータ２２の出力信号Ｓ２＝Ｈであり、第４のＮ型トランジスタＮ４はオン状態である。
【0033】
また、第１のＮ型トランジスタＮ１がオフされ、第１のＰ型トランジスタＰ１がオンされるので、反転出力信号ＮＯＵＴ＝Ｈである。第１のインバータ２１の出力信号Ｓ１＝Ｌであり、第３のＮ型トランジスタＮ３はオフ状態である。
【0034】
時間Ｔ１において、入力信号ＸＩＮが立ち上がると、反転入力信号ＮＩＮがＨからＬとなり、入力信号ＩＮがＬからＨとなる。
【0035】
反転入力信号ＮＩＮがＬになると、第２のＮ型トランジスタＮ２がオフとなる。初期状態において第４のＮ型トランジスタＮ４はオン状態なので、入力信号ＩＮがＬからＨと立ち上がる過程で、第４のＮ型トランジスタＮ４を介して第１電源ＶＤＤから出力ノードＯＵＴに電荷が供給される。この電荷供給が、出力信号ＯＵＴの立ち上がりをアシストすることで、出力信号ＯＵＴの立ち上がりを早くすることができる。
【0036】
また、入力信号ＩＮがＨになると、第１のＮ型トランジスタＮ１がオンとなり、反転出力信号ＮＯＵＴが立ち下がり始める。反転出力信号ＮＯＵＴが立ち下がると、第２のＰ型トランジスタＰ２がオンされるので、第３電源ＶＤＤＩＯから出力ノードＯＵＴへの電荷の供給が開始される。
【0037】
前述のとおり、第２のインバータ２２は、第３電源ＶＤＤＩＯで動作する回路なので、出力信号ＯＵＴの電圧が第３電源を基準とした閾値まで上昇すると、出力信号Ｓ２がＨからＬになる。すなわち、第２のインバータ２２は、所定の遅延時間の経過後にＨからＬになる。そうすると、第４のＮ型トランジスタＮ４がオフされ、ライズアシスト回路２によるアシスト動作が終了する。
【0038】
第２のＰ型トランジスタＰ２がオンされているので、出力信号ＯＵＴは最終的に第３電源ＶＤＤＩＯまで立ち上がる。
【0039】
このように、本実施形態では、第２のインバータ２２の遅延時間に応じてアシスト動作の終了時間を延ばすことができる。具体的に、図２Ａの例では、ライズアシスト回路２のアシスト動作は、出力信号ＯＵＴが第１電源ＶＤＤ近傍となるまで継続されている。インバータ８２は、第１電源ＶＤＤで動作する回路であり、図２Ａの例ではその電源電圧近傍までアシスト動作が実現できていることになる。すなわち、アシスト動作の実効性をより高めることができる。
【0040】
なお、反転出力信号ＮＯＵＴが立ち下がって、第１のインバータ２１の出力信号Ｓ１がＨになると、第３のＮ型トランジスタＮ３がオンとなる。しかしながら、反転入力信号ＮＩＮと反転出力信号ＮＯＵＴがともにＬである。言い換えると、第３のＮ型トランジスタＮ３のソース／ドレインがともにＬである。したがって、第３のＮ型トランジスタＮ３がオンされても、他の回路の動作に影響を及ぼさない。
【0041】
〈入力信号ＩＮがＨからＬに遷移する場合の動作〉
ここでは、図２Ｂを参照しつつ、入力信号ＩＮがＨからＬに遷移する場合におけるレベルシフト回路１の動作について説明する。
ここでは、図２Ｂを参照しつつ、入力信号ＩＮがＨからＬに遷移する場合におけるレベルシフト回路１の動作について説明する。
【0042】
図２Ｂに示すように、初期状態（時間Ｔ０）では、入力信号ＸＩＮ＝Ｈであり、言い換えると、入力信号ＩＮ＝Ｈ、反転入力信号ＮＩＮ＝Ｌである。第２のＮ型トランジスタＮ２がオフされ、第２のＰ型トランジスタＰ２がオンされるので、出力信号ＯＵＴ＝Ｈである。第２のインバータ２２の出力信号Ｓ２＝Ｌであり、第４のＮ型トランジスタＮ４はオフ状態である。
【0043】
また、第１のＮ型トランジスタＮ１がオンされ、第１のＰ型トランジスタＰ１がオフされるので、反転出力信号ＮＯＵＴ＝Ｌである。第１のインバータ２１の出力信号Ｓ１＝Ｈであり、第３のＮ型トランジスタＮ３はオン状態である。
【0044】
時間Ｔ１において、入力信号ＸＩＮが立ち下がると、反転入力信号ＮＩＮがＬからＨとなり、入力信号ＩＮがＨからＬとなる。
【0045】
入力信号ＩＮがＬになると、第１のＮ型トランジスタＮ１がオフとなる。初期状態において第３のＮ型トランジスタＮ３はオン状態なので、反転入力信号ＮＩＮがＬからＨと立ち上がる過程で、第３のＮ型トランジスタＮ３を介して第１電源ＶＤＤから反転出力ノードＮＯＵＴに電荷が供給される。この電荷供給が、反転出力信号ＮＯＵＴの立ち上がりをアシストすることで、反転出力信号ＮＯＵＴの立ち上がりを早くすることができる。
【0046】
また、反転入力信号ＮＩＮがＨになると、第２のＮ型トランジスタＮ２がオンとなり、出力信号ＯＵＴが立ち下がり始める。出力信号ＯＵＴが立ち下がると、第１のＰ型トランジスタＰ１がオンされるので、第３電源ＶＤＤＩＯから反転出力ノードＮＯＵＴへの電荷の供給が開始される。
【0047】
前述のとおり、第１のインバータ２１は、第３電源ＶＤＤＩＯで動作する回路なので、反転出力信号ＮＯＵＴの電圧が第３電源ＶＤＤＩＯを基準とした閾値まで上昇すると、出力信号Ｓ１がＨからＬになる。すなわち、第１のインバータ２１は、所定の遅延時間の経過後にＨからＬになる。そうすると、第３のＮ型トランジスタＮ３がオフされ、ライズアシスト回路２によるアシスト動作が終了する。このように、本実施形態では、第１のインバータ２１の遅延時間に応じてアシスト動作の終了時間を延ばすことができる。その結果、例えば、図２Ｂの例では、反転出力信号ＮＯＵＴが第１電源ＶＤＤ近傍となるまでアシスト動作が実施されている。インバータ８１は、第１電源ＶＤＤで動作する回路なので、その電源電圧近傍までアシスト動作が実現できていることになる。すなわち、アシスト動作の実効性をより高めることができる。
【0048】
第１のＰ型トランジスタＰ１がオンされているので、反転出力信号ＮＯＵＴは最終的に第３電源ＶＤＤＩＯまで立ち上がる。
【0049】
なお、出力信号ＯＵＴが立ち下がって、第２のインバータ２２の出力信号Ｓ２がＨになると、第４のＮ型トランジスタＮ４がオンとなる。しかしながら、入力信号ＩＮと出力信号ＯＵＴがともにＬである。言い換えると、第４のＮ型トランジスタＮ４のソース／ドレインがともにＬである。したがって、第４のＮ型トランジスタＮ４がオンされても、他の回路の動作に影響を及ぼさない。
【0050】
－第１の実施形態の作用効果－
前述のとおり、特許文献１の従来技術（以下、単に「従来技術」という）では、レベルシフト回路の出力信号の変化に起因して、出力信号の立ち上がりの比較的早い段階でアシスト動作が中断されるので、改善の余地があった（図６参照）。
前述のとおり、特許文献１の従来技術（以下、単に「従来技術」という）では、レベルシフト回路の出力信号の変化に起因して、出力信号の立ち上がりの比較的早い段階でアシスト動作が中断されるので、改善の余地があった（図６参照）。
【0051】
これに対し、第１の実施形態のレベルシフト回路１では、出力信号ＯＵＴの出力状態が変化しても、そこからさらに第２のインバータ２２の遅延時間が経過した後にライズアシスト回路２が停止するようになっている。出力信号ＮＯＵＴについても同様である。これにより、従来技術と比較して、十分なアシスト動作を得ることができる。
【0052】
また、前述のとおり、従来技術では、トランジスタ４１とトランジスタ４２が同時にオフ状態となる場合があり、その時に両トランジスタの中間ノードが昇圧される課題があった。
【0053】
これに対し、本実施形態では、従来技術のように、出力信号のアシスト動作の過程において、特定のノードの両側において同時にトランジスタがオフになってフローティング状態になるような場所はないので、特定ノードの昇圧についての問題は生じない。より具体的には、本実施形態において、第４のＮ型トランジスタＮ４が従来技術のトランジスタ４２に相当し、入力ノードＩＮが従来技術のトランジスタ４１とトランジスタ４２の中間ノードに相当する。そして、インバータ８２のＰ型トランジスタ（図示省略）が従来技術のトランジスタ４１に相当する。本実施形態では、第４のＮ型トランジスタＮ４とインバータ８２のＰ型トランジスタとを接続する入力ノードＩＮにはインバータ８２のＮ型トランジスタも接続されている。このＮ型トランジスタの作用により、入力信号の遷移によって従来技術のように入力ノードＩＮが昇圧されることがなく、従来技術の課題を解決している。
【0054】
（変形例）
図３Ａおよび図３Ｂには、第１の実施形態に係るレベルシフト回路１の変形例を示している。図３Ａおよび図３Ｂにおいて、図１と対応する構成については、同一の符号を付している。以下の説明では、第１の実施形態との相違点を中心に説明する。なお、基本的な動作は、上記の第１の実施形態と同様である。
図３Ａおよび図３Ｂには、第１の実施形態に係るレベルシフト回路１の変形例を示している。図３Ａおよび図３Ｂにおいて、図１と対応する構成については、同一の符号を付している。以下の説明では、第１の実施形態との相違点を中心に説明する。なお、基本的な動作は、上記の第１の実施形態と同様である。
【0055】
本変形例では、図１の構成と比較して、第１のインバータ２１および第２のインバータ２２の回路構成が異なっている。なお、図３Ａおよび図３Ｂでは、第２のインバータ２２の回路構成を示しているが、第１のインバータ２１についても同じ構成の回路を用いる。
【0056】
具体的に、図３Ａおよび図３Ｂのレベルシフト回路１の第２のインバータ２２において、低電位側のスイッチング素子は、ノードＳ２とグランドＶＳＳとの間に２つのＮ型トランジスタＮ１２，Ｎ１３を直列接続した構成である。言い換えると、第２のインバータ２２は、Ｐ型トランジスタＰ１１と２つのＮ型トランジスタＮ１２，Ｎ１３とが、第３電源ＶＤＤＩＯとグランドＶＳＳとの間に直列接続された構成を有する。第１のインバータ２１についても同様であり、低電位側のスイッチング素子は、ノードＳ１とグランドＶＳＳとの間に２つのＮ型トランジスタＮ１２，Ｎ１３を直列接続した構成である。
【0057】
そして、図３Ａでは、第２のインバータ２２において、それぞれのＮ型トランジスタＮ１２，Ｎ１３のゲートがともに出力ノードＯＵＴに接続されている。Ｎ型トランジスタＮ１２は、ドレインがノードＳ２に接続され、ソースがＮ型トランジスタＮ１３のドレインに接続される。Ｎ型トランジスタＮ１３のソースは、グランドＶＳＳに接続される。
【0058】
同様に、図３Ａの第１のインバータ２１において、それぞれのＮ型トランジスタＮ１２，Ｎ１３のゲートがともに反転出力ノードＮＯＵＴに接続されている。Ｎ型トランジスタＮ１２は、ドレインがノードＳ１に接続され、ソースがＮ型トランジスタＮ１３のドレインに接続される。Ｎ型トランジスタＮ１３のソースは、グランドＶＳＳに接続される。
【0059】
図３Ｂでは、図３Ａと比較すると、Ｎ型トランジスタＮ１２のゲートが第３電源ＶＤＤＩＯに接続されている点が異なっている。その他の構成は、図３Ａと同じである。言い換えると、図３Ｂの第２のインバータ２２の低電位側のスイッチング素子は、ゲートが第３電源ＶＤＤＩＯに接続されたＮ型トランジスタＮ１２（第７のＮ型トランジスタに相当）と、ゲートが出力ノードＯＵＴに接続されたＮ型トランジスタＮ１３（第８のＮ型トランジスタに相当）とを直列接続した構成である。同様に、第１のインバータ２１の低電位側のスイッチング素子は、ゲートが第３電源ＶＤＤＩＯに接続されたＮ型トランジスタＮ１２（第５のＮ型トランジスタに相当）と、ゲートが反転出力ノードＮＯＵＴに接続されたＮ型トランジスタＮ１３（第６のＮ型トランジスタに相当）とを直列接続した構成である。
【0060】
なお、本変形例（図３Ａおよび図３Ｂ）において、第２のインバータ２２の高電位側のスイッチング素子は、図１と同様に、ゲートが出力ノードＯＵＴに接続され、ソースが第３電源ＶＤＤＩＯに接続され、ドレインがノードＳ２に接続されたＰ型トランジスタＰ１１で構成される。同様に、第１のインバータ２１の高電位側のスイッチング素子は、ゲートが反転出力ノードＮＯＵＴに接続され、ソースが第３電源ＶＤＤＩＯに接続され、ドレインがノードＳ１に接続されたＰ型トランジスタＰ１１で構成される。
【0061】
本変形例のような構成にすることにより、第１のインバータ２１および第２のインバータ２２の低電位側のスイッチング素子において、単一のトランジスタのソース－ドレイン間に印加される電圧ストレスを低減することができる。
【0062】
具体例を前述の「入力信号ＩＮがＬからＨに遷移する場合の動作」に沿って説明する。初期状態（時間Ｔ０）である入力信号ＩＮ＝Ｌから入力信号ＩＮ＝Ｈに立ち上がった場合に、第４のＮ型トランジスタＮ４のゲート－ソース間のカップリング容量によってノードＳ２の電圧が上昇する。これによって、ノードＳ２とグランドＶＳＳとの間（例えば、第２のインバータ２２を構成する低電位側のスイッチング素子のソース－ドレイン間）に過電圧がかかる恐れがある。同様に、前述の「入力信号ＩＮがＨからＬに遷移する場合の動作」において、初期状態（時間Ｔ０）である入力信号ＩＮ＝Ｈから入力信号ＩＮ＝Ｌに立ち下がった場合に、第３のＮ型トランジスタＮ３のゲート－ソース間のカップリング容量によってノードＳ１の電圧が上昇する。これによって、ノードＳ１とグランドＶＳＳとの間（例えば、第１のインバータ２１を構成する低電位側のスイッチング素子のソース－ドレイン間）に過電圧がかかる恐れがある。
【0063】
そこで、本変形例のように、低電位側のスイッチング素子について、２つのＮ型トランジスタを直列接続した構成にすることで、１つあたりのＮ型トランジスタにかかる電圧ストレスを低減することができる。すなわち、過電圧によるＮ型トランジスタの劣化を防ぐことができる。
【0064】
また、図１、図３Ａ及び図３Ｂの構成において、第１のＮ型トランジスタＮ１のソースを反転入力ノードＮＩＮに接続し、第２のＮ型トランジスタＮ２のソースを入力ノードＩＮに接続してもよい。図７には、図１の構成の変形例を示している。この場合においても、上記の第１の実施形態およびその変形例と実質的に同じ動作をし、それぞれ同様の効果が得られる。
【0065】
【0066】
まず、図７の構成において、初期状態では、反転入力信号ＮＩＮがＨなので、第１のＮ型トランジスタＮ１のソースがＨとなり、図１の場合と異なる。ただし、このとき第１のＮ型トランジスタＮ１はオフされるので、図１と図７との間で動作としての実質的な違いはない。
【0067】
次に、図７において、入力信号ＸＩＮが立ち上がると、入力信号ＩＮがＬからＨに変化し、第２のＮ型トランジスタＮ２のソースがＨとなるので、図１の場合と異なる。ただし、このとき第２のＮ型トランジスタＮ２はオフされるので、上記実施形態での動作と実質的な違いはない。
【0068】
【0069】
【0070】
＜第２の実施形態＞
図４には、第２の実施形態に係るレベルシフト回路１の回路図の一例を示している。図４において、図１と対応している構成については、同一の符号を付している。以下の説明では、第１の実施形態との相違点を中心に説明する。なお、図１と図４で同一の符号を付している素子（例えば、トランジスタやインバータ）について、各種の設計パラメータ／プロセスパラメータ等が同一であることを限定する意図はない。すなわち、本開示の技術的範囲には、図１と図４とで同一の符号を付している素子の各種パラメータが図１と図４との間で互いに異なる構成が含まれる。他の図面同士の関係においても同様である。
図４には、第２の実施形態に係るレベルシフト回路１の回路図の一例を示している。図４において、図１と対応している構成については、同一の符号を付している。以下の説明では、第１の実施形態との相違点を中心に説明する。なお、図１と図４で同一の符号を付している素子（例えば、トランジスタやインバータ）について、各種の設計パラメータ／プロセスパラメータ等が同一であることを限定する意図はない。すなわち、本開示の技術的範囲には、図１と図４とで同一の符号を付している素子の各種パラメータが図１と図４との間で互いに異なる構成が含まれる。他の図面同士の関係においても同様である。
【0071】
図４の構成では、第１のＮ型トランジスタＮ１および第２のＮ型トランジスタＮ２のゲートが第１電源ＶＤＤに接続されている点で図１の構成と異なっている。また、図４の構成では、第１のＮ型トランジスタＮ１のソースが反転入力ノードＮＩＮに接続され、第２のＮ型トランジスタＮ２のソースが入力ノードＩＮに接続されている点で図１の構成と異なっている。
【0072】
－レベルシフト回路の動作－
次に、本実施形態のレベルシフト回路１の動作について説明する。
次に、本実施形態のレベルシフト回路１の動作について説明する。
【0073】
〈入力信号ＩＮがＬからＨに遷移する場合の動作〉
ここでは、入力信号ＩＮがＬからＨに遷移する場合におけるレベルシフト回路１の動作について説明する。各信号波形は、図２Ａと同様である。
ここでは、入力信号ＩＮがＬからＨに遷移する場合におけるレベルシフト回路１の動作について説明する。各信号波形は、図２Ａと同様である。
【0074】
初期状態（時間Ｔ０）では、入力信号ＸＩＮ＝Ｌであり、入力信号ＩＮ＝Ｌ、反転入力信号ＮＩＮ＝Ｈである。第１のＮ型トランジスタＮ１および第２のＮ型トランジスタＮ２のゲートにＶＤＤが印加されているので、反転出力信号ＮＯＵＴ＝Ｈ、出力信号ＯＵＴ＝Ｌである。そうすると、第１のインバータ２１の出力信号Ｓ１＝Ｌであり、第３のＮ型トランジスタＮ３はオフ状態である。また、第２のインバータ２２の出力信号Ｓ２＝Ｈであり、第４のＮ型トランジスタＮ４はオン状態である。
【0075】
時間Ｔ１において、入力信号ＸＩＮが立ち上がると、入力信号ＩＮがＬからＨへと立ち上がり始める。第２のＮ型トランジスタＮ２は、初期状態におけるゲート－ソース間電圧がＶＤＤである。そのため、入力信号ＩＮの立ち上がり過程において、出力信号ＯＵＴ＝ＶＤＤ－Ｖｔ（ＶｔはＮ２の閾値電圧）になるまで、第２のＮ型トランジスタＮ２を介して第１電源ＶＤＤから出力ノードＯＵＴに電荷が供給される。さらに、第４のＮ型トランジスタＮ４がオンされているので、第４のＮ型トランジスタＮ４を介して第１電源ＶＤＤから出力ノードＯＵＴに電荷が供給される。この第２のＮ型トランジスタＮ２および第４のＮ型トランジスタＮ４を介した電荷供給が、出力信号ＯＵＴの立ち上がりをアシストすることで、その立ち上がりを早くすることができる。
【0076】
また、反転入力信号ＮＩＮがＬになると、第１のＮ型トランジスタＮ１を介して反転出力信号ＮＯＵＴが立ち下がり始める。反転出力信号ＮＯＵＴが立ち下がると、第２のＰ型トランジスタＰ２がオンされるので、第３電源ＶＤＤＩＯから出力ノードＯＵＴへの電荷の供給が開始される。
【0077】
第２のインバータ２２は、第３電源ＶＤＤＩＯで動作する回路なので、出力信号ＯＵＴの電圧が第３電源ＶＤＤＩＯを基準とした所定の閾値まで上昇すると、出力信号Ｓ２がＨからＬになる。すなわち、第２のインバータ２２は、所定の遅延時間の経過後にＨからＬになる。そうすると、第４のＮ型トランジスタＮ４がオフされ、ライズアシスト回路２によるアシスト動作が終了する。
【0078】
第２のＰ型トランジスタＰ２がオンされているので、出力信号ＯＵＴは最終的に第３電源ＶＤＤＩＯまで立ち上がる。
【0079】
このように、本実施形態では、第１実施形態と同様に、インバータ２２の遅延時間に応じてアシスト動作の終了時間を延ばすことができる。
【0080】
なお、反転出力信号ＮＯＵＴが立ち下がって、第１のインバータ２１の出力信号Ｓ１がＨになると、第３のＮ型トランジスタＮ３がオンとなるが、反転入力信号ＮＩＮと反転出力信号ＮＯＵＴがともにＬである。言い換えると、第３のＮ型トランジスタＮ３のソース／ドレインがともにＬである。したがって、第３のＮ型トランジスタＮ３がオンされても、他の回路の動作に影響を及ぼさない。
【0081】
〈入力信号ＩＮがＨからＬに遷移する場合の動作〉
ここでは、入力信号ＩＮがＨからＬに遷移する場合におけるレベルシフト回路１の動作について説明する。各信号波形は、図２Ｂと同様である。
ここでは、入力信号ＩＮがＨからＬに遷移する場合におけるレベルシフト回路１の動作について説明する。各信号波形は、図２Ｂと同様である。
【0082】
初期状態（時間Ｔ０）では、入力信号ＸＩＮ＝Ｈであり、入力信号ＩＮ＝Ｈ、反転入力信号ＮＩＮ＝Ｌである。第１のＮ型トランジスタＮ１および第２のＮ型トランジスタＮ２のゲートにＶＤＤが印加されているので、反転出力信号ＮＯＵＴ＝Ｌ、出力信号ＯＵＴ＝Ｈである。そうすると、第１のインバータ２１の出力信号Ｓ１＝Ｈであり、第３のＮ型トランジスタＮ３はオン状態である。また、第２のインバータ２２の出力信号Ｓ２＝Ｌであり、第４のＮ型トランジスタＮ４はオフ状態である。
【0083】
時間Ｔ１において、入力信号ＸＩＮが立ち下がると、反転入力信号ＮＩＮがＬからＨへと立ち上がり始める。第１のＮ型トランジスタＮ１は、初期状態におけるゲート－ソース間電圧がＶＤＤである。そのため、反転入力信号ＮＩＮの立ち上がり過程において、反転出力信号ＮＯＵＴ＝ＶＤＤ－Ｖｔ（ＶｔはＮ１の閾値電圧）になるまで、第１のＮ型トランジスタＮ１を介して第１電源ＶＤＤから反転出力ノードＮＯＵＴに電荷が供給される。さらに、第３のＮ型トランジスタＮ３がオンされているので、第３のＮ型トランジスタＮ３を介して第１電源ＶＤＤから反転出力ノードＮＯＵＴに電荷が供給される。この第１のＮ型トランジスタＮ１および第３のＮ型トランジスタＮ３を介した電荷供給が、反転出力信号ＮＯＵＴの立ち上がりをアシストすることで、その立ち上がりを早くすることができる。
【0084】
また、入力信号ＩＮがＬになると、第２のＮ型トランジスタＮ２を介して出力信号ＯＵＴが立ち下がり始める。出力信号ＯＵＴが立ち下がると、第１のＰ型トランジスタＰ１がオンされるので、第３電源ＶＤＤＩＯから反転出力ノードＮＯＵＴへの電荷の供給が開始される。
【0085】
第１のインバータ２１は、第３電源ＶＤＤＩＯで動作する回路なので、反転出力信号ＮＯＵＴの電圧が第３電源ＶＤＤＩＯを基準とした所定の閾値まで上昇すると、出力信号Ｓ１がＨからＬになる。すなわち、第１のインバータ２１は、所定の遅延時間の経過後にＨからＬになる。そうすると、第３のＮ型トランジスタＮ３がオフされ、ライズアシスト回路２によるアシスト動作が終了する。
【0086】
第１のＰ型トランジスタＰ１がオンされているので、反転出力信号ＮＯＵＴは最終的に第３電源ＶＤＤＩＯまで立ち上がる。
【0087】
このように、本実施形態では、第１実施形態と同様に、インバータ２１，２２の遅延時間に応じてアシスト動作の終了時間を延ばすことができる。
【0088】
なお、出力信号ＯＵＴが立ち下がって、第２のインバータ２２の出力信号Ｓ２がＨになると、第４のＮ型トランジスタＮ４がオンとなる。しかしながら、入力信号ＩＮと出力信号ＯＵＴがともにＬである。言い換えると、第４のＮ型トランジスタＮ４のソース／ドレインがともにＬである。したがって、第４のＮ型トランジスタＮ４がオンされても、他の回路の動作に影響を及ぼさない。
【0089】
－第２の実施形態の作用効果－
以上のように、第２の実施形態のレベルシフト回路１では、第１の実施形態と同様に、出力信号ＯＵＴの出力状態が変化しても、そこからさらに第２のインバータ２２の遅延時間が経過した後にライズアシスト回路２が停止するようになっている。出力反転信号ＮＯＵＴについても同様である。これにより、従来技術と比較して、十分なアシスト動作を得ることができる。また、第１の実施形態と同様に、アシスト動作の過程において、特定のノードの両側において同時にトランジスタがオフになってフローティング状態になるような場所はないので、特定ノードの昇圧についての問題は生じない。
以上のように、第２の実施形態のレベルシフト回路１では、第１の実施形態と同様に、出力信号ＯＵＴの出力状態が変化しても、そこからさらに第２のインバータ２２の遅延時間が経過した後にライズアシスト回路２が停止するようになっている。出力反転信号ＮＯＵＴについても同様である。これにより、従来技術と比較して、十分なアシスト動作を得ることができる。また、第１の実施形態と同様に、アシスト動作の過程において、特定のノードの両側において同時にトランジスタがオフになってフローティング状態になるような場所はないので、特定ノードの昇圧についての問題は生じない。
【0090】
さらに、本実施形態では、第１および第２のＮ型トランジスタＮ１，Ｎ２のゲートを第１電源ＶＤＤに接続し、第１のＮ型トランジスタＮ１のソースを反転入力ノードＮＩＮに接続し、第２のＮ型トランジスタＮ２のソースを入力ノードＩＮに接続している。これにより、第１および第２のＮ型トランジスタＮ１，Ｎ２のそれぞれにおいて、ソース／ドレイン／ゲート間にかかる電圧を第１の実施形態と比べて小さくすることができる。具体的には、第１の実施形態では、例えば、第１のＮ型トランジスタＮ１のゲート電圧がＶＳＳ、 ソース電圧がＶＳＳ、ドレイン電圧がＶＤＤＩＯの場合があり得る。この場合、ソース－ドレイン間の電圧がＶＤＤＩＯとなる。これに対し、第２の実施形態では、第１のＮ型トランジスタＮ１または第２のＮ型トランジスタＮ２において、ドレイン電圧がＶＤＤＩＯのときゲート電圧およびソース電圧がＶＤＤである。そうすると、ソース－ドレイン間の電圧がＶＤＤＩＯ－ＶＤＤとなるので、第１実施形態と比較して小さくなる。これにより、本実施形態では、第１のＮ型トランジスタＮ１として、耐圧は低いが高速なトランジスタを使用することができるため、第１の実施形態よりも回路の動作を高速化することができる。
【0091】
（変形例１）
図５には、第２の実施形態に係るレベルシフト回路１の変形例を示している。図５において、図４と対応する構成については、同一の符号を付している。以下の説明では、第２の実施形態との相違点を中心に説明する。なお、基本的な動作は、上記の第２の実施形態と同様である。
図５には、第２の実施形態に係るレベルシフト回路１の変形例を示している。図５において、図４と対応する構成については、同一の符号を付している。以下の説明では、第２の実施形態との相違点を中心に説明する。なお、基本的な動作は、上記の第２の実施形態と同様である。
【0092】
本変形例では、図４の構成と比較して、反転出力ノードＮＯＵＴと第１のＮ型トランジスタＮ１との間に、第５のＮ型トランジスタＮ５を設けている点、および、出力ノードＯＵＴと第２のＮ型トランジスタＮ２との間に、第６のＮ型トランジスタＮ６を設けている点、が異なる。
【0093】
具体的には、第５のＮ型トランジスタＮ５は、ゲートが第３電源ＶＤＤＩＯに接続され、ソースが第１のＮ型トランジスタＮ１のドレインに接続される。また、第５のＮ型トランジスタＮ５のドレインは、反転出力ノードＮＯＵＴ、第１のインバータ２１の入力、および、第３のＮ型トランジスタＮ３のドレインに接続される。
【0094】
第６のＮ型トランジスタＮ６は、ゲートが第３電源ＶＤＤＩＯに接続され、ソースが第２のＮ型トランジスタＮ２のドレインに接続される。また、第６のＮ型トランジスタＮ６のドレインは、出力ノードＯＵＴ、第２のインバータ２２の入力、および、第４のＮ型トランジスタＮ４のドレインに接続される。
【0095】
本変形例によると、第５のＮ型トランジスタＮ５のソース電圧、言い換えると、第１のＮ型トランジスタＮ１のドレイン電圧の最大値をＶＤＤＩＯ－Ｖｔ（Ｖｔは第５のＮ型トランジスタＮ５の閾値電圧）にすることができる。第２のＮ型トランジスタＮ２のドレイン電圧についても同様である。これにより、第１および第２のＮ型トランジスタＮ１，Ｎ２のソース－ドレイン間にかかる電位差を小さくすることができ、第１および第２のＮ型トランジスタＮ１，Ｎ２に耐圧の低いトランジスタを使用することができる。
【0096】
なお、上記の各実施形態および変形例は適宜組み合わせることができる。例えば、図４および図５の構成において、第１のインバータ２１および第２のインバータ２２として、図１の構成に代えて、図３Ａに示した構成を用いてもよいし、図３Ｂに示した構成を用いてもよく、それぞれ第１の実施形態と同様の効果が得られる。
【0097】
具体的には、図４および図５の構成において、図３ＡのＸの回路を適用し、第１のインバータ２１の低電位側のスイッチング素子は、ゲートが反転出力ノードＮＯＵＴに接続された２つのＮ型トランジスタを直列接続した構成としてもよい。また、第２のインバータ２２の低電位側のスイッチング素子は、ゲートが出力ノードＯＵＴに接続された２つのＮ型トランジスタを直列接続した構成としてもよい。
【0098】
同様に、図４および図５の構成において、図３ＢのＸの回路を適用し、第１のインバータ２１の低電位側のスイッチング素子は、ゲートが第３電源ＶＤＤＩＯに接続されたＮ型トランジスタ（第５のＮ型トランジスタに相当）と、ゲートが反転出力ノードＮＯＵＴに接続されたＮ型トランジスタ（第６のＮ型トランジスタに相当）とを直列接続した構成としてもよい。また、第２のインバータ２２の低電位側のスイッチング素子は、ゲートが第３電源ＶＤＤＩＯに接続されたＮ型トランジスタ（第７のＮ型トランジスタに相当）と、ゲートが出力ノードＯＵＴに接続されたＮ型トランジスタ（第８のＮ型トランジスタに相当）とを直列接続した構成としてもよい。
【0099】
（変形例２）
図８には、第２の実施形態に係るレベルシフト回路１の他の変形例を示している。図８において、図４と対応する構成については、同一の符号を付している。以下の説明では、第２の実施形態との相違点を中心に説明する。なお、基本的な動作は、上記の第２の実施形態と同様である。
図８には、第２の実施形態に係るレベルシフト回路１の他の変形例を示している。図８において、図４と対応する構成については、同一の符号を付している。以下の説明では、第２の実施形態との相違点を中心に説明する。なお、基本的な動作は、上記の第２の実施形態と同様である。
【0100】
【0101】
Ｎ型トランジスタＮ４１は、第３電源ＶＤＤＩＯとノードＸｐとの間に設けられ、ゲートが第１電源ＶＤＤに接続される。Ｎ型トランジスタＮ４２は、ゲートが第３電源ＶＤＤＩＯに接続され、ソースがノードＸｐに接続され、ドレインが第１電源ＶＤＤに接続される。そして、ノードＸｐと電源検知回路４の出力との間に、２つのインバータ４３，４４が直列に接続される。図示しないが、インバータ４３，４４の電源端子は、第１電源ＶＤＤに接続され、グランド端子はグランドＶＳＳに接続される。
【0102】
本変形例において、第１のＮ型トランジスタＮ１のゲートおよび第２のＮ型トランジスタＮ２のゲートには、第１電源ＶＤＤに代えて電源検知回路４の出力が接続される。言い換えると、第１のＮ型トランジスタＮ１のゲートおよび第２のＮ型トランジスタＮ２のゲートは、電源検知回路４を介して第１電源ＶＤＤに接続される。
【0103】
電源検知回路４は、第１電源ＶＤＤおよび第３電源ＶＤＤＩＯがともにオンのときに第１電源ＶＤＤが出力され、第１電源ＶＤＤがオンかつ第３電源ＶＤＤＩＯがオフのときに出力がグランドＶＳＳになる。
【0104】
具体的に、（１）第１電源ＶＤＤおよび第３電源ＶＤＤＩＯがともにオンの場合において、ＶＤＤＩＯ－Ｖｔ２＜ＶＤＤ（Ｖｔ２はＮ型トランジスタＮ４２の閾値電圧）のとき、ノードＸｐの電圧Ｘｐは、Ｎ型トランジスタＮ４２の作用により、Ｘｐ＝ＶＤＤＩＯ－Ｖｔ２となる。同様に、（２）第１電源ＶＤＤおよび第３電源ＶＤＤＩＯがともにオンの場合において、ＶＤＤＩＯ－Ｖｔ２＞ＶＤＤのとき、ノードＸｐの電圧Ｘｐは、Ｘｐ＝ＶＤＤとなる。上記（１），（２）のいずれの場合においても、インバータ４３の入力はＨとなるので、インバータ４４の出力もＨとなる。すなわち、電源検知回路４から第１のＮ型トランジスタＮ１のゲートおよび第２のＮ型トランジスタＮ２のゲートに第１電源ＶＤＤが与えられる。
【0105】
次に、第１電源ＶＤＤがオンかつ第３電源ＶＤＤＩＯがオフ（ＶＤＤＩＯ＝ＶＳＳ）のときには、Ｎ型トランジスタＮ４１がＯＮ、Ｎ型トランジスタＮ４２がＯＦＦとなるので、ノードＸｐの電圧Ｘｐは、Ｘｐ＝ＶＳＳとなる。そうすると、インバータ４３の入力はＬとなるので、インバータ４４の出力もＬとなる。すなわち、電源検知回路４から第１のＮ型トランジスタＮ１のゲートおよび第２のＮ型トランジスタＮ２のゲートにグランドＶＳＳが与えられる。
【0106】
このような構成にすることで、第１電源ＶＤＤおよび第３電源ＶＤＤＩＯのどちらが先に立ち上がった場合においても、レベルシフト回路１内において貫通電流が流れる場所が生じないようにすることができる。
【産業上の利用可能性】
【0107】
本開示のレベルシフト回路は、レベルシフト回路において、アシスト動作の実効性をより高めることができるとともに、トランジスタへの電圧ストレスを緩和することができるので極めて有用である。
【符号の説明】
【0108】
１ レベルシフト回路
２１ 第１のインバータ
２２ 第２のインバータ
Ｎ１ 第１のＮ型トランジスタ
Ｎ２ 第２のＮ型トランジスタ
Ｎ３ 第３のＮ型トランジスタ
Ｎ４ 第４のＮ型トランジスタ
Ｎ５ 第５のＮ型トランジスタ
Ｎ６ 第６のＮ型トランジスタ
Ｐ１ 第１のＰ型トランジスタ
Ｐ２ 第２のＰ型トランジスタ
ＩＮ 入力ノード
ＮＩＮ 反転入力ノード
ＶＤＤ 第１電源
ＶＳＳ 第２電源
ＶＤＤＩＯ 第３電源
２１ 第１のインバータ
２２ 第２のインバータ
Ｎ１ 第１のＮ型トランジスタ
Ｎ２ 第２のＮ型トランジスタ
Ｎ３ 第３のＮ型トランジスタ
Ｎ４ 第４のＮ型トランジスタ
Ｎ５ 第５のＮ型トランジスタ
Ｎ６ 第６のＮ型トランジスタ
Ｐ１ 第１のＰ型トランジスタ
Ｐ２ 第２のＰ型トランジスタ
ＩＮ 入力ノード
ＮＩＮ 反転入力ノード
ＶＤＤ 第１電源
ＶＳＳ 第２電源
ＶＤＤＩＯ 第３電源
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
