特開 2023-67790 短絡保護を具備する半導体パワー装置及び半導体パワー装置を製造するプロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023067790

(43)【公開日】2023-05-16

(54)【発明の名称】短絡保護を具備する半導体パワー装置及び半導体パワー装置を製造するプロセス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230509BHJP

   H01L 29/12 20060101ALI20230509BHJP

   H01L 21/336 20060101ALI20230509BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 652H

H01L29/78 658A

H01L29/78 658E

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2022167881

(22)【出願日】2022-10-19

(31)【優先権主張番号】102021000027842

(32)【優先日】2021-10-29

(33)【優先権主張国・地域又は機関】IT

(71)【出願人】

【識別番号】591002692

【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．

【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．

(74)【代理人】

【識別番号】100076185

【弁理士】

【氏名又は名称】小橋 正明

(72)【発明者】

【氏名】サルバトーレ カッシーノ

(72)【発明者】

【氏名】アルフィオ ガルネーラ

(72)【発明者】

【氏名】マリオ ジウセッペ サッジーオ

(57)【要約】      （修正有）

【課題】短絡保護を具備する半導体パワー装置、及び半導体パワー装置を製造するプロセスを提供する。
【解決手段】半導体パワー装置が最大公称電圧を有しており、且つ、第１導電端子及び第２導電端子、シリコンカーバイドを含有しており第１導電型を有している半導体ボディ２、第２導電型を有しており半導体ボディ内に収容されておりボディ距離ＬＢだけ互いに離隔されているボディウエル７、ボディウエル７内に収容されているソース領域８及び半導体ボディ２の第１面２ａと第２面２ｂとの間でボディウエル７から或る距離において半導体ボディ２内に形成されており、第２導電型を有しているフローティングポケット２０を包含している。
【選択図】図１

【特許請求の範囲】

【請求項1】

最大公称電圧を有する半導体パワー装置において、
第１導電端子（１ａ）及び第２導電端子（１ｂ）、
シリコンカーバイドを含んでおり且つ第１導電型を有している半導体ボディ（２，１０２）、
第２導電型を有しており、該半導体ボディ内に収容されており、ボディ距離（ＬＢ）だけ互いに離隔されているボディウエル（７，１０７）、
該ボディウエル（７）内に収容されているソース領域、及び
第２導電型を有しており、該半導体ボディ（２，１０２）の第１面（２ａ，１０２ａ）と第２面（２ｂ、１０２ｂ）との間で該ボディウエル（７，１０－７）から或る距離において該半導体ボディ（２，１０２）内に形成されているフローティングポケット（２０，１２０）、
を有しており、少なくとも該第１導電端子（１ａ）と該第２導電端子（１ｂ）との間の導通電圧（ＶＤＳ）の値が最大公称電圧未満であるスレッシュホールド電圧よりも一層高い値に対して、該フローティングポケット（２０，１２０）周りの電界の最大強度が該ボディウエル（７，１０７）周りの電界の最大強度よりも一層大きいように、該ボディウエル（７，１０７）と相対的に該フローティングポケット（２０，１２０）が形状画定され且つ配置されている半導体パワー装置。

【請求項2】

該半導体ボディ（２，１０２）が、第１導電型と第１ドーピングレベル（Ｎ１）とを有している第１エピタキシャル層（４，１０４）、及び第１導電型と該第１ドーピングレベル（Ｎ１）よりも一層高い第２ドーピングレベル（Ｎ２）とを有している第２エピタキシャル層（５，１０５）を有しており、
該ボディウエル（７，１０７）は該第２エピタキシャル層（５，１０５）内に収容されており、
該フローティングポケット（２０，１２０）が該第１エピタキシャル層（４，１０４）内に収容されている、
請求項１に記載の装置。

【請求項3】

該フローティングポケット（２０，１２０）が、該第１エピタキシャル層（４，１０４）の上側にあるエピタキシャル層との該第１エピタキシャル層（４，１０４）の界面に収容されている請求項２に記載の装置。

【請求項4】

該第１エピタキシャル層（４）の上側にある該エピタキシャル層が該第２エピタキシャル層（５）である請求項３に記載の装置。

【請求項5】

該半導体ボディ（２）の第１面（２ａ）に対して及び第２面（２ｂ）に対して垂直な方向においてフローティングポケット（２０）と対応するボディウエル（７）との間の保護対ボディ距離（ＬＰＢ）が０．５μｍ未満である請求項４に記載の装置。

【請求項6】

該半導体ボディ（１０２）が、該第１エピタキシャル層（１０４）と該第２エピタキシャル層（１０５）との間に配置されており且つ該第１ドーピングレベル（Ｎ１）と該第２ドーピングレベル（Ｎ２）との間の中間のドーピングレベルを有している中間エピタキシャル層（１４０）を有しており、且つ該第１エピタキシャル層（１０４）の上側にある該エピタキシャル層が該中間エピタキシャル層（１４０）である請求項３に記載の装置。

【請求項7】

該第２導電型を有しており、該第２エピタキシャル層（１０５）との界面において該中間エピタキシャル層（１４０）内に形成されている中間フローティングポケット（１４５）を有している請求項６に記載の装置。

【請求項8】

該フローティングポケット（１２）と該中間フローティングポケット（１４５）との間及び該中間フローティングポケット（１４５）と該ボディウエル（１０７）との間において該半導体ボディ（１０２）の該第１面（１０２ａ）及び該第２面（１０２ｂ）に対して垂直な方向における距離が０．５μｍ未満である請求項６又は７に記載の装置。

【請求項9】

該半導体ボディ（２，１０２）が、該第１ドーピングレベル（Ｎ１）及び第第２ドーピングレベル（Ｎ２）よりも一層高い第３ネイティブドーピングレベル（Ｎ３）を有している表面富化層（６，１０６）を有しており、且つ該第１エピタキシャル層（１０４）が第１厚さ（Ｔ１）を有しており、該第２エピタキシャル層（１０５）が第２厚さ（Ｔ２）を有しており、且つ該富化層（６，１０６）が該第１厚さ（Ｔ１）及び該第２厚さ（Ｔ２）よりも一層小さな第３厚さ（Ｔ３）を有している、請求項２乃至８の内のいずれか１項に記載の装置。

【請求項10】

該ボディウエル（７，１０７）がボディ距離（ＬＢ）だけ互いに離隔されており、且つ該フローティングポケット（２０，１２０）が対応するボディウエル（７，１０７）の下側に配置されており、該ボディ距離（ＬＢ）よりも一層大きな保護距離（ＬＰ）、例えば０．５μｍと１．５μｍとの間の量、だけ互いに離隔されている先行する請求項の内でいずれか１項に記載の装置。

【請求項11】

該ボディ距離（ＬＢ）が１μｍ未満であり、例えば０．６μｍ、である先行する請求項の内でいずれか１項に記載の装置。

【請求項12】

該第２エピタキシャル層（５，１０５）が電流広がり層を画定しており、該電流広がり層は、該ボディウエル（７，１０７）よりも該半導体ボディ（２，１０２）の該第１面（２ａ，１０２ａ）から一層大きな深さへ延在している先行する請求項の内のいずれか１項に記載の装置。

【請求項13】

該フローティングポケット（２０，１２０）が第２導電型と１０^１８原子数／ｃｍ^３程度のドーピングレベルとを有している先行する請求項の内のいずれか１項に記載の装置。

【請求項14】

半導体パワー装置を製造する方法において、
シリコンカーバイドを含んでおり且つ第１導電型（Ｎ）を有している半導体ボディ（２，１０２）を形成し、
該半導体ボディ内に収容されており且つボディ距離（ＬＢ）だけ互いに離隔されているボディウエル（７，１０７）を形成し、
第１導電型（Ｎ）を有しており且つ該ボディウエル（７）内に収容されているソース領域（８）を形成し、
該半導体ボディ（２，１０２）の第１面（２ａ，１０２ａ）と第２面（２ｂ、１０２ｂ）との間で該ボディウエル（７，１０７）から或る距離において該第２導電型を有するフローティングポケット（２０，１２０）を該半導体ボディ（２，１０２）内に形成し、
第１導電端子（１ａ）及び第２導電端子（１ｂ）を形成する、
ことを包含しており、少なくとも該第１導電端子（１ａ）と該第２導電端子（１ｂ）との間の導通電圧（ＶＤＳ）の値が最大公称電圧未満のスレッシュホールド電圧よりも一層大きい場合に該フローティングポケット（２０，１２０）周りの電界の最大強度が該ボディウエル（７，１０７）の周りの電界の最大強度よりも一層大きいように該フローティングポケット（２０，１２０）が該ボディウエル（７，１０７）と相対的に形状画定され且つ配置される方法。

【請求項15】

該半導体ボディ（２，１０２）を形成する場合に、該第１導電型及び第１ドーピングレベル（Ｎ１）を有している第１エピタキシャル層（４，１０４）及び該第１導電型及び該第１ドーピングレベル（Ｎ１）よりも一層高い第２ドーピングレベル（Ｎ２）を有している第２エピタキシャル層（５，１０５）を形成することを包含しており、該フローティングポケット（２０，１２０）を該第１エピタキシャル層（４，１０４）内に形成し且つ該ボディウエル（７，１０７）を該第２エピタキシャル層（５，１０５）内に形成する、請求項１４に記載の方法。

【請求項16】

フローティングポケット（２０）を形成する場合に、該第１エピタキシャル層（４）上に第１注入マスク（５１）を形成し且つ該第１注入マスク（５１）を使用して該第２導電型のドーパント種の第１注入、例えば第１マルチ注入、を実施することを包含しており、及びボディウエル（７）を形成する場合に、第２注入マスク（５６）を形成し且つ該第２注入マスク（５６）を使用して該第２導電型のドーパント種の第２注入、例えば第２マルチ注入、を実施することを包含している、請求項１５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、短絡保護を具備する半導体パワー装置、及び半導体パワー装置を製造するプロセスに関するものである。

【背景技術】

【0002】

半導体パワー装置において、高い性能を得るために寸法を減少させることの傾向は、主に或るパラメータを関与する種々の危険条件に露呈させる場合があることが知られている。従来のシリコンパワー装置のみならず、シリコンカーバイド等の特別の物質に基づくパワー装置にとっての顕著な問題は、短絡耐量時間を介してしばしば定義される短絡強度に関するものである。装置内の電流密度は、特にボディウエルとドリフト領域との間の接合等の構造の周りにおいて、極めて高い値に達する場合がある。過剰に高い電流密度は、強烈な局所加熱及び更には不可逆的な損傷の原因となる場合がある。例えば、加熱は、電子－正孔対の無制御の発生現象（熱的暴走）をトリガーする場合があり、そのことは、ドレイン領域とソース領域との間の短絡条件となり且つ装置をスイッチオフさせることによっても停止されない場合がある。短絡耐量時間は、熱的短絡が発生する前に与えられた電流条件においてどれほど装置が機能することが可能であるかを表す。短絡耐量時間が長ければ長いほど、損傷を被ること無しに一層長く装置が機能することが可能である。

【0003】

その問題は、主に、電流密度とパワーの局所的散逸とに関連しているので、性能条件が減少されない限り、装置の寸法の減少（縮小）が負の影響を有する場合があることは明らかである。寸法の減少は、シリコンカーバイドがその他の半導体物質のものよりも一層高い熱伝導度を有しており、その結果熱を一層効率的に散逸させることが可能であるが、そのようなシリコンカーバイドの装置においても短絡のトリガーに起因する限界に遭遇する。

【0004】

潜在的に危険な条件を防止又は封じ込めるために種々の回路解決手段が提案されている。しかしながら、その実効性に拘わらずに、それらの解決手段の全てはコスト及び専有面積を著しく増加させることとなる。

【0005】

単にオン状態ドレイン対ソース抵抗（通常Ｒ_ＤＳＯＮで示される）を減少させることに向けられた構造的解決手段は利点が制限されることとなり、いずれにしても、短絡耐量時間を十分な態様で増加させるのに十分なものではない。

【0006】

その結果、概して、一層高いレベルの性能を得るためにパワー装置の寸法を減少させることの傾向は、過剰に高い電流密度に起因する問題によって妨げられる。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の目的とするところは、上述した問題を解消するか又は少なくとも緩和させることが可能な半導体パワー装置、及びそのような半導体パワー装置を製造するプロセス、即ち方法、を提供することである。

【課題を解決するための手段】

【0008】

本発明によれば、特許請求の範囲１及び１４に夫々定義される如き半導体パワー装置及び半導体パワー装置を製造する方法が提供される。

【0009】

本発明をより良く理解するために、本発明の幾つかの実施例を添付の図面を参照して純粋に非制限的な例として以下に説明する。

【図面の簡単な説明】

【0010】

【図1】本発明の１実施例に基づく半導体パワー装置の断面図。

【図1A】図１のパワー装置の電気的等価回路図。

【図2】既知のパワー装置における電界強度分布を示したグラフ図。

【図3】図１のパワー装置における電界強度分布を示したグラフ図。

【図4】既知のパワー装置及び図１のパワー装置における短絡耐量時間を示したグラフ図。

【図5】既知のパワー装置における電位分布を示したグラフ図。

【図6】図１のパワー装置における電位分布を示したグラフ図。

【図7】本発明の別の実施例に基づく半導体パワー装置の断面図。

【図8】本発明の更なる実施例に基づく半導体パワー装置の断面図。

【図9】本発明の１実施例に基づく半導体パワー装置を製造するプロセスにおいての或るステップにおける半導体ウエハの断面図。

【図10】本発明の１実施例に基づく半導体パワー装置を製造するプロセスにおいての或るステップにおける半導体ウエハの断面図。

【図11】本発明の１実施例に基づく半導体パワー装置を製造するプロセスにおいての或るステップにおける半導体ウエハの断面図。

【図12】本発明の１実施例に基づく半導体パワー装置を製造するプロセスにおいての或るステップにおける半導体ウエハの断面図。

【図13】本発明の１実施例に基づく半導体パワー装置を製造するプロセスにおいての或るステップにおける半導体ウエハの断面図。

【発明を実施するための形態】

【0011】

図１及び１Ａを参照すると、本発明の１実施例に基づく半導体パワー装置が、概略、参照数字１で示されており、それは、ドレイン端子１ａと、ソース端子１ｂと、ゲート端子１ｃと、シリコンカーバイドからなる半導体ボディ２とを有している。半導体ボディ２は、基板３と、該基板３上に形成されており且つ第１厚さＴ１を有している第１エピタキシャル層４と、該第１エピタキシャル層４上に形成されており且つ該第１厚さＴ１よりも一層小さな第２厚さＴ２を有している第２エピタキシャル層５とを有している。例えば、第１厚さＴ１は１０－３０μｍの範囲内であり、且つ第２厚さＴ２は０．８－２μｍの範囲内である。第１エピタキシャル層４及び第２エピタキシャル層５は、両方共、第１導電型、例えばＮ型、を有している。第１エピタキシャル層４は、第１ドーピングレベルＮ１を有しており、それは、該第２エピタキシャル層の第２ドーピングレベルＮ２よりも一層低い。例えば、第１ドーピングレベルＮ１は１０^１６原子数／ｃｍ^３の程度であり、一方第２ドーピングレベルＮ２は１０^１７原子数／ｃｍ^３の程度である。１実施例において、半導体ボディ２は、更に、富化層６を有しており、それは、第１厚さＴ１及び第２厚さＴ２よりも一層小さな第３厚さＴ３（例えば、０．１μｍ）と、第１導電型（Ｎ）と、第１ドーピングレベルＮ１及び第２ドーピングレベルＮ２よりも一層高い第３ドーピングレベルＮ３とを有している。富化層６は、更なるエピタキシャル層とするか、又は注入により得ることが可能である。基板３はＮ＋型のものであり且つ例えば１０^１８原子数／ｃｍ^３程度のドーピングレベルを有している。

【0012】

ここではＰ型である第２導電型を有しているボディウエル７が第２エピタキシャル層５内に形成されており且つ第１導電型、特にＮ＋型を有している夫々のソース領域８を収容している。第２エピタキシャル層５は電流広がり層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄ Ｌａｙｅｒ）を画定しており、それは、ボディウエル７と比較して、半導体ボディ２の第１面２ａから一層大きな深さへ延在しており、且つボディウエル７は該電流広がり層内に埋め込まれている。換言すると、該電流広がり層の深さに対応する第２エピタキシャル層５の第２厚さＴ２は、第１面２ａからのボディウエル７の深さよりも一層大きい。

【0013】

ボディウエル７は、１μｍ未満、例えば０．６μｍのボディ距離ＬＢによって互いに分離されている。ボディウエル７及びそれらの間にある第２エピタキシャル層５の部分が寄生ＪＦＥＴ領域を形成している。ゲート誘電体層１０が、ソース領域８の間で第２エピタキシャル層５（又は、存在する場合には、富化層６）にわたって半導体ボディ２の第１面２ａ上を延在しており、且つその上にゲート領域１２が設けられている。ソースコンタクト１３がソース領域８及びゲート領域１２にわたって延在している。金属間誘電体層１５がゲート領域１２をソースコンタクト１３から絶縁している。ドレインコンタクト１７が第１面２ａと反対側の半導体ボディ２の第２面２ｂ上に形成されている。

【0014】

上側に存在するエピタキシャル層、即ち第２エピタキシャル層５，との界面において、第１エピタキシャル層４が、１０^１８原子数／ｃｍ^３程度のドーピングレベルと第２導電型、例えばＰ＋型、とを有しているフローティング保護ポケット２０を収容している。更に、フローティングポケット２０は、少なくともスレッシュホールド電圧よりも一層高いドレイン対ソース電圧ＶＤＳの値に対して、フローティングポケット２０周りの電界の最大強度がボディウエル７周りの電界の最大強度よりも一層大きいように、半導体ボディ２内の構造と相対的に形状及び配置が画定されている。該スレッシュホールド電圧は、最大公称電圧の例えば２５％又は５０％又は６５％に等しい最大公称電圧よりも一層小さい。フローティングポケット２０は、対応するボディウエル７の下側に配置されており且つボディ距離ＬＢよりも一層大きな保護距離ＬＰだけ互いに離隔されており、例えば、保護距離ＬＰとボディ距離ＬＢとの間の差は０．５μｍと１．５μｍとの間である。半導体ボディ２の面２ａ及び２ｂに対して垂直な方向におけるフローティングポケット２０と対応するボディウエル７との間の保護対ボディ距離ＬＰＢは、０．５μｍ未満である。実際に、半導体ボディ２の第１面２ａからのボディウエル７の深さは、第２エピタキシャル層５の第２厚さＴ２よりも、高々、０．５μｍ一層小さい。

【0015】

パワー装置１は、ゲート対ソース電圧が１８Ｖで、最大公称電圧（最大ドレイン対ソース電圧ＶＤＳ）が１ｋＶを越えており、例えば１．２ｋＶ又は３．３ｋＶ、且つ数百アンペア又はそれより一層高い電流で、動作すべく構成することが可能である。フローティングポケット２０は、上に定義した如く、最も臨界的な領域であるボディウエル７と第２エピタキシャル層５との間の接合周りの電界の強度を減少させることを可能とし、尚、該接合においては、特に高い電流密度との組み合わせが不所望であり、又寄生ＪＥＦＴ領域の寸法にも起因する。該電界の状態は、従来のパワー装置４０（図２及び５）に対して及び図１のパワー装置１（図３及び６）に対して、夫々、図２及び３においては直接的に且つ図５及び６においては電位線を介して示されている。理解されるように、従来のパワー装置においては、電位線はボディウエル周りにおいて特に込み合っており且つ電界の値は高い。一方、パワー装置１においては、スレッシュホールド電圧より高く且つ導通状態において、電位線は、全寄生ＪＦＥＴ領域において、込み具合は少なくなっており、且つフローティングポケット２０周りにおいて一層込み合っている。実際には、電界の一層高い値は第１エピタキシャル層４において一層深くなっているが、電流密度は著しく減少されている。何故ならば、フローティング領域２０間の領域が寄生ＪＦＥＴ領域よりも一層幅広となっているからである。この様に、過剰な局所的加熱に起因して非制御態様で短絡を発生させる現象をトリガーさせるのに必要な時間、即ち短絡耐量時間、が、図４のグラフに示したように、効果的に増加されている。図４において、点線は従来のパワー装置に対するものであり、一方実線は本発明に基づくパワー装置１に対するものである。

【0016】

ボディウエル７周りの臨界的領域における電界の減少及び対応する短絡耐量時間の増加の影響は、フローティングポケット２０とボディウエル７との間の保護対ボディ距離ＬＰＢによっても恩恵となる。保護対ボディ距離ＬＰＢは、実際に、少なくともドレイン対ソース電圧ＶＤＳの値がスレッシュホールド電圧よりも一層高い場合に、電位線はボディウエル７の周りを取り囲む傾向とはならずに、その代わりに、フローティングポケット２０とボディウエル７との間に構成されている第２エピタキシャル層５の部分内に浸透することが無いか又はほんの僅かに浸透して、フローティングポケット２０へ伸びる傾向となる。一層大きな距離は、該電位線の伸び及び該臨界的領域、特に寄生ＪＦＥＴ領域においての電界の対応する減少を可能とさせるものではない。

【0017】

更なる利点は、ブレークダウン電圧又はオン状態ドレイン対ソース抵抗、Ｒ_ＤＳＯＮ、
のいずれをも著しく変更すること無しに、短絡耐量時間の改良を行うことが可能であるという事実に示される。又、１０－２０％程度の第２エピタキシャル層５によって画定される該電流広がり層の厚さにおける増加がブレークダウン電圧に影響を与えることは無く、それは、従来のパワー装置においては、減少することとなる。

【0018】

図７を参照すると、１実施例において、半導体パワー装置１００が、実質的には前述したように、第１エピタキシャル層１０４、及びボディウエル１０７とソース領域１０８とが形成されている第２エピタキシャル層１０５を包含しているシリコンカーバイドからなる半導体ボディ１０２を有している。富化層１０６を半導体ボディ１０２の表面上に設けることが可能である。図１の実施例におけるように、半導体ボディ１０２の第１面１０２ａ上には、ゲート誘電体層１１０、ゲート領域１１２，ソースコンタクト１１３，及び金属間誘電体層１１５が形成されている。ドレインコンタクト１１７が、第１面１１２ａ
と反対側の半導体ボディ１０２の第２面１０２ｂ上に形成されている。

【0019】

半導体ボディ１０２は、更に、中間エピタキシャル層１４０を有しており、それは、第１エピタキシャル層１０４と第２エピタキシャル層１０５との間に配置されており且つ第１エピタキシャル層１０５の厚さＴ２と実質的に同一の厚さＴＩＮＴ（例えば、０．８－２μｍの範囲内）を有している。

【0020】

ドーピングレベルは、第２エピタキシャル層１０５（最も高く、富化層が存在しない場合には、例えば１０^１７原子数／ｃｍ^３）から中間エピタキシャル層１４０（これは、
その位置のみならずドーピングにおいても中間であり、例えば４×１０^１６原子数／ｃｍ^３）へ、及び、第１エピタキシャル層１０４（最も低く、例えば１０^１６原子数／ｃｍ^３）へ減少している。富化層１０６が存在する場合には、そのドーピングレベルは最も高く、例えば３×１０^１７原子数／ｃｍ^３である。

【0021】

上側にあるエピタキシャル層、この場合には中間エピタキシャル層１４０、との界面において、第１エピタキシャル層１０４は、ディープフローティング保護ポケット１２０を収容しており、それは、１０^１８原子数／ｃｍ^３程度のドーピングレベルでの例えばＰ＋型の第２導電型を有している。

【0022】

第２エピタキシャル層１０５との界面において、中間エピタキシャル層１４０は、実質的にはディープフローティングポケット１２０と同じである中間フローティングポケット１４５を収容している。

【0023】

ディープフローティングポケット１２０及び中間フローティングポケット１４５は、少なくともドレイン対ソース電圧ＶＤＳの値が最大公称電圧であるスレッシュホールド電圧よりも一層高い値に対して、ディープフローティングポケット１２０周りの電界の最大強度がボディウエル１０７周りの電界の最大強度よりも一層大きいように、半導体ボディ１０２内の構造と相対的に形状画定され且つ配置されている。特に、ディープフローティングポケット１２０と中間フローティングポケット１４５との間及び中間フローティングポケット１４５とボディウエル１０７との間の半導体ボディ１０２の面１０２ａ、１０２ｂに対して垂直な方向における距離は、０．５μｍ未満であり例えば０．３μｍである。これらの距離は必ずしも互いに同じでは無い。

【0024】

多数のレベルにおける保護ウエルの存在は、第１面１０２ａからの一層大きな距離においての半導体ボディ１０２の内部への電界の高い値の転換の効果の増幅を可能とさせる。

【0025】

保護ウエルのレベル数は２に制限されるものではない。その他の実施例においては、例えば図８の半導体パワー装置２００におけるように、ここでは参照番号２２０で示されているディープ保護ウエルに加えて、設計上の優先性に基づいて、例えば保護ウエル２４５，２４６の２個の中間レベル、又はそれ以上を設けることが可能である。各レベルの中間フローティングポケットが夫々の中間エピタキシャル層２４０，２４１内に形成される。

【0026】

図１のパワー装置１は、図９－１３を参照して説明する以下のプロセス即ち方法に従って製造することが可能である。最初に、第１エピタキシャル層４を所望の厚さに形成する。次いで、ＴＥＯＳ（テトラエチルオルトシリケート）の第１マスク層５０を付着させ且つ平坦化させる。

【0027】

次いで、第１マスク層５０をパターン形成（図１０）して第１注入マスク５１を形成し、それは、次いで、所望の深さへの第１注入Ｐによってフローティングポケット２０を形成するために使用する。第１注入Ｐは、１実施例においては、多数のステップからなるマルチ注入であって、それは注入深さの及びフローティングポケット２０の形状の精密な制御を可能とさせる。注入されるドーパント種は、アルミニウムとすることが可能であり、且つその注入は以下の表１に示されるように、５個のステップで実施することが可能である。

【0028】

【表1】

【0029】

第１注入マスク１を除去した後に、第２エピタキシャル層５をこれも所望の厚さに成長させる（図１１）。必要である場合には、更なるエピタキシャル成長を介してか又はドーパント種の表面注入によって、富化層６を形成する。

【0030】

第２マスク層５５を付着させ且つ平坦化させ、次いで、パターン形成して第２注入マスク５６（図１２）を形成し、それは、所望の深さへの第２注入Ｐによってボディウエル７を形成するために使用される。この第２注入もマルチ注入とすることが可能である。

【0031】

第２注入マスク５６を除去し、且つマスク層（不図示）から第３注入マスク５８を形成し、それによってソース領域８を形成する。

【0032】

第３注入マスク５８を除去し、且つゲート誘電体層１０と、ゲート領域１２と、中間誘電体層１５と、ソースコンタクト１３とを形成し、且つ最後にドレイン端子１ａと、ソース端子１ｂと、ゲート端子１ｃとを形成することによってパワー装置１が完成される（図１Ａ）。

【0033】

以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的実施の態様に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形が可能であることは勿論である。

【図1】

【図1A】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】