特開 2023-68287 ストレージシステム及びその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023068287

(43)【公開日】2023-05-17

(54)【発明の名称】ストレージシステム及びその制御方法

(51)【国際特許分類】

   G06F 3/06 20060101AFI20230510BHJP

   G06F 12/04 20060101ALI20230510BHJP

   G06F 12/00 20060101ALI20230510BHJP

【ＦＩ】

G06F3/06 301W

G06F3/06 301X

G06F3/06 302A

G06F3/06 301R

G06F12/04 530

G06F12/00 560F

【審査請求】有

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021179216

(22)【出願日】2021-11-02

(71)【出願人】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110001678

【氏名又は名称】藤央弁理士法人

(72)【発明者】

【氏名】岡田 尚也

(72)【発明者】

【氏名】長尾 尚

(72)【発明者】

【氏名】島田 健太郎

(72)【発明者】

【氏名】達見 良介

(72)【発明者】

【氏名】杉本 定広

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CB01

5B160CB03

(57)【要約】

【課題】ストレージシステム内の処理を効率化する。
【解決手段】ストレージシステムは、第１演算装置及び第１メモリを含む第１コントローラと、第２演算装置及び第２メモリを含む第２コントローラと、第１コントローラと第２コントローラとの間のデータを転送するインタフェース回路と、を含む。インタフェース回路は、第２メモリから第１圧縮データを読み出す。インタフェース回路は、第１圧縮データを伸長して第１平文データを生成し、第１平文データを第１メモリに書き込む。
【選択図】図１０

【特許請求の範囲】

【請求項1】

ストレージシステムであって、
第１演算装置及び第１メモリを含む第１コントローラと、
第２演算装置及び第２メモリを含む第２コントローラと、
前記第１コントローラと前記第２コントローラとの間のデータを転送するインタフェース回路と、を含み、
前記インタフェース回路は、
前記第２メモリから第１圧縮データを読み出し、
前記第１圧縮データを伸長して第１平文データを生成し、
前記第１平文データを前記第１メモリに書き込む、ストレージシステム。

【請求項2】

請求項１に記載のストレージシステムであって、
前記インタフェース回路は、前記第２コントローラに含まれる第２インタフェース回路であり、
前記第１コントローラは、第１インタフェース回路を含み、
前記第１平文データは、前記第１インタフェース回路を介して、前記第２インタフェース回路から前記第１メモリに転送される、ストレージシステム。

【請求項3】

請求項１に記載のストレージシステムであって、
前記第１圧縮データは、前記第２メモリのバッファ領域に格納され、
前記第１平文データは、前記第１メモリのキャッシュ領域に格納される、ストレージシステム。

【請求項4】

請求項２に記載のストレージシステムであって、
前記第１コントローラは、第２平文データのリード要求を受信し、
前記第１コントローラは、前記第２平文データの第２圧縮データを、前記第１メモリに格納し、
前記第１インタフェース回路は、
前記第１メモリから前記第２圧縮データを読み出し、
前記第２圧縮データを伸長して前記第２平文データを生成し、
前記第２平文データを前記第１メモリに書き込む、ストレージシステム。

【請求項5】

請求項２に記載のストレージシステムであって、
前記第１コントローラは、前記第１平文データのリード要求を受信し、
前記第２コントローラは、前記第１コントローラからの要求に応じて、前記第２インタフェース回路に、前記第１圧縮データの格納アドレス及び前記第１平文データの格納アドレスを指定して、前記第１圧縮データの伸長を指示する、ストレージシステム。

【請求項6】

請求項１に記載のストレージシステムであって、
前記第１コントローラは、第１インタフェース回路を含み、
前記第２コントローラは、第２インタフェース回路を含み、
前記第１コントローラは、
前記第１平文データのリード要求を取得し、
前記第２演算装置及び前記第２インタフェース回路の少なくとも一方の負荷に基づいて、前記第１平文データを伸長する前記インタフェース回路を決定する、ストレージシステム。

【請求項7】

請求項６に記載のストレージシステムであって、
前記第１コントローラは、前記第２演算装置及び前記第２インタフェース回路の負荷に基づいて、前記第１平文データを伸長する前記インタフェース回路を決定する、ストレージシステム。

【請求項8】

ストレージシステムの制御方法であって、
前記ストレージシステムは、
第１演算装置及び第１メモリを含む第１コントローラと、
第２演算装置及び第２メモリを含む第２コントローラと、
前記第１コントローラと前記第２コントローラとの間のデータを転送するインタフェース回路と、を含み、
前記制御方法は、
前記インタフェース回路が、
前記インタフェース回路が、前記第２メモリから第１圧縮データを読み出し、
前記インタフェース回路が、前記第１圧縮データを伸長して第１平文データを生成し、
前記インタフェース回路が、前記第１平文データを前記第１メモリに書き込む、ことを含む、制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ストレージシステムに関する。

【背景技術】

【0002】

ストレージシステムに対して、ビット当たりのストレージコストの低減及びＩＯ性能の向上が求められている。データ圧縮処理によって、ストレージシステムの容量を効率化し、実質的な容量を増大することができる。データ圧縮処理は演算負荷が大きいため、ストレージシステムのＩＯ処理性能の低下を引き起こし得る。特に高圧縮率アルゴリズムで圧縮したデータは伸長処理も負荷が大きい傾向にある。そのため、ホストリードスループット性能の向上が重要である。

【0003】

本開示の関連技術として、例えば、特許文献１がある。特許文献１は、「第１制御ノードと、第２制御ノードと、圧縮ボリュームを提供する最終記憶デバイスと、を含むストレージシステムであって、第１制御ノードは、ホストから未圧縮ホストデータを受信し、未圧縮ホストデータを圧縮して圧縮ホストデータを生成し、圧縮ホストデータを第１メモリにおいてキャッシュデータとして保持し、圧縮ホストデータを伸長して、圧縮ホストデータが正確であるかチェックし圧縮ホストデータが正確である場合に、圧縮ホストデータを第２制御ノードに転送し、第２制御ノードは、第２メモリにおいて圧縮データをキャッシュデータとして保持する。」ことを開示する（例えば要約）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２０１６／１５１８３１号

【発明の概要】

【発明が解決しようとする課題】

【0005】

複数のコントローラを実装するストレージシステムにおいて、ホストからリード要求を受けたコントローラで処理が完結するストレート動作と、他系のコントローラに処理を依頼するクロス動作がある。クロス動作は、ストレート動作に加え、コントローラ間データ転送の処理を必要とする。そのため、クロス動作の性能は、ストレート動作の性能より低下する。ストレート動作とクロス動作の性能差が大きいと、ストレート動作を意識したパス定義をする必要が生じる。そのため、クロス動作時の処理量削減による性能向上が求められる。

【課題を解決するための手段】

【0006】

本発明の一態様に係るストレージシステムは、第１演算装置及び第１メモリを含む第１コントローラと、第２演算装置及び第２メモリを含む第２コントローラと、前記第１コントローラと前記第２コントローラとの間のデータを転送するインタフェース回路と、を含む。前記インタフェース回路は、前記第２メモリから第１圧縮データを読み出し、前記第１圧縮データを伸長して第１平文データを生成し、前記第１平文データを前記第１メモリに書き込む。

【発明の効果】

【0007】

本発明の一態様によれば、ストレージシステム内の処理を効率化できる。上記した以外の課題、構成及び効果は、以下の実施例の説明により明らかにされる。

【図面の簡単な説明】

【0008】

【図1】実施例１の計算機システムの構成の一例を示す図である。

【図2】ＣＰＵの構成例を示す。

【図3】多機能インタフェースの構成例を模式的に示す。

【図4】ストレージシステム内で定義されるボリューム間のマッピングの例を示す。

【図5】パリティグループが与える物理アドレス空間（ＰＢＡ空間）、圧縮ボリュームのアドレス空間、及び非圧縮ボリュームのアドレス空間の関係を示す概略図である。

【図6】ストレージシステムのコントローラにおける、メモリマップの概略図を示す。

【図7】ＣＰＵから、多機能インタフェースに対する指示のフォーマット例を示す。

【図8】多機能インタフェースから、ＣＰＵに対する応答のフォーマット例を示す。

【図9】ストレートリード動作におけるホストデータの流れを示す。

【図10】クロスリード動作におけるホストデータの流れを示す。

【図11】メモリ間のデータの流れの詳細を示す。

【図12】ホストからのリード要求に応じたストレージシステムのリード動作例を示すフローチャートである。

【図13】図１２のフローチャートにおけるステップＳ１０８内の処理の詳細を示すシーケンス図である。

【図14】図１２のフローチャートにおけるステップＳ１１３内の処理の詳細を示すシーケンス図である。

【図15】実施例２のクロスリード動作において、選択された多機能インタフェースが圧縮データの伸長を行う場合のデータの流れを示す。

【図16】ホストからのリード要求に応じたストレージシステムのリード動作例を示すフローチャートである。

【図17】図１６のフローチャートにおけるステップＳ１３１の詳細を示すフローチャートである。

【図18】図１６のフローチャートのステップＳ１３１において自コントローラ側の多機能インタフェースが選択された場合の、ステップＳ１３２内の処理の詳細を示すシーケンス図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施例を、図面を用いて説明する。ただし、本発明は以下に示す実施例の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。以下に説明する発明の構成において、同一又は類似する構成又は機能には同一の符号を付し、重複する説明は省略する。本明細書等における「第１」、「第２」、「第３」等の表記は、構成要素を識別するために付するものであり、必ずしも、数又は順序を限定するものではない。

【実施例0010】

図１は、実施例１の計算機システムの構成の一例を示す図である。計算機システムは、ストレージシステム１００、ドライブボックス１０１、及びホスト１０４を含む。ホスト１０４は、ネットワーク１０３を介してストレージシステム１００と接続される。

【0011】

図１に示す計算機システムの構成は一例であって、これに限定されない。例えば、ストレージシステム１００及びドライブボックス１０１が一体となったストレージシステムでもよい。また、ホスト１０４とストレージシステム１００は、ハードウェア及びソフトウェアにより密結合したハイパーコンバージドシステムを構成してもよい。

【0012】

ネットワーク１０３は、例えば、ＳＡＮ（Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、またはＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）である。ネットワーク１０３の接続方式は無線及び有線のいずれでもよい。

【0013】

ホスト１０４は、ストレージシステム１００が提供する記憶領域にデータを書き込み、また、記憶領域からデータを読み出す計算機である。ホスト１０４は、図示しない、ＣＰＵ、メモリ、及びインタフェースを含む。

【0014】

ドライブボックス１０１は、複数の記憶ドライブ１５１を収容する装置である。ドライブボックス１０１は、スイッチ１５０及び複数の記憶ドライブ１５１を含む。複数の記憶ドライブ１５１が、ＲＡＩＤグループを構成してもよい。ストレージシステム１００は、ＲＡＩＤグループ上に、ホスト１０４に提供する記憶領域としてＬＵ（Ｌｏｇｉｃａｌ Ｕｎｉｔ）を生成してもよい。

【0015】

スイッチ１５０は、ストレージシステム１００のコントローラ１２０Ａ及び１２０Ｂに含まれるＣＰＵ１３０Ａ及び１３０Ｂと記憶ドライブ１５１とを接続する。コントローラ１２０Ａ及び１２０Ｂは、ストレージコントローラ１２０Ａ及び１２０Ｂとも呼ばれる。ＣＰＵ１３０Ａ及び１３０Ｂは演算装置である。コントローラ１２０Ａ及び１２０Ｂは、スイッチ１５０を介して、記憶ドライブ１５１にアクセス可能である。実施例１では、ＣＰＵ１３０Ａ及び１３０Ｂとスイッチ１５０とは、ＰＣＩｅバスを介して接続される。また、記憶ドライブ１５１とスイッチ１５０とは、ＰＣＩｅバスを介して接続される。

【0016】

スイッチ１５０は、記憶ドライブ１５１と接続する複数のポートを含む。スイッチ１５０はＰＣＩｅバスのポート数を拡張する。スイッチ１５０が省略され、記憶ドライブ１５１がＣＰＵ１３０Ａ及び１３０Ｂと直接接続されてもよい。

【0017】

記憶ドライブ１５１は、ホスト１０４が使用する記憶領域を提供する装置である。実施例１の記憶ドライブ１５１は、典型的にはＰＣＩｅバスを介してＣＰＵと通信を行い、ＮＶＭｅのプロトコルに準拠した処理を行うＮＶＭｅドライブである。なお、記憶ドライブ１５１にはＳＡＴＡドライブ等が含まれてもよい。

【0018】

例えば、可用性が高いデュアルポートＮＶＭｅＳＳＤを記憶ドライブ１５１として使用することができる。なお、記憶ドライブ１５１のプロトコルや通信路を限定するものでなく、記憶ドライブ１５１がＰＣＩｅバス以外の通信路で、複数のノード１１０のメモリの読み書きが可能であれば、Ｅｔｈｅｒｎｅｔ等の通信路であってもよい。

【0019】

ストレージシステム１００は、ホスト１０４に記憶領域を提供する。ストレージシステム１００は、複数のノード１１０を含むことができ、また、ドライブボックス１０１と接続する。図１は、例として、一つのノード１１０を示す。ノード１１０は、ストレージシステム１００の制御を行う装置であって、コントローラＡ（１２０Ａ）、コントローラＢ（１２０Ｂ）を含む。

【0020】

以下において、コントローラＡをコントローラ１２０Ａ、コントローラＢをコントローラ１２０Ｂと記す。図１の構成例においては、二つのコントローラ１２０Ａ、１２０Ｂがストレージシステム１００に含まれている。コントローラの数は、３以上でもよい。

【0021】

コントローラ１２０Ａは、ＣＰＵ１３０Ａ、メモリ１３１Ａ、コントローラ間の多機能インタフェース（インタフェース回路）１３２Ａ、及びホストインタフェース１３３Ａを含む。コントローラ１２０Ｂは、ＣＰＵ１３０Ｂ、メモリ１３１Ｂ、コントローラ間の多機能インタフェース（インタフェース回路）１３２Ｂ、及びホストインタフェース１３３Ｂを含む。

【0022】

以下において、コントローラ１２０Ａについて説明を行うが、同様の説明がコントローラ１２０Ｂに対して適用可能である。図２は、ＣＰＵ１３０Ａの構成例を示す。ＣＰＵ１３０Ａは、各種演算を行うプロセッサである。ＣＰＵ１３０Ａは、内部バスを介して互いに通信する、コア１４１、メモリコントローラ１４２及びバスコントローラ１４３を含む。本例において、バスコントローラは、ＰＣＩｅコントローラである。図２の構成例において、複数のコア１４１が実装されている。ＣＰＵ１３０Ａの構成要素それぞれの数は任意である。

【0023】

ＣＰＵ１３０Ａは、メモリ１３１Ａに格納されるプログラムを実行する。ＣＰＵ１３０Ａがプログラムに従って処理を実行することによって、特定の機能を実現する機能部として動作する。

【0024】

コア１４１は、演算処理を実行するハードウェアである。メモリコントローラ１４２は、ＣＰＵ１３０Ａとメモリ１３１Ａとの通信を制御する。ＰＣＩｅコントローラ１４３は、ルートコンプレックスであって、ＰＣＩｅバスを介してＣＰＵ１３０Ａと接続されるデバイスとの通信を制御する。ＰＣＩｅコントローラ１４３のポートには、ホストインタフェース１３３Ａ、多機能インタフェース１３２Ａ、及びスイッチ１５０が接続される。

【0025】

図１に戻って、メモリ１３１Ａは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性の記憶素子、並びに、ＮＡＮＤ Ｆｌａｓｈ、ＳＴＴ－ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＰＣＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ｍｅｍｏｒｙ）等の不揮発性の記憶素子の少なくともいずれかから構成される記憶装置である。メモリ１３１Ａには、ＣＰＵ１３０Ａが実行するプログラム及び各種情報を格納する記憶領域、及びホストデータ（ホストデータ）を一時的に格納する記憶領域が設定される。

【0026】

多機能インタフェース１３２Ａは、コントローラ間の通信のインタフェースである。多機能インタフェース１３２Ａは、ＰＣＩｅバスを介して、他のコントローラと接続する。後述するように、多機能インタフェース１３２Ａは、コントローラ１２０Ａ及び１２０Ｂのメモリ１３１Ａ及び１３１Ｂに直接アクセスする機能及びホストデータを圧縮及び伸長する機能を含む。

【0027】

ホストインタフェース１３３Ａは、ホスト１０４と接続するためのインタフェースである。ホストインタフェース１３３Ａは、Ｅｔｈｅｒｎｅｔアダプタ（Ｅｔｈｅｒｎｅｔは登録商標）、ＩｎｆｉｎｉＢａｎｄ、Ｈｏｓｔ Ｂｕｓアダプタ、及びＰＣＩ Ｅｘｐｒｅｓｓブリッジ等である。

【0028】

図１の構成例において、二つのコントローラ１２０Ａ、１２０Ｂそれぞれが、多機能インタフェース１３２Ａ、１３２Ｂを含む。多機能インタフェース１３２Ａ、１３２Ｂの一方のみが実装されていてもよい。

【0029】

図３は、多機能インタフェース１３２Ａ、１３２Ｂの構成例を模式的に示す。多機能インタフェース１３２Ａは、圧縮伸長演算部３２１Ａ、スイッチ３２２Ａ、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラ３２４Ａ、及びメモリ３２５Ａを含む。多機能インタフェース１３２Ｂは、圧縮伸長演算部３２１Ｂ、スイッチ３２２Ｂ、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラ３２４Ｂ、及びメモリ３２５Ｂを含む。

【0030】

スイッチ３２２Ａは、多機能インタフェース１３２Ａ内の他の構成要素、つまり、圧縮伸長演算部３２１Ａ、ＤＭＡコントローラ３２４Ａ及びメモリ３２５Ａに接続されている。また、スイッチ３２２Ａは、それが含まれるコントローラ１２０Ａ内のＣＰＵ１３０Ａに接続されており、さらに、他の多機能インタフェース１３２Ｂのスイッチ３２２Ｂに接続されている。

【0031】

スイッチ３２２Ｂは、多機能インタフェース１３２Ｂ内の他の構成要素、つまり、圧縮伸長演算部３２１Ｂ、ＤＭＡコントローラ３２４Ｂ及びメモリ３２５Ｂに接続されている。また、スイッチ３２２Ｂは、それが含まれるコントローラ１２０Ｂ内のＣＰＵ１３０Ｂに接続されており、さらに、他の多機能インタフェース１３２Ａのスイッチ３２２Ａに接続されている。

【0032】

異なるコントローラ１２０Ａ、１２０ＢのＣＰＵ１３０Ａ、１３０Ｂ及び二つの多機能インタフェース１３２Ａ、１３２Ｂ内の構成要素は、スイッチ３２２Ａ及び／又は３２２Ｂを介して通信することができる。スイッチ３２２Ａ、３２２Ｂは、本例において、ＰＣＩｅスイッチである。

【0033】

図３の構成例において、複数の圧縮伸長演算部３２１Ａ及び複数の圧縮伸長演算部３２１Ｂが実装され、圧縮処理又は伸長処理を並列に実行することができる。また、冗長化により、多機能インタフェース１３２Ａ、１３２Ｂの稼働を継続できる。なお、圧縮伸長演算部３２３Ａ又は３２３Ｂの実装数は一つでもよい。

【0034】

圧縮伸長演算部３２３Ａ及び３２３Ｂは、ホスト１０４から受信したホストデータの圧縮及び記憶ドライブ１５１から読み出された圧縮データの伸長処理を行う。圧縮伸長演算部３２３Ａ及び３２３Ｂは、任意の圧縮アルゴリズムを使用することができる。ホストデータの異なる属性に対して異なる圧縮アルゴリズムが提供されてもよい。圧縮データ及び伸長データは、メモリ３２５Ａ又は３２５Ｂに一時的に格納される。メモリ３２５Ａ及び３２５Ｂは、例えばＳＲＭＡ又はＤＲＡＭであってよい。

【0035】

ＤＭＡコントローラ３２４Ａは、スイッチ３２２Ａ又はスイッチ３２２Ａ及びスイッチ３２２Ｂを介して、二つのコントローラ１２０Ａ、１２０Ｂのメモリ１３１Ａ又は１３１Ｂにアクセスして、メモリ１３１Ａ、１３１Ｂ間でデータを転送する。同様に、ＤＭＡコントローラ３２ＢＡは、スイッチ３２２Ｂ又はスイッチ３２２Ｂ及びスイッチ３２２Ａを介して、メモリ１３１Ｂ又は１３１Ａにアクセスして、メモリ１３１Ａ、１３１Ｂ間でデータを転送する。つまり、ＤＭＡコントローラ３２４Ａ、３２４Ｂは、ＣＰＵ１３０Ａ及び１３０Ｂのコアの介在なく、二つのコントローラ１２０Ａ、１２０Ａのメモリ１３１Ａ、１３１Ｂ間でデータを転送する。

【0036】

図４は、ストレージシステム１００内で定義されるボリューム間のマッピングの例を示す。ストレージシステム１００は、非圧縮ボリューム３１０及び圧縮ボリューム３２０を管理する。非圧縮ボリューム３１０は、ホスト１０４に提供され、ホスト１０４からのアクセスを受け付ける。

【0037】

非圧縮ボリューム３１０に対して、アドレス空間（ＬＢＡ０空間）３０１が定義される。ＬＢＡは、Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｒｅｓｓを表す。ホスト１０４は、非圧縮ボリューム３１０及びアドレス空間３０１におけるアドレスを指定して、ストレージシステム１００へのホストデータの書き込み及び読み出しを行う。ホスト１０４から受信されるホストデータ及びホスト１０４に返すホストデータは、非圧縮の平文データ５００である。平文データ５００は、非圧縮ボリューム３１０に格納され、ホスト１０４に指定されたアドレス空間３０１におけるホスト１０４に指定されたアドレスが割り当てられる。

【0038】

図４の構成例において、平文データ５００は、圧縮伸長演算部３２１Ａ又は３２１Ｂにより圧縮されて、圧縮データ５０２に変換される。圧縮データ５０２は、１又は複数の記憶ドライブ１５１の媒体に格納される。

【0039】

圧縮ボリューム３２０は、記憶ドライブ１５１に格納される圧縮データ５０２を管理するために使用される。圧縮ボリューム３２０に対して、アドレス空間（ＬＢＡ１空間）３０２が定義される。圧縮データ５０２は、圧縮ボリューム３２０に格納され、アドレス空間３０２のアドレスが割り当てられる。圧縮ボリューム３２０のアドレスと、非圧縮ボリューム３１０のアドレスとの間のマッピングは、ボリューム間マッピング管理情報４００によって管理されている。

【0040】

図４の構成例において、複数の記憶ドライブ１５１がパリティグループ１５５を構成し、パリティグループ１５５のアドレスと圧縮ボリューム３２０のアドレスとは、不図示のマッピング管理情報により管理される。

【0041】

パリティグループは、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｓｋｓ）グループとも呼ばれる。パリティグループは、ホストデータに加えて、ホストデータから生成された冗長データを格納する。ホストデータ及び冗長データは複数の記憶ドライブ１５１に分散して格納することで、ホストデータを格納するいずれかの記憶ドライブ１５１が故障しても、ホストデータを復元することができる。

【0042】

ホスト１０４が、パリティグループ１５５に格納されている圧縮データ５０２を読み出す処理の流れの例を説明する。ホスト１０４は、非圧縮ボリューム３１０のアドレスを指定して、平文データ５００のリード要求をストレージシステム１００に送信する。ストレージシステム１００は、ボリューム間マッピング管理情報４００を参照して、指定されたアドレスに対応する圧縮ボリューム３２０のアドレスを特定する。

【0043】

ストレージシステム１００は、圧縮ボリューム３２０の特定されたアドレスの圧縮データ５０２をパリティグループ１５５から読み出し、メモリ１３１Ａ又は１３１Ｂに格納する。圧縮伸長演算部３２１Ａ又は３２１Ｂは、圧縮データ５０２を伸長し、平文データ５００に変換する。平文データ５００は、メモリ１３１Ａ又は１３１Ｂに格納される。ストレージシステム１００は、読み出された平文データ５００を、ホスト１０４に返す。

【0044】

図５は、パリティグループ１５５（複数の記憶ドライブ１５１）が与える物理アドレス空間（ＰＢＡ空間）３００、圧縮ボリューム３２０のアドレス空間３０２、及び非圧縮ボリューム３１０のアドレス空間３０１の関係を示す概略図である。図５は、例えば、圧縮データ５０２及び平文データ５００のアドレスを示す。

【0045】

ＰＢＡ空間３００における圧縮データ５０２の開始アドレス及び終了アドレスが、圧縮ボリューム３２０のアドレス空間３０２における圧縮データ５０２の開始アドレス及び終了アドレスに、それぞれ対応付けられる。圧縮ボリューム３２０のアドレス空間３０２における圧縮データ５０２の開始アドレス及び終了アドレスは、非圧縮ボリューム３１０のアドレス空間３０１の平文データ５００の開始アドレス及び終了アドレスに、それぞれ対応付けられる。上述のように、圧縮ボリューム３２０のアドレス空間３０２と非圧縮ボリューム３１０のアドレス空間３０１との間のマッピングは、ボリューム間マッピング管理情報４００により管理される。

【0046】

図６は、ストレージシステム１００のコントローラ１２０Ａにおける、メモリマップの概略図を示す。同様の説明は、コントローラ１２０Ｂに対して適用される。図６は、コントローラ１２０Ａが管理するメモリの物理アドレス空間を示す図である。物理アドレス空間は、ＤＲＡＭ空間２０１、予約空間２０２、及びＭＭＩＯ空間２０３を含む。

【0047】

予約空間２０２は、アクセスできないアドレス空間である。ＭＭＩＯ空間２０３は、ＩＯデバイスにアクセスするために使用されるアドレス空間である。コントローラ１２０Ａは、記憶ドライブ１５１からの予約空間２０２及びＭＭＩＯ空間２０３へのアクセス（書込み）を禁止するように管理する。

【0048】

ＤＲＡＭ空間２０１は、メモリ１３１Ａにアクセスするために使用されるアドレス空間である。ＤＲＡＭ空間２０１は、メモリ１３１Ａのコントロールデータ領域２１１、バッファ領域２１２、及びキャッシュ領域２１３がマップされたアドレス空間を含む。

【0049】

コントロールデータ領域２１１は、ストレージシステム１００を制御するためのプログラム及び情報を格納する記憶領域である。コントロールデータ領域２１１には、制御プログラム２２１及び制御情報２２２が格納される。

【0050】

制御プログラム２２１は、ストレージシステム１００の制御機能（ストレージ制御部）を実現するプログラムである。制御情報２２２は、ストレージシステム１００を制御するための情報である。制御情報２２２は、例えば、キャッシュディレクトリ、バッファデータ（一時データ）２３１を管理するためのデータ、キャッシュデータ２４１を管理するためのデータ、各種デバイスを制御するためのコマンド、及びコントローラ１２０Ａ、１２０Ｂ間で共有されるデータ等を含む。また、制御情報２２２は、ＲＡＩＤ構成を管理するためのデータ、ホスト１０４に提供する記憶領域と記憶ドライブ１５１との対応関係を管理するための情報を含む。

【0051】

キャッシュディレクトリは、例えば、サイズが６４ｋＢであるセグメントと呼ばれる単位で管理される。具体的には、セグメントの状態、ＬＲＵ情報、ＭＲＵ情報、ダーティ状態又はクリーン状態のいずれであるかを示すビットマップ、メモリ１３１Ａの物理アドレス等のリストとして管理される。

【0052】

バッファ領域２１２は、バッファデータ２３１を格納する記憶領域である。バッファデータ２３１は、ＩＯ処理が完了した後に破棄される。コントローラ１２０Ａは、記憶ドライブ１５１からのバッファ領域２１２へのアクセス（書込み）を許可するように管理する。

【0053】

キャッシュ領域２１３は、キャッシュデータ２４１を格納する記憶領域である。キャッシュデータ２４１には、ダーティ状態のキャッシュデータ２４１と、クリーン状態のキャッシュデータ２４１とが存在する。

【0054】

ダーティ状態のキャッシュデータ２４１は、メモリ１３１にのみ存在するデータである。クリーン状態のキャッシュデータ２４１は、記憶ドライブ１５１にデステージされたデータである。ダーティ状態のキャッシュデータ２４１は、記憶ドライブ１５１にデステージされた場合、クリーン状態のキャッシュデータ２４１として管理される。

【0055】

ストレージシステム１００のコントローラに障害が発生した場合、クリーン状態のキャッシュデータ２４１は、記憶ドライブ１５１から読み出すことによって復元できるが、ダーティ状態のキャッシュデータ２４１を障害が発生したコントローラから復元することは困難である。したがって、ダーティ状態のキャッシュデータ２４１は、複数のコントローラ１２０間で冗長化されている。ダーティ状態のキャッシュデータ２４１は、記憶ドライブ１５１にデステージされた後、冗長化構成を解除し、ダーティ状態からクリーン状態に遷移させることができる。

【0056】

図７は、ＣＰＵ１３０Ａ、１３０Ｂから、多機能インタフェース１３２Ａ、１３２Ｂに対する指示のフォーマット例を示す。ＣＰＵ１３０Ａ、１３０Ｂは、それぞれ、多機能インタフェース１３２Ａ、１３２Ｂのいずれに対しても指示を送信することができる。コマンド５３０は、複数の指示項目の内容を示す。図７は、コマンド５３０に含まれる指示項目の例を示すものであって、他の項目が含まれてもよく、一部の項目が省略されてもよい。

【0057】

コマンドＩＤ５３３は、コマンド５３０を識別するＩＤを示す。処理指示内容５３４は、多機能インタフェースに対して指示する処理の内容を示す。指示される処理の例は、データの圧縮、伸長、転送方法等である。

【0058】

転送元開始アドレス５３５は、転送する対象データが格納されているメモリ内の開始アドレスを示す。転送先開始アドレス０（５３６）は、対象データの転送先のメモリ内の開始アドレスを示す。転送先開始アドレス１（５３７）は、対象データの転送先のメモリ内の開始アドレスを示す。コマンド５３０は、転送先開始アドレス０（５３６）、転送先開始アドレス１（５３７）によって、二つの転送先を指定することができる。これにより、対象データが冗長化される。一つの転送先のみが指定されてもよい。転送長５３８は、転送元メモリ内での、対象データのデータ長を示す。

【0059】

圧縮アルゴリズム種別５３９は、対象データの圧縮アルゴリズムを指定する。圧縮アルゴリズムは、例えば、対象データの属性に応じて選択されてもよい。圧縮データ保証コードＩＤチェック指示５４０は、圧縮データ保証コードＩＤのチェックの要否を示す。圧縮データ保証コードＩＤの期待値５４１は、圧縮データ保証コードＩＤの期待値を示す。伸長データ保証コードＩＤ付与指示５４２は、伸長されたデータに対する保証コードＩＤの付与の要否を示す。伸長データ保証コードＩＤの種５４３は、伸長データ保証コードＩＤを生成するためのデータを示す。

【0060】

図８は、多機能インタフェース１３２Ａ、１３２Ｂから、ＣＰＵ１３０Ａ、１３０Ｂに対する応答のフォーマット例を示す。ＣＰＵからコマンド５３０を受けた多機能インタフェースは、指示処理の結果を示す応答５５０を、指示元のＣＰＵに返す。応答５５０は、複数の応答項目の内容を示す。図８は、応答５５０に含まれる応答項目の例を示すものであって、他の項目が含まれてもよく、一部の項目が省略されてもよい。

【0061】

コマンドＩＤ５５３は、応答５５０が対応するコマンド５３０のコマンドＩＤを示す。ステータス５５４は、コマンド５３０によって指示された処理の実行結果である状態を示す。ステータス５５４は、例えば、正常に処理を完了したことや、処理において発生したエラー等を示してもよい。

【0062】

以下において、ホスト１０４からのリード要求に応じた、ストレージシステム１００のリード動作を説明する。ホスト１０４からのリード要求に応じた２種類のリード動作がある。一つはストレートリード動作であり、もう一つはクロスリード動作である。ストレートリード動作は、ホスト１０４からリード要求を受けたコントローラ内で完結する。クロス動作は、通常のストレート動作に加え、コントローラ間データ転送が発生する。

【0063】

本明細書の実施形態において、多機能インタフェース１３２、１３２Ｂは、コントローラ１２０Ａ、１２０Ｂのメモリ１３１Ａ、１３１Ｂ間のデータ転送に加えて、データ伸長及び圧縮処理を行う。これにより、クロスリード動作の性能を向上することができる。

【0064】

図９は、ストレートリード動作におけるホストデータの流れを示す。図９に示すストレートリード動作の例において、コントローラ１２０Ａは、ホスト１０４からリード要求を受け取る。また、コントローラ１２０Ａは、リード要求先の非圧縮ボリューム３１０のオーナ権を有している。オーナ権を有するコントローラが、非圧縮ボリューム３１０に対応する圧縮ボリューム３２０を管理し、圧縮データの記憶ドライブ１５１への書き込み及び読み出しを行う。

【0065】

コントローラ１２０ＡのＣＰＵ１３０Ａは、ホストインタフェース１３３Ａを介して、ホスト１０４から非圧縮ボリューム３１０に対するリード要求を受信する。ＣＰＵ１３０Ａは、ボリューム間マッピング管理情報４００を参照して、リード要求が指定するアドレスに対応する、圧縮ボリューム３２０のアドレスを決定する。

【0066】

ＣＰＵ１３０Ａは、圧縮ボリューム３２０のアドレスに対応する記憶ドライブ１５１のアドレスから、圧縮データ５０２を、スイッチ１５０を介して読み出し、メモリ１３１Ａのバッファ領域２１２に格納する。圧縮データ５０２は、ＣＰＵ１３０ＡのＰＣＩｅコントローラ１４３及びメモリコントローラ１４２を介して、記憶ドライブ１５１からメモリ１３１Ａに転送される（Ｔ１００）。圧縮データ５０２をバッファ領域に格納することでメモリの利用効率を高めることができる。

【0067】

次に、ＣＰＵ１３０Ａは、多機能インタフェース１３２Ａに対して、圧縮データ５０２の伸長を指示する。コマンド５３０は、圧縮データ５０２が格納されているアドレスと、伸長された平文データ５００を格納するキャッシュ領域２１３のアドレスを指定する。コマンド５３０は、コントロールデータ領域２１１を介して送受信される。

【0068】

多機能インタフェース１３２Ａは、メモリ１３１Ａから圧縮データ５０２を読み出し、伸長処理を行って平文データ５００に変換する。多機能インタフェース１３２Ａは、平文データ５００を、メモリ１３１Ａの指定されたアドレスに転送する。このように、圧縮データ５０２がメモリ１３１Ａから多機能インタフェース１３２Ａに転送され、さらに、平文データ５００が多機能インタフェース１３２Ａからメモリ１３１Ａに転送される（Ｔ１０１）。多機能インタフェース１３２Ａを利用することで、ストレージシステム内のデータ転送量を低減することができる。

【0069】

具体的には、多機能インタフェース１３２ＡのＤＭＡコントローラ３２４Ａは、多機能インタフェース１３２Ａのスイッチ３２２Ａ並びにＣＰＵ１３０ＡのＰＣＩｅコントローラ１４３及びメモリコントローラ１４２を介して、メモリ１３１Ａから指定された圧縮データ５０２を読み出す。圧縮データ５０２は、多機能インタフェース１３２Ａのメモリ３２５Ａに格納される。

【0070】

圧縮伸長演算部３２１Ａは、メモリ３２５Ａ内の圧縮データを伸長して平文データ５００を生成し、メモリ３２５Ａに格納する。ＤＭＡコントローラ３２４Ａは、スイッチ３２２Ａ並びにＰＣＩｅコントローラ１４３及びメモリコントローラ１４２を介して、平文データ５００を１３１Ａの指定されたアドレスに書き込む。多機能インタフェース１３２Ａは、コマンド５３０に対する応答５５０を、コントロールデータ領域２１１を介してＣＰＵ１３０Ａに返す。

【0071】

応答５５０を受信したＣＰＵ１３０Ａは、キャッシュ領域２１３に格納されている平文データ５００を読み出す。ＣＰＵ１３０Ａは、ホストインタフェース１３３Ａを介して、平文データ５００をホスト１０４に返す。

【0072】

図１０は、クロスリード動作におけるホストデータの流れを示す。図１０に示すクロスリード動作の例において、コントローラ１２０Ａは、ホスト１０４からリード要求を受け取り、ホストデータをホスト１０４に返す。コントローラ１２０Ｂは、リード要求先の非圧縮ボリューム３１０のオーナ権を有している。オーナ権を有するコントローラ１２０Ｂは、非圧縮ボリューム３１０に対応する圧縮ボリューム３２０を管理し、圧縮データの記憶ドライブ１５１への書き込み及び読み出しを行う。

【0073】

コントローラ１２０ＡのＣＰＵ１３０Ａは、ホストインタフェース１３３Ａを介して、ホスト１０４から非圧縮ボリューム３１０に対するリード要求を受信する。ＣＰＵ１３０Ａは、受信したリード要求を、多機能インタフェース１３２Ａ、１３２Ｂを介して、コントローラ１２０ＢのＣＰＵ１３０Ｂに転送する。

【0074】

ＣＰＵ１３０Ｂは、ボリューム間マッピング管理情報４００を参照して、リード要求が指定するアドレスに対応する、圧縮ボリューム３２０のアドレスを決定する。ＣＰＵ１３０Ｂは、圧縮ボリューム３２０のアドレスに対応する記憶ドライブ１５１のアドレスから、圧縮データ５０２を、スイッチ１５０を介して読み出し、メモリ１３１Ｂのバッファ領域２１２に格納する。圧縮データ５０２は、ＣＰＵ１３０ＢのＰＣＩｅコントローラ１４３及びメモリコントローラ１４２を介して、記憶ドライブ１５１からメモリ１３１Ｂに転送される（Ｔ１００）。

【0075】

次に、ＣＰＵ１３０Ｂは、多機能インタフェース１３２Ｂに対して、圧縮データ５０２の伸長を指示する。コマンド５３０は、圧縮データ５０２が格納されているメモリ１３１Ｂ内のアドレスと、伸長された平文データ５００を格納するメモリ１３１Ａ内のキャッシュ領域２１３のアドレスを指定する。

【0076】

多機能インタフェース１３２Ｂは、メモリ１３１Ｂから圧縮データ５０２を読み出し、伸長処理を行って平文データ５００に変換する。多機能インタフェース１３２Ｂは、平文データ５００を、メモリ１３１Ａの指定されたアドレスに転送する。このように、圧縮データ５０２がメモリ１３１Ｂから多機能インタフェース１３２Ｂに転送され、さらに、平文データ５００が多機能インタフェース１３２Ｂからメモリ１３１Ａに転送される（Ｔ１０１）。

【0077】

図１１は、図１０に示すデータの流れＴ１０１の詳細を示す。多機能インタフェース１３２ＢのＤＭＡコントローラ３２４Ｂは、多機能インタフェース１３２Ｂのスイッチ３２２Ｂ、並びに、ＣＰＵ１３０ＢのＰＣＩｅコントローラ１４３及びメモリコントローラ１４２を介して、メモリ１３１Ｂから指定された圧縮データ５０２を読み出す。圧縮データ５０２は、多機能インタフェース１３２Ｂのメモリ３２５Ｂに格納される。

【0078】

圧縮伸長演算部３２１Ｂは、メモリ３２５Ｂ内の圧縮データを伸長して平文データ５００を生成し、メモリ３２５Ｂに格納する。ＤＭＡコントローラ３２４Ｂは、スイッチ３２２Ｂ、多機能インタフェース１３２Ａのスイッチ３２２Ａ、並びにＣＰＵ１３０ＡのＰＣＩｅコントローラ１４３及びメモリコントローラ１４２を介して、平文データ５００を１３１Ａの指定されたアドレスに書き込む。多機能インタフェース１３２Ｂは、コマンド５３０に対する応答５５０を、ＣＰＵ１３０Ｂに返す。

【0079】

図１０に戻って、応答５５０を受信したＣＰＵ１３０Ｂは、ＣＰＵ１３０Ａに対して、転送されたリード要求に対する応答を返す。応答を受信したＣＰＵ１３０Ａは、メモリ１３１Ａのキャッシュ領域２１３に格納されている平文データ５００を読み出す。ＣＰＵ１３０Ａは、ホストインタフェース１３３Ａを介して、平文データ５００をホスト１０４に返す。

【0080】

上述のように、多機能インタフェース１３２Ａ、１３２Ｂは、コントローラ間パスの経路上に、設置されている。多機能インタフェース１３２Ａ、１３２Ｂは、コントローラ間接続インタフェースであるスイッチ３２２Ａ、３２２Ｂに加えて、圧縮伸長演算部３２１Ａ、３２１Ｂ及びＤＭＡコントローラ３２４Ａ、３２４Ｂを搭載している。これにより、クロスリード動作におけるメモリアクセス量を低減することができる。また、コントローラ間パスのＤＭＡコントローラがデータ転送を行うことで、ＰＣＩｅ ｔｏ Ｍｅｍｏｒｙ転送によりデータ転送処理を伸長処理と共に実現でき、Ｐｅｅｒ ｔｏ Ｐｅｅｒ転送の制約を避けることができる。

【0081】

図１２は、ホスト１０４からのリード要求に応じたストレージシステム１００のリード動作例を示すフローチャートである。コントローラ１２０Ａがホスト１０４からリード要求を受信したものとする。コントローラ１２０Ａは、ホスト１０４からリード要求を受信する（Ｓ１０１）。

【0082】

ＣＰＵ１３０Ａは、リード要求により指定されたホストデータのヒットミス判定を行う（Ｓ１０２）。つまり、ＣＰＵ１３０Ａは、ホストデータが、メモリ１３１Ａ又はメモリ１３１Ｂのキャッシュ領域２１３に格納されているか判定する。メモリ１３１Ａ及び１３１Ｂの制御情報２２２は、メモリ１３１Ａ及び１３１Ｂ双方のキャッシュ領域２１３の管理情報を含む。

【0083】

指定されたホストデータが、メモリ１３１Ａ及び１３１Ｂいずれかのキャッシュ領域２１３に格納されている場合（Ｓ１０３：ＮＯ）、ＣＰＵ１３０Ａは、キャッシュ領域２１３に格納されているキャッシュデータを、ホスト１０４に応答する（Ｓ１１４）。ホストデータが、メモリ１３１Ａに格納されている場合、ＣＰＵ１３０Ａは、メモリ１３１Ａからホストデータを読み出して、ホスト１０４に返す。

【0084】

ホストデータが、メモリ１３１Ｂに格納されている場合、ＣＰＵ１３０Ａは、ＣＰＵ１３０Ｂに対して、ホストデータの転送を指示する。ＣＰＵ１３０Ｂは、多機能インタフェース１３２Ｂに対して、メモリ１３１Ｂのホストデータをメモリ１３１Ａに転送することを指示する。多機能インタフェース１３２ＢのＤＭＡコントローラ３２４Ｂは、メモリ１３１Ｂのホストデータをメモリ１３１Ａに転送する。ホストデータの転送は、多機能インタフェース１３２Ａが実行してもよい。ＣＰＵ１３０Ａは、メモリ１３１Ａからホストデータを読み出して、ホスト１０４に返す。

【0085】

指定されたホストデータが、いずれのキャッシュ領域にも格納されていない場合（Ｓ１０３：ＹＥＳ）、ＣＰＵ１３０Ａは、指定された非圧縮ボリュームのオーナ件を有するコントローラを判定する（Ｓ１０４）。

【0086】

コントローラ１２０Ａがオーナ件を有する場合（Ｓ１０４：ＹＥＳ）、ＣＰＵ１３０Ａは、メモリ１３１Ａのバッファ領域２１２に、指定された圧縮データを格納するための領域を予約する（Ｓ１０５）。さらに、ＣＰＵ１３０Ａは、記憶ドライブ１５１に対して、メモリ１３１Ａのバッファ領域２１２の予約した領域に圧縮データを格納する（圧縮データステージング）ことを要求する（Ｓ１０６）。

【0087】

次に、ＣＰＵ１３０Ａは、メモリ１３１Ａのキャッシュ領域２１３に、平文データを格納するための領域を予約する（Ｓ１０７）。ＣＰＵ１３０Ａは、多機能インタフェース１３２Ａに、圧縮データが格納されているバッファ領域２１２のアドレス及び伸長データを格納するキャッシュ領域２１３のアドレスを指定して、圧縮データの伸長を指示する（Ｓ１０８）。

【0088】

多機能インタフェース１３２ＡのＤＭＡコントローラ３２４Ａは、バッファ領域２１２から圧縮データ読み出し、圧縮伸長演算部３２１Ａは圧縮データを伸長して平文データを生成する。ＤＭＡコントローラ３２４Ａは、キャッシュ領域２１３の指定されたアドレスに、平文データを転送する。ＣＰＵ１３０Ａは、キャッシュ領域２１３に格納されている平文データを、ホスト１０４に応答する（Ｓ１１４）。

【0089】

ステップＳ１０４において、ホスト１０４から指定された非圧縮ボリュームのオーナ件が、コントローラ１２０Ａと異なるコントローラ、本例においてコントローラ１２０により保持されている場合、フローはＳ１０９に進む。

【0090】

ステップＳ１０９において、ＣＰＵ１３０Ａは、コントローラ１２０ＢのＣＰＵ１３０Ｂに、ホスト１０４から受信したリード要求を転送して、ホストデータ（平文データ）を転送することを指示する。

【0091】

ＣＰＵ１３０Ｂは、圧縮データを格納するための領域を、コントローラ１２０Ｂのメモリ１３１Ｂのバッファ領域２１２に予約する（Ｓ１１０）。さらに、ＣＰＵ１３０Ｂは、記憶ドライブ１５１に対して、メモリ１３１Ｂのバッファ領域２１２の予約した領域に圧縮データを格納する（圧縮データステージング）ことを要求する（Ｓ１１１）。

【0092】

ＣＰＵ１３０Ｂは、ＣＰＵ１３０Ａに対して、平文データの転送先アドレスの通知を依頼する。ＣＰＵ１３０Ａは、平文データを格納するための領域を、コントローラ１２０Ａのメモリ１３１Ａのキャッシュ領域２１３に予約する（Ｓ１１２）。予約された領域のアドレスが、平文データの転送先アドレスとして、ＣＰＵ１３０ＡからＣＰＵ１３０Ｂに通知される。

【0093】

ＣＰＵ１３０Ｂは、コントローラ１２０Ｂの多機能インタフェース１３２Ｂに、圧縮データが格納されているメモリ１３１Ｂのバッファ領域２１２のアドレス及び伸長データを格納するメモリ１３１Ａのキャッシュ領域２１３のアドレスを指定して、圧縮データの伸長を指示する（Ｓ１１３）。ＣＰＵ１３０Ｂが、多機能インタフェース１３２Ｂを制御することで、短時間で指示を伝達できることと、多機能インタフェース１３２Ａによるスイッチ３２２Ｂを跨いだメモリリードを回避することでコントローラ間の障害伝搬を抑止する効果を期待する。

【0094】

多機能インタフェース１３２ＢのＤＭＡコントローラ３２４Ｂは、メモリ１３１Ｂのバッファ領域２１２から圧縮データ読み出し、圧縮伸長演算部３２１Ｂは圧縮データを伸長して平文データを生成する。ＤＭＡコントローラ３２４Ｂは、メモリ１３１Ａのキャッシュ領域２１３の指定されたアドレスに、平文データを転送する。ＣＰＵ１３０Ａは、メモリ１３１Ａのキャッシュ領域２１３に格納されている平文データを、ホスト１０４に応答する（Ｓ１１４）。

【0095】

図１３は、図１２のフローチャートにおけるステップＳ１０８内の処理の詳細を示すシーケンス図である。ステップＳ２０１において、ＣＰＵ１３０Ａは、メモリ１３１Ａのコントロールデータ領域２１１に、多機能インタフェース１３２Ａの圧縮伸長演算部３２１Ａに処理を指示するためのコマンドを作成する。

【0096】

ステップＳ２０２において、ＣＰＵ１３０Ａは、多機能インタフェース１３２Ａのレジスタを操作して、メモリ１３１Ａ上に作成したコマンドの読み取りを指示する。具体的には、ＣＰＵ１３０Ａは、多機能インタフェース１３２Ａのレジスタに、コマンドが格納されているメモリアドレスと実行させたいコマンド数を格納し、レジスタキックする。

【0097】

ステップＳ２０３において、指示を受けた多機能インタフェース１３２Ａは、ＤＭＡコントローラ３２４Ａによって、メモリ１３１Ａのコントロールデータ領域２１１からコマンドを読み取る。ステップＳ２０４において、ＤＭＡコントローラ３２４Ａは、コマンドの内容に従って、メモリ１３１Ａから圧縮データを読み出し、多機能インタフェース１３２Ａのメモリ３２５Ａに格納する。圧縮伸長演算部３２１Ａは、圧縮データを伸長して平文データを生成し、メモリ３２５Ａに格納する。ＤＭＡコントローラ３２４Ａは、平文データを、コマンドに指定されたメモリ１３１Ａのキャッシュ領域２１３内のアドレスに出力する。

【0098】

ステップＳ２０５において、多機能インタフェース１３２Ａは、ＤＭＡコントローラ３２４Ａによって、コマンドに対する応答（成功または失敗を示す）を、メモリ１３１Ａのコントロールデータ領域２１１に出力する。応答を出力する前に、割り込みなどを使ってＣＰＵ１３０Ａに通知してもよい。ステップＳ２０６において、ＣＰＵ１３０Ａは、メモリ１３１Ａのコントロールデータ領域２１１から応答を読み取り、コマンド実行結果を確認する。

【0099】

図１４は、図１２のフローチャートにおけるステップＳ１１３内の処理の詳細を示すシーケンス図である。ステップＳ２５１において、コントローラ１２０ＢのＣＰＵ１３０Ｂは、コントローラ１２０ＡのＣＰＵ１３０Ａに、伸長データの転送先アドレスの通知を要求するメッセージを、コントローラ１２０Ａのメモリ１３１Ａのコントロールデータ領域２１１に書き込む。

【0100】

ステップＳ２５２において、ＣＰＵ１３０Ａは、メモリ１３１Ａのコントロールデータ領域２１１上のメッセージを受領する。ステップＳ２５３において、ＣＰＵ１３０Ａは、伸長データの格納先アドレスを示すメッセージを、コントローラ１２０Ｂのメモリ１３１Ｂのコントロールデータ領域２１１に書き込む。ステップＳ２５４において、コントローラ１２０ＢのＣＰＵ１３０Ｂは、ポーリングで、メモリ１３１Ｂのコントロールデータ領域２１１上のメッセージを受領する。

【0101】

ステップＳ２５５において、ＣＰＵ１３０Ｂは、メモリ１３１Ｂのコントロールデータ領域２１１上に、多機能インタフェース１３２Ｂに処理を指示すいるためのコマンドを作成する。

【0102】

ステップＳ２５６において、ＣＰＵ１３０Ｂは、多機能インタフェース１３２Ｂのレジスタを操作して、メモリ１３１Ｂ上に作成したコマンドを多機能インタフェース１３２Ｂに読み取らせる。具体的には、ＣＰＵ１３０Ｂは、多機能インタフェース１３２Ｂのレジスタにコマンドが格納されているメモリアドレスと実行させたいコマンド数を格納し、レジスタキックする。

【0103】

ステップＳ２５７において、指示を受けた多機能インタフェース１３２Ｂは、ＤＭＡコントローラ３２４Ｂによって、メモリ１３１Ｂのコントロールデータ領域２１１からコマンドを読み取る。ステップＳ２５８において、ＤＭＡコントローラ３２４Ａは、コマンドの内容に従って、メモリ１３１Ｂから圧縮データを読み出し、多機能インタフェース１３２Ｂのメモリ３２５Ｂに格納する。圧縮伸長演算部３２１Ｂは、圧縮データを伸長して平文データを生成し、メモリ３２５Ｂに格納する。ＤＭＡコントローラ３２４Ｂは、平文データを、コマンドに指定されたメモリ１３１Ａのキャッシュ領域２１３内のアドレスに出力する。

【0104】

ステップＳ２５９において、多機能インタフェース１３２Ｂは、ＤＭＡコントローラ３２４Ｂによって、コマンドに対する応答（成功または失敗を示す）を、メモリ１３１Ｂのコントロールデータ領域２１１に出力する。応答を出力する前に、割り込みなどを使ってＣＰＵ１３０Ｂに通知してもよい。ステップＳ２６０において、ＣＰＵ１３０Ｂは、メモリ１３１Ｂのコントロールデータ領域２１１から応答を読み取り、コマンド実行結果を確認する。

【0105】

ステップＳ２６１において、ＣＰＵ１３０Ｂは、多機能インタフェース１３２Ｂによる伸長後データの転送が完了した内容のメッセージを、コントローラ１２０Ａのメモリ１３１Ａのコントロールデータ領域２１１にライトして通知する。ステップＳ２６２において、コントローラ１２０ＡのＣＰＵ１３０Ａは、ポーリングでメモリ１３１上のメッセージを受領する。

【実施例0106】

以下において、本明細書の他の実施例を説明する。以下において、主に実施例１との相違点を説明する。本実施例は、クロスリード動作において、コントローラの負荷に基づいて伸長処理を実行する多機能インタフェースを選択する。これにより、クロスリード動作における性能を向上できる。

【0107】

図１５は、クロスリード動作において、多機能インタフェース１３２Ａが圧縮データの伸長を行う場合のデータの流れを示す。上述のように、伸長処理を実行する多機能インタフェースは、二つの多機能インタフェース１３２Ａ、１３２Ｂから選択される。多機能インタフェース１３２Ｂが選択された場合、多機能インタフェース１３２Ｂが圧縮データを伸長する。

【0108】

図１６は、ホスト１０４からのリード要求に応じたストレージシステム１００のリード動作例を示すフローチャートである。図１２に示すフローチャートと比較して、ステップＳ１０９の前にステップＳ１３１が挿入されている。また、ステップＳ１１３に代えて、ステップＳ１３２が実行される。

【0109】

ステップＳ１３１において、ＣＰＵ１３０Ａは、ＣＰＵ１３０Ｂの負荷に基づき、メモリ１３１Ｂに格納されている圧縮データの伸長及び伸長された平文データのメモリ１３１Ａへの転送を実行する多機能インタフェースを選択する。ステップＳ１３１の詳細は、図１７を参照して後述する。

【0110】

ステップＳ１３２において、ＣＰＵ１３０Ｂは、ステップＳ１３１で選択された多機能インタフェースに、圧縮データの格納アドレス及び伸長データの格納アドレスを指定して、圧縮データの伸長を指示する。具体的には、圧縮データが格納されているメモリ１３１Ｂのバッファ領域２１２のアドレス及び伸長データを格納するメモリ１３１Ａのキャッシュ領域２１３のアドレスが指定される。指示を受けた多機能インタフェースが、メモリ１３１Ｂから圧縮データを読み出し、伸長により平文データを生成して、メモリ１３１Ａに転送する。

【0111】

図１７は、図１６のフローチャートにおけるステップＳ１３１の詳細を示すフローチャートである。まず、コントローラ１２０Ａが、コントローラ１２０Ｂに負荷情報の伝達を依頼する（Ｓ１５１）。コントローラ１２０Ｂが、負荷情報を取得し、コントローラ１２０Ａに応答する（Ｓ１５２）。コントローラ１２０Ｂは、ＣＰＵレジスタと圧縮伸長演算部レジスタから、それぞれの負荷情報を読み取ることができる。ＣＰＵ１３０Ａ、１３０Ｂ、並びに、圧縮伸長演算部３２１Ａ、３２１Ｂは、自装置の負荷を監視し、その情報をレジスタに格納する。

【0112】

次に、コントローラ１２０Ａが、コントローラ１２０Ｂから、コントローラ１２０Ｂの負荷情報を受領する（Ｓ１５３）。一例において、ＣＰＵ１３０Ｂ及び圧縮伸長演算部３２１Ｂの負荷情報を取得する。

【0113】

コントローラ１２０Ａは、コントローラ１２０Ｂの圧縮伸長演算部３２１Ｂの稼働率が予め設定されている閾値を超えているか判定する（Ｓ１５４）。圧縮伸長演算部３２１Ｂの稼働率が閾値を超えている場合（Ｓ１５４：ＹＥＳ）、コントローラ１２０Ａは、多機能インタフェース１３２Ａを使用すると判定する（Ｓ１５７）。

【0114】

圧縮伸長演算部３２１Ｂの稼働率が閾値以下である場合（Ｓ１５４：ＮＯ）、コントローラ１２０Ａは、コントローラ１２０ＢのＣＰＵ１３０Ｂの稼働率が予め設定されている閾値を超えているか判定する（Ｓ１５５）。ＣＰＵ１３０Ｂの稼働率が閾値を超えている場合（Ｓ１５５：ＹＥＳ）、コントローラ１２０Ａは、多機能インタフェース１３２Ａを使用すると判定する（Ｓ１５７）。

【0115】

ＣＰＵ１３０Ｂの稼働率が閾値以下である場合（Ｓ１５５：ＮＯ）、コントローラ１２０Ａは、ＣＰＵ１３０Ｂ内のＰＣＩｅ流量が予め設定されている閾値を超えているか判定する（Ｓ１５６）。この情報は、ＣＰＵ１３０Ｂのレジスタから取得される。ＣＰＵ１３０Ｂ内のＰＣＩｅ流量が閾値を超えている場合（Ｓ１５６：ＹＥＳ）、コントローラ１２０Ａは、多機能インタフェース１３２Ａを使用すると判定する（Ｓ１５７）。

【0116】

ＣＰＵ１３０ＢＢ内のＰＣＩｅ流量が閾値以下である場合（Ｓ１５６：ＮＯ）、コントローラ１２０Ａは、多機能インタフェース１３２Ｂを使用すると判定する（Ｓ１５８）。上記処理により、ホスト１０４からのリード要求に対する処理の負荷をよりて適切に動的に分散することができる。

【0117】

図１８は、図１６のフローチャートのステップＳ１３１において多機能インタフェース１３２Ａが選択された場合の、ステップＳ１３２内の処理の詳細を示すシーケンス図である。以下の説明において、多機能インタフェース１３２Ａが、圧縮データを伸長する。

【0118】

ステップＳ２７１において、コントローラ１２０ＡのＣＰＵ１３０Ａは、コントローラ１２０Ｂのメモリ１３１Ｂにメッセージをライトして、ＣＰＵ１３０Ｂに伸長前データの転送先アドレスを通知するよう依頼する。

【0119】

ステップＳ２７２において、コントローラ１２０ＢのＣＰＵ１３０Ｂは、ポーリングによってメモリ１３１Ｂ上のメッセージを受領する。ステップＳ２７３において、ＣＰＵ１３０Ｂは、コントローラ１２０Ａのメモリ１３１Ａにメッセージをライトして、伸長前データの格納先アドレスを通知する。

【0120】

ステップＳ２７４において、コントローラ１２０ＡのＣＰＵ１３０Ａは、ポーリングでメモリ１３１Ａ上のメッセージを受領する。ステップＳ２７５において、ＣＰＵ１３０Ａは、メモリ１３１Ａ上に、多機能インタフェース１３２Ａの圧縮伸長演算部３２１Ａの処理を指示するためのコマンドを作成する。

【0121】

ステップＳ２７６において、ＣＰＵ１３０Ａは、多機能インタフェース１３２Ａのレジスタを操作して、メモリ１３１Ａ上に作成したコマンドの読みとりを指示する。具体的には、ＣＰＵ１３０Ａは、多機能インタフェース１３２Ａのレジスタに、コマンドが格納されているメモリアドレスと実行させたいコマンド数を格納し、レジスタキックする。ステップＳ２７７において、指示を受けた多機能インタフェース１３２Ａは、メモリ１３１Ａ上のコマンドを読み取る。

【0122】

ステップＳ２７８において、多機能インタフェース１３２Ａは、コマンドに従って、コントローラ１２０Ｂのメモリ１３１Ｂから伸長前データを読み出し、伸長後データをコントローラ１２０Ａのメモリ１３１Ａに出力する。

【0123】

ステップＳ２７９において、多機能インタフェース１３２Ａは、処理結果（成功または失敗）を、コントローラ１２０Ａのメモリ１３１Ａ上に出力する。メモリ１３１Ａに出力する前に割り込みなどを使ってＣＰＵに通知してもよい。

【0124】

ステップＳ２８０において、コントローラ１２０ＡのＣＰＵ１３０Ａは、メモリ１３１Ａ上の出力結果を読み取り、コマンド実行結果を確認する。ステップＳ２８１において、ＣＰＵ１３０Ａは、多機能インタフェース１３２Ａによる伸長前データの転送が完了した内容のメッセージをコントローラ１２０Ｂのメモリ１３１Ｂにライトして、通知する。ステップＳ２８２において、コントローラ１２０ＢのＣＰＵ１３０Ｂは、ポーリングによってメモリ１３１Ｂ上のメッセージを受領する。

【0125】

上記例と異なり、多機能インタフェース１３２Ｂが圧縮データの伸長処理を実行する場合、図１４を参照して説明したように、コントローラ１２０ＢのＣＰＵ１３０Ｂが、多機能インタフェース１３２Ｂに対して圧縮データの伸長を指示する。当該指示は、圧縮データの格納アドレス及び伸長データの出力先アドレスを指定する。上記負荷についての判定は、圧縮演算部又はＣＰＵの一方のみについて実行されてもよい。

【0126】

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。また、例えば、上記した実施例は本発明を分かりやすく説明するために構成を詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施例の構成の一部について、他の構成に追加、削除、置換することが可能である。

【0127】

集積回路で設計する等によりハードウェアで実現してもよい。また、本発明は、実施例の機能を実現するソフトウェアのプログラムコードによっても実現できる。この場合、プログラムコードを記録した記憶媒体をコンピュータに提供し、そのコンピュータが備えるプロセッサが記憶媒体に格納されたプログラムコードを読み出す。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施例の機能を実現することになり、そのプログラムコード自体、及びそれを記憶した記憶媒体は本発明を構成することになる。このようなプログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、光ディスク、光磁気ディスク、ＣＤ－Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどが用いられる。

【0128】

また、本実施例に記載の機能を実現するプログラムコードは、例えば、アセンブラ、Ｃ／Ｃ＋＋、ｐｅｒｌ、Ｓｈｅｌｌ、ＰＨＰ、Ｐｙｔｈｏｎ、Ｊａｖａ（登録商標）等の広範囲のプログラム又はスクリプト言語で実装できる。さらに、実施例の機能を実現するソフトウェアのプログラムコードを、ネットワークを介して配信することによって、それをコンピュータのハードディスクやメモリ等の記憶手段又はＣＤ－ＲＷ、ＣＤ－Ｒ等の記憶媒体に格納し、コンピュータが備えるプロセッサが当該記憶手段や当該記憶媒体に格納されたプログラムコードを読み出して実行するようにしてもよい。

【0129】

上述の実施例において、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。全ての構成が相互に接続されていてもよい。