特開 2023-68447 電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023068447

(43)【公開日】2023-05-17

(54)【発明の名称】電界効果トランジスタ

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230510BHJP

   H01L 29/12 20060101ALI20230510BHJP

   H01L 21/336 20060101ALI20230510BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652T

H01L29/78 652J

H01L29/78 658K

H01L29/78 652F

H01L29/78 652K

H01L29/78 653A

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021179582

(22)【出願日】2021-11-02

(71)【出願人】

【識別番号】515277942

【氏名又は名称】株式会社ノベルクリスタルテクノロジー

(71)【出願人】

【識別番号】308035117

【氏名又は名称】株式会社イオンテクノセンター

(74)【代理人】

【識別番号】110002583

【氏名又は名称】弁理士法人平田国際特許事務所

(72)【発明者】

【氏名】三井田 高

(72)【発明者】

【氏名】倉知 郁生

(72)【発明者】

【氏名】名倉 宙志

(72)【発明者】

【氏名】佐々木 公平

(57)【要約】

【課題】トレンチ構造を利用した電界効果トランジスタであって、より高い耐圧を有する電界効果トランジスタを提供する。
【解決手段】一実施の形態として、酸化ガリウム系半導体からなる第１のｎ型半導体層１０と、Ｓｉからなる第２のｎ型半導体層１１と、トレンチ１２ａ、１２ｂ内に埋め込まれたｐ型半導体部１４ａ、１４ｂと、第２のｎ型半導体層１１のトレンチ間領域１３の上面の表層の一部に設けられたｎ型領域１５ａ、１５ｂと、トレンチ間領域１３にｎ型領域１５ａ、１５ｂを囲むように設けられたｐ型領域１６ａ、１６ｂと、トレンチ間領域１３上にゲート絶縁膜１８を介して設けられたゲート電極１７と、ｎ型領域１５ａ、１５ｂ及びｐ型半導体部１４ａ、１４ｂに接続されたソース電極２０と、第１のｎ型半導体層１０に接続されたドレイン電極２１と、を備えた、電界効果トランジスタ１を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

酸化ガリウム系半導体からなる第１のｎ型半導体層と、
前記第１のｎ型半導体層上に設けられた、Ｓｉからなる第２のｎ型半導体層と、
前記第２のｎ型半導体層の上面から前記第１のｎ型半導体層まで達するトレンチ内に埋め込まれたｐ型半導体部と、
前記第２のｎ型半導体層の前記トレンチに両側から挟まれたトレンチ間領域の上面の表層の一部に設けられたｎ型領域と、
前記トレンチ間領域に前記ｎ型領域を囲むように設けられたｐ型領域と、
前記トレンチ間領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ｎ型領域及び前記ｐ型半導体部に接続されたソース電極と、
前記第１のｎ型半導体層に接続されたドレイン電極と、
を備えた、電界効果トランジスタ。

【請求項2】

前記ｐ型半導体部がｐ型の酸化物半導体からなる、
請求項１に記載の電界効果トランジスタ。

【請求項3】

前記ｐ型の酸化物半導体がｐ型のＮｉＯである、
請求項２に記載の電界効果トランジスタ。

【請求項4】

前記トレンチ間領域の幅が、０．５μｍ以上、２．０μｍ以下である、
請求項１～３のいずれか１項に記載の電界効果トランジスタ。

【請求項5】

前記トレンチが、前記第１のｎ型半導体層の上面より０．５μｍ以上深い、
請求項１～４のいずれか１項に記載の電界効果トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電界効果トランジスタに関する。

【背景技術】

【0002】

従来、接合させたＧａ_２Ｏ_３基板とＳｉ基板を半導体層として用いた、トレンチゲート構造を有する電界効果トランジスタが知られている（特許文献１参照）。このようなトレンチゲート構造を有する電界効果トランジスタにおいては、電界が集中するトレンチの底をＧａ_２Ｏ_３のような絶縁破壊電界強度の高い材料からなる層に設けることにより、素子の耐圧を高めることができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６８７３５１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、トレンチゲート構造を有する電界効果トランジスタにおいては、トレンチの底に集中する電界によって、半導体層が耐えられたとしても、トレンチ底部のゲート絶縁膜に絶縁破壊が生じるおそれがある。

【0005】

本発明の目的は、トレンチ構造を利用した電界効果トランジスタであって、より高い耐圧を有する電界効果トランジスタを提供することにある。

【課題を解決するための手段】

【0006】

本発明の一態様は、上記目的を達成するために、下記［１］～［５］の電界効果トランジスタを提供する。

【0007】

［１］酸化ガリウム系半導体からなる第１のｎ型半導体層と、前記第１のｎ型半導体層上に設けられた、Ｓｉからなる第２のｎ型半導体層と、前記第２のｎ型半導体層の上面から前記第１のｎ型半導体層まで達するトレンチ内に埋め込まれたｐ型半導体部と、前記第２のｎ型半導体層の前記トレンチに両側から挟まれたトレンチ間領域の上面の表層の一部に設けられたｎ型領域と、前記トレンチ間領域に前記ｎ型領域を囲むように設けられたｐ型領域と、前記トレンチ間領域上にゲート絶縁膜を介して設けられたゲート電極と、前記ｎ型領域及び前記ｐ型半導体部に接続されたソース電極と、前記第１のｎ型半導体層に接続されたドレイン電極と、を備えた、電界効果トランジスタ。
［２］前記ｐ型半導体部がｐ型の酸化物半導体からなる、上記［１］に記載の電界効果トランジスタ。
［３］前記ｐ型の酸化物半導体がｐ型のＮｉＯである、上記［２］に記載の電界効果トランジスタ。
［４］前記トレンチ間領域の幅が、０．５μｍ以上、２．０μｍ以下である、上記［１］～［３］のいずれか１項に記載の電界効果トランジスタ。
［５］前記トレンチが、前記第１のｎ型半導体層の上面より０．５μｍ以上深い、上記［１］～［４］のいずれか１項に記載の電界効果トランジスタ。

【発明の効果】

【0008】

本発明によれば、トレンチ構造を利用した電界効果トランジスタであって、より高い耐圧を有する電界効果トランジスタを提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の第１の実施の形態に係る電界効果トランジスタの垂直断面図である。

【図2】図２は、図１に示される切断線Ａ－Ａで切断した、本発明の第１の実施の形態に係る電界効果トランジスタの水平断面図である。

【図3】図３は、第２のｎ型半導体層を薄くした本発明の第１の実施の形態に係る電界効果トランジスタの垂直断面図である。

【図4】図４は、ゲート電極に下向きの凸部を設けた本発明の第１の実施の形態に係る電界効果トランジスタの垂直断面図である。

【図5】図５は、本発明の第１の実施の形態に係る電界効果トランジスタの変形例の垂直断面図である。

【図6】図６は、図５に示される切断線Ｂ－Ｂで切断した、変形例としての電界効果トランジスタの水平断面図である。

【図7】図７は、本発明の第１の実施の形態に係る電界効果トランジスタの他の変形例の垂直断面図である。

【図8】図８は、図７に示される切断線Ｃ－Ｃで切断した、他の変形例としての電界効果トランジスタの水平断面図である。

【図9】図９は、本発明の第２の実施の形態に係る電界効果トランジスタの垂直断面図である。

【発明を実施するための形態】

【0010】

〔第１の実施の形態〕
（電界効果トランジスタの構成）
図１は、本発明の第１の実施の形態に係る電界効果トランジスタ１の垂直断面図である。電界効果トランジスタ１は、プレーナ構造を有する縦型の電界効果トランジスタである。

【0011】

電界効果トランジスタ１は、酸化ガリウム系半導体からなる第１のｎ型半導体層１０と、第１のｎ型半導体層１０上に設けられた、Ｓｉからなる第２のｎ型半導体層１１と、第２のｎ型半導体層１１の上面から第１のｎ型半導体層１０まで達するトレンチ１２ａ、１２ｂ内に埋め込まれたｐ型半導体部１４ａ、１４ｂと、第２のｎ型半導体層１１のトレンチ１２ａ、１２ｂに両側から挟まれたトレンチ間領域１３の上面の表層の一部に設けられたｎ型領域１５ａ、１５ｂと、トレンチ間領域１３にｎ型領域１５ａ、１５ｂを囲むように設けられたｐ型領域１６ａ、１６ｂと、トレンチ間領域１３上にゲート絶縁膜１８を介して設けられたゲート電極１７と、ｎ型領域１５ａ、１５ｂ及びｐ型半導体部１４ａ、１４ｂに接続されたソース電極２０と、第１のｎ型半導体層１０に接続されたドレイン電極２１とを備える。

【0012】

第１のｎ型半導体層１０は、β型の結晶構造を有する酸化ガリウム系半導体の単結晶からなる。ここで、酸化ガリウム系半導体とは、Ｇａ_２Ｏ_３、又は、Ａｌ、Ｉｎなどの元素が添加されたＧａ_２Ｏ_３をいう。例えば、酸化ガリウム系半導体は、（Ｇａ_ｘＡｌ_ｙＩｎ_{（１－ｘ－ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）で表される組成を有する。Ｇａ_２Ｏ_３にＡｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。

【0013】

また、第１のｎ型半導体層１０は、Ｓｉ、Ｓｎなどのドナー不純物を含む。また、第１のｎ型半導体層１０は、典型的には、図１に示されるように、ドレイン電極２１をオーミック接続するためのドナー濃度の高い層１０１と、その上の層１０２を含む。例えば、層１０１は１×１０^１８ｃｍ^－３以上、１×１０^２１ｃｍ^－３以下のドナー濃度を有し、層１０２は１×１０^１５ｃｍ^－３以上、１×１０^１７ｃｍ^－３以下のドナー濃度を有する。また、例えば、層１０１の厚さは３０μｍ以上、６００μｍ以下であり、層１０２の厚さは５μｍ以上、５０μｍ以下である。

【0014】

第１のｎ型半導体層１０の層１０１は、典型的には、酸化ガリウム系半導体の基板からなる。この場合の基板は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法等の融液成長法により育成した酸化ガリウム系単結晶のバルク結晶をスライスし、表面を研磨することにより形成される。また、第１のｎ型半導体層１０の層１０２は、典型的には、層１０１の上面を下地面として成膜されたエピタキシャル膜である。

【0015】

第２のｎ型半導体層１１は、Ｓｉの単結晶からなる層である。第２のｎ型半導体層１１は、リンなどのドナー不純物を含み、例えば、１×１０^１２ｃｍ^－３以上、１×１０^１８ｃｍ^－３以下のドナー濃度を有する。

【0016】

第２のｎ型半導体層１１は、薄すぎるとｎ型領域１５ａ、１５ｂやｐ型領域１６ａ、１６ｂの形成が難しくなり、厚すぎるとトレンチ１２ａ、１２ｂを深く形成しなければならなくなる。このため、第２のｎ型半導体層１１の厚さは、例えば、０．３μｍ以上、１．０μｍ以下であることが好ましい。

【0017】

第２のｎ型半導体層１１の形成方法は特に限定されず、例えば、第１のｎ型半導体層１０の上面を下地面としてＳｉ単結晶をエピタキシャル成長させてもよく、また、スマートカット法などの基板貼り合わせ技術を用いた方法によりＳｉ基板を第１のｎ型半導体層１０に貼り合わせてもよい。なお、エピタキシャル成長させるよりも、スマートカット法などの基板貼り合わせ技術を用いる方が、第２のｎ型半導体層１１の結晶品質を高くすることができるため、好ましい。

【0018】

なお、トレンチゲート構造を有する電界効果トランジスタにおいては、その動作上、ｎ型の半導体層とｐ型の半導体層がｐｎジャンクションを形成することが必要であるが、電界効果トランジスタ１のように半導体層が酸化ガリウム系半導体からなる層とＳｉからなる層により構成される場合、それらの間にｐｎジャンクションを形成することは難しい。例えば、ｎ型の半導体層とｐ型の半導体層の界面にＳｉＧａやＧａメタルなどの層が形成されたり、Ｓｉが酸化ガリウム系半導体中でドナーとして働くため、ｐ型の半導体層からのＳｉの拡散によりｎ型の半導体層の界面近傍にドナー濃度が非常に高い層が形成されたりすることにより、ｐｎジャンクションが得られない場合がある。一方、プレーナ構造を有する電界効果トランジスタ１においては、その動作上、第２のｎ型半導体層１１と、その内部に形成されるｐ型領域１６ａ、１６ｂとの間にｐｎジャンクションを形成すればよいため、トレンチゲート構造を有する電界効果トランジスタと比較して、ｐｎジャンクションの形成が容易である。

【0019】

トレンチ１２ａ、１２ｂは、第２のｎ型半導体層１１の上面（第１のｎ型半導体層１０の反対側の面）から第１のｎ型半導体層１０まで達する。すなわち、トレンチ１２ａ、１２ｂの底及びトレンチ１２ａ、１２ｂに埋め込まれるｐ型半導体部１４ａ、１４ｂの底が、第１のｎ型半導体層１０の上面（第２のｎ型半導体層１１側の面）よりも下側に位置する。トレンチ１２ａ、１２ｂは、例えば、フォトリソグラフィとドライエッチングにより形成される。

【0020】

ｐ型半導体部１４ａ、１４ｂは、ｐ型の半導体からなり、トレンチへの埋め込み技術が確立されているｐ型Ｓｉが製造容易性という点で好ましい。一方、第１のｎ型半導体層１０を構成する酸化ガリウム系半導体と反応し難いという点では、ｐ型の酸化物半導体からなることが好ましい。さらに、ｐ型の酸化物半導体の中でも、特に電界効果トランジスタ１の耐圧が大きくなることが確認されているｐ型のＮｉＯをｐ型半導体部１４ａ、１４ｂの材料に用いることが好ましい。ｐ型半導体部１４ａ、１４ｂは、例えば、ＣＶＤ法やスパッタ法などにより、トレンチ１２ａ、１２ｂ内にｐ型半導体を堆積させることにより形成される。

【0021】

ｐ型半導体部１４ａ、１４ｂを設けることにより、電界効果トランジスタ１に逆バイアスを印加するとき（オフ時）に、ｐ型半導体部１４ａ、１４ｂの底に電界が集中する。ｐ型半導体部１４ａ、１４ｂの底は、絶縁破壊電界強度の高い酸化ガリウム系半導体からなる第１のｎ型半導体層１０内に位置するため、電界集中による半導体層の絶縁破壊が抑えられ、電界効果トランジスタ１の耐圧が大きくなる。そして、ｐ型半導体部１４ａ、１４ｂを設けて第１のｎ型半導体層１０内に電界を集中させることにより、チャネルが形成される第２のｎ型半導体層１１の材料に酸化ガリウム系半導体よりも電子の移動度が大きいＳｉを用いてチャネル抵抗を低減し、素子のオン抵抗を低減することができる。

【0022】

また、トレンチ１２ａ、１２ｂ内にｐ型半導体部１４ａ、１４ｂが埋め込まれた電界効果トランジスタ１は、トレンチ内にゲート電極とゲート絶縁膜が埋め込まれたトレンチゲート構造の電界効果トランジスタと異なり、トレンチの底に絶縁体が存在しない。このため、トレンチの底に集中する電界による絶縁体の絶縁破壊のおそれがない。なお、プレーナ構造を有する電界効果トランジスタ１のゲート絶縁膜１８は、電界が印加されない第２のｎ型半導体層１１の上に位置するため、絶縁破壊のおそれはない。

【0023】

さらに、トレンチの底に絶縁体が存在する場合には、その絶縁体のチャージアップ（帯電）により素子の特性が変動するおそれがあるが、電界効果トランジスタ１においては、ソース電極２０を介してｐ型半導体部１４ａ、１４ｂに生じた電荷を外部に逃がすことができるため、チャージアップによる素子特性の変動のおそれがない。

【0024】

ｐ型半導体部１４ａとｐ型半導体部１４ｂの間隔、すなわちトレンチ間領域１３の幅は、大きすぎると、電界効果トランジスタ１に逆バイアスを印加したときに、ｐ型半導体部１４ａとｐ型半導体部１４ｂから広がる空乏層によりｐ型半導体部１４ａとｐ型半導体部１４ｂの間の電流経路を閉じることが難しくなり、電界効果トランジスタ１がオフしなくなるおそれがある。一方、トレンチ間領域１３の幅が小さすぎると、ｎ型領域１５ａ、１５ｂ、ｐ型領域１６ａ、１６ｂの形成が難しくなる。このため、トレンチ間領域１３の幅は、例えば、０．５μｍ以上、２．０μｍ以下であることが好ましい。

【0025】

また、電界効果トランジスタ１に逆バイアスを印加したときに、ｐ型半導体部１４ａとｐ型半導体部１４ｂから広がる空乏層により効果的に電流経路を閉じるためには、ｐ型半導体部１４ａとｐ型半導体部１４ｂの底が第１のｎ型半導体層１０の上面よりも０．５μｍ以上下側にあること、すなわちトレンチ１２ａ、１２ｂが第１のｎ型半導体層１０の上面よりも０．５μｍ以上深いことが好ましい。

【0026】

ｎ型領域１５ａ、１５ｂは、電界効果トランジスタ１のソースであり、ソース電極２０をオーミック接続するために高いドナー濃度を有し、例えば、第２のｎ型半導体層１１の表面にヒ素などのドナー不純物をイオン注入することにより形成される。

【0027】

ｐ型領域１６ａ、１６ｂは、ｎ型領域１５ａ、１５ｂとトレンチ間領域１３のｎ型領域１５ａ、１５ｂが設けられていない領域を隔離するために、ｎ型領域１５ａ、１５ｂを囲むように設けられたトレンチ間領域１３中のｐ型の領域であり、例えば、第２のｎ型半導体層１１の表面にホウ素などのアクセプター不純物をイオン注入することにより形成される。ゲート電極１７に電圧を印加すると、ｐ型領域１６ａ、１６ｂのトレンチ間領域１３の表層に位置する部分に水平方向のチャネルが形成され、ソース電極２０とドレイン電極２１との間に電流が流れる。

【0028】

図２は、図１に示される切断線Ａ－Ａで切断した電界効果トランジスタ１の水平断面図である。図２は、ｐ型半導体部１４ａ、１４ｂ（トレンチ１２ａ、１２ｂ）、ｎ型領域１５ａ、１５ｂ、ｐ型領域１６ａ、１６ｂの水平方向のパターンの一例を示している。また、図２には、ゲート電極１７の水平方向の位置を点線で示す。

【0029】

ｐ型半導体部１４ａ、１４ｂ（トレンチ１２ａ、１２ｂ）、ｎ型領域１５ａ、１５ｂ、ｐ型領域１６ａ、１６ｂの水平方向のパターンは、図２に示されるものに限定されない。例えば、トレンチ１２ａ、１２ｂは、ともに図１の垂直断面に表れない部分でつながった１つのトレンチの一部であってもよい。すなわち、ｐ型半導体部１４ａ、１４ｂは、ともに１つのｐ型半導体部の一部であってもよい。また、ｎ型領域１５ａ、１５ｂも、ともに１つのｎ型領域の一部であってもよい。

【0030】

ゲート電極１７は、例えば、高濃度のドナーが添加された多結晶Ｓｉや、タングステン、タングステンとＳｉの化合物であるタングステンシリサイドなどの金属からなる。また、ゲート電極１７とトレンチ間領域１３の間に設けられるゲート絶縁膜１８と、ゲート電極１７の側方及び上方を覆うように設けられる層間絶縁膜１９は、例えば、シリコン酸化膜などの絶縁体からなる。

【0031】

ソース電極２０は、例えば、アルミニウムなどの金属からなる。また、ドレイン電極２１は、例えば、チタンやアルミニウムなどの金属からなる。

【0032】

なお、電界効果トランジスタ１においては、図３に示されるように、第２のｎ型半導体層１１の底面とｎ型半導体層１１中のｐ型領域１６ａ、１６ｂの底面が一致する程度に、第２のｎ型半導体層１１を薄くしてもよい。第２のｎ型半導体層１１を薄くすることにより、第２のｎ型半導体層１１中でのアバランシェブレークダウンを抑制し、電界効果トランジスタ１の耐圧を向上させることができる。

【0033】

さらに、電界効果トランジスタ１においては、図４に示されるように、トレンチ間領域１３の一部（ｎ型領域１５ａ、１５ｂが設けられていない部分）に入り込む下向きの突起１７１をゲート電極１７に設けてもよい。第２のｎ型半導体層１１の突起１７１の下側の部分はより薄くなるため、第２のｎ型半導体層１１中でのアバランシェブレークダウンをより効果的に抑制し、電界効果トランジスタ１の耐圧をより向上させることができる。

【0034】

（変形例１）
図５は、本発明の第１の実施の形態に係る電界効果トランジスタ１の変形例である電界効果トランジスタ２の垂直断面図である。

【0035】

図６は、図５に示される切断線Ｂ－Ｂで切断した電界効果トランジスタ２の水平断面図である。図６は、電界効果トランジスタ２におけるｐ型半導体部１４ａ、１４ｂ（トレンチ１２ａ、１２ｂ）、ｎ型領域１５ａ、ｐ型領域１６ａの水平方向のパターンの一例を示している。また、図６には、ゲート電極１７の水平方向の位置を点線で示す。

【0036】

電界効果トランジスタ２は、ｎ型領域１５ａ、１５ｂのうち、ｎ型領域１５ａのみが設けられている点において電界効果トランジスタ１と異なる。ｎ型領域１５ａとｎ型領域１５ｂの両方の形成により、素子の製造が困難なほどゲート長（水平方向の電子の移動距離）が短くなる場合には、ｎ型領域１５ａのみを設けることにより、素子のサイズを変えずにゲート長を長くする（ｐ型領域１６ａの水平方向の幅を大きくする）ことができる。このため、素子の製造難易度を低減し、安定して製造することができる。

【0037】

また、電界効果トランジスタ２においては、電界効果トランジスタ１と同様に、第２のｎ型半導体層１１の底面とｎ型半導体層１１中のｐ型領域１６ａの底面が一致する程度に、第２のｎ型半導体層１１を薄くしてもよい。第２のｎ型半導体層１１を薄くすることにより、第２のｎ型半導体層１１中でのアバランシェブレークダウンを抑制し、電界効果トランジスタ２の耐圧を向上させることができる。

【0038】

さらに、電界効果トランジスタ２においては、電界効果トランジスタ１と同様に、トレンチ間領域１３の一部（ｎ型領域１５ａが設けられていない部分）に入り込む下向きの突起１７１をゲート電極１７に設けてもよい。第２のｎ型半導体層１１の突起１７１の下側の部分はより薄くなるため、第２のｎ型半導体層１１中でのアバランシェブレークダウンをより効果的に抑制し、電界効果トランジスタ２の耐圧をより向上させることができる。

【0039】

（変形例２）
図７は、本発明の第１の実施の形態に係る電界効果トランジスタ１の他の変形例である電界効果トランジスタ３の垂直断面図である。

【0040】

図８は、図７に示される切断線Ｃ－Ｃで切断した電界効果トランジスタ３の水平断面図である。図８は、電界効果トランジスタ３におけるｐ型半導体部１４ａ、１４ｂ（トレンチ１２ａ、１２ｂ）、ｎ型領域１５ａ、１５ｂ、ｐ型領域１６ａ、１６ｂの水平方向のパターンの一例を示している。また、図８には、ゲート電極１７の水平方向の位置を点線で示す。なお、図７に示される垂直断面は、図８に示される切断線Ｄ－Ｄで切断した電界効果トランジスタ３の垂直断面に相当する。

【0041】

電界効果トランジスタ３は、ｐ型半導体部１４ａ、１４ｂ（トレンチ１２ａ、１２ｂ）の水平方向のパターンの長手方向が、ゲート電極１７、ｎ型領域１５ａ、１５ｂ、及びｐ型領域１６ａ、１６ｂの水平方向のパターンの長手方向と直交する点において、電界効果トランジスタ１と異なる。ｐ型半導体部１４ａ、１４ｂとゲート電極１７などを三次元的に配置することにより、設計自由度が向上し、素子の製造難易度の低減が期待できる。

【0042】

また、電界効果トランジスタ３においては、電界効果トランジスタ１と同様に、第２のｎ型半導体層１１の底面とｎ型半導体層１１中のｐ型領域１６ａ、１６ｂの底面が一致する程度に、第２のｎ型半導体層１１を薄くしてもよい。第２のｎ型半導体層１１を薄くすることにより、第２のｎ型半導体層１１中でのアバランシェブレークダウンを抑制し、電界効果トランジスタ３の耐圧を向上させることができる。

【0043】

さらに、電界効果トランジスタ３においては、電界効果トランジスタ１と同様に、トレンチ間領域１３の一部（ｎ型領域１５ａ、１５ｂが設けられていない部分）に入り込む下向きの突起１７１をゲート電極１７に設けてもよい。第２のｎ型半導体層１１の突起１７１の下側の部分はより薄くなるため、第２のｎ型半導体層１１中でのアバランシェブレークダウンをより効果的に抑制し、電界効果トランジスタ３の耐圧をより向上させることができる。

【0044】

（第１の実施の形態の効果）
上記本発明の第１の実施の形態に係る電界効果トランジスタ１～３によれば、トレンチ１２ａ、１２ｂ（又はトレンチ１２ａ）にｐ型半導体部１４ａ、１４ｂ（又はｐ型半導体部１４ａ）を埋め込んだトレンチ構造と、ゲート絶縁膜１８をトレンチ間領域１３の上に設けるプレーナ構造を有することにより、トレンチ底部に集中する電界による絶縁体の絶縁破壊というトレンチゲート構造の欠点を克服し、より高い耐圧を得ることができる。

【0045】

〔第２の実施の形態〕
（電界効果トランジスタの構成）
図９は、本発明の第２の実施の形態に係る電界効果トランジスタ４の垂直断面図である。電界効果トランジスタ４は、トレンチゲート構造を有する縦型の電界効果トランジスタである。

【0046】

電界効果トランジスタ４は、酸化ガリウム系半導体からなる第１のｎ型半導体層１０と、第１のｎ型半導体層１０上に設けられた、Ｓｉからなるｐ型半導体層４１と、ｐ型半導体層４１上に設けられた、Ｓｉからなる第２のｎ型半導体層４２と、第２のｎ型半導体層４２の上面から第１のｎ型半導体層１０まで達するトレンチ４３ａ、４３ｂ内の底部に埋め込まれたｐ型半導体部４６ａ、４６ｂと、トレンチ４３ａ、４３ｂ内のｐ型半導体部４６ａ、４６ｂ上にゲート絶縁膜４５ａ、４５ｂに覆われて埋め込まれたゲート電極４４ａ、４４ｂと、第２のｎ型半導体層４２の上面及びｐ型半導体部４６ａ、４６ｂに接続されたソース電極４７と、第１のｎ型半導体層１０に接続されたドレイン電極４８とを備える。

【0047】

ｐ型半導体層４１及び第２のｎ型半導体層４２は、Ｓｉの単結晶からなる層である。ｐ型半導体層４１は、ホウ素などのアクセプター不純物を含み、例えば、１×１０^１５ｃｍ^－３以上、１×１０^１８ｃｍ^－３以下のアクセプター濃度を有する。第２のｎ型半導体層４２は、リン、ヒ素などのドナー不純物を含み、例えば、１×１０^１８ｃｍ^－３以上、１×１０^２１ｃｍ^－３以下のドナー濃度を有する。ｐ型半導体層４１の厚さは、例えば、０．３μｍ以上、１．２μｍ以下であり、第２のｎ型半導体層４２の厚さは、例えば、０．１μｍ以上、０．３μｍ以下である。

【0048】

トレンチ４３ａ、４３ｂは、例えば、フォトリソグラフィとドライエッチングにより形成される。

【0049】

ｐ型半導体部４６ａ、４６ｂは、ｐ型の半導体からなり、トレンチへの埋め込み技術が確立されているｐ型Ｓｉが製造容易性という点で好ましい。一方、第１のｎ型半導体層１０を構成する酸化ガリウム系半導体と反応し難いという点では、ｐ型の酸化物半導体からなることが好ましい。さらに、ｐ型の酸化物半導体の中でも、特に電界効果トランジスタ４の耐圧が大きくなることが確認されているｐ型のＮｉＯをｐ型半導体部４６ａ、４６ｂの材料に用いることが好ましい。ｐ型半導体部４６ａ、４６ｂは、例えば、ＣＶＤ法やスパッタ法などにより、トレンチ４３ａ、４３ｂ内にｐ型半導体を堆積させることにより形成される。

【0050】

ゲート電極４４ａ、４４ｂの底は、第１のｎ型半導体層１０の上面（ｐ型半導体層４１側の面）よりも下側に位置する。これにより、絶縁破壊電界強度の高い酸化ガリウム系半導体からなる第１のｎ型半導体層１０内に電界を集中させ、電界効果トランジスタ４の耐圧が大きくすることができる。そして、第１のｎ型半導体層１０内に電界を集中させることにより、チャネルが形成されるｐ型半導体層４１の材料に酸化ガリウム系半導体よりも電子の移動度が大きいＳｉを用いてチャネル抵抗を低減し、素子のオン抵抗を低減することができる。

【0051】

また、ｐ型半導体部４６ａ、４６ｂを設けることにより、電界効果トランジスタ４に逆バイアスを印加するとき（オフ時）に、ゲート電極４４ａ、４４ｂ下のゲート絶縁膜４５ａ、４５ｂへの電界の集中を緩和することができる。さらに、電界効果トランジスタ４においては、ｐ型半導体部４６ａ、４６ｂが図９の断面に表れない部分でソース電極４７に接続されており、ソース電極４７を介してｐ型半導体部４６ａ、４６ｂに生じた電荷を外部に逃がすことができるため、チャージアップによる素子特性の変動のおそれがない。

【0052】

トレンチ４３ａとトレンチ４３ｂの間隔は、大きすぎると、電界効果トランジスタ４に逆バイアスを印加したときに、ゲート絶縁膜４５ａとゲート絶縁膜４５ｂから広がる空乏層により、ｎ型半導体層１０とｐ型半導体層４１の接合部の電界強度を低減する効果が弱くなり、ｐ型半導体層４１で絶縁破壊するおそれがある。一方、トレンチ４３ａとトレンチ４３ｂの間隔が小さすぎると、ステッパーを用いたパターニングによるトレンチ４３ａ、４３ｂの形成が難しくなる。このため、トレンチ４３ａとトレンチ４３ｂの間隔は、例えば、０．６μｍ以上、１．８μｍ以下であることが好ましい。

【0053】

また、電界効果トランジスタ４に逆バイアスを印加したときに、ゲート絶縁膜４５ａとゲート絶縁膜４５ｂから広がる空乏層により効果的にｎ型半導体層１０とｐ型半導体層４１の接合部の電界強度を低減するためには、ゲート電極４４ａ、４４ｂの底が第１のｎ型半導体層１０の上面よりも０．６μｍ以上下側にあることが好ましい。

【0054】

ゲート電極４４ａ、４４ｂは、例えば、高濃度のドナーが添加された多結晶Ｓｉや、タングステン、タングステンとＳｉの化合物であるタングステンシリサイドなどの金属からなる。また、ゲート絶縁膜４５ａ、４５ｂは、例えば、シリコン酸化膜などの絶縁体からなる。

【0055】

ソース電極４７は、例えば、アルミニウムなどの金属からなる。また、ドレイン電極４８は、例えば、チタンやアルミニウムなどの金属からなる。

【0056】

（第２の実施の形態の効果）
上記本発明の第２の実施の形態に係る電界効果トランジスタ４によれば、トレンチ４３ａ、４３ｂ内のゲート絶縁膜４５ａ、４５ｂに覆われたゲート電極４４ａ、４４ｂの下にｐ型半導体部４６ａ、４６ｂを設けることにより、ゲート電極４４ａ、４４ｂ下のゲート絶縁膜４５ａ、４５ｂへの電界の集中を緩和し、かつ、ソース電極４７を介してｐ型半導体部４６ａ、４６ｂに生じた電荷を外部に逃がすことにより、ｐ型半導体部４６ａ、４６ｂのチャージアップを防ぐことができる。

【0057】

以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。

【0058】

また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

【符号の説明】

【0059】

１、２、３…電界効果トランジスタ、 １０…第１のｎ型半導体層、 １１…第２のｎ型半導体層、 １２ａ、１２ｂ…トレンチ、 １３…トレンチ間領域、 １４ａ、１４ｂ…ｐ型半導体部、 １５ａ、１５ｂ…ｎ型領域、 １６ａ、１６ｂ…ｐ型領域、 １７…ゲート電極、 １８…ゲート絶縁膜、 ２０…ソース電極、 ２１…ドレイン電極、 ４…電界効果トランジスタ、 ４１…ｐ型半導体層、 ４２…第２のｎ型半導体層、 ４３ａ、４３ｂ…トレンチ、 ４４ａ、４４ｂ…ゲート電極、 ４５ａ、４５ｂ…ゲート絶縁膜、 ４６ａ、４６ｂ…ｐ型半導体部、 ４７…ソース電極、 ４８…ドレイン電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】